JP6701945B2 - 窒化物半導体装置および窒化物半導体装置の製造方法 - Google Patents

Description

本発明は、窒化物半導体装置および窒化物半導体装置の製造方法に関する。

窒化ガリウム（以下、ＧａＮ）は、六方晶系の結晶構造を有する。ＧａＮの成長面がｃ面である場合には酸素が結晶内に取り込まれにくく、ＧａＮの成長面がｍ面またはａ面である場合には酸素が結晶内に取り込まれ易いことが報告されている（例えば、特許文献１参照）。また、基板と発光層との間に、第１の成長層と第１の成長層よりも酸素濃度が低い第２の成長層とを有する窒化物半導体バッファ膜を設けることが知られている（例えば、特許文献２参照）。また、酸素濃度制御という観点では、酸素濃度を増加させることによりＧａＮの表面モフォロジを良好にすること（例えば、特許文献３参照）、および、ＧａＮ層と低温核生成層との間に設けた窒化アルミニウム（以下、ＡｌＮ）層中のアルミニウムによりＧａＮ層中の酸素をゲッタリングすることが知られている（例えば、特許文献４参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２００６−２８２５０４号公報
［特許文献２］ 特開２００９−１９４３９５号公報
［特許文献３］ 特開２０１０−２１２６５１号公報
［特許文献４］ 特開２００６−０６６８３４号公報

縦型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）および縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）においては、ｐｎ接合における耐圧を確保するべく、ｎ型半導体層におけるｎ型不純物を制御する必要がある。

本発明の第１の態様においては、窒化物半導体装置を提供する。窒化物半導体装置は、半導体基板と、下部窒化物半導体層と、上部窒化物半導体層と、窒化物半導体領域とを備えてよい。下部窒化物半導体層は、半導体基板の上方に設けられてよい。上部窒化物半導体層は、下部窒化物半導体層上に直接接して設けられてよい。上部窒化物半導体層は、第１導電型であってよい。窒化物半導体領域は、上部窒化物半導体層上に直接接して設けられてよく、または、上部窒化物半導体層に設けられてもよい。窒化物半導体領域は、第２導電型であってよい。下部窒化物半導体層の酸素濃度は、上部窒化物半導体層の酸素濃度よりも高くてよい。

下部窒化物半導体層および上部窒化物半導体層の主成分は、同じ材料を有してよい。

半導体基板と、下部窒化物半導体層と、上部窒化物半導体層との主成分は、同じ材料を有してよい。

半導体基板と、下部窒化物半導体層と、上部窒化物半導体層との主成分は、ＧａＮであってよい。

半導体基板の主面は非極性面であってよい。

下部窒化物半導体層の酸素濃度は、１Ｅ＋１７ｃｍ^−３以上１Ｅ＋１９ｃｍ^−３未満であってよい。

上部窒化物半導体層の酸素濃度は１Ｅ＋１６ｃｍ^−３以下であってよい。

上部窒化物半導体層は、酸素以外の不純物元素を有してよい。酸素以外の不純物元素は、第１導電型として機能してよい。上部窒化物半導体層における酸素濃度は、不純物元素の濃度よりも低くてよい。

窒化物半導体装置は、上部窒化物半導体層から下部窒化物半導体層にかけて酸素濃度が不連続に変化する部分を有してよい。

本発明の第２の態様においては、窒化物半導体装置の製造方法を提供する。窒化物半導体装置の製造方法は、下部窒化物半導体層を形成する段階と、上部窒化物半導体層を形成する段階と、窒化物半導体領域を形成する段階とを備えてよい。下部窒化物半導体層は、窒化物半導体基板の上方に設けられてよい。上部窒化物半導体層は、下部窒化物半導体層上に直接接してよい。上部窒化物半導体層は、第１導電型であってよい。窒化物半導体領域は、上部窒化物半導体層上に直接接してよく、または、上部窒化物半導体層に設けられてもよい。窒化物半導体領域は、第２導電型であってよい。下部窒化物半導体層を形成する段階においては、上部窒化物半導体層を形成する段階よりも、窒化物半導体中に酸素を取り込みやすい条件で下部窒化物半導体層を形成してよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

第１実施形態における縦型ＭＯＳＦＥＴ１００の概要を示す図である。 第１の実験例における積層構造６０‐１の概要を示す図である。 積層構造６０‐１の深さ方向における酸素濃度プロファイルを示す図である。 比較実験例における積層構造６０‐２の概要を示す図である。 積層構造６０‐２の深さ方向における酸素濃度プロファイルを示す図である。 縦型ＭＯＳＦＥＴ１００の製造工程を示すフロー図である。 製造工程における段階Ｓ１０を示す図である。 製造工程における段階Ｓ２０を示す図である。 製造工程における段階Ｓ３０を示す図である。 製造工程における段階Ｓ４０を示す図である。 製造工程における段階Ｓ５０を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

本明細書において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。

図１は、第１実施形態における縦型ＭＯＳＦＥＴ１００の概要を示す図である。本例の縦型ＭＯＳＦＥＴ１００は、いわゆるパワー半導体素子として利用される。パワー半導体素子は、主に電力機器に用いられる。パワー半導体素子は、数百［Ｖ］〜数千［Ｖ］の定格電圧および数十［Ａ］〜千数百［Ａ］の定格電流を有してよい。パワー半導体素子は、コンピュータ等の論理演算に用いられる半導体素子に比べて、高電圧が印加され、大電流を流すことができる。

窒化物半導体装置としての縦型ＭＯＳＦＥＴ１００は、電流の導通と電流の非導通とをスイッチングする機能を有する。本例において「上」および「上方」とは、ＧａＮ基板１０の裏面１８から上部ＧａＮ層１４のおもて面１６に向かう方向を意味する。本例において、おもて面１６はＧａＮ基板１０と接しない上部ＧａＮ層１４の主面であり、裏面１８は下部ＧａＮ層１２と接しないＧａＮ基板１０の主面である。また、「下」および「下方」とは、「上」および「上方」と逆方向を意味する。「上」および「下」は、必ずしも地面に対する鉛直方向を意味しない。「上」および「下」は、層および膜等の相対的な位置関係を特定する便宜的な表現に過ぎない。

本例の縦型ＭＯＳＦＥＴ１００は、半導体基板としてのＧａＮ基板１０、下部窒化物半導体層としての下部ＧａＮ層１２、上部ＧａＮ層１４、ゲート絶縁膜３２、ゲート電極３４、ソース電極４４およびドレイン電極５４を有する。本例のＧａＮ基板１０は、第１導電型である。本例において、第１導電型はｎ型を意味し、第２導電型はｐ型を意味する。本例のＧａＮ基板１０は、ｎ^＋型ＧａＮ基板である。なお、第１の変形例においては、第１導電型がｐ型を意味し、第２導電型がｎ型を意味してもよい。

上部ＧａＮ層１４は、ｎ⁻型層２２と、第２導電型の窒化物半導体領域としてのｐ型ウェル２４と、ｐ^＋型ウェル２６と、ｎ^＋型ウェル２８とを有する。本例においては、第１導電型の上部窒化物半導体層は上部ＧａＮ層１４であるが、ｐ型ウェル２４等が形成される前においては、第１導電型の上部窒化物半導体層はｎ⁻型層２２でもある。本例において、上部ＧａＮ層１４のおもて面１６の少なくとも一部には不純物がドープされた領域が露出する。本例において、不純物がドープされた領域とは、おもて面１６から所定の深さ範囲に形成されたｐ型ウェル２４、ｐ^＋型ウェル２６およびｎ^＋型ウェル２８である。

下部ＧａＮ層１２は、ＧａＮ基板１０の上方に設けられてよい。本例の下部ＧａＮ層１２は、ＧａＮ基板１０上に直接接して設けられる。本例の下部ＧａＮ層１２は、ＧａＮ基板１０の非極性面である主面１７上にエピタキシャル形成される。これにより、下部ＧａＮ層１２の成長面も非極性面となる。なお、ＧａＮ基板１０の主面１７とは、ＧａＮ基板１０の裏面１８とは反対側の主面である。

本例において、ＧａＮの非極性面はａ面またはｍ面であってよい。また、ＧａＮの極性面はｃ面であってよい。非極性面は、極性面と比較して酸素が取り込まれ易い。それゆえ、成膜室に酸素が残留している場合は、エピタキシャル形成するＧａＮ層に酸素が意図せず取り込まれる可能性が高い。また、成膜室中の酸素を完全に除去するためには、成膜チャンバおよび排気系を超高真空に対応可能な構成とし、成膜前に十分な排気処理を実施する必要があり、費用、維持管理、およびプロセス時間など様々な点において困難である場合がある。酸素は、ＧａＮに対するｎ型ドーパントとして機能するので、ｐｎ接合を形成するＧａＮ層に意図せず酸素が取り込まれた場合には不純物濃度を制御することが困難となる。これにより、ｐｎ接合の耐圧を確保することが困難になる場合がある。

そこで、本例においては、ｐｎ接合を構成しない下部ＧａＮ層１２の成長面を非極性面とすることにより、下部ＧａＮ層１２に成膜室中の残留酸素をあえて取り込む。これにより、下部ＧａＮ層１２の酸素濃度を、上部ＧａＮ層１４の酸素濃度よりも高くする。下部ＧａＮ層１２に酸素が取り込まれることにより、成膜室中の残留酸素が低減または無くなる。それゆえ、上部ＧａＮ層１４に取り込まれる酸素を低減または無くすことができる。これにより、ｐｎ接合を形成する上部ＧａＮ層１４のｎ型不純物濃度を低減することができるので、ｐｎ接合の耐圧を確保することができる。

なお、ＧａＮは、ｐ型特性が発現しにくいことが知られている。本例では、上部ＧａＮ層１４においてｐ型ウェル２４のアクセプタを相殺するドナーが低減されるので、下部ＧａＮ層１２を設けない場合と比較してｐ型特性が発現し易くなるとう点においても有利である。

なお、本例のＧａＮ基板１０の主面１７はオフ角を有してもよい。ＧａＮ基板１０の主面１７がｍ面である場合に、主面１７は〈０００１〉方向へ±８°以内のオフ角を有してもよい。オフ角を設けることにより、エピタキシャル成長した結晶表面の平坦性を向上させてもよい。

下部ＧａＮ層１２は、第１導電型である。本例の下部ＧａＮ層１２はｎ型である。本例の下部ＧａＮ層１２の酸素濃度は、１Ｅ＋１７ｃｍ^−３以上１Ｅ＋１９ｃｍ^−３未満である。なお、Ｅは１０の冪を意味する。例えば、Ｅ＋１７は１０^１７を意味する。酸素濃度がＥ＋１９ｃｍ^−３を超えると、ＧａＮの結晶の格子定数が、本来の値からのずれが大きくなる。つまり、ＧａＮの結晶性が乱れることとなる。本例では、下部ＧａＮ層１２の酸素濃度を上記範囲とすることにより、格子定数への影響を抑制しつつ、酸素を取り込むことができる。

なお、下部ＧａＮ層１２の酸素濃度は、３Ｅ＋１７ｃｍ^−３以上７Ｅ＋１８ｃｍ^−３以下であるとしてよく、５Ｅ＋１７ｃｍ^−３以上５Ｅ＋１８ｃｍ^−３以下であるとしてもよい。下部ＧａＮ層１２の厚みは、上部ＧａＮ層１４よりも薄く形成する。本例において、下部ＧａＮ層１２の厚みは、０．５μｍである。ただし、下部ＧａＮ層１２の厚みは、０．１μｍ以上０．５μｍ以下としてよく、０．２μｍ以上０．４μｍ以下としてもよい。

なお、下部ＧａＮ層１２は、酸素に加えて、第１導電型として機能する酸素以外の不純物元素を有してもよい。下部ＧａＮ層１２を有機金属成長法（ＭＯＣＶＤ）によりエピタキシャル形成する際にＳｉＨ_４（シラン）ガスを導入することにより、下部ＧａＮ層１２がＳｉ（シリコン）を有してよい。同様に、ＧｅＨ_４（ゲルマン）ガスを導入することにより、下部ＧａＮ層１２がＧｅ（ゲルマニウム）を有してもよい。ＳｉＨ_４ガスおよびＧｅＨ_４ガスを導入することにより、下部ＧａＮ層１２がＳｉおよびＧｅを有してもよい。

なお、下部ＧａＮ層１２は、窒化物混晶半導体であってもよい。具体的には、下部ＧａＮ層１２は、Ａｌ_ｘＩｎ_ｙＧａ_{（１−ｘ−ｙ）}Ｎ（ただし、０≦ｘ＜０．１、０≦ｙ＜０．１）であってよい。Ａｌ_ｘＩｎ_ｙＧａ_{（１−ｘ−ｙ）}Ｎの結晶構造は、六方晶であり、その非極性面は極性面よりも酸素を取込み易い。

本例の上部ＧａＮ層１４（ｎ⁻型層２２）は、下部ＧａＮ層上に直接接して設けられたエピタキシャル層である。上部ＧａＮ層１４のおもて面１６も、非極性面であってよい。なお、上部ＧａＮ層１４もまた、窒化物混晶半導体であってもよい。具体的には、上部ＧａＮ層１４は、Ａｌ_ｘＩｎ_ｙＧａ_{（１−ｘ−ｙ）}Ｎ（ただし、０≦ｘ≦０．１、０≦ｙ≦０．１）であってよい。

本例の上部ＧａＮ層１４の酸素濃度は、１Ｅ＋１６ｃｍ^−３以下である。なお、上部ＧａＮ層１４の酸素濃度は、１Ｅ＋１５ｃｍ^−３以下であってもよい。酸素以外のｎ型不純物濃度は制御可能であるので、酸素濃度が上記範囲であれば、ｎ⁻型層２２とｐ型ウェル２４とのｐｎ接合の耐圧を確保するのに十分な程度にｎ⁻型層２２のｎ型不純物濃度を制御することができる。本例のｎ⁻型層２２はｎ型不純物として酸素のみを有するので、ｎ型不純物濃度は酸素濃度と見なしてよい。本例において、上部ＧａＮ層１４の厚みは５μｍ以上１０μｍ以下としてよい。

なお、第２の変形例においては、上部ＧａＮ層１４は、酸素に加えて、第１導電型として機能する酸素以外の不純物元素を有してもよい。上部ＧａＮ層１４をエピタキシャル形成する際にＳｉＨ_４ガスを導入してよく、ＧｅＨ_４ガスを導入してもよい。また、ＳｉＨ_４ガスおよびＧｅＨ_４ガスを導入してもよい。ｎ⁻型層２２があまりに低濃度となると、電子にとってｎ⁻型層２２の抵抗が高くなる。そこで、ＳｉおよびＧｅのうち１種類以上の元素をｎ⁻型層２２に加えることにより、ｐｎ接合の耐圧を確保しつつ、ｎ⁻型層２２の抵抗値を設計上必要とする程度まで低下させてもよい。

上記の第２の変形例において、上部ＧａＮ層１４における酸素濃度は、第１導電型として機能する酸素以外の不純物元素の濃度よりも低くてよい。ｎ⁻型層２２における酸素の濃度は、第１導電型として機能する酸素以外の不純物元素の濃度の１０％以下、２０％以下、３０％以下、４０％以下、５０％以下、６０％以下、７０％以下、８０％以下または９０％以下であってよい。当該第２の変形例において、ｎ⁻型層２２におけるｎ型不純物濃度は、１Ｅ＋１５ｃｍ^−３以上２Ｅ＋１６ｃｍ^−３以下であってよい。

下部ＧａＮ層１２および上部ＧａＮ層１４の主成分は、同じ材料を有してよい。本例において、ＧａＮ基板１０および下部ＧａＮ層１２の主成分は、ＧａとＮとの比が１：１のＧａＮである。主成分とは、ｎ型およびｐ型不純物元素以外の元素であり、各層を構成する主要な元素を指す。例えば、下部ＧａＮ層１２がｎ型のＧａＮである場合、主成分はＧａおよびＮである。また、下部ＧａＮ層１２がｎ型のＡｌＧａＮである場合、主成分はＡｌ、ＧａおよびＮである。主成分が同じ材料を有するとは、主成分が同じ元素で構成されることを意味してよく、主成分が同じ元素の同じ組成比で構成されること意味してもよい。下部ＧａＮ層１２と上部ＧａＮ層１４との主成分が同じ材料であれば互いに結晶格子の格子定数が一致するので、格子定数が異なる場合と比較して上部ＧａＮ層１４における格子歪みを抑えることができる。

また、ＧａＮ基板１０と、下部ＧａＮ層１２と、上部ＧａＮ層１４との主成分が、同じ材料を有してもよい。本例においては、ＧａＮ基板１０と、下部ＧａＮ層１２と、上部ＧａＮ層１４との主成分は、ＧａとＮとの比が１：１であるＧａＮである。上記三者を同じ材料とすることにより、上部ＧａＮ層１４に加えて、下部ＧａＮ層１２の格子歪みを抑えることができる。

上部ＧａＮ層１４において、ｎ⁻型層２２は、縦型ＭＯＳＦＥＴ１００のドリフト層として機能する。本例のｐ型ウェル２４は、ｎ⁻型層２２へのイオン注入により、ｎ⁻型層２２に設けられる。ｐ型ウェル２４において、ゲート絶縁膜３２の直下であってｎ⁻型層２２とｎ^＋型ウェル２８との間における部分は、チャネル形成領域２５として機能してよい。

本例のｐ^＋型ウェル２６は、ｐ型ウェル２４へのイオン注入により形成される。ｐ^＋型ウェル２６は、ソース電極４４との接触抵抗を低減する機能、および、オフ時の正孔引き抜き経路を提供する機能を有してよい。また、本例のｎ^＋型ウェル２８は、ｐ型ウェル２４およびｐ^＋型ウェル２６へのイオン注入により形成される。ｎ^＋型ウェル２８は、ソース領域として機能する。

なお、第３の変形例においては、第２導電型の窒化物半導体領域としてのｐ型ウェル２４は、上部ＧａＮ層１４上に直接接して設けられたｐ型半導体層であってもよい。すなわち、ｐ型ウェル２４が、上部ＧａＮ層１４（ｎ⁻型層２２）に設けられた凹部に選択的にエピタキシャル形成されてもよい。ｐ^＋型ウェル２６およびｎ^＋型ウェル２８も同様に、凹部を形成後に当該凹部内にエピタキシャル形成されてよい。これにより、図１と同じ構成を実現してもよい。

ＧａＮに対するｎ型不純物は、Ｓｉ、ＧｅおよびＯ（酸素）の一種類以上の元素を含んでよい。本例においては、ｎ型不純物としてＳｉを用いる。また、ＧａＮに対するｐ型不純物は、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｂｅ（ベリリウム）およびＺｎ（亜鉛）のうち一種類以上の元素を含んでよい。本例においては、ｐ型不純物としてＭｇを用いる。

本例のゲート絶縁膜３２は、ｐ型ウェル２４およびｎ⁻型層２２の最上部に直接接する。本例のゲート電極３４は、ゲート絶縁膜３２上に直接接する。本例のソース電極４４は、ｎ^＋型ウェル２８およびｐ^＋型ウェル２６に電気的に接続する。また、本例のドレイン電極５４は、ＧａＮ基板１０の裏面１８と直接接する。

ゲート端子３０、ソース端子４０およびドレイン端子５０を、それぞれＧ、ＤおよびＳに丸を付けて示す。本例では、ドレイン電極５４が所定の高電位を有し、かつ、ソース電極４４が接地電位を有する場合に、ゲート端子３０からゲート電極３４に閾値電圧以上の電位が与えられると、チャネル形成領域２５に電荷反転層が形成され、ドレイン端子５０からソース端子４０へ電流が流れる。また、ゲート電極３４に閾値電圧よりも低い電位が与えられるとチャネル形成領域２５における電荷反転層が消滅し、電流が遮断される。

図２Ａは、第１の実験例における積層構造６０‐１の概要を示す図である。積層構造６０‐１は、第１実施形態のＧａＮ基板１０と、下部ＧａＮ層１２と、上部ＧａＮ層１４（即ち、ｎ⁻型層２２）とを有する。第１の実験例の上部ＧａＮ層１４は、ｐ型ウェル２４、ｐ^＋型ウェル２６およびｎ^＋型ウェル２８を有せず、ｎ⁻型層２２のみを有する。なお、本例において、おもて面１６を始点とする下方向を深さ方向とする。

図２Ｂは、積層構造６０‐１の深さ方向における酸素濃度プロファイルを示す図である。横軸は深さμｍであり、縦軸は酸素濃度ｃｍ^−３である。本例においては、深さ０μｍ以上２．５μｍ未満が上部ＧａＮ層１４（ｎ⁻型層２２）であり、深さ２．５μｍ以上３．６μｍ未満が下部ＧａＮ層１２であり、深さ３．６μｍ以上がＧａＮ基板１０である。なお、深さ０μｍ以上０．２μｍ以下の上部ＧａＮ層１４は、表面吸着物の影響であり、実際の結晶中に含まれる酸素濃度ではない。分析手法に起因した信号であるため、考慮しないものとする。

本例のｎ⁻型層２２は、１．０Ｅ＋１５ｃｍ^−３以上２．０Ｅ＋１６ｃｍ^−３以下の酸素濃度を有する。ただし、１．０Ｅ＋１６ｃｍ^−３以上の濃度点（データ）は酸素濃度が検出下限に近いことに由来する測定ノイズ影響であり、特異的なピーク値である。従って、深さ方向におけるｎ⁻型層２２の平均濃度は、５．０Ｅ＋１５ｃｍ^−３以上１．０Ｅ＋１６ｃｍ^−３以下の範囲にある。当該平均濃度を本例におけるｎ⁻型層２２の酸素濃度と見なしてもよい。これに対して、本例の下部ＧａＮ層１２は、深さ２．５μｍおよび３．６μｍの位置近傍における急峻な変化を除けば、１．０Ｅ＋１７ｃｍ^−３以上４．０Ｅ＋１７ｃｍ^−３以下の酸素濃度を有する。本例の積層構造６０‐１は、上部ＧａＮ層１４から下部ＧａＮ層１２にかけて酸素濃度が不連続に変化する部分を有する。本例においては、深さ２．５μｍにおいて、酸素濃度がステップ状に急激に変化する。本例において「酸素濃度が不連続に変化する」とは、深さ方向の０．２μｍの範囲において、酸素濃度が１桁以上変化することを意味してよい。本実験例により、下部ＧａＮ層１２は、上部ＧａＮ層１４への酸素導入を低減する効果があると言える。

図３Ａは、比較実験例における積層構造６０‐２の概要を示す図である。第１の実験例との差異は、ＧａＮ基板１０上に直接接して上部ＧａＮ層１４（即ち、ｎ⁻型層２２）を設けた点である。

図３Ｂは、積層構造６０‐２の深さ方向における酸素濃度プロファイルを示す図である。横軸は深さμｍであり、縦軸は酸素濃度ｃｍ^−３である。本例においては、深さ０μｍ以上２．５μｍ未満がｎ⁻型層２２であり、深さ２．５μｍ以上がＧａＮ基板１０である。第１の実験例と同様に、表面汚染は考慮しないものとする。

本例のｎ⁻型層２２は、８．０Ｅ＋１５ｃｍ^−３以上１．５Ｅ＋１７ｃｍ^−３以下の酸素濃度を有する。比較実験例においては、下部ＧａＮ層１２に取り込まれる酸素がｎ⁻型層２２に取り込まれた結果、第１の実験例よりも酸素濃度が上昇していると考えられる。

図４は、縦型ＭＯＳＦＥＴ１００の製造工程を示すフロー図である。本例の製造工程は、段階Ｓ１０からＳ５０の順に行われる。本例の製造工程は、下部ＧａＮ層１２をエピタキシャル形成する段階（Ｓ１０）、上部ＧａＮ層１４（ｎ⁻型層２２）をエピタキシャル形成する段階（Ｓ２０）、上部ＧａＮ層１４のおもて面１６に不純物をイオン注入する段階（Ｓ３０）、上部ＧａＮ層１４のおもて面１６上に保護膜１９を設けた積層構造７０をアニールする段階（Ｓ４０）、ゲート絶縁膜３２等を形成する段階（Ｓ５０）を備える。

図５Ａは、製造工程における段階Ｓ１０を示す図である。本例の段階Ｓ１０においては、ＭＯＣＶＤによりＧａＮ基板１０の上方に、下部ＧａＮ層１２をエピタキシャル成長する。本例においては、トリメチルガリウム（Ｇａ（ＣＨ_３）_３）およびアンモニア（ＮＨ_３）を含む原料ガスと、窒素（Ｎ_２）および水素（Ｈ_２）を含む押圧ガスとをＧａＮ基板１０上に流す。なお、原料ガスにＳｉＨ_４ガスおよびＧｅＨ_４ガスを加えてもよいのは上述の通りである。なお、ＧａＮ基板１０に代えて、ＳｉＣ（炭化珪素）基板またはＺｒＢ_２（ホウ化ジルコニウム）基板を用いてもよい。また、ＭＯＣＶＤに代えて、ハイドライド気相成長法（ＨＶＰＥ）または分子線エピタキシー法（ＭＢＥ）を用いてもよい。

段階Ｓ１０においては、上部ＧａＮ層１４を形成する段階Ｓ２０よりも、窒化物半導体中に酸素を取り込みやすい条件で下部ＧａＮ層１２を形成する。「窒化物半導体中に酸素を取り込みやすい条件」とは、（１）エピタキシャル層の成長面が非極性面であること、（２）成膜室における最初のエピタキシャル形成であること、および、（３）ＧａＮ基板１０の温度が後続のエピタキシャル層形成時のＧａＮ基板１０の温度よりも、所定温度以上低いことを意味してよい。

本例においては、（１）下部ＧａＮ層１２の成長面が非極性面であり、（２）下部ＧａＮ層１２は段階Ｓ１０において成膜室内で１回目にエピタキシャル形成される層であり、かつ、（３）段階Ｓ１０におけるＧａＮ基板１０の温度が、後続の段階Ｓ２０におけるＧａＮ基板１０の温度よりも所定温度以上低い。

所定温度以上低いとは、５０℃以上、６０℃以上、７０℃以上、８０℃以上、９０℃以上、１００℃以上、１１０℃以上、１２０℃以上、１３０℃以上、１４０℃以上または１５０℃以上低いことを意味してよい。本例では、段階Ｓ２０におけるエピタキシャル成長温度から約１００℃低い温度において、下部ＧａＮ層１２をエピタキシャル成長させる。当業者であれば、温度と、ＴＭＧおよびＮＨ_３の単位時間当たりの流量とを適宜調節することにより、ＧａＮ層を形成することができる。

図５Ｂは、製造工程における段階Ｓ２０を示す図である。本例のＳ２０においては、下部ＧａＮ層１２上に直接接する上部ＧａＮ層１４（ｎ⁻型層２２）をエピタキシャル形成する。本例では、下部ＧａＮ層１２および上部ＧａＮ層１４を同じ成膜室で連続的に形成することにより、下部ＧａＮ層１２と上部ＧａＮ層１４とを異なる成膜室で形成する場合と比較して作業工程を短縮することができる。

図５Ｃは、製造工程における段階Ｓ３０を示す図である。本例の段階Ｓ２０においては、ｎ⁻型層２２に不純物元素を選択的にイオン注入することにより、ｐ型ウェル２４、ｐ^＋型ウェル２６およびｎ^＋型ウェル２８を形成する。本例においては、加速電圧２０、４０、７０、１１０、１５０、２００、２５０、および４３０（単位は全てｋｅＶ）、ドーズ量６Ｅ＋１２ｃｍ^−２の多段注入によりＭｇをｎ⁻型層２２へイオン注入する。これにより、段階Ｓ４０のアニール後において不純物濃度が１Ｅ＋１７ｃｍ^−３となるｐ型ウェル２４を形成する。なお、上述の様にｐ型ウェル２４は、上部ＧａＮ層１４上に直接接してエピタキシャル形成されてもよい。

また、本例においては、加速電圧１０ｋｅＶ、ドーズ量４．５Ｅ＋１３ｃｍ^−２でＭｇをｐ型ウェル２４にイオン注入する。これにより、段階Ｓ４０のアニール後において、ｐ^＋型ウェル２６の不純物濃度は２Ｅ＋１９ｃｍ^−３となってよい。さらに、本例においては、加速電圧３０、６０、および８０（単位は全てｋｅＶ）、ドーズ量３Ｅ＋１５ｃｍ^−２の多段注入により、Ｓｉをｐ型ウェル２４およびｐ^＋型ウェル２６にそれぞれイオン注入する。これにより、段階Ｓ４０のアニール後において、ｎ^＋型ウェル２８の不純物濃度は１Ｅ＋２０ｃｍ^−３となってよい。

図５Ｄは、製造工程における段階Ｓ４０を示す図である。本例の段階Ｓ４０においては、上部ＧａＮ層１４のおもて面１６に直接接して保護膜１９を形成する。これにより、ＧａＮ基板１０、下部ＧａＮ層１２および上部ＧａＮ層１４を有する積層構造７０を形成する。本例の保護膜１９は、スパッタリング法により形成されたＡｌＮ膜である。保護膜１９は、２ｎｍ以上１０００ｎｍ以下の厚みを有してよい。保護膜１９の形成後に、積層構造７０をアニール装置１１０内のサセプタに載置する。アニール装置１１０内部を窒素過圧して、１２００℃以上１５００℃以下の温度条件で積層構造７０をアニールしてよい。アニール後に、水酸化カリウム水溶液（ＫＯＨａｑ）を用いて上部ＧａＮ層１４に対して選択的に保護膜１９を除去する。

図５Ｅは、製造工程における段階Ｓ５０を示す図である。段階Ｓ５０においては、既知の成膜方法およびパターニング方法を適用することにより、ゲート絶縁膜３２、ゲート電極３４、ソース電極４４およびドレイン電極５４をそれぞれ形成する。本例においては、減圧化学気相成長法（ＬＰＣＶＤ）によりゲート絶縁膜３２としてのＳｉＯ_２膜を形成する。ゲート絶縁膜３２の厚みは、例えば１００ｎｍである。

その後、ゲート電極３４として多結晶シリコンをＬＰＣＶＤにより形成する。多結晶シリコンの成膜中または成膜後に多結晶シリコン中にリン（Ｐ）およびヒ素（Ａｓ）の一種類以上の元素をドープしてよい。これにより、多結晶シリコンの導電性を向上させることができる。フォトリソグラフィおよびエッチングにより、ゲート絶縁膜３２およびゲート電極３４をパターニングする。

その後、ソース電極４４を形成する。ソース電極４４は、下層のＴｉ（チタン）層と上層のＡｌ層とを有する積層体であってよい。その後、ドレイン電極５４を形成する。ドレイン電極５４は、ＧａＮ基板１０の裏面１８と直接接する上層のＴｉ層と下層のＡｌ層とを有する積層体であってよい。

その後、ゲート端子３０、ソース端子４０およびドレイン端子５０と、ゲート電極３４、ソース電極４４およびドレイン電極５４とを配線によりそれぞれ接続する。これにより、縦型ＭＯＳＦＥＴ１００が完成する。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。

１０・・ＧａＮ基板、１２・・下部ＧａＮ層、１４・・上部ＧａＮ層、１６・・おもて面、１７・・主面、１８・・裏面、１９・・保護膜、２２・・ｎ⁻型層、２４・・ｐ型ウェル、２５・・チャネル形成領域、２６・・ｐ^＋型ウェル、２８・・ｎ^＋型ウェル、３０・・ゲート端子、３２・・ゲート絶縁膜、３４・・ゲート電極、４０・・ソース端子、４４・・ソース電極、５０・・ドレイン端子、５４・・ドレイン電極、６０・・積層構造、７０・・積層構造、１００・・縦型ＭＯＳＦＥＴ、１１０・・アニール装置

Claims (8)

1. 主面が非極性面である半導体基板と、
   前記半導体基板の上方に設けられた、下部窒化物半導体層と、
   第１導電型として機能する酸素以外の不純物元素を有しており、酸素濃度が前記不純物元素の濃度よりも低く、且つ、前記下部窒化物半導体層上に直接接して設けられた、第１導電型の上部窒化物半導体層と、
   前記上部窒化物半導体層に設けられた、または、前記上部窒化物半導体層上に直接接して設けられた、第２導電型の窒化物半導体領域と
   を備え、
   前記下部窒化物半導体層の酸素濃度は、前記上部窒化物半導体層の酸素濃度よりも高い窒化物半導体装置。
2. 前記下部窒化物半導体層および前記上部窒化物半導体層の主成分は、同じ材料を有する
   請求項１に記載の窒化物半導体装置。
3. 前記半導体基板と、前記下部窒化物半導体層と、前記上部窒化物半導体層との主成分は、同じ材料を有する
   請求項２に記載の窒化物半導体装置。
4. 前記半導体基板と、前記下部窒化物半導体層と、前記上部窒化物半導体層との主成分は、ＧａＮである
   請求項３に記載の窒化物半導体装置。
5. 前記下部窒化物半導体層の酸素濃度は、１Ｅ＋１７ｃｍ^−３以上１Ｅ＋１９ｃｍ^−３未満である
   請求項１から４のいずれか一項に記載の窒化物半導体装置。
6. 前記上部窒化物半導体層の酸素濃度は、１Ｅ＋１６ｃｍ^−３以下である
   請求項１から５のいずれか一項に記載の窒化物半導体装置。
7. 前記上部窒化物半導体層から前記下部窒化物半導体層にかけて酸素濃度が不連続に変化する部分を有する
   請求項１から６のいずれか一項に記載の窒化物半導体装置。
8. 窒化物半導体装置の製造方法であって、
   主面が非極性面である窒化物半導体基板の上方に下部窒化物半導体層を形成する段階と、
   第１導電型として機能する酸素以外の不純物元素を有しており、酸素濃度が前記不純物元素の濃度よりも低く、且つ、前記下部窒化物半導体層上に直接接する第１導電型の上部窒化物半導体層を形成する段階と、
   前記上部窒化物半導体層に設けられる、または、前記上部窒化物半導体層上に直接接する第２導電型の窒化物半導体領域を形成する段階と
   を備え、
   前記下部窒化物半導体層を形成する段階においては、前記上部窒化物半導体層を形成する段階よりも、窒化物半導体中に酸素を取り込みやすい条件で前記下部窒化物半導体層を形成して、前記下部窒化物半導体層の酸素濃度を、前記上部窒化物半導体層の酸素濃度よりも高くする
   窒化物半導体装置の製造方法。

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