JP2013149959A - 窒化物系半導体装置 - Google Patents

Abstract

【課題】ノーマリーオフ型の窒化物系半導体装置を提供する。
【解決手段】基板１０１と、基板１０１の主面上に形成された、少なくとも一層の窒化物系半導体層を含むバッファ層１０３と、バッファ層１０３の上方に形成された窒化物系半導体を含むチャネル層１０８と、チャネル層１０８の上方に形成されたソース電極１１２及びドレイン電極１１１と、チャネル層１０８の上方であって、ソース電極１１２とドレイン電極１１１との間に形成されたゲート電極１１３と、バッファ層１０３とチャネル層１０８との間にあって、ゲート電極１１３と重なる領域の少なくとも一部を含んで設けられ、予め定められた電位に固定されるｎ型窒化物系半導体を含む中間層１０７とを備えた窒化物系半導体装置。
【選択図】図１

Description

本発明は、窒化物系半導体装置に関する。

従来、ノーマリーオフ型の窒化物系トランジスタを実現するために、チャネル層の下に障壁層またはｐ型ＧａＮ層を設け、当該障壁層またはｐ型ＧａＮ層の電位を素子外部に設けられた制御電極により制御することで、閾値電圧を正の電圧に制御する方法が知られている（例えば、特許文献１、２参照）。また、チャネル層の下にｐ型ＧａＮ層を設け、ＳｉＣ基板及びｐ型ＧａＮ層をソース電極と接続することで、ｐ型ＧａＮ層の電位の変動を防止する方法が知られている。（例えば、特許文献３参照）。
特許文献１ 特開２０１０−４５３０３号公報
特許文献２ 特開２００９−５４６８５号公報
特許文献３ 特開２００８−２５８４１９号公報

しかしながら、ＧａＮ系半導体では低抵抗なｐ型ＧａＮ層を作成するのが困難である。そのため、ソース電極をｐ型ＧａＮ層に対してオーミック接合させることができず、ｐ型ＧａＮ層の電位を固定できない。そのため、ノーマリーオフ型の窒化物系トランジスタの実現が困難であった。

本発明の第１の態様においては、基板と、基板の主面上に形成された、少なくとも一層の窒化物系半導体層を含むバッファ層と、バッファ層の上方に形成された窒化物系半導体を含むチャネル層と、チャネル層の上方に形成されたソース電極及びドレイン電極と、チャネル層の上方であって、ソース電極とドレイン電極との間に形成されたゲート電極と、バッファ層とチャネル層との間にあって、ゲート電極と重なる領域の少なくとも一部を含んで設けられ、予め定められた電位に固定されるｎ型窒化物系半導体を含む中間層とを備えた窒化物系半導体装置が提供される。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

第1実施形態にかかるＧａＮ系ＭＯＳＦＥＴの断面図である。 図１に記載のＧａＮ系ＭＯＳＦＥＴのゲート電圧とドレイン電流の関係を示すグラフである。 図１に示すＧａＮ系ＭＯＳＦＥＴの変形例の断面図である。 第２実施形態にかかるＧａＮ系ＭＯＳＦＥＴの断面図である。 図１に示すＧａＮ系ＭＯＳＦＥＴの製造方法を説明する工程図である。 図５の後工程を示す工程図である。 図６の後工程を示す工程図である。 図７の後工程を示す工程図である。 図８の後工程を示す工程図である。 図９の後工程を示す工程図である。 図１０の後工程を示す工程図である。 図１１の後工程を示す工程図である。 図１２の後工程を示す工程図である。 図１に示すＧａＮ系ＭＯＳＦＥＴの変形例の断面図である。 図１４に示すＧａＮ系ＭＯＳＦＥＴの製造方法を説明する工程図である。 図１５の後工程を示す工程図である。 図１６の後工程を示す工程図である。 図１７の後工程を示す工程図である。 図１８の後工程を示す工程図である。 図１９の後工程を示す工程図である。 図２０の後工程を示す工程図である。 図２１の後工程を示す工程図である。 図２２の後工程を示す工程図である。 図２３の後工程を示す工程図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態にかかるＧａＮ系ＭＯＳＦＥＴ１００の断面図である。ＧａＮ系ＭＯＳＦＥＴ１００は、基板１０１と、基板１０１の主面上に形成された阻害層１０２と、基板１０１の主面上に形成されたバッファ層１０３と、バッファ層１０３上に形成されたアンドープ窒化物系半導体層１０５と、アンドープ窒化物系半導体層１０５の上方に形成されたチャネル層１０８と、アンドープ窒化物系半導体層１０５上に形成された中間層１０７と、チャネル層１０８上に形成された電子供給層１０９と、チャネル層１０８及び電子供給層１０９上に形成されたゲート絶縁膜１１０と、チャネル層１０８の上方に形成されたソース電極１１２及びドレイン電極１１１と、チャネル層１０８の上方であって、ソース電極１１２とドレイン電極１１１との間に形成されたゲート電極１１３とを備える。ここで、「上」、「下」の用語は、それぞれ基板１０１の主面から遠ざかる方向及び基板１０１の主面に近づく方向を示しており、ＧａＮ系ＭＯＳＦＥＴ１００が実装された状態での上下方向を指すものではない。

基板１０１は、面方位（１１１）を主面とするシリコン基板であってよい。基板１０１は、ＳｉＣ基板、サファイヤ基板、ＧａＮ基板、または、ＳＯＩ基板であってもよい。基板１０１の主面上には、阻害層１０２、バッファ層１０３、アンドープ窒化物系半導体層１０５が順にエピタキシャル成長されている。

基板１０１上に成長された阻害層１０２は、シリコン原子とガリウム原子とが化学反応を起こさないためのバリア層として機能する。阻害層１０２はＡｌＮを含んでよい。阻害層１０２上に成長されたバッファ層１０３は、基板１０１を構成するシリコン原子の格子定数と、基板１０１上に積層される半導体層を構成するガリウム原子の格子定数との差によって生じる結晶の歪みを緩和させるように機能する。バッファ層１０３は、チャネル層１０８の転位密度を減少させるとともに、基板１０１の反りを低減する。

バッファ層１０３は、少なくとも一層の窒化物系半導体層を含む。バッファ層１０３は、ＧａＮ／ＡｌＮが交互に成長した複合層を少なくとも一層有する。ＧａＮ及びＡｌＮの層厚はそれぞれ２００ｎｍ、２０ｎｍであってよい。バッファ層１０３は、例えば、８層の複合層を有する。バッファ層１０３の層厚は、例えば１８００ｎｍである。バッファ層１０３の抵抗率は、１×１０^５Ωｃｍ以上であってよい。

バッファ層１０３上に成長されたアンドープ窒化物系半導体層１０５は、意図的に不純物をドープしていないＧａＮ層であってよい。アンドープ窒化物系半導体層１０５は、１×１０^５Ωｃｍ以上の抵抗率を有する。また、アンドープ窒化物系半導体層１０５の層厚は、例えば、３００ｎｍである。

バッファ層１０３の上方にチャネル層１０８が形成されている。本例では、アンドープ窒化物系半導体層１０５上にチャネル層１０８が成長されている。チャネル層１０８上には、チャネル層１０８よりもバンドギャップエネルギーの大きい電子供給層１０９が成長されている。チャネル層１０８と、電子供給層１０９とのヘテロ接合界面には、チャネル層１０８と電子供給層１０９との格子定数差によるピエゾ分極及び自発分極に起因する２次元電子ガスが生成される。チャネル層１０８のヘテロ接合界面付近において、高移動度の２次元電子ガスをキャリアとして使用することにより、スイッチング速度が高速のＧａＮ系ＭＯＳＦＥＴを実現できる。

しかし、従来のＧａＮ系ＭＯＳＦＥＴにおいては、ゲート電圧が０Ｖにおいても、ドレイン電圧が印加されるとドレイン電流が流れてしまう。本実施形態にかかるＧａＮ系ＭＯＳＦＥＴ１００は、チャネル層１０８におけるゲート電極１１３直下のチャネル領域の電位を固定することにより、ゲート電圧が０Ｖにおいてチャネル領域を空乏化させピンチオフすることができる。つまり、閾値電圧を正の値に制御することができる。チャネル層１０８は、アンドープＧａＮ層であってよい。チャネル層の層厚は、例えば、３００ｎｍである。

バッファ層１０３とチャネル層１０８との間に中間層１０７が形成されている。本例では、アンドープ窒化物系半導体層１０５上に中間層１０７が成長されている。中間層１０７は、ゲート電極１１３と重なる領域のすべてを含むように設けられている。ここで、ゲート電極１１３と重なる領域とは、ＧａＮ系ＭＯＳＦＥＴ１００を真上から見たときに、ゲート電極１１３の投影面と、中間層１０７の投影面が重なる領域を指す。具体的には、中間層１０７は、ゲート電極１１３のドレイン電極１１１側の端面１１７と中間層１０７のドレイン電極１１１側の端面１１８を含む共通面１３６と、ゲート電極１１３のソース電極１１２側の端面１１５を含み、共通面１３６と平行な共通面１３８に挟まれた重なる領域１４０を含む。中間層１０７は、例えば、ソース電極１１２と接続されることで、チャネル層１０８におけるゲート電極１１３直下のチャネル領域の電位を所定の電位に固定するように機能する。

チャネル層１０８におけるゲート電極１１３直下のチャネル領域の電位を固定することにより、チャネル層１０８の電位の変動を抑制することができる。その結果、閾値電圧を正の値に制御することができる。また、ゲート電極１１３に負の電圧を印加した場合に、チャネルを完全に空乏化することができる。その結果、ノーマリーオフのＧａＮ系ＭＯＳＦＥＴ１００を達成することができる。中間層１０７は、予め定められた電位に固定されるｎ型窒化物系半導体を含む。

チャネル層１０８の電位を固定する手段として、ｐ型ＧａＮ層を用いる技術が知られている。従来は、チャネル層の下にｐ型ＧａＮ層を成長させ、素子の外部に作成した制御電極と当該ｐ型ＧａＮ層を接続してｐ型ＧａＮ層の電位を固定しようとしていた。しかしながら、ｐ型ＧａＮ層を用いてチャネル層１０８の電位を固定する方法には次のような問題がある。

まず、ｐ型ＧａＮは、ｎ型ＧａＮに比べ抵抗が高く、低抵抗な半導体層を作成することは困難である。したがって、ソース電極１１２とオーミック接合することができない。また、ｐ型ＧａＮ層を成長する際のｐ型ドーパントとして、マグネシウム（Ｍｇ）が使用される。Ｍｇは、アクセプタ準位が深く、ＧａＮ層中において活性化率が１％程度であるので、１×１０^１８／ｃｍ^３の目標ドープ濃度を達成するためには、１×１０^２０／ｃｍ^３程度の濃度でドープしなければならない。このような高濃度でドープされたＭｇ原子はゲート電極１１３直下のチャネル層１０８のチャネル領域にまで拡散して、チャネルが形成されない場合がある。その結果、デバイスの信頼性が低下する。さらに、高濃度でＭｇをドープするとｐ型ＧａＮの結晶品質が悪くなり、ｐ型ＧａＮ層上にエピタキシャル成長するチャネル層１０８の転位密度が増加する。

これに対して、ｎ型ＧａＮは、ｐ型ＧａＮに比べ抵抗が低く、低抵抗な半導体層を形成しやすい。したがって、ソース電極１１２とオーミック接合することができる。また、ｎ型ドーパントとしてシリコン（Ｓｉ）を使用した場合、ドープ濃度が１×１０^１８／ｃｍ^３であっても、Ｓｉ原子がゲート電極１１３直下のチャネル層１０８のチャネル領域にまで拡散することはない。したがって、デバイスの信頼性が低下することはない。さらに、ｎ型ドーパントを高濃度でドープすることにより、ソース電極１１２とオーミック接合しやすくなる。

以上の理由から、鋭意研究の結果、中間層１０７としてｎ型ＧａＮを用いるのが好ましいことがわかった。低抵抗な中間層１０７とソース電極１１２をオーミック接合することにより、中間層１０７の電位はソース電極１１２の電位に固定される。それにより、ゲート電極１１３直下のチャネル層１０８のチャネル領域の電位が固定される。その結果、ノーマリーオフのＧａＮ系ＭＯＳＦＥＴ１００を達成することができる。

チャネル層１０８上には電子供給層１０９が成長されている。電子供給層１０９は、チャネル層１０８よりもバンドギャップエネルギーが大きい半導体層によって形成される。電子供給層１０９とチャネル層１０８とのヘテロ接合界面では、格子定数差によるピエゾ分極及び自発分極に起因する２次元電子ガスが生成される。電子供給層１０９は、ＡｌＧａＮ層であってよい。ＡｌＧａＮ層のＡｌの組成比は１０％から３０％、好ましくは２０％から２５％であってよい。電子供給層１０９の層厚は、例えば２０ｎｍである。

電子供給層１０９上にはゲート絶縁膜１１０が堆積されている。ゲート絶縁膜１１０は、電子供給層１０９において、ゲート電極１１３を形成するべき領域に形成された開口部１３０を通じてチャネル層１０８と接している。ゲート絶縁膜１１０は、層厚が約６０ｎｍのシリコン酸化膜（ＳｉＯ_２）であってよい。

チャネル層１０８の上方には、ソース電極１１２及びドレイン電極１１１が形成されている。本例では、電子供給層１０９上にソース電極１１２及びドレイン電極１１１が形成されている。ＧａＮ系ＭＯＳＦＥＴ１００は、ソース電極１１２を形成するべき領域の一部に中間層１０７に達するトレンチ溝１３２を有する。ソース電極１１２は、トレンチ溝１３２の底面１１６及びトレンチ溝１３２の側面１３４に接する電極部を有する。ソース電極１１２は、電子供給層１０９の上面から、トレンチ溝１３２の側面１３４及び底面１１６まで連続して形成される。ソース電極１１２は、トレンチ溝の底面１１６において中間層１０７とオーミック接合する。ソース電極１１２及びドレイン電極１１１は、Ｔｉ／Ａｌの積層構造を有してよい。Ｔｉ及びＡｌの層厚はそれぞれ、２５ｎｍ、３００ｎｍであってよい。

ソース電極１１２は、中間層１０７と接続されなくてもよい。つまり、ソース電極１１２と、中間層１０７にオーミック接合する電極部は絶縁されてよい。本例では、当該電極部が、外部電源と接続されて、中間層１０７の電位を、ソース電極１１２の電位と異なる電位に制御することができる。

チャネル層１０８の上方であって、ソース電極１１２とドレイン電極１１１との間のゲート絶縁膜１１０上にはゲート電極１１３が形成されている。ゲート電極１１３は、電子供給層１０９に形成された開口部１３０に堆積されたゲート絶縁膜１１０上に形成される。ゲート電極１１３はＴｉ／Ａｕ／Ｔｉの積層構造を有してよい。それぞれの層厚は、２５ｎｍ、２０ｎｍ、２５ｎｍであってよい。

中間層１０７とドレイン電極１１１との距離をｄ_１とし、ドレイン電極１１１とゲート電極１１３との間の距離をｄ_２とすると、ｄ_１≧ｄ_２である。ここで、中間層１０７とドレイン電極１１１との距離ｄ_１とは、中間層１０７のドレイン電極１１１側の端面１１８における点と、ドレイン電極１１１とを結ぶ直線のうち最短の直線の長さを指す。また、ドレイン電極１１１とゲート電極１１３との間の距離ｄ_２とは、ドレイン電極１１１とゲート電極１１３とを結ぶ直線のうち最短の直線の長さを指す。ｄ_１≧ｄ_２とすることで、中間層１０７とドレイン電極１１１との間の距離を確保し、中間層１０７とドレイン電極１１１との間の耐圧を維持することができる。

中間層１０７のドレイン電極１１１側の端面１１８及びゲート電極１１３のドレイン電極１１１側の端面１１７は、基板１０１の主面と垂直で、かつ、ゲート電極１１３とドレイン電極１１１を結ぶ直線と垂直な共通面１３６内にあってよい。中間層１０７をこのように構成することで、ドレイン電極１１１と中間層１０７との間の耐圧を保ちつつ、ゲート電極１１３直下のチャネル層１０８のチャネル領域の電位を固定することができる。

他の例において、中間層１０７は、ゲート電極１１３と重なる領域１４０のすべてを含むように設けられてもよい。本例では、中間層１０７の端面１１８は、基板１０１の主面と平行な方向にゲート電極１１３の端面１１７よりもドレイン電極１１１側に位置している。ｄ_１≧ｄ_２の関係を満たしていれば、中間層１０７は、ゲート電極１１３直下の領域からドレイン電極１１１側に伸長していてもよい。

中間層１０７は、ゲート電極１１３と重なる領域から、ソース電極１１２の方向に延びている。具体的には、中間層１０７は、トレンチ溝１３２の側面１３４よりもゲート電極１１３から離れる方向に基板１０１の主面と平行に伸長する伸長部１１９を有する。当該伸長部１１９の上面はトレンチ溝１３２の底面１１６と共通面を構成する。中間層１０７の伸長部１１９の上面は、トレンチ溝１３２の底面１１６に形成されたソース電極１１２とオーミック接合している。

図２は、ＧａＮ系ＭＯＳＦＥＴ１００のゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示すグラフである。直線Ａは、従来のノーマリーオン型のＧａＮ系ＭＯＳＦＥＴのＩｄ−Ｖｇ特性を示す。直線Ｂは、本実施形態にかかるＧａＮ系ＭＯＳＦＥＴ１００のＩｄ−Ｖｇ特性を示す。ノーマリーオン型のＧａＮ系ＭＯＳＦＥＴは、負の閾値電圧Ｖｔ１を有し、ドレイン電圧を印加すれば、ゲート電圧Ｖｇが０Ｖであってもドレイン電流Ｉｄが流れる。これに対して、本実施形態にかかるＧａＮ系ＭＯＳＦＥＴ１００は、ゲート電極１１３直下のチャネル層１０８のチャネル領域の電位がソース電極１１２の電位に固定されるので、正の閾値電圧Ｖｔ_２を有する。したがって、ゲート電圧Ｖｇが０Ｖのとき、ドレイン電流Ｉｄは流れない。つまり、ノーマリーオフ型のＧａＮ系ＭＯＳＦＥＴ１００を達成することができる。

図３は、ＧａＮ系ＭＯＳＦＥＴ１００の変形例を示す。本例において、中間層１０７は、バッファ層１０３の最上層に接して形成されている。つまり、バッファ層１０３と中間層１０７との間にアンドープ窒化物系半導体層１０５が設けられていない。バッファ層１０３の最上層の一部が中間層１０７に接して形成され、バッファ層１０３の最上層の残りの部分がチャネル層１０８と接して形成される。

図４は、本発明の第２実施形態にかかるＧａＮ系ＭＯＳＦＥＴ２００の断面図を示す。第1実施形態と同様な機能を有する部材には同一の符号を付し、説明を省略する。ＧａＮ系ＭＯＳＦＥＴ２００は、基板１０１の主面と反対側の面に第４の電極２０２が形成され、当該第４の電極２０２と中間層１０７とが貫通孔２０４を通じて電気的に接続される点で第１実施形態と異なる。

第４の電極２０２は基板１０１の主面と反対側の面に、例えば、Ｔｉ／Ａｌがスパッタ法により蒸着され、ＣＭＰ研磨されて設けられる。貫通孔２０４は、第４の電極２０２から中間層１０７まで貫通する。本例では、貫通孔２０４は、基板１０１、阻害層１０２、バッファ層１０３、アンドープ窒化物系半導体層１０５を貫通して設けられる。中間層１０７は、当該貫通孔２０４を通じて第４の電極２０２と電気的に接続される。中間層１０７の電位は、当該貫通孔２０４に充填された金属を通じて第４の電極２０２の電位に固定される。第２実施形態においても、ノーマリーオフ型のＧａＮ系ＭＯＳＦＥＴを達成することができる。

次に、ＧａＮ系ＭＯＳＦＥＴ１００の製造方法を説明する。図５から図１３は製造方法を説明する工程図である。ＧａＮ系ＭＯＳＦＥＴ１００の製造方法は、基板１０１の主面上に阻害層１０２、バッファ層１０３、アンドープ窒化物系半導体層１０５、及びｎ型ＧａＮ層１０６を順次エピタキシャル成長する半導体層成長段階と、中間層１０７を形成するべき領域を覆う中間層形成用マスク１２０を形成する段階と、ドライエッチングにより中間層１０７を形成する段階と、中間層形成用マスク１２０を除去した後にトレンチ溝１３２を形成するべき領域に選択成長用マスク１２２を形成する段階と、選択成長によりチャネル層１０８及び電子供給層１０９を再成長させる段階と、選択成長用マスク１２２を除去しトレンチ溝１３２を形成する段階と、電子供給層１０９においてゲート電極１１３を形成するべき領域に開口部１３０を形成する段階と、電子供給層１０９の表面全体にゲート絶縁膜１１０を成膜する段階と、ドレイン電極１１１及びソース電極１１２を形成する段階と、オーミックアニール処理を行う段階と、ゲート絶縁膜１１０上にゲート電極１１３を形成する段階とを備える。

図５は、半導体層成長段階を説明する工程図である。半導体層成長段階は、基板１０１上に阻害層１０２をエピタキシャル成長する段階と、阻害層１０２上にバッファ層１０３をエピタキシャル成長する段階と、バッファ層１０３上にアンドープ窒化物系半導体層１０５をエピタキシャル成長する段階と、アンドープ窒化物系半導体層１０５上にｎ型ＧａＮ層１０６をエピタキシャル成長する段階とを有する。

ここで、エピタキシャル成長は、ＭＯＣＶＤ法を用いて行う。エピタキシャル成長中、基板１０１の温度は１０５０℃に維持する。ＭＯＣＶＤ装置の反応室内部には、キャリアガスとして濃度１００％の水素ガスを導入し、反応ガスとして所定の流量のトリメチルガリウム（ＴＭＧａ）、トリメチルアルミニウム（ＴＭＡｌ）、アンモニア（ＮＨ_３）を導入する。例えば、反応ガスの流量は、それぞれ、５８μｍｏｌ／ｍｉｎ、１００μｍｏｌ／ｍｉｎ、１２ｌ／ｍｉｎであってよい。

阻害層１０２をエピタキシャル成長する段階は、所定流量のＴＭＡｌ及びＮＨ_３を反応室内部に導入し、ＡｌＮ層をエピタキシャル成長する段階を含む。ＡｌＮ層の層厚は、例えば１００ｎｍである。バッファ層１０３をエピタキシャル成長する段階は、ＧａＮ／ＡｌＮを交互に成長させた複合層を少なくとも一層成長させる段階を含む。ＧａＮ層及びＡｌＮ層の層厚は、それぞれ２００ｎｍ、２０ｎｍであってよい。バッファ層１０３は８層の複合層を有してよい。それぞれの複合層において、ＧａＮ層の層厚は、同じであってもよいし、異なってもよい。例えば、基板１０１から上方に向かってＧａＮ層の層厚が徐々に厚くなるように成長させてもよい。バッファ層１０３の全層厚は、１８００ｎｍであってよい。

アンドープ窒化物系半導体層１０５をエピタキシャル成長する段階は、所定の流量のＴＭＧａ及びＮＨ_３を反応室内に導入し、意図的に不純物をドープせずにＧａＮ層をエピタキシャル成長する段階を含む。アンドープ窒化物系半導体層１０５の層厚は、６００ｎｍであってよい。

ｎ型ＧａＮ層１０６をエピタキシャル成長する段階は、所定の流量のＴＭＧａ及びＮＨ３とともに、ｎ型ドーパントとしてＳｉをドーピングする段階を含む。Ｓｉのドーピングは、ドープ濃度が１×１０^１８／ｃｍ^３程度となるように、モノシラン（ＳｉＨ_４）ガスの流量を調節することにより行う。ｎ型ＧａＮ層１０６の層厚は、５０ｎｍであってよい。なお、ｎ型ドーパントは、酸素、硫黄、セレン、テルルであってよい。また、これらの元素をコドープしてもよい。

図６は、図５の後工程である、中間層形成用マスク１２０を形成する段階を説明する工程図である。ここで、ＭＯＣＶＤ装置からプラズマＣＶＤ装置へ基板１０１を移動する。中間層形成用マスク１２０を形成する段階は、ＳｉＯ_２膜を堆積する段階と、フォトリソグラフィー技術により中間層１０７を形成するべき領域を覆う中間層形成用マスク１２０を形成する段階とを有する。ＳｉＯ_２は、モノシラン（ＳｉＯ_４）及びＮ_２Ｏを原料ガスとしてプラズマＣＶＤ法により成膜する。ＳｉＯ_２の層厚は、３００ｎｍであってよい。中間層形成用マスク１２０は、フォトリソグラフィー技術及びフッ酸を使ったウエットエッチングにより形成する。

図７は、図６の後工程である、中間層１０７を形成する段階を説明する工程図である。中間層１０７を形成する段階は、中間層形成用マスク１２０に覆われていないｎ型ＧａＮ層１０６を、ドライエッチングにより除去する段階を含む。ドライエッチングは、塩素系ガス（例えば、Ｃｌ_２）を用いて実行することができる。ドライエッチングの終了した後、中間層形成用マスク１２０をウエットエッチングにより除去する。

図８は、図７の後工程である、選択成長用マスク１２２を形成する段階を説明する工程図である。選択成長用マスク１２２を形成する段階は、ＳｉＯ_２膜を基板１０１の表面全体に堆積する段階と、中間層１０７上においてトレンチ溝１３２を形成するべき領域に選択成長用マスク１２２を形成する段階を含む。ＳｉＯ_２膜は、ＳｉＨ_４及びＮ_２Ｏを原料ガスとしてプラズマＣＶＤ法により成膜する。ＳｉＯ_２の膜厚は、約３００ｎｍであってよい。選択成長用マスク１２２は、フォトリソグラフィー技術及びウエットエッチングにより、トレンチ溝１３２を形成するべき領域を残して、それ以外のＳｉＯ_２膜を除去する段階を含む。

図９は、図８の後工程である、選択成長によりチャネル層１０８及び電子供給層１０９を再成長させる段階を説明する工程図である。ここで基板１０１を再びＭＯＣＶＤ装置に戻し、再成長を行う。チャネル層１０８及び電子供給層１０９の再成長は、選択成長により実行する。アンドープ窒化物系半導体層１０５及び中間層１０７上にはチャネル層１０８がエピタキシャル成長するが、選択成長用マスク１２２の上面には、チャネル層１０８はエピタキシャル成長しない。反応室内にキャリアガスとして濃度１００％の水素ガスを導入し、原料ガスとして所定の流量のＴＭＧａ、ＴＭＡｌ、ＮＨ_３を導入する。基板１０１の温度を再び１０５０℃に維持する。ＮＨ_３の所定の流量は１２ｌ／ｍｉｎであってよい。

ＴＭＧａガス及びＮＨ_３ガスを原料ガスとしてアンドープＧａＮを選択成長させることによりチャネル層１０８を再成長させる。チャネル層１０８の層厚は、３００ｎｍであってよい。つづいて、ＴＭＧａガス、ＴＭＡｌガス及びＮＨ_３ガスを原料ガスとしてＡｌＧａＮ層を選択成長させることにより電子供給層１０９を再成長させる。ＴＭＧａ及びＴＭＡｌの流量は、電子供給層１０９を構成するＡｌＧａＮのＡｌ組成比に応じて調整してよい。Ａｌの組成比は２５％であってよい。電子供給層１０９の層厚は２０ｎｍであってよい。

図１０は、図９の後工程である、トレンチ溝１３２を形成する段階と、電子供給層１０９においてゲート電極１１３を形成するべき領域に開口部１３０を形成する段階を説明する工程図である。トレンチ溝１３２を形成する段階は、ウエットエッチングにより、選択成長用マスク１２２を除去する段階を含む。開口部１３０を形成する段階は、プラズマＣＶＤ法により、厚さ３００ｎｍのＳｉＯ_２膜を基板１０１の表面全体に堆積する段階と、フォトリソグラフィー技術及びウエットエッチングにより、ゲート電極１１３を形成するべき領域に開口部を有するエッチングマスクを形成する段階と、当該エッチングマスクを使って、ドライエッチングにより電子供給層１０９に深さ５０ｎｍの開口部１３０を形成する段階を含む。ドライエッチングは、塩素系ガスを用いて行うことができる。その後、エッチングマスクはウエットエッチングにより除去する。

図１１は、図１０の後工程である、電子供給層１０９上にゲート絶縁膜１１０を堆積する段階を説明する工程図である。ゲート絶縁膜１１０を堆積する段階は、ＳｉＨ_４及びＮ_２Ｏを原料ガスとして、プラズマＣＶＤ法によりＳｉＯ_２膜を堆積する段階を含む。ゲート絶縁膜の膜厚は、６０ｎｍであってよい。

図１２は、図１１の後工程である、ドレイン電極１１１及びソース電極１１２を形成する段階を説明する工程図である。ドレイン電極１１１及びソース電極１１２を形成する段階は、ドレイン電極１１１及びソース電極１１２を形成するべき領域のゲート絶縁膜１１０を除去する段階と、Ｔｉ／Ａｌの多層構造の金属膜を蒸着する段階と、ドレイン電極１１１及びソース電極１１２を形成する段階とを有する。ゲート絶縁膜１１０を除去する段階は、フォトリソグラフィー技術及びウエットエッチングにより行う。金属膜を蒸着する段階は、スパッタ法または真空蒸着法により行う。電極を形成する段階は、リフトオフ法により行う。

Ｔｉ及びＡｌの金属膜の膜厚はそれぞれ、２５ｎｍ、３００ｎｍであってよい。ソース電極１１２は、電子供給層１０９の上面、トレンチ溝１３２の側面１３４及び底面１１６に接して連続的に形成される。ドレイン電極１１１及びソース電極１１２を形成した後、６００℃、１０分間のオーミックアニール処理を行う。このオーミックアニール処理により、ドレイン電極１１１と電子供給層１０９とのオーミック接合、ソース電極１１２と中間層１０７とのオーミック接合、及びソース電極１１２と電子供給層１０９とのオーミック接合が達成される。

図１３は、図１２の後工程である、ゲート電極１１３を形成する段階を説明する工程図である。ゲート電極１１３を形成する段階は、フォトリソグラフィー技術及びエッチングによりゲート電極１１３を形成するべき領域に開口部を有するマスクを形成する段階と、スパッタ法によりＴｉ／Ａｕ／Ｔｉの多層構造の金属膜を蒸着する段階と、リフトオフ法によりゲート電極１１３を形成する段階とを有する。マスクを形成する段階において、ゲート電極１１３のドレイン電極１１１側の端面１１７と中間層１０７のドレイン電極１１１側の端面１１８とが基板１０１の主面と垂直で、かつ、ゲート電極１１３とドレイン電極１１１とを結ぶ直線と垂直な共通面内にあるように、フォトマスクと基板１０１とのアライメントを行う。

以上の製造方法によれば、ノーマリーオフ型のＧａＮ系ＭＯＳＦＥＴ１００を製造することができる。また、素子の外部に制御電極を設ける必要がないので、素子サイズの小さいＧａＮ系ＭＯＳＦＥＴ１００を製造することができる。さらに、耐圧を確保することができるので信頼性の高いＧａＮ系ＭＯＳＦＥＴ１００を製造することができる。

図１４は、図１に示す第１実施形態の変形例であるＧａＮ系ＭＯＳＦＥＴ３００の断面図を示す。本例は、アンドープ窒化物系半導体層１０５の表面の一部に中間層３０７が形成されている点で、アンドープ窒化物系半導体層１０５上に中間層１０７が成長される第１実施形態と異なる。第１実施形態と同一の部材には、同一の符号を付し、説明を省略する。

本例において、アンドープ窒化物系半導体層１０５は、バッファ層１０３上であって、中間層３０７の下以外の領域にも設けられている。当該領域において、アンドープ窒化物系半導体層１０５は、チャネル層１０８と接する上面３０９を有し、当該上面３０９は中間層３０７の上面３０８と同一面を形成する。ここで、同一面は、基板１０１の主面と平行な面である。そして、中間層３０７の上面３０８およびアンドープ窒化物系半導体層１０５の上面３０９にチャネル層１０８がエピタキシャル成長により形成されている。つまり、段差のない平坦な面上に、チャネル層１０８がエピタキシャル成長により形成される。本例では、アンドープ窒化物系半導体層１０５の表面の一部に中間層３０７が形成されているが、中間層３０７は、アンドープ窒化物系半導体層１０５の内部において表面に露出しない領域に形成されてもよい。中間層３０７は、ゲート電極１１３と重なる領域のすべてを含むように設けられている。また、他の例において、アンドープ窒化物系半導体層１０５は、バッファ層１０３の上方であって、中間層３０７の下以外の領域にも設けられてよい。この例では、アンドープ窒化物系半導体層１０５とバッファ層１０３との間に他の半導体層が介在してよい。

ここで、ゲート電極１１３と重なる領域とは、ＧａＮ系ＭＯＳＦＥＴ３００を真上から見たときに、ゲート電極１１３が形成される領域を指す。具体的には、中間層３０７は、ゲート電極１１３のドレイン電極１１１側の端面１１７を基板１０１の方向に延長した共通面１３６と、ゲート電極１１３のソース電極１１２側の端面１１５を基板１０１の方向に延長した共通面１３８とに挟まれた重なる領域１４０を含む。中間層３０７は、例えば、ソース電極１１２と接続されることで、チャネル層１０８におけるゲート電極１１３直下のチャネル領域の電位を所定の電位に固定する。

本例のＧａＮ系ＭＯＳＦＥＴ３００においても、第１実施形態のＧａＮ系ＭＯＳＦＥＴ１００と同様に、チャネル層１０８におけるゲート電極１１３直下のチャネル領域の電位を固定することにより、チャネル層１０８の電位の変動を抑制することができる。その結果、閾値電圧を正の値に制御することができる。また、ゲート電極１１３に負の電圧を印加した場合に、チャネルを完全に空乏化することができる。その結果、ノーマリーオフのＧａＮ系ＭＯＳＦＥＴ３００を達成することができる。中間層３０７は、予め定められた電位に固定されるｎ型窒化物系半導体を含む。

次に、ＧａＮ系ＭＯＳＦＥＴ３００の製造方法を説明する。図１５から図２４は製造方法を説明する工程図である。ＧａＮ系ＭＯＳＦＥＴ３００の製造方法は、基板１０１の主面上に阻害層１０２、バッファ層１０３、および、アンドープ窒化物系半導体層１０５を順次エピタキシャル成長する半導体層成長段階と、中間層３０７を形成するべき領域以外を覆うことで中間層３０７が形成される領域を画定する中間層形成用マスク３２０を形成する段階と、イオン注入法によりｎ型不純物イオンを注入する段階と、中間層形成用マスク３２０を除去した後にアニール処理する段階と、トレンチ溝１３２を形成するべき領域に選択成長用マスク１２２を形成する段階と、選択成長によりチャネル層１０８及び電子供給層１０９を再成長させる段階と、選択成長用マスク１２２を除去しトレンチ溝１３２を形成する段階と、電子供給層１０９においてゲート電極１１３を形成するべき領域に開口部１３０を形成する段階と、電子供給層１０９の表面全体にゲート絶縁膜１１０を成膜する段階と、ドレイン電極１１１及びソース電極１１２を形成する段階と、オーミックアニール処理を行う段階と、ゲート絶縁膜１１０上にゲート電極１１３を形成する段階とを備える。

図１５は、半導体層成長段階を説明する工程図である。半導体層成長段階は、基板１０１上に阻害層１０２をエピタキシャル成長する段階と、阻害層１０２上にバッファ層１０３をエピタキシャル成長する段階と、バッファ層１０３上にアンドープ窒化物系半導体層１０５をエピタキシャル成長する段階とを有する。

ここで、エピタキシャル成長は、ＭＯＣＶＤ法を用いて行う。エピタキシャル成長中、基板１０１の温度は１０５０℃に維持する。ＭＯＣＶＤ装置の反応室内部には、キャリアガスとして濃度１００％の水素ガスを導入し、反応ガスとして所定の流量のトリメチルガリウム（ＴＭＧａ）、トリメチルアルミニウム（ＴＭＡｌ）、アンモニア（ＮＨ_３）を導入する。例えば、反応ガスの流量は、それぞれ、５８μｍｏｌ／ｍｉｎ、１００μｍｏｌ／ｍｉｎ、１２ｌ／ｍｉｎであってよい。

阻害層１０２をエピタキシャル成長する段階は、所定流量のＴＭＡｌ及びＮＨ_３を反応室内部に導入し、ＡｌＮ層をエピタキシャル成長する段階を含む。ＡｌＮ層の層厚は、例えば１００ｎｍである。バッファ層１０３をエピタキシャル成長する段階は、ＧａＮ／ＡｌＮを交互に成長させた複合層を少なくとも一層成長させる段階を含む。ＧａＮ層及びＡｌＮ層の層厚は、それぞれ２００ｎｍ、２０ｎｍであってよい。バッファ層１０３は８層の複合層を有してよい。それぞれの複合層において、ＧａＮ層の層厚は、同じであってもよいし、異なってもよい。例えば、基板１０１から上方に向かってＧａＮ層の層厚が徐々に厚くなるように成長させてもよい。バッファ層１０３の全層厚は、１８００ｎｍであってよい。

アンドープ窒化物系半導体層１０５をエピタキシャル成長する段階は、所定の流量のＴＭＧａ及びＮＨ_３を反応室内に導入し、意図的に不純物をドープせずにＧａＮ層をエピタキシャル成長する段階を含む。アンドープ窒化物系半導体層１０５の層厚は、９００ｎｍであってよい。

図１６は、図１５の後工程である、中間層形成用マスク３２０を形成する段階を説明する工程図である。ここで、ＭＯＣＶＤ装置からプラズマＣＶＤ装置へ基板１０１を移動する。中間層形成用マスク３２０を形成する段階は、ＳｉＯ_２膜を堆積する段階と、フォトリソグラフィー技術により中間層３０７を形成するべき領域以外の領域を覆う中間層形成用マスク３２０を形成する段階とを有する。ＳｉＯ_２は、モノシラン（ＳｉＯ_４）及びＮ_２Ｏを原料ガスとしてプラズマＣＶＤ法により成膜する。ＳｉＯ_２の層厚は、１０００ｎｍであってよい。中間層形成用マスク３２０は、フォトリソグラフィー技術及びフッ酸を使ったウエットエッチングにより形成する。

図１７は、図１６の後工程である、中間層３０７を形成する段階を説明する工程図である。中間層３０７を形成する段階は、表面保護用の保護膜３２１を堆積する段階と、保護膜３２１の上からｎ型不純物イオンをイオン注入する段階を含む。保護膜３２１は、ＳｉＯ_２膜であってよい。ＳｉＯ_２膜は、モノシラン（ＳｉＨ４）及びＮ_２Ｏを原料ガスとしてプラズマＣＶＤ法により成膜する。ＳｉＯ_２の膜厚は、約２０ｎｍであってよい。イオン注入は、例えば、Ｓｉイオンを所定のエネルギーで加速させ、基板表面に対して垂直に入射させることにより実行する。

ここで、所定のエネルギーとは、Ｓｉイオンが保護膜３２１を通過するが、中間層形成用マスク３２０を通過しない範囲のエネルギーを指す。つまり、イオン注入段階において、Ｓｉイオンは、中間層形成用マスク３２０の下方のアンドープ窒化物系半導体層１０５には注入されない。結果として、中間層形成用マスク３２０以外のアンドープ窒化物系半導体層１０５に、Ｓｉイオンが注入される。イオンドーズ量は、典型的には、３×１０^１５ｃｍ^−２程度である。イオン注入が終了した後、保護膜３２１および中間層形成用マスク３２０をＢＨＦ（Ｂｕｆｆｅｒｅｄ ＨＦ）を用いたウエットエッチングにより完全に除去する。

図１８は、図１７の後工程である、アニール処理段階を説明する工程図である。アニール処理段階は、基板表面全体にキャップ層３２２を堆積する段階と、活性化アニール処理する段階とを含む。キャップ層３２２は、ウエットエッチングにより露出した基板表面を保護するとともに、半導体層の表面からＧａ、Ｎ、Ｓｉなどの原子が大気中に放出するのを防ぐ。キャップ層３２２は、緻密なＳｉＯ_２膜であってよい。緻密なＳｉＯ_２膜は、ＰＥＣＶＤ法により堆積することができる。キャップ層３２２は、ＡｌＮまたはグラファイトからなる薄膜であってもよい。

基板をアニール炉に移動した後、活性化アニール処理を行う。活性化アニール処理は、温度１１００℃、Ｎ_２雰囲気中で、５分間行ってよい。イオン注入段階においてアンドープ窒化物系半導体層１０５に注入されたＳｉイオンは、活性化アニール処理により、アンドープ窒化物系半導体層１０５の表面付近から基板１０１方向へ拡散する。こうして、ｎ型ＧａＮ系半導体からなる中間層３０７が形成される。なお、活性化アニール処理により、アンドープ窒化物系半導体層１０５と中間層３０７との境界付近において、Ｓｉイオンは横方向（つまり、基板１０１と平行な方向）にも拡散する。このＳｉイオンの横方向への拡散は、イオン注入段階でのドーズ量、活性化アニール段階でのアニール温度およびアニール時間を制御することにより、抑制することができる。また、アニール温度、および、アニール時間を適宜調整して所望の層厚の中間層３０７を得ることができる。アニール処理の終了後、基板全体をゆっくり冷却する。その後、フッ酸を用いたウエットエッチングによりキャップ層３２２を除去する。

図１９は、図１８の後工程である、選択成長用マスク１２２を形成する段階を説明する工程図である。選択成長用マスク１２２を形成する段階は、ＳｉＯ_２膜を基板１０１の表面全体に堆積する段階と、中間層１０７上においてトレンチ溝１３２を形成するべき領域に選択成長用マスク１２２を形成する段階を含む。ＳｉＯ_２膜は、ＳｉＨ_４及びＮ_２Ｏを原料ガスとしてプラズマＣＶＤ法により成膜する。ＳｉＯ_２の膜厚は、約３００ｎｍであってよい。選択成長用マスク１２２は、フォトリソグラフィー技術及びウエットエッチングにより、トレンチ溝１３２を形成するべき領域を残して、それ以外のＳｉＯ_２膜を除去する段階を含む。中間層３０７の選択成長用マスク１２２が形成されなかった領域における上面３０８と、中間層３０７が形成されていないアンドープ窒化物系半導体層１０５の上面３０９とは、同一面を形成する。

図２０は、図１９の後工程である、選択成長によりチャネル層１０８及び電子供給層１０９を再成長させる段階を説明する工程図である。ここで基板１０１を再びＭＯＣＶＤ装置に戻し、再成長を行う。チャネル層１０８及び電子供給層１０９の再成長は、選択成長により実行する。中間層３０７の選択成長用マスク１２２が形成されなかった領域における上面３０８および中間層３０７が形成されないアンドープ窒化物系半導体層１０５の上面３０９には、チャネル層１０８がエピタキシャル成長する。一方、選択成長用マスク１２２の上面３０９には、チャネル層１０８はエピタキシャル成長しない。反応室内にキャリアガスとして濃度１００％の水素ガスを導入し、原料ガスとして所定の流量のＴＭＧａ、ＴＭＡｌ、ＮＨ_３を導入する。基板１０１の温度を再び１０５０℃に維持する。ＮＨ_３の所定の流量は１２ｌ／ｍｉｎであってよい。

ＴＭＧａガス及びＮＨ_３ガスを原料ガスとしてアンドープＧａＮを選択成長させることによりチャネル層１０８を再成長させる。ここで、本例において、中間層３０７の選択成長用マスク１２２が形成されなかった領域における上面３０８、および、中間層３０７が形成されていないアンドープ窒化物系半導体層１０５の上面３０９とは同一面を形成しているので、それぞれの面において、エピタキシャル成長の成長速度は同一である。また、それぞれの面は活性化アニール処理においてキャップ層３２２により保護され、その後、ウエットエッチング処理されているので表面における結晶性は良好である。

したがって、界面準位が少なく、転位密度の小さいチャネル層１０８が得られる。チャネル層１０８の層厚は、３００ｎｍであってよい。つづいて、ＴＭＧａガス、ＴＭＡｌガス及びＮＨ_３ガスを原料ガスとしてＡｌＧａＮ層を選択成長させることにより電子供給層１０９を再成長させる。ＴＭＧａ及びＴＭＡｌの流量は、電子供給層１０９を構成するＡｌＧａＮのＡｌ組成比に応じて調整してよい。Ａｌの組成比は２５％であってよい。電子供給層１０９の層厚は２０ｎｍであってよい。

図２１は、図２０の後工程である、トレンチ溝１３２を形成する段階と、電子供給層１０９においてゲート電極１１３を形成するべき領域に開口部１３０を形成する段階を説明する工程図である。トレンチ溝１３２を形成する段階は、ウエットエッチングにより、選択成長用マスク１２２を除去する段階を含む。開口部１３０を形成する段階は、プラズマＣＶＤ法により、厚さ３００ｎｍのＳｉＯ_２膜を基板１０１の表面全体に堆積する段階と、フォトリソグラフィー技術及びウエットエッチングにより、ゲート電極１１３を形成するべき領域に開口部を有するエッチングマスクを形成する段階と、当該エッチングマスクを使って、ドライエッチングにより電子供給層１０９に深さ５０ｎｍの開口部１３０を形成する段階を含む。開口部１３０は、チャネル層１０８の表面または内部に至る深さまで形成されてよい。ドライエッチングは、塩素系ガスを用いて行うことができる。その後、エッチングマスクはウエットエッチングにより除去する。

図２２は、図２１の後工程である、電子供給層１０９上にゲート絶縁膜１１０を堆積する段階を説明する工程図である。ゲート絶縁膜１１０を堆積する段階は、ＳｉＨ_４及びＮ_２Ｏを原料ガスとして、プラズマＣＶＤ法によりＳｉＯ_２膜を堆積する段階を含む。ゲート絶縁膜の膜厚は、６０ｎｍであってよい。

図２３は、図２２の後工程である、ドレイン電極１１１及びソース電極１１２を形成する段階を説明する工程図である。ドレイン電極１１１及びソース電極１１２を形成する段階は、ドレイン電極１１１及びソース電極１１２を形成するべき領域のゲート絶縁膜１１０を除去する段階と、Ｔｉ／Ａｌの多層構造の金属膜を蒸着する段階と、ドレイン電極１１１及びソース電極１１２を形成する段階とを有する。ゲート絶縁膜１１０を除去する段階は、フォトリソグラフィー技術及びウエットエッチングにより行う。金属膜を蒸着する段階は、スパッタ法または真空蒸着法により行う。電極を形成する段階は、リフトオフ法により行う。

Ｔｉ及びＡｌの金属膜の膜厚はそれぞれ、２５ｎｍ、３００ｎｍであってよい。ソース電極１１２は、電子供給層１０９の上面、トレンチ溝１３２の側面１３４及び底面１１６に接して連続的に形成される。ドレイン電極１１１及びソース電極１１２を形成した後、６００℃、１０分間のオーミックアニール処理を行う。このオーミックアニール処理により、ドレイン電極１１１と電子供給層１０９とのオーミック接合、ソース電極１１２と中間層１０７とのオーミック接合、及びソース電極１１２と電子供給層１０９とのオーミック接合が達成される。

図２４は、図２３の後工程である、ゲート電極１１３を形成する段階を説明する工程図である。ゲート電極１１３を形成する段階は、フォトリソグラフィー技術及びエッチングによりゲート電極１１３を形成するべき領域に開口部を有するマスクを形成する段階と、スパッタ法によりＴｉ／Ａｕ／Ｔｉの多層構造の金属膜を蒸着する段階と、リフトオフ法によりゲート電極１１３を形成する段階とを有する。マスクを形成する段階において、ゲート電極１１３のドレイン電極１１１側の端面１１７と中間層３０７のドレイン電極１１１側の端面１１８とが基板１０１の主面と垂直で、かつ、ゲート電極１１３とドレイン電極１１１とを結ぶ直線と垂直な共通面内にあるように、フォトマスクと基板１０１とのアライメントを行う。

以上の製造方法によれば、ノーマリーオフ型のＧａＮ系ＭＯＳＦＥＴ３００を製造することができる。また、素子の外部に制御電極を設ける必要がないので、素子サイズの小さいＧａＮ系ＭＯＳＦＥＴ３００を製造することができる。さらに、耐圧を確保することができるので信頼性の高いＧａＮ系ＭＯＳＦＥＴ３００を製造することができる。さらにまた、チャネル層の転位密度が小さいので、安定かつ高速なデバイスを提供できる。

上述した実施形態は、ＧａＮ系ＭＯＳＦＥＴ１００、２００、３００及びその製造方法を例に説明したが、これに限定されない。上述した実施形態は、ＧａＮ系ＭＯＳＦＥＴ１００、２００、３００以外に、ＧａＮ系ＨＥＭＴ、ＧａＮ系パワーデバイス、ＧａＮ系ＳＯＩデバイスに適用することもできる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１００、２００、３００ ＧａＮ系ＭＯＳＦＥＴ、１０１ 基板、１０２ 阻害層、１０３ バッファ層、１０５ アンドープ窒化物系半導体層、１０６ ｎ型ＧａＮ層、１０７、３０７ 中間層、１０８ チャネル層、１０９ 電子供給層、１１０ ゲート絶縁膜、１１１ ドレイン電極、１１２ ソース電極、１１３ ゲート電極、１１５ 端面、１１６ 底面、１１７ 端面、１１８ 端面、１１９ 伸長部、１２０、３２０ 中間層形成用マスク、１２２ 選択成長用マスク、 １３０ 開口部、１３２ トレンチ溝、１３４ 側面、１３６ 共通面、１３８ 共通面、１４０ 重なる領域、２０２ 第４の電極、２０４ 貫通孔、３０８ 上面、３０９ 上面、３２１ 保護膜、３２２ キャップ層

Claims (8)

1. 基板と、
   前記基板の主面上に形成された、少なくとも一層の窒化物系半導体層を含むバッファ層と、
   前記バッファ層の上方に形成された窒化物系半導体を含むチャネル層と、
   前記チャネル層の上方に形成されたソース電極及びドレイン電極と、
   前記チャネル層の上方であって、前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、
   前記バッファ層と前記チャネル層との間にあって、前記ゲート電極と重なる領域の少なくとも一部を含んで設けられ、予め定められた電位に固定されるｎ型窒化物系半導体を含む中間層と
   を備えた窒化物系半導体装置。
2. 前記中間層と前記ドレイン電極との距離をｄ_１とし、前記ドレイン電極と前記ゲート電極との間の距離をｄ_２とすると、ｄ_１≧ｄ_２である
   請求項１に記載の窒化物系半導体装置。
3. 前記中間層は、前記ゲート電極と重なる領域のすべてを含むように設けられている請求項２に記載の窒化物系半導体装置。
4. 前記バッファ層と前記中間層との間に設けられ、意図的に不純物がドープされていないアンドープ窒化物系半導体層をさらに含む請求項１から３のいずれか一項に記載の窒化物系半導体装置。
5. 前記アンドープ窒化物系半導体層は、前記バッファ層の上または上方であって、前記中間層の下以外の領域にも設けられ、当該領域において、前記アンドープ窒化物系半導体層は、前記チャネル層と接する接触面を有し、前記接触面は前記中間層の上面と同一面を形成する
   請求項４に記載の窒化物系半導体装置。
6. 前記中間層が、前記ソース電極とオーミック接合している請求項１から５のいずれか一項に記載の窒化物系半導体装置。
7. 前記ソース電極を形成するべき領域の一部に前記中間層に達するトレンチ溝をさらに備え、
   前記トレンチ溝の底面において前記ソース電極は前記中間層とオーミック接合される請求項６に記載の窒化物系半導体装置。
8. 前記主面と反対側の面に形成された第４の電極を更に備え、
   前記中間層は、前記反対側の面から前記中間層まで貫通する貫通孔を通じて、前記第４の電極と電気的に接続されている請求項１から５のいずれか一項に記載の窒化物系半導体装置。

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