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JP2015056486A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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Akira Yoshioka
啓 吉岡
杉山　亨
Toru Sugiyama
亨 杉山
泰伸 斉藤
Yasunobu Saito
泰伸 斉藤
邦男 津田
Kunio Tsuda
邦男 津田
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Abstract

【課題】ｐ型のＧａＮ系半導体へのコンタクト抵抗を低減できる半導体装置を提供する。
【解決手段】実施形態の半導体装置は、ｎ型の第１のＧａＮ系半導体層と、第１のＧａＮ系半導体層上の、第１のＧａＮ系半導体層側の低不純物濃度領域と、第１のＧａＮ系半導体層と反対側の高不純物濃度領域とを有するｐ型の第２のＧａＮ系半導体層と、第２のＧａＮ系半導体層の第１のＧａＮ系半導体層と反対側のｎ型の第３のＧａＮ系半導体層と、一端が第３のＧａＮ系半導体層または第３のＧａＮ系半導体層より上に位置し、他端が第１のＧａＮ系半導体層に位置し、ゲート絶縁膜を介して第３のＧａＮ系半導体層、低不純物濃度領域、第１のＧａＮ系半導体層に隣接するゲート電極と、第３のＧａＮ系半導体層上の第１の電極と、高不純物濃度領域上の第２の電極と、第１のＧａＮ系半導体層の第２のＧａＮ系半導体層と反対側の第３の電極と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
高い絶縁破壊強度を有するＧａＮ系半導体は、パワーエレクトロニクス用半導体装置、もしくは、高周波パワー半導体装置などへの応用が期待されている。そして、より高い耐圧、または、より高い集積度を実現するために、トレンチ構造を備えた縦型のデバイスが提案されている。
一方、ｐ型のＧａＮ系半導体では、活性化率を高くすることが困難である。したがって、ｐ型のＧａＮ系半導体上の電極と半導体とのコンタクト抵抗が高くなるという問題がある。
国際公開第２０１１／００７４８３号
本発明が解決しようとする課題は、ｐ型のＧａＮ系半導体へのコンタクト抵抗を低減できる半導体装置およびその製造方法を提供することにある。
実施形態の半導体装置は、ｎ型の第１のＧａＮ系半導体層と、第１のＧａＮ系半導体層上に設けられ、第１のＧａＮ系半導体層側の低不純物濃度領域と、第１のＧａＮ系半導体層と反対側の高不純物濃度領域とを有するｐ型の第２のＧａＮ系半導体層と、第２のＧａＮ系半導体層の第１のＧａＮ系半導体層と反対側に設けられるｎ型の第３のＧａＮ系半導体層と、一端が第３のＧａＮ系半導体層または第３のＧａＮ系半導体層より上に位置し、他端が第１のＧａＮ系半導体層に位置し、ゲート絶縁膜を介して第３のＧａＮ系半導体層、低不純物濃度領域、第１のＧａＮ系半導体層に隣接して設けられるゲート電極と、第３のＧａＮ系半導体層上に設けられる第１の電極と、高不純物濃度領域上に設けられる第２の電極と、第１のＧａＮ系半導体層の第２のＧａＮ系半導体層と反対側に設けられる第３の電極と、を備える。
第１の実施形態の半導体装置を示す模式断面図である。 第１の実施形態の変形例の半導体装置を示す模式断面図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 第１の実施形態の半導体装置の製造方法を示す模式断面図である。 第２の実施形態の半導体装置を示す模式断面図である。 第３の実施形態の半導体装置を示す模式断面図である。 第３の実施形態の半導体装置の製造方法を示す模式断面図である。 第３の実施形態の半導体装置の製造方法を示す模式断面図である。 第５の実施形態の半導体装置を示す模式断面図である。 第５の実施形態の半導体装置の製造方法を示す模式断面図である。 第６の実施形態の半導体装置の製造方法を示す模式断面図である。 第６の実施形態の半導体装置の製造方法を示す模式断面図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）およびそれらの中間組成を備える半導体の総称である。また、本明細書中、ＡｌＧａＮとは、ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）の組成式で表される半導体を意味する。
また、以下の説明において、ｎ＋、ｎ、ｎ−および、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
（第１の実施形態）
本実施形態の半導体装置は、ｎ型の第１のＧａＮ系半導体層と、第１のＧａＮ系半導体層上に設けられ、第１のＧａＮ系半導体層側の低不純物濃度領域と、第１のＧａＮ系半導体層と反対側の高不純物濃度領域とを有するｐ型の第２のＧａＮ系半導体層と、第２のＧａＮ系半導体層の第１のＧａＮ系半導体層と反対側に設けられるｎ型の第３のＧａＮ系半導体層と、一端が第３のＧａＮ系半導体層または第３のＧａＮ系半導体層より上に位置し、他端が第１のＧａＮ系半導体層に位置し、ゲート絶縁膜を介して第３のＧａＮ系半導体層、低不純物濃度領域、第１のＧａＮ系半導体層に隣接して設けられるゲート電極と、第３のＧａＮ系半導体層上に設けられる第１の電極と、高不純物濃度領域上に設けられる第２の電極と、第１のＧａＮ系半導体層の第２のＧａＮ系半導体層と反対側に設けられる第３の電極と、を備える。
図１は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。このＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１００は、電子をキャリアとするｎチャネル型トランジスタである。また、ＭＯＳＦＥＴ１００は、キャリアを半導体基板の表面側のソース電極と、裏面側のドレイン電極との間で移動させる縦型トランジスタである。
このＭＯＳＦＥＴ１００は、ｎ型のＧａＮ基板（ＧａＮ系半導体）１２上に、ｎ型のＧａＮ層（第１のＧａＮ系半導体層）１４を備えている。
ｎ型のＧａＮ基板１２は、例えば、（０００１）基板である。（０００１）に対して、オフセットする基板であってもかまわない。また、（０００１）基板以外の面方位を備える基板であってもかまわない。
ＧａＮ基板１２は、ＭＯＳＦＥＴ１００のドレイン領域として機能する。ＧａＮ基板１２は、例えば、Ｓｉ（シリコン）をｎ型不純物として含有する。
ＧａＮ基板１２のｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下である。ＧａＮ基板１２の厚さは、例えば、５０μｍ以上２００μｍ以下である。
ｎ型のＧａＮ層（第１のＧａＮ系半導体層）１４は、いわゆるドリフト層である。ｎ型のＧａＮ層１４は、例えば、Ｓｉ（シリコン）をｎ型不純物として含有する。ＧａＮ層１４のｎ型不純物濃度は、例えば、５×１０１５以上５×１０１６ｃｍ−３以下である。ｎ型のＧａＮ層１４のｎ型不純物濃度は、ＧａＮ基板１２のｎ型不純物濃度よりも低い。ｎ型のＧａＮ層１４の膜厚は、例えば、４μｍ以上２５μｍ以下である。
ｎ型のＧａＮ層１４の上に、ｐ型のＧａＮ層（第２のＧａＮ系半導体層）１６を備えている。ｐ型のＧａＮ層１６は、例えば、Ｍｇ（マグネシウム）をｐ型不純物として含有する。ｐ型のＧａＮ層１６は、エピタキシャル成長層である。
ｐ型のＧａＮ層１６は、ｎ型のＧａＮ層１４側の低不純物濃度領域１６ａと、ｎ型のＧａＮ層１４と反対側の高不純物濃度領域１６ｂとを備える。低不純物濃度領域１６ａは、ＭＯＳＦＥＴ１００のチャネル領域として機能する。また、高不純物濃度領域１６ｂは、チャネル領域に接続される電極を形成するための、チャネルコンタクト領域として機能する。
低不純物濃度領域１６ａのｐ型不純物濃度は、例えば、５×１０１５以上５×１０１６ｃｍ−３以下である。また、高不純物濃度領域１６ｂのｐ型不純物濃度は、例えば、１×１０１８以上１×１０２２ｃｍ−３以下である。
低不純物濃度領域１６ａの膜厚は、例えば、０．５μｍ以上２．０μｍ以下である。高不純物濃度領域１６ｂの膜厚は、例えば、５０ｎｍ以上３００ｎｍ以下である。
ｐ型のＧａＮ層（第２のＧａＮ系半導体層）１６のｎ型のＧａＮ層１４と反対側に、ｎ型のＧａＮ層（第３のＧａＮ系半導体層）１８が設けられる。ｎ型のＧａＮ層（第３のＧａＮ系半導体層）１８は、ＭＯＳＦＥＴ１００のソース領域として機能する。
ｎ型のＧａＮ層１８は、例えば、Ｓｉ（シリコン）をｎ型不純物として含有する。ｎ型のＧａＮ層（第３のＧａＮ系半導体層）１８は、ｎ型のＧａＮ層１４よりもｎ型不純物濃度が高い。ｎ型のＧａＮ層１８のｎ型不純物濃度は、例えば、１×１０１８以上１×１０２２ｃｍ−３以下である。
ＭＯＳＦＥＴ１００は、一端がｎ型のＧａＮ層（第３のＧａＮ系半導体層）１８に位置し、他端がｎ型のＧａＮ層（第１のＧａＮ系半導体層）１４に位置するトレンチ５０を備えている。トレンチ５０は、ｎ型のＧａＮ層１８表面から、ｐ型のＧａＮ層１６を貫通し、底部がｎ型のＧａＮ層１４に達する。トレンチ５０の深さは、例えば、１．０μｍ以上２．０μｍ以下である。
そして、ゲート絶縁膜２８が、トレンチ５０の内壁のｐ型のＧａＮ層（第２のＧａＮ系半導体層）１６上に設けられる。ゲート絶縁膜２８は、ｎ型のＧａＮ層１８、低不純物濃度領域１６ａ、ｎ型のＧａＮ層１４上に連続的に設けられる。ゲート絶縁膜２８は、例えば、シリコン酸化膜である。ゲート絶縁膜２８の膜厚は、例えば、５０ｎｍ以上２００ｎｍ以下である。
ゲート絶縁膜２８上には、ゲート電極３０が形成されている。ゲート電極３０は、トレンチ５０内を埋め込んでいる。ゲート電極３０は、例えば、Ｂ（ボロン）がドーピングされたｐ型ポリシリコン、または、Ｐ（リン）がドーピングされたｎ型ポリシリコンである。ゲート電極３０には、ポリシリコン以外にも、金属シリサイド、金属等も適用可能である。
ゲート電極３０上には、例えば、シリコン酸化膜で形成される層間絶縁膜３２が形成されている。
ゲート電極３０は、一端がｎ型のＧａＮ層（第３のＧａＮ系半導体層）１８またはｎ型のＧａＮ層（第３のＧａＮ系半導体層）１８より上に位置し、他端がｎ型のＧａＮ層（第１のＧａＮ系半導体層）１４に位置し、ゲート絶縁膜２８を介してｎ型のＧａＮ層（第３のＧａＮ系半導体層）１８、低不純物濃度領域１６ａ、ｎ型のＧａＮ層（第１のＧａＮ系半導体層）１４に隣接して設けられる。
そして、ｎ型のＧａＮ層（第３のＧａＮ系半導体層）１８上に第１の電極（第１のソース電極）２２が設けられる。第１の電極（第１のソース電極）２２は、例えば、Ｔｉ（チタン）／Ａｌ（アルミニウム）／Ｔｉ（チタン）の積層構造を備える。
また、ｐ型のＧａＮ層（第２のＧａＮ系半導体層）１６の高不純物濃度領域１６ｂ上に第２の電極（第２のソース電極）２４が設けられる。第２の電極（第２のソース電極）２４は、例えば、Ｎｉ（ニッケル）／Ａｇ（銀）／Ｔｉ（チタン）の積層構造を備える。
さらに、第１の電極（第１のソース電極）２２と第２の電極（第２のソース電極）２４を電気的に接続するパッド電極２６が設けられる。パッド電極２６は、例えば、Ｔｉ（チタン）／Ａｌ（アルミニウム）の積層構造を備える。
また、ｎ型のＧａＮ層１４のｐ型のＧａＮ層（第２のＧａＮ系半導体層）１６と反対側、ｎ型のＧａＮ基板１２のｎ型のＧａＮ層１４と反対側に、第３の電極（ドレイン電極）３６が設けられる。第３の電極（ドレイン電極）３６は、例えば、Ｔｉ（チタン）／Ａｌ（アルミニウム）／Ｔｉ（チタン）の積層構造を備える。
図２は、本実施形態の変形例の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。図に示すように、ゲート電極３０の一端が、ｎ型のＧａＮ層（第３のＧａＮ系半導体層）１８の上端と面一となっている。
次に、本実施形態の半導体装置の製造方法について説明する。
本実施形態の半導体装置の製造方法は、ｎ型の第１のＧａＮ系半導体層上に、ソースガス中のｐ型不純物濃度を、低濃度から高濃度に変化させることにより、第１のＧａＮ系半導体層側の低不純物濃度領域と、第１のＧａＮ系半導体層と反対側の高不純物濃度領域とを有するｐ型の第２のＧａＮ系半導体層をエピタキシャル成長法により形成し、第２のＧａＮ系半導体層の第１のＧａＮ系半導体層と反対側に設けられるｎ型の第３のＧａＮ系半導体層を形成し、一端が第３のＧａＮ系半導体層に位置し、他端が第１のＧａＮ系半導体層に位置する第１のトレンチを形成し、第１のトレンチの内壁の第３のＧａＮ系半導体層、低不純物濃度領域、および、第１のＧａＮ系半導体層上に、ゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、第３のＧａＮ系半導体層上に、第１の電極を形成し、高不純物濃度領域上に、第２の電極を形成し、第１のＧａＮ系半導体層の第２のＧａＮ系半導体層と反対側に、第３の電極を形成する。
図３〜図６は、本実施形態の半導体装置の製造方法を示す模式断面図である。
まず、ｎ型不純物としてＳｉ（シリコン）を、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下含む、ｎ型のＧａＮ基板１２を準備する。
次に、ｎ型のＧａＮ基板１２上にエピタキシャル成長法により、ｎ型不純物として、例えばＳｉを５×１０１５以上５×１０１６ｃｍ−３以下含み、膜厚が例えば、５μｍ以上２０μｍ以下の高抵抗のｎ型のＧａＮ層（第１のＧａＮ系半導体層）１４を形成する。エピタキシャル成長は、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により行う。
その後、ｎ型のＧａＮ層１４上に、エピタキシャル成長法により、ｐ型のＧａＮ層（第２のＧａＮ系半導体層）１６を形成する。ｐ型のＧａＮ層（第２のＧａＮ系半導体層）１６を形成する際、ソースガス中のｐ型不純物濃度を、低濃度から高濃度に変化させることにより、ｎ型のＧａＮ層１４側の低不純物濃度領域１６ａと、ｎ型のＧａＮ層１４と反対側の高不純物濃度領域１６ｂとを形成する（図３）。
ｐ型不純物は、例えば、Ｍｇ（マグネシウム）である。また、ソースガスは、例えば、トリメチルガリウム（ＴＭＧ）、アンモニア（ＮＨ３）であり、ソースガス中のｐ型ドーパントは、例えば、シクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）である。
低不純物濃度領域１６ａ中のｐ型不純物濃度は、例えば、５×１０１５以上５×１０１６ｃｍ−３以下となるようソースガス中のｐ型不純物濃度を調整する。その後、ソースガス中のｐ型不純物濃度を、高不純物濃度領域１６ｂ中のｐ型不純物濃度が、例えば、１×１０１８以上１×１０２２ｃｍ−３以下となるよう切り替える。
低不純物濃度領域１６ａの膜厚は、例えば、０．５μｍ以上２．０μｍ以下とする。高不純物濃度領域１６ｂの膜厚は、例えば、５０ｎｍ以上３００ｎｍ以下とする。
その後、ｐ型のＧａＮ層（第２のＧａＮ系半導体層）１６の、ｎ型のＧａＮ層１４と反対側に設けられ、ｎ型のＧａＮ層（第１のＧａＮ系半導体層）１４よりもｎ型不純物濃度の高いｎ型のＧａＮ層（第３のＧａＮ系半導体層）１８を形成する。
ｎ型のＧａＮ層１８を形成する際、まず、フォトリソグラフィーとエッチングによるパターニングにより、例えば、シリコン酸化膜の第１のマスク材４２を形成する。この第１のマスク材４２をイオン注入マスクとして用いて、ｎ型不純物であるＳｉを、ｐ型のＧａＮ層（第２のＧａＮ系半導体層）１６にイオン注入する（図４）。
結果的に、ｎ型のＧａＮ層（第３のＧａＮ系半導体層）１８には、ｐ型のＧａＮ層（第２のＧａＮ系半導体層）１６、特に、高不純物濃度領域１６ｂと略同一濃度のｐ型不純物が含有されることになる。
次に、ｎ型不純物の活性化のためのアニールを行う。このアニールは、例えば、アルゴン（Ａｒ）ガスを雰囲気ガスとして用いて、加熱温度１０００℃といった条件が用いられる。
次に、一端がｎ型のＧａＮ層（第３のＧａＮ系半導体層）１８に位置し、他端がｎ型のＧａＮ層（第１のＧａＮ系半導体層）１４に位置する第１のトレンチ５０を形成する（図５）。第１のトレンチ５０を形成する際、フォトリソグラフィーとエッチングによるパターニングにより、例えば、シリコン酸化膜の第２のマスク材４４を形成する。この第２のマスク材４４をマスクに、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により、ｎ型のＧａＮ層１８表面から、ｐ型のＧａＮ層１６を貫通し、底部が、ｎ型のＧａＮ層１４に達するよう第１のトレンチ５０を形成する。トレンチ５０の深さは、例えば、１．０μｍ以上２．０μｍ以下である。
次に、第１のトレンチ５０の内壁のｎ型のＧａＮ層（第３のＧａＮ系半導体層）１８、低不純物濃度領域１６ａ、および、ｎ型のＧａＮ層（第１のＧａＮ系半導体層）１４上に、ゲート絶縁膜２８を形成する。ゲート絶縁膜２８は、例えば、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン酸化膜を堆積することにより形成する。ゲート絶縁膜２８の膜厚は、例えば、５０ｎｍ以上２００ｎｍ以下である。
次に、ゲート絶縁膜２８上にゲート電極３０を形成する（図６）。ゲート電極３０の形成においては、例えば、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、Ｂ（ボロン）がドーピングされたｐ型ポリシリコンを堆積する。その後、フォトリソグラフィーとエッチングにより、ｐ型ポリシリコンのパターニングを行う。
次に、ｎ型のＧａＮ層（第３のＧａＮ系半導体層）１８上に第１の電極（第１のソース電極）２２を形成する。第１の電極（第１のソース電極）２２の形成においては、ゲート絶縁膜２８の一部を、フォトリソグラフィーとエッチングにより除去する。そして、例えば、スパッタ法にて、例えば、Ｔｉ（チタン）／Ａｌ（アルミニウム）／Ｔｉ（チタン）を堆積する。その後、フォトリソグラフィーとエッチングにより、Ｔｉ（チタン）／Ａｌ（アルミニウム）／Ｔｉ（チタン）をパターニングする。そして、例えば、７００℃のアニールをＲＴＡ（Ｒａｐｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法により行う。
次に、ｐ型のＧａＮ層（第２のＧａＮ系半導体層）１６の高不純物濃度領域１６ｂ上に第２の電極（第２のソース電極）２４を形成する。第２の電極（第２のソース電極）２４の形成においては、ゲート絶縁膜２８の一部を、フォトリソグラフィーとエッチングにより除去する。そして、レジストの剥離前に、例えば、真空蒸着によりＮｉ（ニッケル）／Ａｇ（銀）／Ｔｉ（チタン）を堆積する。その後、リフトオフ法により、高不純物濃度領域１６ｂ上にＮｉ（ニッケル）／Ａｇ（銀）／Ｔｉ（チタン）を残すよう、Ｎｉ（ニッケル）／Ａｇ（銀）／Ｔｉ（チタン）を剥離する。そして、例えば、６００℃のアニールをＲＴＡ（Ｒａｐｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法により行う。
その後、ゲート電極３０上に、層間絶縁膜３２を形成する。層間絶縁膜３２は、例えば、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン酸化膜を堆積することにより形成する。
次に、第１の電極（第１のソース電極）２２と第２の電極（第２のソース電極）２４を電気的に接続するパッド電極２６を形成する。パッド電極２６を形成する際、例えば、第１の電極２２上と、第２の電極２４上の層間絶縁膜３２を、フォトリソグラフィーとエッチングにより、開口する。その後、スパッタ法にて、例えば、Ｔｉ（チタン）／Ａｌ（アルミニウム）を堆積する。そして、例えば、７００℃のアニールをＲＴＡ（Ｒａｐｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法により行う。
次に、ｎ型のＧａＮ層（第１のＧａＮ系半導体層）１４の、ｐ型のＧａＮ層（第２のＧａＮ系半導体層）１６と反対側に、第３の電極（ドレイン電極）３６を形成する。いいかえれば、ｎ型のＧａＮ基板１２の裏面に第３の電極（ドレイン電極）３６を形成する。
例えば、ｎ型のＧａＮ基板１２の裏面に、真空蒸着によりＴｉ（チタン）／Ａｌ（アルミニウム）／Ｔｉ（チタン）を堆積する。その後、レーザアニール法により加熱処理を行う。
なお、第３の電極（ドレイン電極）３６を形成する前に、ｎ型のＧａＮ基板１２の裏面を、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃａｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により薄膜化してもかまわない。例えば、ｎ型のＧａＮ基板１２の膜厚を、５０μｍ以上２００μｍ以下となるよう薄膜化する。
以上の製造方法により、図１に示すＭＯＳＦＥＴ１００が形成される。
本実施形態の形態では、高不純物濃度領域１６ｂを含めたｐ型のＧａＮ層（第２のＧａＮ系半導体層）１６がエピタキシャル成長法によって形成される。これにより、高不純物濃度領域１６ｂでのｐ型不純物の活性化率が向上する。したがって、第２の電極（第２のソース電極）２４と高不純物濃度領域１６ｂとのコンタクト抵抗が低減する。また、高不純物濃度領域１６ｂの抵抗も低減する。したがって、ＭＯＳＦＥＴ１００のチャネル領域として機能する低不純物濃度領域１６ａの電位を安定化することが可能となる。したがって、動作の安定したＭＯＳＦＥＴ１００が実現できる。
例えば、ＧａＮ系半導体にイオン注入法によりｐ型不純物を導入してｐ型不純物層を形成する場合、活性化のための熱処理を行っても、高い活性化率を達成することが困難である。これは、熱処理によるＧａＮ系半導体中のｐ型不純物の拡散が遅く、ｐ型不純物が結晶格子のサイトに入りにくいためと考えられる。この場合、ｐ型不純物層上に形成される電極、例えば、金属電極との間のコンタクト抵抗が低減できない。
一方、ｐ型不純物層をエピタキシャル成長法で形成する場合、気相からの成長であることから、ｐ型不純物が結晶格子のサイトに入りやすくなる。したがって、ｐ型不純物層におけるｐ型不純物の活性化率を向上させることができる。よって、ｐ型不純物層上に形成される電極、例えば、金属電極との間のコンタクト抵抗が低減できる。
また、本実施形態では、ｐ型のＧａＮ層（第２のＧａＮ系半導体層）１６をイオン注入法ではなく、エピタキシャル成長法により形成することで、イオン注入起因の結晶欠陥を排除できる。したがって、接合リーク電流が低減されるなど、特性に優れたＭＯＳＦＥＴ１００が実現可能である。
また、本実施形態では、第１の電極２２と第２の電極２４とが異なる材料で形成される。ｎ型不純物層、ｐ型不純物層のそれぞれに最適化された仕事関数を備える材料を選択することで、さらに、第２の電極（第２のソース電極）２４と高不純物濃度領域１６ｂとのコンタクト抵抗を低減することができる。
（第２の実施形態）
本実施形態の半導体装置および半導体装置の製造方法は、第１の電極と第２の電極とが同一材料であること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図７は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。
ＭＯＳＦＥＴ２００は、ｎ型のＧａＮ層（第３のＧａＮ系半導体層）１８上の第１の電極（第１のソース電極）２２と、ｐ型のＧａＮ層（第２のＧａＮ系半導体層）１６の高不純物濃度領域１６ｂ上の第２の電極（第２のソース電極）２４が、同一材料である。第１の電極２２、および、第２の電極２４は、例えば、Ｔｉ（チタン）／Ａｌ（アルミニウム）／Ｔｉ（チタン）の積層構造を備える。そして、第１の電極（第１のソース電極）２２と、第２の電極（第２のソース電極）２４が同一の層で形成されている。
本実施形態によれば、第１の電極２２と第２の電極２４とが同一材料であることで、ＭＯＳＦＥＴ２００の製造工程が簡略化できる。したがって、生産性に優れ、低コストのＭＯＳＦＥＴ２００が実現できる。
（第３の実施形態）
本実施形態の半導体装置および半導体装置の製造方法は、第３のＧａＮ系半導体層がエピタキシャル成長層であること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図８は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。ＭＯＳＦＥＴ３００は、ｎ型のＧａＮ層（第３のＧａＮ系半導体層）１８がエピタキシャル成長層である。
次に、本実施形態の半導体装置の製造方法について説明する。
本実施形態の半導体装置の製造方法は、第１のトレンチの形成前に、第２のＧａＮ系半導体層に第１のＧａＮ系半導体層に達しない深さの第２のトレンチを形成し、第２のトレンチ内に、エピタキシャル成長法によりＧａＮ系半導体層を形成することにより、第３のＧａＮ系半導体層を形成する。
図９、図１０は、本実施形態の半導体装置の製造方法を示す模式断面図である。
ｐ型のＧａＮ層（第２のＧａＮ系半導体層）１６の形成までは、第１の実施形態と同様である。その後、第１のトレンチ５０の形成前に、ｐ型のＧａＮ層（第２のＧａＮ系半導体層）１６に、ｎ型のＧａＮ層（第１のＧａＮ系半導体層）１４に達しない深さの第２のトレンチ５２を形成する（図９）。
第２のトレンチ５２を形成する際、フォトリソグラフィーとエッチングによるパターニングにより、例えば、シリコン酸化膜の第３のマスク材４６を形成する。この第３のマスク材４６をマスクに、例えば、ｎ型のＧａＮ層１８表面から、底部がｐ型の低不純物領域１６ａに達し、かつ、底部がｎ型のＧａＮ層１４に達しない深さで第２のトレンチ５２を形成する。第２のトレンチ５２の深さは、例えば、０．５μｍ以上１．０μｍ未満である。
その後、第２のトレンチ５２内に、エピタキシャル成長法によりｎ型のＧａＮ層（第３のＧａＮ系半導体層）１８を選択的に形成する。そして、第３のマスク材４６を除去する（図１０）。その後の工程は、第１の実施形態と同様である。
本実施形態によれば、ｎ型のＧａＮ層（第３のＧａＮ系半導体層）１８をエピタキシャル成長法により形成することで、ｎ型不純物の活性化率が向上する。したがって、第１の電極（第１のソース電極）２２とｎ型のＧａＮ層（第３のＧａＮ系半導体層）１８とのコンタクト抵抗が低減する。また、ｎ型のＧａＮ層（第３のＧａＮ系半導体層）１８の拡散層抵抗も低減する。したがって、ＭＯＳＦＥＴ３００のオン抵抗が低減する。したがって、オン電流の高いＭＯＳＦＥＴ３００が実現できる。
また、ｎ型のＧａＮ層（第３のＧａＮ系半導体層）１８をイオン注入法ではなく、エピタキシャル成長法により形成することで、イオン注入起因の結晶欠陥を排除できる。したがって、接合リーク電流が低減されるなど、特性に優れたＭＯＳＦＥＴ３００が実現可能である。
（第４の実施形態）
本実施形態の半導体装置および半導体装置の製造方法は、第３のＧａＮ系半導体層がＡｌＧａＮ層であること以外は、第３の実施形態と同様である。したがって、第３の実施形態と重複する内容については、記述を省略する。
本実施形態のＭＯＳＦＥＴは、第３のＧａＮ系半導体層１８が、ｎ型のＡｌＧａＮ（窒化アルミニウムガリウム）層である。ｎ型のＡｌＧａＮ層、例えば、Ｓｉ（シリコン）をｎ型不純物として含有する。
本実施形態のＭＯＳＦＥＴは、第２のトレンチ５２内に、エピタキシャル成長法により第３の実施形態のｎ型のＧａＮ層にかえて、ｎ型のＡｌＧａＮ層を選択的に形成することで製造可能である。
本実施形態のＭＯＳＦＥＴでは、第３のＧａＮ系半導体層１８と第２のＧａＮ系半導体層１６との界面が、ＧａＮ／ＡｌＧａＮのヘテロ接合となる。したがって、この界面に２次元電子ガス（２ＤＥＧ）が発生する。したがって、ソース領域での電子密度および電子移動度が向上する。よって、オン電流の高いＭＯＳＦＥＴが実現できる。
（第５の実施形態）
本実施形態の半導体装置および半導体装置の製造方法は、第３のＧａＮ系半導体層が、第２のＧａＮ系半導体層側のＧａＮ層と、ＧａＮ層上のＡｌＧａＮ層との積層構造であること以外は、第３の実施形態と同様である。したがって、第３の実施形態と重複する内容については、記述を省略する。
図１１は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。ＭＯＳＦＥＴ４００は、第３のＧａＮ系半導体層１８が、ノンドープ（ｉ型）のＧａＮ層１８ａとｎ型のＡｌＧａＮ（窒化アルミニウムガリウム）層１８ｂとの積層構造である。ｎ型のＡｌＧａＮ層１８ｂは、例えば、Ｓｉ（シリコン）をｎ型不純物として含有する。
図１２は、本実施形態の半導体装置の製造方法を示す模式断面図である。本実施形態のＭＯＳＦＥＴ４００は、第２のトレンチ５２内に、エピタキシャル成長法により、第３の実施形態のｎ型のＧａＮ層にかえて、ｉ型のＧａＮ層１８ａとｎ型のＡｌＧａＮ層１８ｂを連続して選択的に形成することで製造可能である。
本実施形態のＭＯＳＦＥＴ４００ではノンドープ（ｉ型）のＧａＮ層１８ａとｎ型のＡｌＧａＮ（窒化アルミニウムガリウム）層１８ｂとの界面が、ＧａＮ／ＡｌＧａＮのヘテロ接合となる。したがって、この界面に２次元電子ガス（２ＤＥＧ）が発生する。したがって、ソース領域での電子密度および電子移動度が向上する。よって、オン電流の高いＭＯＳＦＥＴ４００が実現できる。
なお、ＧａＮ層とＡｌＧａＮ層を複数回交互に積層させることで、複数のＧａＮ／ＡｌＧａＮのヘテロ接合を形成してもかまわない。この場合、複数の界面に２次元電子ガス（２ＤＥＧ）が発生することにより、さらに、オン電流の高いＭＯＳＦＥＴ４００が実現できる。
（第６の実施形態）
本実施形態の半導体装置の製造方法は、Ｓｉ（シリコン）基板にＭＯＳＦＥＴを形成すること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図１３、図１４は、本実施形態の半導体装置の製造方法を示す模式断面図である。
まず、Ｓｉ（シリコン）基板１０を準備する。Ｓｉ（シリコン）基板１０の表面は、例えば、（１１１）面である。表面は、（１１１）面に対して、オフセットしていてもかまわない。
次に、Ｓｉ（シリコン）基板１０上に、エピタキシャル成長法によりバッファ層１１を形成する。バッファ層１１は、例えば、ＡｌＮ（窒化アルミニウム）である。バッファ層１１は、例えば、ＭＯＣＶＤ法により形成される。
次に、バッファ層１１上に、エピタキシャル成長法により、ｎ型のＧａＮ基板（ＧａＮ系半導体）１２が形成される。そして、ｎ型のＧａＮ基板１２上にｎ型のＧａＮ層（第１のＧａＮ系半導体層）１４、ｐ型のＧａＮ層（第２のＧａＮ系半導体層）１６が形成される（図１３）。
その後、第１の実施形態と同様の製造方法により、ゲート電極３０が形成される（図１４）。その後、第３の電極（ドレイン電極）３６の形成前までは、第１の実施形態と同様に製造される。
そして、第３の電極（ドレイン電極）３６の形成前に、Ｓｉ（シリコン）基板１０およびバッファ層１１を、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃａｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により除去する。
その後、露出したｎ型のＧａＮ基板１２の裏面に第３の電極（ドレイン電極）３６を形成する。
本実施形態の半導体装置の製造方法によっても、第１の実施形態同様、動作の安定したＭＯＳＦＥＴが実現できる。
実施形態では、ＭＯＳＦＥＴを例に説明したが、本発明を、ＭＯＳＦＥＴ以外のデバイス、例えば、縦型ＩＧＢＴ等にも本発明を適用することが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１２ ｎ型のＧａＮ基板
１４ ｎ型の第１のＧａＮ系半導体層
１６ ｐ型の第２のＧａＮ系半導体層
１６ａ 低不純物濃度領域
１６ｂ 高不純物濃度領域
１８ ｎ型の第３のＧａＮ系半導体層
１８ａ ｉ型のＧａＮ層
１８ｂ ｎ型のＡｌＧａＮ層
２２ 第１の電極（第１のソース電極）
２４ 第２の電極（第２のソース電極）
２８ ゲート絶縁膜
３０ ゲート電極
３６ 第３の電極（ドレイン電極）
５０ トレンチ（第１のトレンチ）
５２ 第２のトレンチ
１００ ＭＯＳＦＥＴ
２００ ＭＯＳＦＥＴ
３００ ＭＯＳＦＥＴ
４００ ＭＯＳＦＥＴ

Claims (14)

  1. ｎ型の第１のＧａＮ系半導体層と、
    前記第１のＧａＮ系半導体層上に設けられ、前記第１のＧａＮ系半導体層側の低不純物濃度領域と、前記第１のＧａＮ系半導体層と反対側の高不純物濃度領域とを有するｐ型の第２のＧａＮ系半導体層と、
    前記第２のＧａＮ系半導体層の前記第１のＧａＮ系半導体層と反対側に設けられるｎ型の第３のＧａＮ系半導体層と、
    一端が前記第３のＧａＮ系半導体層または前記第３のＧａＮ系半導体層より上に位置し、他端が前記第１のＧａＮ系半導体層に位置し、ゲート絶縁膜を介して前記第３のＧａＮ系半導体層、前記低不純物濃度領域、前記第１のＧａＮ系半導体層に隣接して設けられるゲート電極と、
    前記第３のＧａＮ系半導体層上に設けられる第１の電極と、
    前記高不純物濃度領域上に設けられる第２の電極と、
    前記第１のＧａＮ系半導体層の前記第２のＧａＮ系半導体層と反対側に設けられる第３の電極と、
    を備えることを特徴とする半導体装置。
  2. ｎ型の第１のＧａＮ系半導体層と、
    前記第１のＧａＮ系半導体層上に設けられ、前記第１のＧａＮ系半導体層側の低不純物濃度領域と、前記第１のＧａＮ系半導体層と反対側の高不純物濃度領域とを有するｐ型の第２のＧａＮ系半導体層と、
    前記第２のＧａＮ系半導体層の前記第１のＧａＮ系半導体層と反対側に設けられるｎ型の第３のＧａＮ系半導体層と、
    一端が前記第３のＧａＮ系半導体層に位置し、他端が前記第１のＧａＮ系半導体層に位置するトレンチと、
    前記トレンチの内壁の、前記第３のＧａＮ系半導体層、前記低不純物濃度領域、および、前記第１のＧａＮ系半導体層上に設けられるゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられるゲート電極と、
    前記第３のＧａＮ系半導体層上に設けられる第１の電極と、
    前記高不純物濃度領域上に設けられる第２の電極と、
    前記第１のＧａＮ系半導体層の前記第２のＧａＮ系半導体層と反対側に設けられる第３の電極と、
    を備えることを特徴とする半導体装置。
  3. 前記第２のＧａＮ系半導体層がエピタキシャル成長層であることを特徴とする請求項１または請求項２記載の半導体装置。
  4. 前記第３のＧａＮ系半導体層にｐ型不純物が含有されることを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第３のＧａＮ系半導体層にＡｌＧａＮ層が含まれることを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第３のＧａＮ系半導体層が、前記第２のＧａＮ系半導体層側のＧａＮ層と前記ＧａＮ層上の前記ＡｌＧａＮ層との積層構造であることを特徴とする請求項５記載の半導体装置。
  7. 前記第１の電極と前記第２の電極とが同一材料であることを特徴とする請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記第１の電極と前記第２の電極とが異なる材料であることを特徴とする請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 前記第３のＧａＮ系半導体層がエピタキシャル成長層であることを特徴とする請求項１ないし請求項８いずれか一項記載の半導体装置。
  10. ｎ型の第１のＧａＮ系半導体層上に、ソースガス中のｐ型不純物濃度を、低濃度から高濃度に変化させることにより、前記第１のＧａＮ系半導体層側の低不純物濃度領域と、前記第１のＧａＮ系半導体層と反対側の高不純物濃度領域とを有するｐ型の第２のＧａＮ系半導体層をエピタキシャル成長法により形成し、
    前記第２のＧａＮ系半導体層の前記第１のＧａＮ系半導体層と反対側に設けられるｎ型の第３のＧａＮ系半導体層を形成し、
    一端が前記第３のＧａＮ系半導体層に位置し、他端が前記第１のＧａＮ系半導体層に位置する第１のトレンチを形成し、
    前記第１のトレンチの内壁の前記第３のＧａＮ系半導体層、前記低不純物濃度領域、および、前記第１のＧａＮ系半導体層上に、ゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成し、
    前記第３のＧａＮ系半導体層上に、第１の電極を形成し、
    前記高不純物濃度領域上に、第２の電極を形成し、
    前記第１のＧａＮ系半導体層の前記第２のＧａＮ系半導体層と反対側に、第３の電極を形成することを特徴とする半導体装置の製造方法。
  11. 前記第３のＧａＮ系半導体層を、前記第２のＧａＮ系半導体層にｎ型不純物をイオン注入することにより形成することを特徴とする請求項１０記載の半導体装置の製造方法。
  12. 前記第１のトレンチの形成前に、前記第２のＧａＮ系半導体層に前記第１のＧａＮ系半導体層に達しない深さの第２のトレンチを形成し、前記第２のトレンチ内に、エピタキシャル成長法によりＧａＮ系半導体層を形成することにより、前記第３のＧａＮ系半導体層を形成することを特徴とする請求項１０記載の半導体装置の製造方法。
  13. 前記ＧａＮ系半導体層がＡｌＧａＮ層であることを特徴とする請求項１２記載の半導体装置の製造方法。
  14. 前記ＧａＮ系半導体層が、ＧａＮ層と前記ＧａＮ層上のＡｌＧａＮ層との積層構造であることを特徴とする請求項１２記載の半導体装置の製造方法。
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