JP2012084739A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 ｐ型ＧａＮバリア層の電位を確実に固定することでピンチオフ特性、耐圧性能の向上を安定して得ることができる縦型の半導体装置を提供する。
【解決手段】 ＧａＮ系積層体１５に開口部２８が設けられており、開口部の壁面を覆うように位置するチャネルを含む再成長層２７と、ソース電極Ｓとオーミック接触するｎ^＋型ソース層８と、ｐ型ＧａＮバリア層６と、その間に位置するｐ^＋型ＧａＮ補助層７とを含み、ｐ型ＧａＮバリア６の電位をソース電位に固定するために、ｐ^＋型ＧａＮ補助層７が、ｎ^＋型ソース層８とトンネル接合を形成することを特徴とする。
【選択図】 図１

Description

本発明は、大電力のスイッチングに用いられる、半導体装置およびその製造方法、とくに窒化物半導体のうちＧａＮ系半導体を用いた半導体装置およびその製造方法に関するものである。

大電流用のスイッチング素子には、高い逆方向耐圧と低いオン抵抗とが求められる。ＩＩＩ族窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）は、バンドギャップが大きいことから、高耐圧、高温動作などの点で優れており、とくにＧａＮ系半導体を用いた縦型トランジスタは、大電力の制御用トランジスタとして注目されている。たとえばＧａＮ系半導体に開口部を設けて、その開口部の壁面に二次元電子ガス（２ＤＥＧ：２ Dimensional Electron Gas）のチャネルを含む再成長層を設けることで、移動度を高めオン抵抗を低くした縦型ＧａＮ系ＦＥＴの提案がなされている（特許文献１、２）。この縦型ＧａＮ系ＦＥＴでは、ピンチオフ特性を改善するためにｐ型ＧａＮバリア層などを配置する機構が提案されている。

特開２００６−２８６９４２号公報 特開２００８−１９２７０１号公報

上記の縦型ＧａＮ系ＦＥＴでは、上記ｐ型ＧａＮバリア層によりピンチオフ特性や耐圧性能を改善できるかもしれない。しかし、ｐ型ＧａＮバリア層は、チャネル近くに位置する等の理由で、ｐ型不純物濃度を十分高くできず、ピンチオフ特性や耐圧性能の向上も条件がよい場合にのみ実現でき、安定して確実に向上させることが難しい。
本発明は、縦型ＧａＮ系半導体装置において、ｐ型ＧａＮバリア層の電位を確実に固定することでピンチオフ特性および耐圧性能の向上を安定して得ることができる半導体装置およびその製造方法を提供することを目的とする。

本発明の半導体装置は、開口部が設けられたＧａＮ系積層体を備える縦型の半導体装置である。この半導体装置は、開口部の壁面を覆うように位置するチャネルを含む再成長層と、開口部の壁面において再成長層にその端面が被覆されるｐ型ＧａＮ系半導体層と、ＧａＮ系積層体の表層を形成するｎ^＋型ＧａＮ系半導体層と、ｐ型ＧａＮ系半導体層とｎ^＋型ＧａＮ系半導体層との間に位置する、該ｐ型ＧａＮ系半導体層よりも高濃度のｐ型不純物を含むｐ^＋型ＧａＮ系補助層と、開口部において再成長層の上に位置するゲート電極と、開口部の周囲のＧａＮ系積層体上において再成長層およびｎ^＋型ＧａＮ系半導体層に接して位置するソース電極とを備える。再成長層は電子走行層および電子供給層を含み、チャネルが電子走行層内の前記電子供給層との界面に生じる二次元電子ガスにより形成される。そして、ｐ型ＧａＮ系半導体層の電位をソース電極の電位に固定するために、ｐ^＋型ＧａＮ系補助層が、ｐ型ＧａＮ系半導体層とソース電極とを電気的に接続する電気的接続構造に含まれていることを特徴とする。

上記の構成において、ｐ型ＧａＮ系半導体層（以後、ｐ型バリア層と記す）は次の作用を発揮することが期待されている。
（ａ１）バンドの正方向へのシフトによるピンチオフ特性の向上
（ａ２）耐圧性能の向上
しかし、ｐ型バリア層については、次の理由によりｐ型不純物濃度を十分高くできない。
（ｂ１）ｐ型バリア層は、チャネルに面しており、ｐ型不純物の混入はチャネル特性の劣化を生じる。すなわちｐ型不純物が電子走行層／電子供給層に混入すると、オン抵抗が増大するおそれが高い。
（ｂ２）当該ｐ型バリア層は、直下のｎ⁻型ＧａＮ系ドリフト層とｐｎ接合を形成し、チャネルＯＦＦ時に、良好な逆方向Ｉ（電流）−Ｖ（電圧）特性（耐圧性能）を得る。しかし、ｐ型不純物濃度が高いと、逆方向特性が劣化する。
上記（ｂ１）および（ｂ２）によって、ｐ型不純物濃度を十分高くできないために、たとえソース電極を延長してｐ型バリア層に接触させても、ｐ型バリア層の電位は確実に固定されず、上記（ａ１）および（ａ２）の作用を確実に得ることができない。
本発明では、ｐ型バリア層とｎ^＋型ＧａＮ系半導体層（以下、ｎ^＋型ソース層と記す）との間に、ｐ^＋型ＧａＮ系補助層を配置する。そのｐ^＋型ＧａＮ系補助層を、ｐ型バリア層とソース電極とを電気的に接続する電気的接続構造に参加させる。このため、ｐ型バリア層の電位は、低い接触抵抗で確実かつ安定してソース電極の電位に固定される。この結果、上記の（ａ１）および（ａ２）の作用を確実に得ることができる。とくに（ａ２）または（ｂ２）に関連して、上記のｐｎ接合において逆バイアス電圧下で発生した正孔を、上記の電気的接続構造を通じて吸収することができるため、正孔が残存することによる耐圧劣化を防止して、良好な耐圧性能を安定して得ることができる。

なお、ｐ型バリア層は、ｐ型ＧａＮ層でもよいし、ｐ型ＡｌＧａＮ層でもよい。ｐ型ＡｌＧａＮ層とした場合、さらにバンドを正方向に持ち上げることができピンチオフ特性をさらに向上することができる。ＧａＮ系積層体を構成するその他の層についても、場合に応じて、ＧａＮ層を他のＧａＮ系半導体層としてよい。
上記のＧａＮ系積層体は、ＧａＮの所定結晶面上にエピタキシャル成長されたものであるが、その下地のＧａＮは、ＧａＮ基板でも、または支持基体上のＧａＮ膜でもよい。さらに、ＧａＮ系積層体の成長時にＧａＮ基板等の上に形成して、その後の工程で、ＧａＮ基板等の所定厚み部分を除いて、製品の状態では薄いＧａＮ層下地のみが残っているものであってもよい。その薄い下地のＧａＮ層は、導電性でも非導電性でもよく、ドレイン電極は、製造工程および製品の構造によるが、薄いＧａＮ層の表面または裏面に設けることができる。
ＧａＮ基板または支持基体等が製品に残る場合、当該支持基体または基板は、導電性でも、非導電性でもよい。導電性の場合は、ドレイン電極は、その支持基体または基板の裏面（下）またはおもて面（上）に直接設けることができる。また、非導電性の場合は、非導電性基板の上であって、上記半導体層中の下層側に位置する導電層の上に、ドレイン電極を設けることができる。

ｎ^＋型ソース層と前記ｐ^＋型ＧａＮ系補助層とがトンネル接合を形成し、ソース電極とｐ型バリア層を、該トンネル接合によって電気的に接続することができる。
上記の構成において、ＧａＮ系積層体の表層であるｎ^＋型ソース層は、ソース電極がオーミック接触するため、もともと高濃度のｎ^＋型ＧａＮ系半導体層で形成される。この高濃度のドナー濃度をそのまま、またはさらに高くして、ｎ^＋型ソース層／ｐ^＋型ＧａＮ系補助層、がトンネル接合を形成するようにできる。このトンネル接合が、上記の電気的接続構造に該当する。
上記半導体装置におけるトンネル接合としては、この他、接合界面近傍のドナー濃度のみを更に高くする構造も可能である。
ｎ^＋型ソース層／ｐ^＋型ＧａＮ系補助層によるトンネル接合では、フェルミ準位は、ｎ^＋型ソース層では伝導帯に、またｐ^＋型ＧａＮ系補助層では価電子帯に入り込む。空乏層は非常に狭くなり、ｎ^＋型ソース層の伝導帯の底部とｐ^＋型ＧａＮ系補助層の価電子帯の上部が同じエネルギレベルになる。この状況において、いずれかの側に電位の変動があった場合、たとえばｎ^＋型ソース層の伝導帯の電子は、高い電位障壁を乗り越えるよりもトンネル効果によって禁止帯を通り抜けて、直接、ｐ^＋型ＧａＮ系補助層の価電子帯に入る。また、逆方向の電位変化の場合、ｐ^＋型ＧａＮ系補助層の価電子帯の頂部の電子はトンネル効果によって空乏層を通り抜けてｎ^＋型ソース層の伝導帯に移動する。すなわち、見かけ上、ｎ^＋型ソース層／ｐ^＋型ＧａＮ系補助層、には電位障壁はなく電気的に平坦であり接続されている。
このため、非常に低い接触抵抗でｐ型バリア層は、ソース電位に固定される。この結果、上記の作用（ａ１）および（ａ２）を安定して確実に得ることができる。また、上記のトンネル接合のバンド構造の描像によれば、（ａ２）および（ｂ２）に関連して、正孔の吸収または消滅は行うことができ、正孔が残存することによる耐圧低下を避けることができる。
さらに、このトンネル接合では、延長する電極等を追加的に設ける必要がない。このため構造が簡単になり、かつ製造工程も簡素化される。

ｐ^＋型ＧａＮ系補助層のｐ型不純物濃度を５Ｅ１８ｃｍ^−３以上５Ｅ２０ｃｍ^−３以下とし、ｎ^＋型ＧａＮ系半導体層のドナー濃度を１Ｅ１８ｃｍ^−３以上５Ｅ２０ｃｍ^−３以下とすることができる。
上記の構成によって、トンネル接合を容易に形成することができ、ｐ型バリア層をソース電位に確実に固定することができる。

また、別の電気的な接続構造では、ソース電極と、ｐ^＋型ＧａＮ系補助層に導電接続する延長電極を備え、ソース電極と延長電極が電気的に接続されることにより、ソース電極とp型バリア層が電気的に接続されることができる。
これによって、確実にｐ型バリア層をソース電位（グランド電位）に固定することができる。上記の延長電極／ｐ^＋型ＧａＮ系補助層が、電気的接続構造に該当する。

またソース電極が延長電極を兼ねるように延在している構造をとることができる。
これによって半導体装置の構造および製造工程を簡単化することができる。

ｐ^＋型ＧａＮ系補助層の厚みを、ｐ型バリア層の厚みの１／５以下とすることができる。
これによって、ｐ型不純物濃度を高濃度にしても、チャネルへの悪影響を回避することができる。また、逆方向Ｉ−Ｖ特性（耐圧性能）にも悪影響を及ぼさないようにできる。

ｐ^＋型ＧａＮ系補助層の厚みを５ｎｍ以上１００ｎｍ以下とすることができる。
良好な電気的接続（低抵抗なトンネル接合やコンタクト抵抗）を得るためには１００ｎｍ以下で可能である。一方、５ｎｍ未満では、一様に薄膜を形成させることが難しく、所々、未成長で穴あきの部分が生じてしまい、安定して良好な薄膜を形成することができない。

ｐ^＋型ＧａＮ系補助層を、開口部の壁面から距離をあけて位置させることができる。
ｐ^＋型ＧａＮ系補助層は、ｐ型バリア層と同じように開口部以外の領域全体を被覆する必要はない。ｐ^＋型ＧａＮ系半導体層が開口部から距離をあけて位置することで、ｐ型不純物のチャネルに及ぼす悪影響を避けることができる。

再成長層上であって、ゲート電極の下に、絶縁層を備えることができる。
これによって、ゲート電極下に絶縁層を配置することで、ゲートに正電圧を印加したときのゲートリーク電流を抑制できるため、大電流動作がしやすくなる。また、しきい値電圧をより正方向にシフトできるため、ノーマリーオフを得やすくなる。

本発明の半導体装置の製造方法では、縦型ＧａＮ系半導体装置を製造する。この製造方法は、ｎ⁻型ＧａＮ系ドリフト層上にｐ型バリア層を形成する工程と、ｐ型バリア層上にｐ^＋型ＧａＮ系補助層を形成する工程と、ｐ^＋型ＧａＮ系補助層上にｎ^＋型ソース層を形成する工程と、エッチングにより、表層からｎ⁻型ＧａＮ系半導体層にまで届く開口部を形成する工程と、開口部に、電子走行層および電子供給層を含む再成長層をエピタキシャル成長させる工程と、開口部の周囲において再成長層およびｎ^＋型ＧａＮ系半導体層に接して位置するソース電極を形成する工程とを備える。そして、ｎ^＋型ソース層とｐ^＋型ＧａＮ系補助層とがトンネル接合を形成するように、ｎ^＋型ソース層のドナー濃度を１Ｅ１８ｃｍ^−３以上５Ｅ２０ｃｍ^−３以下とし、ｐ^＋型ＧａＮ系補助層のｐ型不純物濃度を５Ｅ１８ｃｍ^−３以上５Ｅ２０ｃｍ^−３以下とすることを特徴とする。

上記の方法によって、簡単な構造の電気的接続構造によって、ｐ型バリア層をソース電位に固定することができ、上記（ａ１）および（ａ２）の作用を得ることができる。とくにｐ型バリア層と、その直下のｎ⁻型ドリフト層とのｐｎ接合に生じる正孔をトンネル接合によって吸収または消滅させることができる。この結果、正孔が残存することによる耐圧低下を防止して、常時、安定して耐圧性能を確保することができる。

本発明の他の半導体装置の製造方法は、一方の主面にソース電極、また他方の主面にドレイン電極を備える縦型ＧａＮ系半導体装置を製造する。この製造方法は、ｎ⁻型ＧａＮ系ドリフト層上にｐ型バリア層を形成する工程と、ｐ型バリア層上にｐ^＋型ＧａＮ系補助層を形成する工程と、ｐ^＋型ＧａＮ系補助層上にｎ^＋型ソース層を形成する工程と、エッチングにより、表層からｎ⁻型ＧａＮ系ドリフト層にまで届く開口部を形成する工程と、開口部に、電子走行層および電子供給層を含む再成長層をエピタキシャル成長させる工程と、フォトリソグラフィによって、ｎ^＋型ソース層を選択的に除いてｐ^＋型ＧａＮ系補助層を露出させ、次いで導電材料を充填して延長電極を形成する工程と、該延長電極、ｎ^＋型ソース層、および再成長層に接するようにソース電極を形成する工程と、を備えることを特徴とする。

上記の方法によって、原理的に簡単な電気的接続構造によって、ｐ型バリア層をソース電位に固定することができ、上記（ａ１）および（ａ２）の作用を得ることができる。またｐ型バリア層とその直下のｎ⁻型ドリフト層とのｐｎ接合に生じる正孔をトンネル接合によって吸収または消滅させ、正孔が残存することによる耐圧劣化を防止することができる。

延長電極形成工程およびソース電極形成工程において、ソース電極が延長電極を兼ねるように、フォトリソグラフィにおいて、当該ソース電極が、ｐ^＋型ＧａＮ系補助層、ｎ^＋型ソース層、および前記再成長層に接するように、ｎ^＋型ソース層および再成長層を選択的に除いてｐ^＋型ＧａＮ系補助層を露出させ、次いで導電材料を充填して当該ソース電極を形成することができる。
これによって、製造工程を省略して簡単に延長電極を兼ねるソース電極を形成して、延長電極を別に設けた半導体装置とほぼ同等の性能を得ることができる。

ｐ型バリア層上にｐ^＋型ＧａＮ系補助層を形成する工程において、開口部に貫通される領域から所定範囲離れた該ｐ型バリア層の領域にイオン注入によってｐ型不純物を注入することで、開口部から離れた範囲にｐ^＋型ＧａＮ系補助層を形成することができる。
この方法によって、部分的にｐ^＋型ＧａＮ系補助層を設けることで、チャネルに対してｐ型不純物の悪影響を及ぼさずに、ｐ型バリア層による、ピンチオフ特性および耐圧性能の向上の作用を得ることができる。

ｐ型バリア層上にｐ^＋型ＧａＮ系補助層を形成する工程において、開口部に貫通される領域から所定範囲離れた該ｐ型バリア層の領域上に、選択的にｐ^＋型ＧａＮ系補助層を成長させることができる。
この方法によっても、上記の方法と同様に、チャネルに対してｐ型不純物の悪影響を及ぼさずに、ｐ型バリア層による、ピンチオフ特性および耐圧性能の向上の作用を得ることができる。ｐ^＋型ＧａＮ系補助層は、厚みが薄いので、このあと、ｎ^＋型ソース層を通常の方法で成長させて、表面を平坦化すればよい。

本発明の半導体装置によれば、縦型ＧａＮ系半導体装置において、ｐ型バリア層の電位を確実にソース電位に固定することができ、ピンチオフ特性および耐圧性能を安定して高めることができる。

本発明の実施の形態１における縦型ＧａＮ系ＦＥＴ（半導体装置）を示し、図２の平面図のＩ−Ｉ線に沿う断面図である。 図１の縦型ＧａＮ系ＦＥＴの平面図である。 図１の縦型ＧａＮ系ＦＥＴの製造方法を示し、支持基体上にオーミック接触するＧａＮ層を有する基板にソース層までのエピタキシャル積層体を形成した状態を示す図である。 エッチングによって開口部を設けた状態を示す図である。 ＲＩＥによって開口部を設ける段階を示し、（ａ）はレジストパターンを配置した状態、（ｂ）はイオンを照射しながら開口を掘り下げて開口を拡大（後退）させてゆく状態、を示す図である。 開口部に、再成長層を形成した状態を示す図である。 再成長層上に絶縁膜を成長させた状態を示す図である。 図１に示す半導体装置の変形例を示し、本発明の実施の形態１に属する半導体装置の断面図である。 本発明の実施の形態２における縦型ＧａＮ系ＦＥＴ（半導体装置）を示す断面図である。 図９の半導体装置の製造方法において、延長電極を形成した状態を示す図である。 図１０の状態に次いで、ソース電極を形成した状態を示す図である。 図９に示す半導体装置の延長電極をソース電極の真下に配置した構造の縦型ＧａＮ系ＦＥＴを示す図である。 図９に示す半導体装置の変形例を示し、本発明の実施の形態２に属する半導体装置の断面図である。 図１３に示す半導体装置の延長電極をソース電極の真下に配置した構造の縦型ＧａＮ系ＦＥＴを示す図である。 本発明の実施の形態３における縦型ＧａＮ系ＦＥＴ（半導体装置）を示す断面図である。 図１５に示す半導体装置の変形例を示し、本発明の実施の形態３に属する半導体装置の断面図である。

（実施の形態１）
図１は、本発明の実施の形態１における縦型ＧａＮ系ＦＥＴ（半導体装置）１０の断面図である。また、図２は平面図であり、Ｉ−Ｉ線に沿う図が図１の断面図である。縦型ＧａＮ系ＦＥＴ１０は、導電性のＧａＮ基板１と、その上にエピタキシャル成長した、ｎ⁻型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｐ^＋ＧａＮ補助層７／ｎ^＋型ＧａＮソース層８、を備える。ｐ^＋ＧａＮ補助層７は、ｐ型ＧａＮバリア層６の電位を固定するために配置された層であり、ソース電位に固定するための電気的接続構造に組み込まれている。
上記の、ｎ⁻型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｐ^＋型ＧａＮ補助層７／ｎ^＋型ＧａＮソース層８は、連続して形成されたＧａＮ系積層体１５を形成する。ＧａＮ基板１の種類によっては、ＧａＮ基板１とｎ⁻型ＧａＮドリフト層４との間にＡｌＧａＮ層またはＧａＮ層からなるバッファ層を挿入してもよい。
なお、ＧａＮ基板１は、支持基体上にオーミック接触するＧａＮ層を有する基板であってもよいし、上述のように製品状態では、ＧａＮ基板等の相当の厚み部分が除去されてＧａＮ系積層体のエピタキシャル成長の下地膜としての薄いＧａＮ層のみが残った状態でもよい。これら、ＧａＮ基板、支持基体上にオーミック接触するＧａＮ層を有する基板、製品に薄く残された下地のＧａＮ層などを、単にＧａＮ基板と略称する場合もある。
また、ｐ型ＧａＮバリア層は、本実施の形態ではｐ型ＧａＮバリア層６としているが、ｐ型ＡｌＧａＮ層を用いてもよい。ＧａＮ系積層体１５を構成するその他の層についても、場合に応じて、ＧａＮ層を他のＧａＮ系半導体層としてよい。

ＧａＮ系積層体１５には、ｎ^＋型ＧａＮソース層８からｐ型ＧａＮバリア層６まで貫通してｎ⁻型ＧａＮドリフト層４内に至る開口部２８が設けられている。その開口部２８の壁面およびＧａＮ系積層体１５の表層（ｎ^＋型ＧａＮソース層８）を被覆するように、エピタキシャル成長した再成長層２７が形成されている。再成長層２７は、ｉ(intrinsic)型ＧａＮ電子走行層２２およびＡｌＧａＮ電子供給層２６で構成される。ｉ型ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６との間にＡｌＮ等の中間層を挿入してもよい。ゲート電極Ｇは、絶縁膜９を介在させて、再成長層２７上に位置し、ドレイン電極ＤはＧａＮ基板１の裏面に位置する。ソース電極Ｓは、ＧａＮ系積層体１５上において再成長層２７およびｎ^＋型ＧａＮソース層８にオーミック接触する。図１では、ソース電極Ｓは、再成長層２７の端面に接触してｎ^＋型ＧａＮソース層８上に接して位置している。

本実施の形態の半導体装置では、電子は、ソース電極Ｓから、（Ｐ１）直接、電子走行層２２に入るか、または（Ｐ２）ｎ^＋型ＧａＮソース層８を経て、電子走行層２２に入る。上記（Ｐ１）および（Ｐ２）を経て電子走行層２２内では、電子走行層２２の電子供給層との界面に２次元電子ガスを形成する。電子走行層２２からｎ⁻型ＧａＮドリフト層４を経てドレイン電極Ｄへと、厚み方向または縦方向に流れる。この電子の経路において、ｐ型ＧａＮバリア層６は、ｎ⁻型ＧａＮドリフト層４と、ｎ^＋型ＧａＮソース層８とに挟まれている。ｐ型ＧａＮバリア層６は、電子のバンドエネルギーを持ち上げ、かつ耐圧性能を向上するなどのバックゲート効果を発揮することが期待される。すなわち、次の作用（ａ１）および（ａ２）を発揮することが期待されている。
（ａ１）バンドの正方向へのシフトによるピンチオフ特性の向上
（ａ２）耐圧性能の向上
しかし、ｐ型ＧａＮバリア層６は、次の理由によりアクセプタ濃度を十分高くできない。
（ｂ１）ｐ型ＧａＮバリア層６はチャネルに面しているので、アクセプタ濃度を高くすると、チャネル特性とくにオン抵抗に悪影響を及ぼすおそれがある。
（ｂ２）アクセプタ濃度を高くすると、ｐ型ＧａＮバリア層６とｎ⁻型ＧａＮドリフト層とのｐｎ接合における、良好な逆方向電流−電圧特性（耐圧性能）を損なうおそれがある。
ｐ^＋型ＧａＮ補助層７を含まない構造では、ｐ型ＧａＮバリア層６のアクセプタ濃度を十分高くできない場合、ｐ型ＧａＮバリア層の電位は固定されず、上記（ａ１）および（ａ２）の作用を安定して得ることができない。縦型ＧａＮ系ＦＥＴ１０では、ソース電極Ｓとドレイン電極Ｄとの間に１ｋＶ程度という非常に高い電圧を印加するので、上記の作用を常時安定して得られないと実用化は難しくなる。
本実施の形態では、ｐ型ＧａＮバリア層６とｎ^＋型ＧａＮソース層８との間に、ｐ^＋型ＧａＮ補助層７を配置する。ｎ^＋型ＧａＮソース層８とｐ^＋型ＧａＮ補助層７とは、ソース電極Ｓとｐ型ＧａＮバリア層６との間に、トンネル接合を形成する。
ｎ^＋型ＧａＮソース層８／ｐ^＋型ＧａＮ補助層７によるトンネル接合では、フェルミ準位は、ｎ^＋型ＧａＮソース層８では伝導帯に、またｐ^＋型ＧａＮ補助層７では価電子帯に入り込む。空乏層は非常に狭くなり、ｎ^＋型ＧａＮソース層８の伝導帯の底部とｐ^＋型ＧａＮ補助層７の価電子帯の上部が同じエネルギレベルになる。この状況において、いずれかの側に電位の変動があった場合、たとえばｎ^＋型ＧａＮソース層８の伝導帯の電子は、高い電位障壁を乗り越えるよりもトンネル効果によって禁止帯を通り抜けて、直接、ｐ^＋型ＧａＮ補助層７の価電子帯に入る。また、逆方向の電位変化の場合、ｐ^＋型ＧａＮ補助層７の価電子帯の頂部の電子はトンネル効果によって空乏層を通り抜けてｎ^＋型ＧａＮソース層８の伝導帯に移動する。すなわち、見かけ上、ｎ^＋型ＧａＮソース層８／ｐ^＋型ＧａＮ補助層７、には電位障壁はなく電気的に接続されている。
このため、非常に低い接触抵抗でｐ型バリア層は、ソース電位に固定され、上記の作用（ａ１）および（ａ２）を安定して確実に得ることができる。また、上記のトンネル接合のバンド構造の描像によれば、（ａ２）および（ｂ２）に関連して、正孔の吸収または消滅は行うことができ、正孔が残存することによる耐圧劣化は防止され、良好な耐圧性能を継続して長期間、安定に得ることができる。
さらに、このトンネル接合では、延長する電極等を追加的に設ける必要がない。このため構造が簡単になり、かつ製造工程も簡素化される。

ｐ型ＧａＮバリア層６は、ｐ型不純物濃度は、通常、１Ｅ１７ｃｍ^−３〜１Ｅ１９ｃｍ^−３程度とするのがよい。ｐ型不純物にはＭｇ等、ＧａＮ系半導体にアクセプタを形成する不純物が用いられる。ｐ型ＧａＮバリア層６の厚みは、ｎ⁻型ＧａＮドリフト層の厚み等によって変わり、設計事項である。このため、厚み範囲は一概に決めることはできない。しかし、代表的な厚みについては、上記の（ａ１）および（ａ２）の作用を、多くの仕様において用いられる厚みという点から、０．５μｍをあげることができる。これより薄いと、上記の（ａ１）および（ａ２）の作用を十分得られないので、厚みの下限とみてもよい。このｐ型ＧａＮバリア層６は、この０．５μｍ程度の厚みを持つことから、あまり高濃度のＭｇ濃度を含有させると、チャネルに悪影響を及ぼす。また、チャネルＯＦＦ時のｎ⁻型ＧａＮドリフト層とのｐｎ接合での逆方向特性（耐圧性能）を劣化させる。
ｐ^＋型ＧａＮ補助層７の厚みは、ｐ型ＧａＮバリア層６の１／５以下とするのがよい。アクセプタ濃度たとえばＭｇ濃度は、５Ｅ１８ｃｍ^−３〜５Ｅ２０ｃｍ^−３とするのがよい。ｐ^＋型ＧａＮ補助層７の厚みの絶対値としては、５ｎｍ以上１００ｎｍ以下とするのがよい。
ｎ^＋型ＧａＮソース層８のドナー濃度は、１Ｅ１８ｃｍ^−３以上５Ｅ２０ｃｍ^−３以下とするのがよい。これによってｐ^＋型ＧａＮ補助層７とトンネル接合を形成することができる。ｎ^＋型ＧａＮソース層８の厚みは、０．２μｍ〜０．６μｍ程度とするのがよい。
ｎ⁻ＧａＮドリフト層４は、たとえば厚み４μｍ、キャリア濃度１Ｅ１６ｃｍ^−３程度とするのがよい。

図２を参照して、開口部２８およびゲート電極Ｇを六角形とし、ゲート配線１２を避けながら、その周囲をほぼソース電極Ｓで覆って、最密充填(ハニカム構造)とすることにより単位面積当たりのゲート電極周囲長を長く取れ、オン抵抗を下げることができる。電流は、ソース電極Ｓから、（Ｐ１）直接に、または（Ｐ２）ｎ^＋ＧａＮソース層８を経由して、再成長層２７内のチャネル（電子走行層２２）に入り、ｎ⁻型ＧａＮドリフト層４を経て、ドレイン電極Ｄにいたる経路で流れる。ソース電極Ｓおよびその配線と、ゲート電極Ｇ、ゲート配線１２およびゲートパッド１３から構成されるゲート構成体とが、相互に干渉しないために、ソース配線は、図示しない層間絶縁膜上に設けられる。層間絶縁膜にはビアホールが設けられ、そのビアホールに充填された導電部を含むソース電極Ｓは、層間絶縁膜上のソース導電層（図示せず）と導電接続される。このような構造によって、ソース電極Ｓを含むソース構成体は、大電力用の素子に好適な、低い電気抵抗および高い移動度、を持つことができる。
上記の六角形のハニカム構造は、畝状にして、畝状の開口部を密に配置することでも、上記の面積当たりの開口部周囲長を大きくでき、この結果、電流密度を向上させることができる。

次に、本実施の形態における半導体装置１０の製造方法を説明する。図３に示すように、上記の意味のＧａＮ基板１の上に、ｎ⁻型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／ｐ^＋型ＧａＮ補助層７／ｎ^＋型ＧａＮソース層８、のＧａＮ系積層体１５をエピタキシャル成長する。ＧａＮ基板１とｎ⁻型ＧａＮドリフト層４との間にＧａＮ系バッファ層（図示せず）を挿入してもよい。
上記の層の形成は、例えば、ＭＯＣＶＤ（有機金属化学気相成長）法を用いる。ＭＯＣＶＤ法で成長することで、結晶性の良好なＧａＮ系積層体１５を形成できる。ＧａＮ基板１の形成において、導電性基板上に窒化ガリウム膜をＭＯＣＶＤ法によって成長させる場合、ガリウム原料として、トリメチルガリウムを用いる。窒素原料としては高純度アンモニアを用いる。キャリアガスとしては純化水素を用いる。高純度アンモニアの純度は９９．９９９％以上、純化水素の純度は９９．９９９９９５％以上である。ｎ型ドーパント（ドナー）のＳｉ原料には水素ベースのシランを用い、ｐ型ドーパント（アクセプタ）のＭｇ原料にはシクロペンタジエニルマグネシウムを用いるのがよい。
導電性基板としては、直径２インチの導電性窒化ガリウム基板を用いる。１０３０℃、１００Ｔｏｒｒで、アンモニアおよび水素の雰囲気中で、基板クリーニングを実施する。その後、１０５０℃に昇温して、２００Ｔｏｒｒ、Ｖ／ＩＩＩ比＝１５００で窒化ガリウム層を成長させる。
上記の方法で、ＧａＮ基板１上に、ｎ⁻型ＧａＮ層ドリフト層４／ｐ型ＧａＮバリア層６／ｐ^＋型ＧａＮ補助層７／ｎ^＋型ＧａＮソース層８、の順に成長する。

次に、図４に示すように、開口部２８をＲＩＥ（反応性イオンエッチング）によって形成する。図５（ａ）および（ｂ）に示すように、エピタキシャル層４，６，７，８の表面にレジストパターンＭ１を形成した後、ＲＩＥによって、レジストパターンＭ１をエッチングして後退させながら開口を広げて開口部２８を設ける。このＲＩＥ工程において、開口部２８の斜面、すなわちＧａＮ系積層体１５の端面は、イオン照射を受けて損傷される。損傷部では、ダングリンドボンド、格子欠陥の高密度領域などが発生し、その損傷部にＲＩＥ装置由来または特定できていない部分からの導電性不純物が到達して富化が生じる。この損傷部の発生は、ドレインリーク電流の増大をもたらすので、修復する必要がある。水素やアンモニアを所定レベル含むことで、このあと説明する再成長層２７の成長時に、ダングリンドボンド等の修復、および不純物の除去や不活性化を得ることができる。

次いで、レジストパターンＭ１を除去し、ウエハを洗浄した後、当該ウエハをＭＯＣＶＤ装置に導入して、図６に示すように、アンドープＧａＮからなる電子走行層２２、およびアンドープＡｌＧａＮからなる電子供給層２６を含む再成長層２７を成長する。このアンドープＧａＮ層２２およびＡｌＧａＮ層２６の成長においては、（ＮＨ_３＋Ｈ_２）雰囲気において熱クリーニングを行い、引き続き（ＮＨ_３＋Ｈ_２）を導入しつつ有機金属原料を供給する。この再成長層２７の形成前の熱クリーニング時または形成時に、上記の損傷部の修復、導電性不純物の除去やパッシベーション化を進行させる。
次いで、上記ウエハをＭＯＣＶＤ装置から取り出し、図７に示すように、絶縁膜９を成長させる。その後、再びフォトリソグラフィと電子ビーム蒸着法を用いて、図１に示すように、ソース電極Ｓをエピタキシャル層表面に、ドレイン電極ＤをＧａＮ系基板１の裏面に形成する。さらにゲート電極Ｇを開口部２８の側面に形成する。

＜図１の半導体装置の変形例＞
図８は、本発明の実施の形態１における他の半導体装置１０を示し、図１に示す半導体装置の変形例を示す図である。図１の半導体装置では、ｐ^＋型ＧａＮ補助層７は開口部２８以外の全領域にわたって位置していた。しかし、図８に示す変形例では、ｐ^＋型ＧａＮ補助層７は、開口部２８から距離をあけて設けられている。このように部分的な配置であっても、ｐ^＋型ＧａＮ補助層７は、ｎ^＋型ＧａＮソース層８とトンネル接合を形成することができる。

この結果、図１と同様に、低い接触抵抗でｐ型ＧａＮバリア層７の電位をグランド電位に固定して、上記の作用（ａ１）および（ａ２）を安定して常時得ることができる。また、ｐ型ＧａＮバリア層６とｎ⁻型ＧａＮドリフト層４とのｐｎ接合の逆バイアス下における空乏層から生じる正孔の吸収または消滅についても遂行することができる。
ｐ^＋型ＧａＮ補助層７は、開口部２８から距離をあけているので、アクセプタまたはｐ型不純物が電子走行層２２に移動するおそれがなくなり、低いオン抵抗などの利点を十分に生かすことができる。ｐ型不純物のＭｇ等は比較的移動しやすく、図１に示すｐ^＋型ＧａＮ補助層７が全面に位置する半導体装置では、ｐ型ＧａＮバリア層６のｐ型不純物濃度を高くすることに比べれば確率は小さいが、電子走行層２２に進入して電子移動の妨げになるおそれがある。しかし、本変形例によれば、ｐ^＋型ＧａＮ補助層７に起因するｐ型不純物の電子走行層２２への移動は確実に防ぐことができる。

（実施の形態２）
図９は、本発明の実施の形態２における縦型ＧａＮ系ＦＥＴ１０の断面図である。この半導体装置１０では、ｐ^＋型ＧａＮ補助層に延長電極が形成されており、この延長電極がソース電極と電気的に接続されている。すなわち延長電極１１／ｐ^＋型ＧａＮ補助層７が、ｐ型ＧａＮバリア層６をソース電極Ｓの電位に固定するための電気的接続構造に該当する。ＧａＮ系積層体１５の各部の厚みおよび不純物濃度等は、実施の形態１と同じである。
この延長電極１１／ｐ^＋型ＧａＮ補助層７によって、本実施の形態における半導体装置１０は、上記（ａ１）および（ａ２）の作用を得ることができる。また、ｐ型ＧａＮバリア層６とｎ⁻型ＧａＮドリフト層４とのｐｎ接合において逆バイアス電圧下で発生した正孔を、延長電極１１を通じて吸収することができる。この結果、正孔が残存することによる耐圧劣化を防止できるので、良好な耐圧性能を安定して得ることができる。

製造方法は、実施の形態１における方法を大部分用いることができる。ただし、延長電極１１の形成のために修正または追加の工程が必要である。図１０および図１１に修正点を例示する。多くのバリエーションがあるので、これらの図の通りに製造する必要はない。たとえば、図１０に示すように、レジストパターンＭ２を設けて、ソース電極近傍、または直下のｎ^＋型ＧａＮソース層８の領域を一部分除去してｐ^＋型ＧａＮ補助層７を露出させる。レジストパターンＭ２をマスクにしてその除去した孔部に導電材を充填して延長電極１１を形成する。このときレジストパターンＭ２上の、延長電極１１の形成時に堆積した金属層１１ｆは、レジストパターンＭ２の除去時にリフトオフされる。次いで、図１１に示すように、レジストパターンＭ３を設けて、このレジストパターンＭ３をマスクにしてソース電極Ｓを延長電極１１と接続するように形成する。ソース電極形成時に堆積したレジストパターンＭ３上の金属層Ｓｆは、レジストパターンＭ３を除去するときリフトオフされる。
延長電極１１は、ｐ^＋型ＧａＮ補助層７とオーミック接触するように、たとえばＮｉ／Ａｕで形成するのがよい。延長電極とソース電極とは電気的に接続されるように配置しなければならない。ソース電極Ｓは、ｎ^＋型ＧａＮソース層８にオーミック接触することを重視して、たとえばＴｉ／Ａｌ／Ｔｉ／Ａｕなどで形成するのがよい。このあとの実施の形態３で説明するように、延長電極がソース電極と同じ材質で良好なオーミック特性が得られる場合は共通化してもよい。
さらに、延長電極１１を高濃度に不純物を含む半導体で形成してもよい。
上記のソース電極Ｓおよび延長電極１１によって、ｐ^＋型ＧａＮ補助層７と組み合って、ｐ型ＧａＮバリア層を低い接触抵抗でソース電位に固定することができる。

図９に示した延長電極１１の形態を大きく変えるものではないが、図１２に示すように、延長電極１１の上に連続してソース電極Ｓを形成した形態の延長電極１１／ソース電極Ｓの組み合わせであってもよい。この場合、ソース電極Ｓは、側面のみでｎ^＋ＧａＮソース層８および二次元電子ガス層と接触（オーミック接触）することになる。

＜図９の半導体装置の変形例＞
図１３は、本発明の実施の形態２における他の半導体装置１０を示し、図９に示す半導体装置の変形例を示す図である。図９の半導体装置では、ｐ^＋型ＧａＮ補助層７は開口部２８以外の全領域にわたって位置していた。しかし、図１３に示す変形例では、ｐ^＋型ＧａＮ補助層７は、開口部２８から距離をあけて設けられている。このように部分的な配置であっても、延長電極１１は、ｐ^＋型ＧａＮ補助層７とソース電極Ｓとを導電接続し、ｐ型ＧａＮバリア層６は、ソース電位（グランド電位）に、低い接触抵抗で固定される。

図１３に示した延長電極１１の形態を大きく変えるものではないが、図１４に示すように、選択的な範囲に限定したｐ^＋型ＧａＮ補助層７の形態をとりながら、
延長電極１１の上に連続してソース電極Ｓを形成した形態の延長電極１１／ソース電極Ｓの組み合わせであってもよい。この場合、ソース電極Ｓは、側面のみでｎ^＋ＧａＮソース層８と接触（オーミック接触）することになる。

この結果、図９に示す半導体装置と同様に、上記の作用（ａ１）および（ａ２）を得ることができる。また、ｐ型ＧａＮバリア層６とｎ⁻型ＧａＮドリフト層４とのｐｎ接合の空乏層から生じる正孔の吸収についても進行させて正孔が残存することによる耐圧劣化を防止することができる。
ｐ^＋型ＧａＮ補助層７は、開口部２８から距離をあけているので、アクセプタまたはｐ型不純物が電子走行層２２に移動するおそれがなくなり、低いオン抵抗などの利点を十分に生かすことができる。ｐ型不純物のＭｇ等は比較的移動しやすく、ｐ^＋型ＧａＮ補助層７が開口部２８に端面が露出する配置では、ｐ型ＧａＮバリア層６のアクセプタ濃度を高くすることに比べれば確率は小さいが、電子走行層２２に進入して電子移動の妨げになるおそれがある。しかし、本変形例によれば、ｐ型不純物の電子走行層２２への移動は確実に防ぐことができる。
製造については、実施の形態１の変形例（図８に示す半導体装置）と、図９に示す半導体装置の製造工程とを組み合わせることで遂行することができる。

（実施の形態３）
図１５は、本発明の実施の形態２における縦型ＧａＮ系ＦＥＴ１０の断面図である。この半導体装置１０では、ソース電極Ｓをそのまま真下に延長しており、同じ電極材料で、また同じ断面で、ｐ^＋型ＧａＮ補助層１１に導電接続する延長電極が形成されている。本実施の形態では、同じ材料によって、ｐ^＋型ＧａＮ補助層１１にも、またｎ^＋型ＧａＮソース層８にも、所定レベル以下の低い接触抵抗を満たすことが前提となる。低いオン抵抗を重視すれば、ｎ^＋型ＧａＮソース層８との低い接触抵抗を優先させることになる。しかし、その半導体装置に要求される仕様によって、上記の前提が満たされるか否かは変わり、仕様によっては、同じ材料でソース電極Ｓおよび延長電極１１を形成できない場合があってもよい。
図１５に示すように、共通材料でソース電極Ｓおよび延長電極１１を形成することにより、半導体装置の１０の構造が簡単になり、また製造工程も簡単化される。
この場合についても、ソース電極Ｓは、側面のみでソース層８および二次元電子ガス層と接触（オーミック接触）することになる。

＜図１５の半導体装置の変形例＞
図１６は、本発明の実施の形態３における他の半導体装置１０を示し、図１５に示す半導体装置の変形例を示す図である。図１５の半導体装置では、ｐ^＋型ＧａＮ補助層７は開口部２８以外の全領域にわたって位置していた。しかし、図１６に示す変形例では、ｐ^＋型ＧａＮ補助層７は、開口部２８から距離をあけて設けられている。このように部分的な配置であっても、延長電極１１は、ｐ^＋型ＧａＮ補助層７とソース電極Ｓとを導電接続し、ｐ型ＧａＮバリア層６は、ソース電位（グランド電位）に、低い接触抵抗で固定される。

上記開示された本発明の実施形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。

本発明の半導体装置等によれば、縦型ＧａＮ系半導体装置において、ｐ型バリア層の電位を確実に固定することでピンチオフ特性および耐圧性能の向上を得ることができる。また、ｐ型ＧａＮバリア層とｎ⁻型ＧａＮドリフト層とのｐｎ接合に逆バイアス下で生じる正孔についても、吸収または消滅させることができる。

１ ＧａＮ基板、４ ｎ⁻型ＧａＮドリフト層、 ６ ｐ型ＧａＮバリア層、７ ｐ^＋型ＧａＮ補助層、８ ｎ^＋型ＧａＮソース層、９ 絶縁膜、１０ 半導体装置（縦型ＧａＮ系ＦＥＴ）、１１ 延長電極、１１ｆ リフトオフされる延長電極の金属層、１２ ゲート配線、１３ ゲートパッド、１５ ＧａＮ系積層体、２２ ＧａＮ電子走行層、２６ ＡｌＧａＮ電子供給層、 ２７ 再成長層、２８ 開口部、Ｓ ソース電極、Ｓｆ リフトオフされるソース電極の金属層、Ｇ ゲート電極、Ｄ ドレイン電極、Ｍ１，Ｍ２，Ｍ３ レジストパターン。

Claims (14)

1. 開口部が設けられたＧａＮ系積層体を備える縦型の半導体装置であって、
   前記開口部の壁面を覆うように位置するチャネルを含む再成長層と、
   前記開口部の壁面において前記再成長層にその端面が被覆されるｐ型ＧａＮ系半導体層と、
   前記ＧａＮ系積層体の表層を形成するｎ^＋型ＧａＮ系半導体層と、
   前記ｐ型ＧａＮ系半導体層と前記ｎ^＋型ＧａＮ系半導体層との間に位置する、該ｐ型ＧａＮ系半導体層よりも高濃度のｐ型不純物を含むｐ^＋型ＧａＮ系補助層と、
   前記開口部において前記再成長層の上に位置するゲート電極と、
   前記開口部の周囲の前記ＧａＮ系積層体上において前記再成長層および前記ｎ^＋型ＧａＮ系半導体層に接して位置するソース電極とを備え、
   前記再成長層は電子走行層および電子供給層を含み、前記チャネルが前記電子走行層内の前記電子供給層との界面に生じる二次元電子ガスにより形成され、
   前記ｐ型ＧａＮ系半導体層の電位を前記ソース電極の電位に固定するために、前記ｐ^＋型ＧａＮ系補助層が、前記ｐ型ＧａＮ系半導体層と前記ソース電極とを電気的に接続する電気的接続構造に含まれていることを特徴とする、半導体装置。
2. 前記ｎ^＋型ＧａＮ系半導体層と前記ｐ^＋型ＧａＮ系補助層とがトンネル接合を形成し、前記ソース電極と前記ｐ型ＧａＮ系半導体層が該トンネル接合によって電気的に接続されることを特徴とする、請求項１に記載の半導体装置。
3. 前記ｐ^＋型ＧａＮ系補助層のｐ型不純物濃度が５Ｅ１８ｃｍ^−３以上５Ｅ２０ｃｍ^−３以下であり、前記ｎ^＋型ＧａＮ系半導体層のドナー濃度が１Ｅ１８ｃｍ^−３以上５Ｅ２０ｃｍ^−３以下であることを特徴とする、請求項２に記載の半導体装置。
4. 前記ｐ^＋型ＧａＮ系補助層に導電接続する延長電極を備え、該延長電極がソース電極と電気的に接続されることを特徴とする、請求項１に記載の半導体装置。
5. 前記ソース電極が前記延長電極を兼ねるように延在していることを特徴とする、請求項４に記載の半導体装置。
6. 前記ｐ^＋型ＧａＮ系補助層の厚みが、前記ｐ型ＧａＮ系半導体層の厚みの１／５以下であることを特徴とする、請求項１〜５のいずれか１項に記載の半導体装置。
7. 前記ｐ^＋型ＧａＮ系補助層の厚みが５ｎｍ以上１００ｎｍ以下であることを特徴とする、請求項１〜６のいずれか１項に記載の半導体装置。
8. 前記ｐ^＋型ＧａＮ系補助層が、前記開口部の壁面から距離をあけて位置することを特徴とする、請求項１〜７のいずれか１項に記載の半導体装置。
9. 前記再成長層上であって、前記ゲート電極の下に、絶縁層を備えることを特徴とする、請求項１〜８のいずれか１項に記載の半導体装置。
10. 縦型ＧａＮ系半導体装置の製造方法であって、
    ｎ⁻型ＧａＮ系半導体層上にｐ型ＧａＮ系半導体層を形成する工程と、
    前記ｐ型ＧａＮ系半導体層上にｐ^＋型ＧａＮ系補助層を形成する工程と、
    前記ｐ^＋型ＧａＮ系補助層上にｎ^＋型ＧａＮ系半導体層を形成する工程と、
    エッチングにより、表層から前記ｎ⁻型ＧａＮ系半導体層にまで届く開口部を形成する工程と、
    前記開口部に、電子走行層および電子供給層を含む再成長層をエピタキシャル成長させる工程と、
    前記開口部の周囲において前記再成長層および前記ｎ^＋型ＧａＮ系半導体層に接して位置するソース電極を形成する工程とを備え、
    前記ｎ^＋型ＧａＮ系半導体層とｐ^＋型ＧａＮ系補助層とがトンネル接合を形成するように、前記ｎ^＋型ＧａＮ系半導体層のドナー濃度を１Ｅ１８ｃｍ^−３以上５Ｅ２０ｃｍ^−３以下とし、前記ｐ^＋型ＧａＮ系補助層のｐ型不純物濃度を５Ｅ１８ｃｍ^−３以上５Ｅ２０ｃｍ^−３以下とすることを特徴とする、半導体装置の製造方法。
11. 一方の主面にソース電極、また他方の主面にドレイン電極を備える縦型ＧａＮ系半導体装置の製造方法であって、
    ｎ⁻型ＧａＮ系半導体層上にｐ型ＧａＮ系半導体層を形成する工程と、
    前記ｐ型ＧａＮ系半導体層上にｐ^＋型ＧａＮ系補助層を形成する工程と、
    前記ｐ^＋型ＧａＮ系補助層上にｎ^＋型ＧａＮ系半導体層を形成する工程と、
    エッチングにより、表層から前記ｎ⁻型ＧａＮ系半導体層にまで届く開口部を形成する工程と、
    前記開口部に、電子走行層および電子供給層を含む再成長層をエピタキシャル成長させる工程と、
    フォトリソグラフィによって、前記ｎ^＋型ＧａＮ系半導体層を選択的に除いて前記ｐ^＋型ＧａＮ系補助層を露出させ、次いで導電材料を充填して延長電極を形成する工程と、
    前記延長電極、前記ｎ^＋型ＧａＮ系半導体層、および前記再成長層に接するようにソース電極を形成する工程と、を備えることを特徴とする、半導体装置の製造方法。
12. 前記延長電極形成工程およびソース電極形成工程において、前記ソース電極が前記延長電極を兼ねるように、前記フォトリソグラフィにおいて、当該ソース電極が、前記ｐ^＋型ＧａＮ系補助層、前記ｎ^＋型ＧａＮ系半導体層、および前記再成長層に接するように、前記ｎ^＋型ＧａＮ系半導体層および前記再成長層を選択的に除いて前記ｐ^＋型ＧａＮ系補助層を露出させ、次いで導電材料を充填して当該ソース電極を形成することを特徴とする、請求項１１に記載の半導体装置の製造方法。
13. 前記ｐ型ＧａＮ系半導体層上にｐ^＋型ＧａＮ系補助層を形成する工程において、前記開口部に貫通される領域から所定範囲離れた該ｐ型ＧａＮ系半導体層の領域にイオン注入によってｐ型不純物を注入することで、前記開口部から離れた範囲に前記ｐ^＋型ＧａＮ系補助層を形成することを特徴とする、請求項１０〜１２のいずれか１項に記載の半導体装置の製造方法。
14. 前記ｐ型ＧａＮ系半導体層上にｐ^＋型ＧａＮ系補助層を形成する工程において、前記開口部に貫通される領域から所定範囲離れた該ｐ型ＧａＮ系半導体層の領域上に、選択的にｐ^＋型ＧａＮ系補助層を成長させることを特徴とする、請求項１０〜１２のいずれか１項に記載の半導体装置の製造方法。
    
    

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