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JP6666305B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
例えば、トランジスタなどの半導体装置がある。半導体装置において、オン抵抗の低減が求められている。
特開２００８−２５８５１４号公報
本発明の実施形態は、オン抵抗の低減が可能な半導体装置及びその製造方法を提供する。
本発明の実施形態によれば、半導体装置は、第１〜第３電極、第１〜第４半導体領域、及び、絶縁部を含む。前記第１電極は、第１電極部分及び第２電極部分を含む。前記第１電極部分から前記第２電極に向かう第１方向は、前記第１電極部分から前記第２電極部分に向かう第２方向と交差する。前記第２電極部分から前記第３電極に向かう方向は、前記第１方向に沿う。前記第１半導体領域は、前記第１方向において前記第１電極部分と前記第２電極との間に設けられた第１半導体部分と、前記第１方向において前記第２電極部分と前記第３電極との間に設けられた第２半導体部分と、前記第２方向において前記第１半導体部分と前記第２半導体部分との間に設けられた第３半導体部分と、を含む。前記第１半導体領域は、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１＜１）を含む。前記第１半導体領域は、第１導電形の第１不純物を第１濃度で含む。前記第２半導体領域は、前記第１方向において前記第１半導体部分と前記第２電極との間に設けられ、Ａｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１）を含む。前記第２半導体領域は、第１不純物を含まない、または、前記第２半導体領域における前記第１不純物の第２濃度は、前記第１濃度よりも低い。前記第３半導体領域は、Ａｌｘ３Ｇａ１−ｘ３Ｎ（０＜ｘ３＜１、ｘ１＜ｘ３、ｘ２＜ｘ３）を含む。前記第３半導体部分から前記第３半導体領域に向かう方向は、前記第１方向に沿う。前記第３半導体領域は、前記第２方向において前記第２半導体領域と前記第３電極との間に位置する。前記絶縁部は、第１絶縁領域及び第２絶縁領域を含む。前記第１絶縁領域は、前記第１方向において前記第２半導体部分と前記第３電極との間に位置する。前記第２絶縁領域は、前記第２方向において前記第３半導体領域と前記第３電極との間に位置する。前記第４半導体領域の少なくとも一部は、前記第２半導体領域と前記第２電極との間に設けられる。前記第４半導体領域は、Ａｌｘ４Ｇａ１−ｘ４Ｎ（０≦ｘ４＜１）を含み、前記第４半導体領域における前記第１不純物の第４濃度は、前記第２濃度よりも高い。
図１は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図２は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図３（ａ）〜図３（ｄ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図である。 図４（ａ）〜図４（ｄ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図である。 図５は、第１実施形態に係る半導体装置の特性を例示するグラフ図である。 図６は、第１実施形態に係る半導体装置の特性を例示するグラフ図である。 図７（ａ）〜図７（ｃ）は、第１実施形態に係る別の半導体装置を例示する模式的断面図である。 図８（ａ）及び図８（ｂ）は、第１実施形態に係る半導体装置を例示する模式的平面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１及び図２は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図１に示すように、第１実施形態に係る半導体装置１１０は、第１〜第３電極３１〜３３、第１〜第４半導体領域１１〜１４、及び、絶縁部３５を含む。
第１電極３１は、第１電極部分３１ｐ及び第２電極部分３１ｑを含む。第１電極部分３１ｐは、第２電極部分３１ｑと連続している。第１電極部分３１ｐは、第１電極３１の１つの領域である。第２電極部分３１ｑは、第１電極３１の別の１つの領域である。
第２電極３２は、第１方向において、第１電極部分３１ｐから離れている。第１電極部分３１ｐから第２電極３２に向かう方向を第１方向Ｄ１とする。
第１方向Ｄ１をＺ軸方向とする。Ｚ軸方向に対して垂直な１つ方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。
第１電極部分３１ｐから第２電極部分３１ｑに向かう方向を第２方向Ｄ２とする。上記の第１方向Ｄ１は、第２方向Ｄ２と交差する。この例では、第２方向Ｄ２は、Ｘ軸方向である。
第３電極３３は、第１方向Ｄ１に沿って第２電極部分３１ｑから離れている。第２電極部分３１ｑから第３電極３３に向かう方向は、第１方向Ｄ１に沿う。
第１半導体領域１１は、第１半導体部分１１ｐ、第２半導体部分１１ｑ及び第３半導体部分１１ｒを含む。これらの半導体部分は、互いに連続している。第１半導体部分１１ｐは、第１半導体領域１１の１つの領域である。第２半導体部分１１ｑは、第１半導体領域１１の別の１つの領域である。第３半導体部分１１ｒは、第１半導体領域１１のさらに別の１つの領域である。
第１半導体部分１１ｐは、第１方向Ｄ１において、第１電極部分３１ｐと第２電極３２との間に設けられる。第２半導体部分１１ｑは、第１方向Ｄ１において、第２電極部分３１ｑと第３電極３３との間に設けられる。第３半導体部分１１ｒは、第２方向Ｄ２において、第１半導体部分１１ｐと第２半導体部分１１ｑとの間に設けられる。
第１半導体領域１１は、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１＜１）を含む。第１半導体領域１１は、第１導電形の第１不純物を第１濃度で含む。第１導電形は、例えば、ｎ形である。ｎ形の第１不純物は、例えば、Ｓｉ、Ｇｅ、及びＳｎからなる群から選択される少なくとも１つを含む。第１半導体領域１１は、例えば、ｎ−ＧａＮ領域である。
第２半導体領域１２は、第１方向Ｄ１において、第１半導体部分１１ｐと第２電極３２との間に設けられる。第２半導体領域１２は、Ａｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１）を含む。第２半導体領域１２は、第１不純物を含まない。または、第２半導体領域１２における第１不純物の第２濃度は、第１濃度よりも低い。第２半導体領域１２における不純物濃度は、例えば、２×１０１６ｃｍ−３以下である。第２半導体領域１２は、例えばｉ−ＧａＮ領域である。
第３半導体部分１１ｒから第３半導体領域１３に向かう方向は、第１方向Ｄ１に沿う。第３半導体領域１３は、第２方向Ｄ２において、第２半導体領域１２と第３電極３３との間に位置する。第３半導体領域１３は、Ａｌｘ３Ｇａ１−ｘ３Ｎ（０＜ｘ３＜１、ｘ１＜ｘ３、ｘ２＜ｘ３）を含む。第３半導体領域１３は、例えば、ＡｌＧａＮ領域である。
絶縁部３５は、第１絶縁領域３５ａ及び第２絶縁領域３５ｂを含む。第１絶縁領域３５ａは、第１方向Ｄ１において、第２半導体部分１１ｑと第３電極３３との間に位置する。第２絶縁領域３５ｂは、第２方向Ｄ２において、第３半導体領域１３と第３電極３３との間に位置する。第１絶縁領域３５ａは、第２絶縁領域３５ｂと連続する。第１絶縁領域３５ａは、第２半導体部分１１ｑと接している。
例えば、第４半導体領域１４の少なくとも一部は、第２半導体領域１２と第２電極３２との間に設けられる。例えば、第４半導体領域１４の一部は、第１方向Ｄ１において、第２半導体領域１２と第２電極３２との間に設けられる。第４半導体領域１４は、Ａｌｘ４Ｇａ１−ｘ４Ｎ（０≦ｘ４＜１）を含む。第４半導体領域１４における第１不純物の第４濃度は、第２半導体領域１２における第１不純物の第２濃度よりも高い。第４半導体領域１４は、例えば、ｎ形のＧａＮ領域である。第４半導体領域１４における第１不純物の第４濃度は、第１半導体領域１１における第１不純物の第１濃度よりも高くても良い。第４半導体領域１４は、例えば、ｎ＋ＧａＮである。
この例では、基体１０ｓがさらに設けられている。基体１０ｓは、例えば、基板である。基体１０ｓは、例えば、ｎ＋ＧａＮ基板である。第１方向Ｄ１において、第１電極３１と第１半導体領域１１との間に基体１０ｓが設けられる。
第１電極３１は、例えば、ドレイン電極として機能する。第２電極３２は、例えば、ソース電極として機能する。第３電極３３は、例えば、ゲート電極として機能する。絶縁部は、ゲート絶縁膜として機能する。第４半導体領域１４は、コンタクト領域（例えばオーミックコンタクト領域）として機能する。半導体装置１１０は、例えば、トランジスタである。半導体装置１１０においては、例えば、ノーマリオフ動作が行われる。
後述するように、半導体装置１１０において、第３電極３３にしきい値よりも高い電圧が印加されると、第１電極３１と第２電極３２との間に電流が流れる。第２半導体領域１２は、第３半導体領域１３の近傍部分（界面部分）を含む。電流は、第２半導体領域１２のこの界面部分を通過して、第１半導体領域１１の第１半導体部分１１ｐに流れる。チャネルＣＰ（電流経路）は、例えば、第２半導体領域１２の上記の界面部分を含む。
実施形態に係る半導体装置１１０においては、第２半導体領域１２の界面部分を電流が流れるため、高い移動度が得られる。これにより、オン抵抗ＲｏｎＡを低減できる。
例えば、電流が、界面部分ではなく、半導体領域のバルク部分を流れる第１参考例がある。第１参考例においては、素子を微細化（例えば、ソース電極とゲート電極との間の距離を短く）した場合に、オン抵抗が高くなる。
これに対して、実施形態においては、電流は、第２半導体領域１２の界面部分を流れる。このため、素子を微細化したときのオン抵抗の上昇が抑制できる。
実施形態においては、第２半導体領域１２と第３半導体領域１３との間の界面は、第１方向Ｄ１に沿って延びる。チャネルＣＰの少なくとも一部は、この界面に沿う。例えば、第３半導体領域１３（ＡｌＧａＮ）における分極により、第２半導体領域１２（ＧａＮであり、チャネルに対応する）におけるエネルギーバンドが上昇する。例えば、バックバリア効果が得られる。例えば、小さいオフ電流が得られる。これにより、良好なノーマリオフ特性が得られる。
一方、第２半導体領域１２が第２導電形（ｐ形）の不純物（例えばＭｇなど）が含む第２参考例がある。第２参考例においては、ｐ形の不純物領域によりノーマリオフ動作が得られる。第２参考例において、第２導電形の不純物により、第２半導体領域１２における結晶性が低くなる場合がある。例えば、第２導電形の不純物が電子を散乱させる場合もある。このため、例えば、オン抵抗が上昇し易い。
これに対して、実施形態においては、第２半導体領域１２が第２導電形（ｐ形）の不純物を実質的に含まなくてもオフ抵抗を高く維持できる。良好なノーマリオフ特性が得られる。
図１に示すように、この例では、絶縁部３５は、第３絶縁領域３５ｃをさらに含む。第３絶縁領域３５ｃは、第１方向Ｄ１において第４半導体領域１４と第３半導体領域１３との間に位置する。第３絶縁領域３５ｃにより、電流の経路が適正に制御される。
図１に示すように、第４半導体領域１４の一部から第２半導体領域１２に向かう方向は、第２方向Ｄ２に沿っても良い。
図１に示すように、第１半導体領域１１の一部（例えば、第３半導体部分１１ｒ）は、第２方向Ｄ２において、第２半導体領域１２と第３電極３３との間に位置する。例えば、第３半導体領域１３の底部は、第２半導体領域１２の底部よりも上に位置し、第３電極３３の底部よりも上に位置する。
後述するように、実施形態に係る半導体装置１１０の製造方法の１つの例において、第２半導体領域１２が設けられる孔（トレンチ）と、第３電極３３（及び絶縁部３５）が設けられる孔（トレンチ）と、が、同時に形成される。このとき、これらの孔の深さは、互いに同じである。
例えば、第１電極部分３１ｐと第２半導体領域１２との間の第１方向Ｄ１に沿った距離を第１距離ｄ１とする。第２電極部分３１ｑと第１絶縁領域３５ａとの間の第１方向Ｄ１に沿った距離を第２距離ｄ２とする。第１距離ｄ１と第２距離ｄ２との差の絶対値の第１距離ｄ１に対する比は、０．０５以下である。この比は、例えば、０．０３以下でも良い。
一方、第２電極部分３１ｑと第３電極３３との間の第１方向Ｄ１に沿った距離を第３距離ｄ３とする。第１距離ｄ１は、第３距離ｄ３よりも短い。第１距離ｄ１と第３距離ｄ３との差は、第１絶縁領域３５ａの第１方向Ｄ１に沿った厚さと、実質的に同じである。例えば、第１距離ｄ１と第３距離ｄ３との差は、第１絶縁領域３５ａの第１方向Ｄ１に沿った厚さの０．９倍以上１．１倍以下である。
後述するように、実施形態において、第２半導体領域１２の第２方向Ｄ２に沿った長さＬ１は、例えば、５００ｎｍ以上であることが好ましい。
第２半導体領域１２の第１方向Ｄ１に沿った長さＬ４は、例えば、１０００ｎｍ以上５０００ｎｍ以下であることが好ましい。
第３半導体領域１３の第２方向Ｄ２に沿った長さＬ２は、例えば、１０００ｎｍ以下であることが好ましい。
第３半導体領域１３の第１方向Ｄ１に沿った長さＬ３は、例えば、１０００ｎｍ以上５０００ｎｍ以下であることが好ましい。
図２に示すように、第１半導体領域１１の厚さｔ１（第１方向Ｄ１に沿う長さ）は、第２半導体領域１２の厚さ（長さＬ４、図１参照）よりも厚く、第３半導体領域１３の厚さ（長さＬ３、図１参照）よりも厚い。第１半導体領域１１の厚さｔ１は、例えば、５μｍ以上２０μｍ以下である。第１半導体領域１１は、例えば、ドリフト層に対応する。
基体１０ｓの厚さｔ２（第１方向Ｄ１に沿う長さ）は、例えば、３００μｍ以上１０００μｍ以下（例えば約５００μｍ）である。
以下、実施形態に係る半導体装置１１０の製造方法の例について説明する。
図３（ａ）〜図３（ｄ）、及び、図４（ａ）〜図４（ｄ）は、第１実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図である。
図３（ａ）に示すように、積層体ＳＢを準備する。積層体ＳＢは、基体１０ｓの上に設けられる。積層体ＳＢは、第１半導体膜１１ｆ及び第３半導体膜１３ｆを含む。例えば、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１＜１）を含む第１半導体膜１１ｆの上に、Ａｌｘ３Ｇａ１−ｘ３Ｎ（０＜ｘ３＜１、ｘ１＜ｘ３）を含む第３半導体膜１３ｆが形成される。これらの半導体膜は、例えば、エピタキシャル成長により形成される。第１半導体膜１１ｆは、第１導電形の第１不純物を第１濃度で含む。第１半導体膜１１ｆは、第１半導体領域１１となる。第３半導体膜１３ｆは、第３半導体領域１３となる。
図３（ｂ）に示すように、第３半導体膜１３ｆの上面から、第１孔Ｈ１及び第２孔Ｈ２を形成する。これらの孔は、第１半導体膜１１ｆに届く。これらの孔は、例えばトレンチでも良い。これらの孔の形成により、第１半導体膜１１ｆから第１半導体領域１１が形成され、第３半導体膜１３ｆから第３半導体領域１３が形成される。
図３（ｃ）に示すように、第１絶縁膜３５ｆを形成する。第１絶縁膜３５ｆは、第１孔Ｈ１及び第２孔Ｈ２のそれぞれの側面及び底面に形成される。第１絶縁膜３５ｆは、第３半導体領域１３の上面にも形成される。
図３（ｄ）に示すように、第１絶縁膜３５ｆのうちの、第２孔Ｈ２の側面及び底面の上に位置する部分を除去する。これにより、第１絶縁膜３５ｆは、第１孔Ｈ１の底面及び側面に残る。このように、第１孔Ｈ１の底面及び側面に第１絶縁膜３５ｆを形成する。
図４（ａ）に示すように、第２孔Ｈ２において、第２半導体領域１２を形成する。第２半導体領域１２は、Ａｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１、ｘ２＜ｘ３）を含む。第２半導体領域１２は、不純物を含まない。または、第２半導体領域１２における第１不純物の第２濃度は、第１濃度よりも低い。
さらに、図４（ａ）に示すように、第２半導体領域１２の上に、第４半導体領域１４を形成する。第４半導体領域１４は、Ａｌｘ４Ｇａ１−ｘ４Ｎ（０≦ｘ４＜１）を含む。第４半導体領域１４における第１不純物の第４濃度は、第２濃度よりも高い。第２半導体領域１２及び第４半導体領域１４は、例えば、エピタキシャル成長により形成される。
図４（ｂ）に示すように、第４半導体領域１４の上に、第２絶縁膜３５ｇを形成する。第１絶縁膜３５ｆ及び第２絶縁膜３５ｇの少なくともいずれかが、絶縁部３５となる。
図４（ｃ）に示すように、第２絶縁膜３５ｇの一部を除去し、第４半導体領域１４を露出させる。露出した第４半導体領域１４の上に、第２電極３２を形成する。一方、基体１０ｓの下面（裏面）に第１電極３１を形成する。
図４（ｄ）に示すように、第１孔Ｈ１の残余の空間に、第３電極３３を形成する。
このように、本製造方法では、第４半導体領域１４と電気的に接続された第２電極３２と、第１孔Ｈ１の残余の空間に設けられた第３電極３３と、第１半導体領域１１と電気的に接続された第１電極３１と、を形成する。これにより、半導体装置１１０が製造される。
上記の半導体膜または半導体領域の形成には、例えば、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）、または、分子線エピタキシー法（ＭＢＥ：Molecular Beam Epitaxy）などによる結晶成長が行われる。上記の電極の形成には、例えば、スパッタ、蒸着、または、原子層堆積（ＡＬＤ：Atomic Layer Deposition）などの手法が用いられる。上記の絶縁部（絶縁膜）の形成には、例えば、スパッタ、プラズマ援用ＣＶＤ、減圧ＣＶＤ、または、ＡＬＤなどの手法が用いられる。
実施形態において、第１電極３１は、例えば、Ａｌ、Ｔｉ、Ｎｉ、及び、Ａｕからなる群から選択された少なくとも１つを含む。第２電極３２は、例えば、Ａｌ、Ｔｉ、Ｎｉ、及び、Ａｕからなる群から選択された少なくとも１つを含む。第３電極３３は、例えば、Ａｌ、Ｎｉ、Ａｕ、ＴｉＮ、ＷＮ、及び、ポリシリコンからなる群から選択された少なくとも１つを含む。
絶縁部３５は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、金属酸化物、金属窒化物、及び、金属酸窒化物からなる群から選択された少なくとも１つを含む。
以下、半導体装置の特性の例について説明する。
図５は、第１実施形態に係る半導体装置の特性を例示するグラフ図である。
図５は、第２半導体領域１２の第２方向Ｄ２に沿った長さＬ１（図１参照）を変えたときのドレイン電流のシミュレーション結果を示す。長さＬ１は、例えば、チャネル幅に対応する。シミュレーションのモデルにおいて、第１半導体領域１１は、ｎ−ＧａＮである。第２半導体領域１２は、ｉ−ＧａＮである。第３半導体領域１３は、Ａｌ０．２Ｇａ０．８Ｎである。第４半導体領域１４は、ｎ＋ＧａＮである。長さＬ２の２倍と、長さＬ１と、の和（２つの第３電極３３の間の距離、図１参照）は、１．５μｍと一定である。第１電極３１と第２電極３２との間に印加される電圧（Ｖｄｓ）は、１Ｖである。図５の横軸は、ゲート電圧Ｖｇ（Ｖ）である。縦軸は、ドレイン電流Ｉｄ（Ａ）である。
図５に示すように、長さＬ１が２００ｎｍのときは、ゲート電圧Ｖｇが０Ｖ以下のときのドレイン電流Ｉｄが大きい。一方、長さＬ１が５００ｎｍまたは８００ｎｍのときは、ゲート電圧Ｖｇが０Ｖ以下のときのドレイン電流Ｉｄが小さい。長さＬ１が５００ｎｍ以上のときに、良好なオフ特性が得られる。さらに、長さＬ１が長くなると、ドレイン電流Ｉｄの飽和値（オン時の電流）が大きくなる。
実施形態において、長さＬ１が５００ｎｍ以上であることが好ましい。これにより、良好なノーマリオフ特性が得られる。オン時において、大きなドレイン電流Ｉｄが得られる。低いオン抵抗が得られる。
実施形態において、長さＬ１は、例えば５０００ｎｍ以下である。
このように、実施形態においては、ノーマリオフ動作が得られる。ノーマリオフ動作においては、以下の状態が得られる。第２電極３２と第３電極３３との間の電位差が第１電位差のとき（例えば０Ｖのとき）に、第２電極３２と第１電極３１との間に流れる電流を第１電流とする。第２電極３２と第３電極３３との間の電位差が第２電位差のとき（高電圧のとき）に、第２電極３２と第１電極３１との間に流れる電流を第２電流とする。第１電流は、第２電流よりも小さい。第１電位差の絶対値は、第２電位差の絶対値よりも小さい。例えば、第１電位差が０Ｖであり第２電位差が２Ｖのときに、第１電流は、第２電流の１／１００以下である。
図６は、第１実施形態に係る半導体装置の特性を例示するグラフ図である。
図６は、第３半導体領域１３の第１方向Ｄ１に沿った長さＬ３（図１参照）を変えたときのドレイン電流のシミュレーション結果を示す。長さＬ３は、例えば、チャネル長に対応する。シミュレーションのモデルにおいて、第１半導体領域１１は、ｎ−ＧａＮである。第２半導体領域１２は、ｉ−ＧａＮである。第３半導体領域１３は、Ａｌ０．２Ｇａ０．８Ｎである。第４半導体領域１４は、ｎ＋ＧａＮである。長さＬ１は、５００ｎｍである。長さＬ２は、５００ｎｍである。第１電極３１と第２電極３２との間に印加される電圧（Ｖｄｓ）は、１Ｖである。図６の横軸は、ゲート電圧Ｖｇ（Ｖ）である。縦軸は、ドレイン電流Ｉｄ（Ａ）である。
図６に示すように、長さＬ３が短いと、ゲート電圧Ｖｇが０Ｖ以下においてドレイン電流Ｉｄが大きくなり、リーキーな特性になる。一方、長さＬ３が過度に長いと、ドレイン電流Ｉｄの飽和値（オン時の電流）が小さくなる。オン抵抗が上昇する。
実施形態において、長さＬ３は、例えば、１０００ｎｍ以上５０００ｎｍ以下であることが好ましい。長さＬ３は、例えば、２０００ｎｍ以上であることがさらに好ましい。長さＬ３が長いことで、オフ時において、ドレイン電流Ｉｄを小さくできる。大きなオン−オフ比が得られる。長さＬ３が５０００ｎｍ以下の時に、例えば、飽和電流密度の低下が抑制され、低いオン抵抗が得られる。長さＬ３が過度に長いと、例えば、第３半導体領域１３における結晶性が低くなる。長さＬ３が５０００ｎｍ以下のときに、良好な結晶性が得られる。これにより、例えば、低いオン抵抗が得られる。
実施形態において、第３半導体領域１３の第２方向Ｄ２に沿った長さＬ２は、例えば、１０００ｎｍ以下であることが好ましい。長さＬ２が過度に長いと、半導体装置の集積度（例えば、複数の第３電極３３を設けたときにおける複数の第３電極３３の間の距離）を小さくできない。長さＬ２が過度に長いと、応答特性が悪化する。長さＬ２が１０００ｎｍ以下のときに、高い集積度と良好な応答特性が得られる。
一方、長さＬ２が過度に短いと、例えば、第３半導体領域１３（ＡｌＧａＮ）における結晶の歪が緩和して、バックバリア効果が小さくなる。長さＬ２は、例えば、２００ｎｍ以上である。
以下、本実施形態に係る半導体装置の別の例について説明する。
図７（ａ）〜図７（ｃ）は、第１実施形態に係る別の半導体装置を例示する模式的断面図である。
図７（ａ）に示すように、本実施形態に係る別の半導体装置１１１においては、第４半導体領域１４の構成が、半導体装置１１０における第４半導体領域１４の構成とは異なる。半導体装置１１１におけるこれ以外の構成は、半導体装置１１０と同様である。
半導体装置１１１においては、第４半導体領域１４の一部は、Ｚ軸方向において、第３半導体領域１３と重なる。例えば、第３半導体領域１３の一部から第４半導体領域１４の一部に向かう方向は、第１方向Ｄ１（Ｚ軸方向）に沿う。第３半導体領域１３のこの一部は、第４半導体領域１４のこの一部と電気的に接続される。
半導体装置１１１において、例えば、第２電極３２（例えばソース電極）と第４半導体領域１４（例えば、ｎ＋ＧａＮコンタクト層）との間の界面、及び、第３半導体領域１３（例えばＡｌＧａＮ層）と第２半導体領域１２（例えばＧａＮ）との間の界面を含むチャネルが連続的になる。この連続的なチャネルを電子が流れる。このため、オン抵抗が低減される。
図７（ｂ）に示すように、本実施形態に係る別の半導体装置１１２においては、第３電極３３は、絶縁部３５に囲まれている。そして、第２電極３２の一部は、絶縁部３５を介して第３電極３３の上に設けられる。半導体装置１１２におけるこれ以外の構成は、半導体装置１１０と同様である。
半導体装置１１２において、絶縁部３５は、第４絶縁領域３５ｄをさらに含む。第４絶縁領域３５ｄは、第１方向Ｄ１（Ｚ軸方向）において、第２電極３２の一部と、第３電極３３との間に位置する。
半導体装置１１２において、例えば、第２電極３２（例えばソース電極）の形成において、高精度のパターニングが不要になる。これにより、例えば、集積度を高め易くなる。例えば、半導体装置における平坦性が向上する。これにより、半導体装置の実装の自由度が向上する。
図７（ｃ）に示すように、本実施形態に係る別の半導体装置１１３においては、第３電極３３及び第２絶縁領域３５ｂが、Ｚ軸方向に対して傾斜している。半導体装置１１３におけるこれ以外の構成は、半導体装置１１０と同様である。
半導体装置１１３において、第２絶縁領域３５ｂは、第３半導体領域１３と対向する側面３５ｓを有している。この側面３５ｓは、第１方向Ｄ１（Ｚ軸方向）に対して傾斜している。側面３５ｓと、Ｚ軸方向と、の間の角度は、例えば、５０度以上９０度未満である。
このような傾斜は、第１孔Ｈ１及び第２孔Ｈ２（図３（ｂ）参照）の側面がテーパ状である場合に形成される。
例えば、第２半導体領域１２は、第１部分領域１２ａと、第２部分領域１２ｂと、を含む。第２部分領域１２ｂは、第１方向Ｄ１（Ｚ軸方向）において、第１部分領域１２ａと第１半導体部分１１ｐとの間に位置する。第１部分領域１２ａの第２方向Ｄ２（Ｘ軸方向）に沿う長さＬ１１は、第２部分領域１２ｂの第２方向に沿う長さＬ１２よりも長い。
例えば、第３半導体領域１３は、第３部分領域１３ｃと、第４部分領域１３ｄと、を含む。第４部分領域１３ｄは、第１方向Ｄ１（Ｚ軸方向）において、第３部分領域１３ｃと第３半導体部分１１ｒとの間に位置する。第３部分領域１３ｃの第２方向Ｄ２（Ｘ軸方向）に沿う長さＬ２３は、第４部分領域１３ｄの第２方向Ｄ２に沿う長さＬ２４よりも短い。
半導体装置１１３において、例えば、第３電極３３（例えばゲート電極）または絶縁部３５（例えばゲート絶縁膜）における電気的な接続不良が抑制される。例えば、安定した特性が得やすくなる。例えば、高い歩留まりが得られる。
図８（ａ）及び図８（ｂ）は、第１実施形態に係る半導体装置を例示する模式的平面図である。
これらの図は、図１の矢印ＡＲから見た平面図である。
図８（ａ）に示すように、実施形態に係る１つの例（半導体装置１１４）において、第２電極３２及び第３電極３３は、１つの方向に延びるストライプ状である。
図８（ｂ）に示すように、実施形態に係る別の１つの例（半導体装置１１５）において、第２電極３２及び第３電極３３は、六角形状のパターンを有している。
実施形態において、第２電極３２及び第３電極３３のパターンは種々の変形が可能である。
（第２実施形態）
本実施形態は、半導体装置の製造方法に係る。本製造方法においては、例えば、図３（ａ）〜図３（ｄ）、及び、図４（ａ）〜図４（ｄ）に関して説明した処理が実施される。
例えば、既に説明したように、第１半導体膜１１ｆと、第１半導体膜１１ｆの上に設けられた第３半導体膜１３ｆと、を含む積層体ＳＢを準備する。第１半導体膜１１ｆは、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１＜１）を含む。第３半導体膜１３ｆは、Ａｌｘ３Ｇａ１−ｘ３Ｎ（０＜ｘ３＜１、ｘ１＜ｘ３）を含む。第１半導体膜１１ｆは、第１導電形の第１不純物の第１濃度を有する。
第３半導体膜１３ｆの上面から、第１半導体膜１１ｆに届く第１孔及び第２孔を形成して、第１半導体膜１１ｆから第１半導体領域１１を形成し、第３半導体膜１３ｆから第３半導体領域１３を形成する。第１孔Ｈ１の底面及び側面に第１絶縁膜３５ｆを形成する。
第２孔Ｈ２において、Ａｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１、ｘ２＜ｘ３）を含む第２半導体領域１２を形成する。第２半導体領域１２は、不純物を含まない。または、第２半導体領域１２における第１不純物の第２濃度は、第１濃度よりも低い。
第２半導体領域１２の上に、Ａｌｘ４Ｇａ１−ｘ４Ｎ（０≦ｘ４＜１）を含む第４半導体領域１４を形成する。第４半導体領域１４における第１不純物の第４濃度は、第２濃度よりも高い。この後、第１電極３１、第２電極３２及び第３電極３３を形成する。本製造方法によれば、オン抵抗の低減が可能な半導体装置を、簡単なプロセスにより、製造することができる。
実施形態は、以下の構成（例えば技術案）を含んでも良い。
（構成１）
第１電極部分及び第２電極部分を含む第１電極と、
第２電極であって、前記第１電極部分から前記第２電極に向かう第１方向は、前記第１電極部分から前記第２電極部分に向かう第２方向と交差した、前記第２電極と、
第３電極であって、前記第２電極部分から前記第３電極に向かう方向は前記第１方向に沿う前記第３電極と、
第１半導体領域であって、前記第１方向において前記第１電極部分と前記第２電極との間に設けられた第１半導体部分と、前記第１方向において前記第２電極部分と前記第３電極との間に設けられた第２半導体部分と、前記第２方向において前記第１半導体部分と前記第２半導体部分との間に設けられた第３半導体部分と、を含み、前記第１半導体領域は、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１＜１）を含み、前記第１半導体領域は、第１導電形の第１不純物を第１濃度で含む、前記第１半導体領域と、
前記第１方向において前記第１半導体部分と前記第２電極との間に設けられ、Ａｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１）を含む第２半導体領域であって、前記第２半導体領域は、第１不純物を含まない、または、前記第２半導体領域における前記第１不純物の第２濃度は、前記第１濃度よりも低い、前記第２半導体領域と、
Ａｌｘ３Ｇａ１−ｘ３Ｎ（０＜ｘ３＜１、ｘ１＜ｘ３、ｘ２＜ｘ３）を含む第３半導体領域であって、前記第３半導体部分から前記第３半導体領域に向かう方向は、前記第１方向に沿い、前記第３半導体領域は、前記第２方向において前記第２半導体領域と前記第３電極との間に位置した、前記第３半導体領域と、
第１絶縁領域及び第２絶縁領域を含む絶縁部であって、前記第１絶縁領域は、前記第１方向において前記第２半導体部分と前記第３電極との間に位置し、前記第２絶縁領域は、前記第２方向において前記第３半導体領域と前記第３電極との間に位置した、前記絶縁部と、
第４半導体領域であって、前記第４半導体領域の少なくとも一部は、前記第２半導体領域と前記第２電極との間に設けられ、前記第４半導体領域は、Ａｌｘ４Ｇａ１−ｘ４Ｎ（０≦ｘ４＜１）を含み、前記第４半導体領域における前記第１不純物の第４濃度は、前記第２濃度よりも高い、前記第４半導体領域と、
を備えた半導体装置。
（構成２）
前記第２半導体領域における不純物濃度は、２×１０１６ｃｍ−３以下である、構成１記載の半導体装置。
（構成３）
前記第１絶縁領域は、前記第２半導体部分と接した、構成１または２に記載の半導体装置。
（構成４）
前記第１方向は、前記第１半導体領域のｃ軸に沿う、構成１〜３のいずれか１つに記載の半導体装置。
（構成５）
前記第２方向は、前記第１半導体領域のａ軸またはｍ軸に沿う、構成１〜４のいずれか１つに記載の半導体装置。
（構成６）
前記第１半導体領域の一部は、前記第２方向において、前記第２半導体領域と前記第３電極との間に位置した、構成１〜５のいずれか１つに記載の半導体装置。
（構成７）
前記第１電極部分と前記第２半導体領域との間の前記第１方向に沿った第１距離は、前記第２電極部分と前記第３電極との間の前記第１方向に沿った第３距離よりも短い、構成１〜６のいずれか１つに記載の半導体装置。
（構成８）
前記第１電極部分と前記第２半導体領域との間の前記第１方向に沿った第１距離と、前記第１絶縁領域と前記第２電極部分との間の前記第１方向に沿った第２距離と、の差の絶対値の前記第１距離に対する比は、０．０５以下である、構成１〜６のいずれか１つに記載の半導体装置。
（構成９）
前記絶縁部は、第３絶縁領域をさらに含み、
前記第３絶縁領域は、前記第１方向において前記第４半導体領域と前記第３半導体領域との間に位置した、構成１〜８のいずれか１つに記載の半導体装置。
（構成１０）
前記第３半導体領域の一部から前記第４半導体領域の一部に向かう方向は、前記第１方向に沿い、
前記第３半導体領域の前記一部は、前記第４半導体領域の前記一部と電気的に接続された、構成１〜９のいずれか１つに記載の半導体装置。
（構成１１）
前記絶縁部は、第４絶縁領域をさらに含み、
前記第４絶縁領域は、前記第１方向において、前記第２電極の一部と前記第３電極との間に位置した、構成１〜１０のいずれか１つに記載の半導体装置。
（構成１２）
前記第２絶縁領域は、前記第３半導体領域と対向する側面を有し、
前記側面は、前記第１方向に対して傾斜した、構成１〜１１のいずれか１つに記載の半導体装置。
（構成１３）
前記第２半導体領域は、第１部分領域と、第２部分領域と、を含み、
前記第２部分領域は、前記第１方向において前記第１部分領域と前記第１半導体部分との間に位置し、
前記第１部分領域の前記第２方向に沿う長さは、前記第２部分領域の前記第２方向に沿う長さよりも長い、構成１〜１２のいずれか１つに記載の半導体装置。
（構成１４）
前記第３半導体領域は、第３部分領域と、第４部分領域と、を含み、
前記第４部分領域は、前記第１方向において前記第３部分領域と前記第３半導体部分との間に位置し、
前記第３部分領域の前記第２方向に沿う長さは、前記第４部分領域の前記第２方向に沿う長さよりも短い、構成１〜１３のいずれか１つに記載の半導体装置。
（構成１５）
前記第２半導体領域の前記第２方向に沿った長さは、５００ｎｍ以上である、構成１〜１４のいずれか１つに記載の半導体装置。
（構成１６）
前記第３半導体領域の前記第２方向に沿った長さは、１０００ｎｍ以下である、構成１〜１５のいずれか１つに記載の半導体装置。
（構成１７）
前記第３半導体領域の前記第１方向に沿った長さは、１０００ｎｍ以上５０００ｎｍ以下である、構成１〜１６のいずれか１つに記載の半導体装置。
（構成１８）
前記第２電極と前記第３電極との間の電位差が第１電位差のときに前記第２電極と前記第１電極との間に流れる第１電流は、前記第２電極と前記第３電極との間の電位差が第２電位差のときに前記第２電極と前記第１電極との間に流れる第２電流よりも小さく、前記第１電位差の絶対値は、前記第２電位差の絶対値よりも小さい、構成１〜１７のいずれか１つに記載の半導体装置。
（構成１９）
前記第２半導体領域は、ＧａＮを含む、構成１〜１７のいずれか１つに記載の半導体装置。
（構成２０）
第１半導体膜と、前記第１半導体膜の上に設けられた第３半導体膜と、を含む積層体を準備し、前記第１半導体膜は、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１＜１）を含み、前記第３半導体膜は、Ａｌｘ３Ｇａ１−ｘ３Ｎ（０＜ｘ３＜１、ｘ１＜ｘ３）を含み、前記第１半導体膜は、第１導電形の第１不純物の第１濃度を有し、
前記第３半導体膜の上面から、前記第１半導体膜に届く第１孔及び第２孔を形成して、前記第１半導体膜から第１半導体領域を形成し、前記第３半導体膜から第３半導体領域を形成し、
前記第１孔の底面及び側面に第１絶縁膜を形成し、
前記第２孔において、Ａｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１、ｘ２＜ｘ３）を含む第２半導体領域を形成し、前記第２半導体領域は、不純物を含まない、または、前記第２半導体領域における前記第１不純物の第２濃度は、前記第１濃度よりも低く、
前記第２半導体領域の上に、Ａｌｘ４Ｇａ１−ｘ４Ｎ（０≦ｘ４＜１）を含む第４半導体領域を形成し、前記第４半導体領域における前記第１不純物の第４濃度は、前記第２濃度よりも高く、
前記第４半導体領域と電気的に接続された第２電極と、前記第１孔の残余の空間に設けられた第３電極と、前記第１半導体領域と電気的に接続された第１電極と、を形成する半導体装置の製造方法。
実施形態によれば、オン抵抗の低減が可能な半導体装置及びその製造方法が提供できる。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる電極、半導体領域、基体及び絶縁部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ｓ…基体、 １１…第１半導体領域、 １１ｆ…第１半導体膜、 １１ｐ…第１半導体部分、 １１ｑ…第２半導体部分、 １１ｒ…第３半導体部分、 １２…第２半導体領域、 １２ａ…第１部分領域、 １２ｂ…第２部分領域、 １３…第３半導体領域、 １３ｃ…第３部分領域、 １３ｄ…第４部分領域、 １３ｆ…第３半導体膜、 １４…第４半導体領域、 ３１…第１電極、 ３１ｐ…第１電極部分、 ３１ｑ…第２電極部分、 ３２…第２電極、 ３３…第３電極、 ３５…絶縁部、 ３５ａ〜３５ｄ…第１〜第４絶縁領域、 ３５ｆ…第１絶縁膜、 ３５ｇ…第２絶縁膜、 ３５ｓ…側面、 １１０〜１１５…半導体装置、 ＡＲ…矢印、 ＣＰ…チャネル、 Ｄ１、Ｄ２…第１、第２方向、 Ｈ１、Ｈ２…孔、 Ｉｄ…ドレイン電流、 Ｌ１、Ｌ１１、Ｌ１２、Ｌ２、Ｌ２３、Ｌ２４、Ｌ３、Ｌ４…長さ、 ＳＢ…積層体、 Ｖｇ…ゲート電圧、 ｄ１〜ｄ３…第１〜第３距離、 ｔ１、ｔ２…厚さ

Claims (10)

  1. 第１電極部分及び第２電極部分を含む第１電極と、
    第２電極であって、前記第１電極部分から前記第２電極に向かう第１方向は、前記第１電極部分から前記第２電極部分に向かう第２方向と交差した、前記第２電極と、
    第３電極であって、前記第２電極部分から前記第３電極に向かう方向は前記第１方向に沿う前記第３電極と、
    第１半導体領域であって、前記第１方向において前記第１電極部分と前記第２電極との間に設けられた第１半導体部分と、前記第１方向において前記第２電極部分と前記第３電極との間に設けられた第２半導体部分と、前記第２方向において前記第１半導体部分と前記第２半導体部分との間に設けられた第３半導体部分と、を含み、前記第１半導体領域は、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１＜１）を含み、前記第１半導体領域は、第１導電形の第１不純物を第１濃度で含む、前記第１半導体領域と、
    前記第１方向において前記第１半導体部分と前記第２電極との間に設けられ、Ａｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１）を含む第２半導体領域であって、前記第２半導体領域は、第１不純物を含まない、または、前記第２半導体領域における前記第１不純物の第２濃度は、前記第１濃度よりも低い、前記第２半導体領域と、
    Ａｌｘ３Ｇａ１−ｘ３Ｎ（０＜ｘ３＜１、ｘ１＜ｘ３、ｘ２＜ｘ３）を含む第３半導体領域であって、前記第３半導体部分から前記第３半導体領域に向かう方向は、前記第１方向に沿い、前記第３半導体領域は、前記第２方向において前記第２半導体領域と前記第３電極との間に位置した、前記第３半導体領域と、
    第１絶縁領域及び第２絶縁領域を含む絶縁部であって、前記第１絶縁領域は、前記第１方向において前記第２半導体部分と前記第３電極との間に位置し、前記第２絶縁領域は、前記第２方向において前記第３半導体領域と前記第３電極との間に位置した、前記絶縁部と、
    第４半導体領域であって、前記第４半導体領域の少なくとも一部は、前記第２半導体領域と前記第２電極との間に設けられ、前記第４半導体領域は、Ａｌｘ４Ｇａ１−ｘ４Ｎ（０≦ｘ４＜１）を含み、前記第４半導体領域における前記第１不純物の第４濃度は、前記第２濃度よりも高い、前記第４半導体領域と、
    を備え、
    前記第１半導体領域の一部は、前記第２方向において、前記第２半導体領域と前記第３電極との間に位置した、半導体装置。
  2. 前記第１方向は、前記第１半導体領域のｃ軸に沿う、請求項１記載の半導体装置。
  3. 前記絶縁部は、第４絶縁領域をさらに含み、
    前記第４絶縁領域は、前記第１方向において、前記第２電極の一部と前記第３電極との間に位置した、請求項１または２に記載の半導体装置。
  4. 前記第２絶縁領域は、前記第３半導体領域と対向する側面を有し、
    前記側面は、前記第１方向に対して傾斜した、請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第２半導体領域の前記第２方向に沿った長さは、５００ｎｍ以上である、請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第３半導体領域の前記第２方向に沿った長さは、１０００ｎｍ以下である、請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記第３半導体領域の前記第１方向に沿った長さは、１０００ｎｍ以上５０００ｎｍ以下である、請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記第２半導体領域の前記第１方向に沿った長さは、前記第３半導体領域の前記第１方向に沿った長さよりも長い、請求項１〜７のいずれか１つに記載の半導体装置。
  9. 前記第２方向は、前記第１電極の前記第１半導体領域に対向する面に沿う、請求項１〜８のいずれか１つに記載の半導体装置。
  10. 第１半導体膜と、前記第１半導体膜の上に設けられた第３半導体膜と、を含む積層体を準備し、前記第１半導体膜は、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１＜１）を含み、前記第３半導体膜は、Ａｌｘ３Ｇａ１−ｘ３Ｎ（０＜ｘ３＜１、ｘ１＜ｘ３）を含み、前記第１半導体膜は、第１導電形の第１不純物の第１濃度を有し、
    前記第３半導体膜の上面から、前記第１半導体膜に届く第１孔及び第２孔を形成して、前記第１半導体膜から第１半導体領域を形成し、前記第３半導体膜から第３半導体領域を形成し、
    前記第１孔の底面及び側面に第１絶縁膜を形成し、
    前記第２孔において、Ａｌｘ２Ｇａ１−ｘ２Ｎ（０≦ｘ２＜１、ｘ２＜ｘ３）を含む第２半導体領域を形成し、前記第２半導体領域は、不純物を含まない、または、前記第２半導体領域における前記第１不純物の第２濃度は、前記第１濃度よりも低く、
    前記第２半導体領域の上に、Ａｌｘ４Ｇａ１−ｘ４Ｎ（０≦ｘ４＜１）を含む第４半導体領域を形成し、前記第４半導体領域における前記第１不純物の第４濃度は、前記第２濃度よりも高く、
    前記第４半導体領域と電気的に接続された第２電極と、前記第１孔の残余の空間に設けられた第３電極と、前記第１半導体領域と電気的に接続された第１電極と、を形成する半導体装置の製造方法。
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Publication number Priority date Publication date Assignee Title
US7521732B2 (en) * 2005-11-18 2009-04-21 General Electric Company Vertical heterostructure field effect transistor and associated method
JP2008108844A (ja) * 2006-10-24 2008-05-08 Toyota Central R&D Labs Inc トレンチ構造またはメサ構造を有するｉｉｉ族窒化物半導体装置およびその製造方法
JP4938531B2 (ja) 2007-04-09 2012-05-23 株式会社豊田中央研究所 半導体装置
JP2011124509A (ja) 2009-12-14 2011-06-23 Sharp Corp 半導体装置
CN102822950B (zh) 2010-03-19 2016-06-22 富士通株式会社 化合物半导体装置及其制造方法
JP2012084739A (ja) * 2010-10-13 2012-04-26 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
US10312361B2 (en) * 2011-06-20 2019-06-04 The Regents Of The University Of California Trenched vertical power field-effect transistors with improved on-resistance and breakdown voltage
JP2014022701A (ja) * 2012-07-24 2014-02-03 Sumitomo Electric Ind Ltd 縦型半導体装置およびその製造方法
US9490357B2 (en) 2013-07-15 2016-11-08 Hrl Laboratories, Llc Vertical III-nitride semiconductor device with a vertically formed two dimensional electron gas
EP2843708A1 (en) * 2013-08-28 2015-03-04 Seoul Semiconductor Co., Ltd. Nitride-based transistors and methods of fabricating the same
JP2015056486A (ja) 2013-09-11 2015-03-23 株式会社東芝 半導体装置およびその製造方法
JP2015099903A (ja) * 2013-10-17 2015-05-28 ローム株式会社 窒化物半導体装置およびその製造方法

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