JP5957375B2 - 相変化メモリ - Google Patents

Description

本発明は、電流を素子に流すことにより、相変化による構造変化が引き起こされた結果、電流抵抗値が変化する物質を利用して、情報を記憶し、電気的書き換えが可能な相変化メモリに関する。

ＮＡＮＤ型フラッシュメモリにデータを記録する固体ストレージは、高速アクセス、高データ転送レート、低消費電力といった特長を持つことから、次世代のストレージデバイスとして注目されている。固体ストレージの大容量化を目的として、メモリ素子サイズの微細化が進められているが、近い将来、隣接メモリ素子間のカップリングなどによって記憶密度が飽和すると予測され、ＮＡＮＤ型フラッシュメモリに代わる、高速で大容量化が可能な固体ストレージが求められている。

次世代の固体ストレージとして、抵抗変化型メモリが盛んに研究されており、その中の一つに、記録材料にカルコゲナイド材料を用いた相変化メモリがある。相変化メモリの１素子であるメモリセルの基本構造は、記録材料を金属電極で挟んだものである。相変化メモリは、電極間の記録材料が異なる抵抗状態をもつことを利用して情報を記憶する抵抗変化型メモリである。

相変化メモリセルは、Ｇｅ_２Ｓｂ_２Ｔｅ_５などの相変化材料で構成される記録材料の抵抗値がアモルファス状態と結晶状態で異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは、メモリセルの両端に電位差を与え、メモリセルに流れる電流を測定し、メモリセルの高抵抗状態／低抵抗状態を判別することで行う。

一方、相変化メモリはＧｅ原子の移動のみで制御可能という理論が最近提唱され、この理論に基づいた相変化メモリとして、ＧｅＴｅとＳｂ_２Ｔｅ_３を交互に層状に形成した超格子構造で高抵抗の結晶状態と低抵抗の結晶状態を遷移させることが非特許文献１に開示されている。また、この超格子構造の相変化メモリは、従来のＧｅ_２Ｓｂ_２Ｔｅ_５などの相変化材料を用いた相変化メモリと比較して、低電流でのスイッチングが可能であり、低電力化を達成できる。

相変化メモリセルの動作電流低減、電力低減は、重要な技術開発要素の一つである。相変化メモリセルの動作電流が低減できると、例えばＭＯＳトランジスタやダイオードなどのメモリセルを選択するスイッチを微細化が可能になり、固体ストレージの高密度化、高速化が可能になる。また相変化メモリセルの動作電力が低減できると、これを用いた固体ストレージをモバイルや家庭用ＰＣなどのストレージクラスメモリ（ＤＲＡＭなどのキャッシュメモリと外部記憶装置の性能ギャップを埋めて、デバイスの性能向上と消費電力低減とを両立することが可能な高速メモリ）に適用した場合、これらのデバイスの消費電力低減に有効である。相変化メモリセルの動作電流、消費電力のうち、データ書換え（特にリセット動作）に要するものは６０％以上であり、このリセット動作に要する電流、電力低減が重要である。

リセット動作は、相変化メモリセルの高抵抗化に対応している。従って、超格子型の相変化メモリセルにおいても、高抵抗化することで、さらなる電力低減が達成可能である。

R. E. Simpson 外６名、"Interfacial phase-change memory" Nature Nanotechnology Vol.6 p.501−505 (2011)

本発明の目的は、低抵抗状態の抵抗を高めることができる超格子型の相変化メモリを提供することにある。

上記課題を解決するための、本発明の一態様の相変化メモリセルは、半導体素子が形成され表面に絶縁膜を有する基板と、
前記基板の上方に設けられた第１の電極と、
前記第１の電極の上方に設けられた第２の電極と、
前記第１の電極と第２の電極との間に挟まれ、Ｓｂ_２Ｔｅ_３層とＧｅＴｅ層が繰り返し成膜された超格子構造の相変化メモリ層と、を有する相変化メモリにおいて、
前記超格子構造の相変化メモリ層は、前記第１の電極に接して設けられ、Ｚｒを含むＳｂ_２Ｔｅ_３層を有することを特徴とする。

また、第１の電極と、
前記第１の電極の上に、Ｓｂ_２Ｔｅ_３層とＧｅＴｅ層が繰り返し成膜された超格子構造の相変化メモリ層と、
前記超格子構造の相変化メモリ層の上に形成された第２の電極と、を有する相変化メモリにおいて、
前記超格子構造の相変化メモリ層は、前記第１の電極に接するＳｂ_２Ｔｅ_３層と、前記第２の電極に接するＧｅＴｅ層とを有し、
前記Ｓｂ_２Ｔｅ_３層の少なくとも１層がＺｒを含むことを特徴とする。

本発明によれば、低抵抗状態の抵抗を高めることができる超格子型の相変化メモリを提供することができる。

本発明の第１の実施例に係る相変化メモリにおける超格子構造を示す断面図である。 本発明の第２の実施例に係る相変化メモリにおける超格子構造を示す断面図である。 Ｓｂ_２Ｔｅ_３層にＹＳＺを添加した場合の、Ｓｂ_２Ｔｅ_３層の抵抗率のＹＳＺ添加量依存性を示した図である。 図３Ａにおいて、添加量が０から１０重量％までの拡大図を示す。 本発明の第１の実施例に係る相変化メモリにおけるメモリアレイの一構造を示す俯瞰図である。 本発明の第１の実施例に係る相変化メモリにおけるメモリアレイの製造方法（電極形成）を説明するための斜視図である。に示すプロセスフローの斜視図である。 本発明の第１の実施例に係る相変化メモリにおけるメモリアレイの製造方法（絶縁膜形成後平坦化）を説明するための斜視図である。 本発明の第１の実施例に係る相変化メモリにおけるメモリアレイの製造方法（ｐ−ｉ−ｎ積層膜、金属膜、超格子構造の相変化メモリ層を順次形成）を説明するための斜視図である。 本発明の第１の実施例に係る相変化メモリにおけるメモリアレイの製造方法（ｐ−ｉ−ｎ積層膜、金属膜、超格子構造の相変化メモリ層を柱状加工）を説明するための斜視図である。 本発明の第１の実施例に係る相変化メモリにおけるメモリアレイの製造方法（絶縁膜形成後平坦化）を説明するための斜視図である。 本発明の第１の実施例に係る相変化メモリにおけるメモリアレイの製造方法（金属膜形成）を説明するための斜視図である。 本発明の第１の実施例に係る相変化メモリにおけるメモリアレイの製造方法（図５Ｆにおいて、柱状構造周辺の絶縁膜を透視）を説明するための斜視図である。 本発明の第１の実施例に係る相変化メモリにおけるメモリアレイの製造方法（上部電極形成）を説明するための斜視図である。

発明者等は、低抵抗状態の低効率を高めるための検討を行った結果、ＧｅＴｅ層とＳｂ_２Ｔｅ_３層とを交互に積層した超格子構造を有する相変化メモリにおいて、下部電極に接してＳｂ_２Ｔｅ_３層を形成するとともに、Ｓｂ_２Ｔｅ_３層にＺｒを添加すればよいことを見出した。本発明は上記知見に基づいて生まれたものである。なお、ＧｅＴｅ層とＳｂ_２Ｔｅ_３層とを交互に積層した超格子構造を有する相変化メモリのＯＮ／ＯＦＦ抵抗比は３桁程度あるため、低抵抗状態の抵抗を１桁程度高めてもＯＮ／ＯＦＦ状態の読み取りへの影響は無視することができる。

以下、本発明の実施例について図面を用いて説明する。

本発明の第１の実施例について図１、図２、図３Ａ、図３Ｂ、図４、図５Ａ〜図５Ｈを用いて説明する。

図１は、本実施例に係る相変化メモリにおける超格子構造の一例を下部電極１００と上部電極１０４とともに示した断面図である。本実施例において、下部電極１００は、例えばタングステンや窒化チタン及びそれらの複合膜からなる。この下部電極１００に接して、Ｚｒを含むＳｂ_２Ｔｅ_３層１０１が形成されている。ただし、Ｚｒは不安定であるため、Ｚｒを含むＳｂ_２Ｔｅ_３層は、ＺｒＯ_２（ジルコニア）もしくはＹＳＺ（イットリア安定化ジルコニア）を添加することにより作製した。このため、Ｓｂ_２Ｔｅ_３層中に酸素やＹ（イットリウム）が含まれるが本発明の本質ではない。Ｚｒを含むＳｂ_２Ｔｅ_３層１０１に接して形成されたＧｅＴｅ層１０２と、ＧｅＴｅ層１０２に接するＳｂ_２Ｔｅ_３層１０３とが対になって、ＧｅＴｅ層１０２、Ｓｂ_２Ｔｅ_３層１０３、ＧｅＴｅ層１０２、Ｓｂ_２Ｔｅ_３層１０３・・、ＧｅＴｅ層１０２、Ｓｂ_２Ｔｅ_３層１０３と繰り返されたいわゆる超格子構造になっており、上部電極１０４はＳｂ_２Ｔｅ_３層１０３に接して形成されている。Ｓｂ_２Ｔｅ_３層１０３は、何らかの別の材料が含まれていなくとも、Ｚｒが含まれていても問題ない。一方、超格子型の相変化メモリの動作原理は、ＧｅＴｅ層中のＧｅ原子の移動により、膜全体が高抵抗状態と低抵抗状態を遷移することであるとされている。この原理によれば、ＧｅＴｅ層には何らかの材料が添加されてしまうと、Ｇｅの動作を阻害してしまうと考えられ、ＧｅＴｅ層は意図的に添加された不純物を含まない層である必要がある。

さらに、超格子構造の相変化メモリを成膜するためには、Ｓｂ_２Ｔｅ_３層及びＧｅＴｅ層の各層を平坦に成膜する必要がある。しかし、発明者等の検討によれば、第一（下部電極）電極に接するＳｂ_２Ｔｅ_３層１０１は、非常に凝集しやすいことが分かった。膜厚が１ｎｍ未満では、島状に成膜される。一方、２０ｎｍより厚い膜厚では凝集が大きいため、超格子構造を形成することが困難であることが分かった。そのため、第一電極に接するＺｒを含むＳｂ_２Ｔｅ_３層１０１は、１ｎｍ〜２０ｎｍの膜厚とすることが望ましい。

図３Ａは、Ｓｂ_２Ｔｅ_３層にＹＳＺを添加した場合のＹＳＺ添加量に対する抵抗率の変化を示す。ＹＳＺの添加量が多くなると、抵抗率が大きくなっていることが分かる。また、図３Ｂには、図３Ａにおいて、添加量が０から１０重量％までの拡大図を示した。添加量が５重量％で抵抗率の変化が３桁（１，０００倍）以上、１０重量％では４桁（１０，０００倍）以上変化していることが分かった。ＹＳＺを添加したＳｂ_２Ｔｅ_３層１０１を用いることで、低抵抗状態の抵抗値を大きくすることができ、結果としてリセット電流の低減につながる。例えば、Ｓｂ_２Ｔｅ_３層にＺｒを１０重量％添加した場合、従来（未添加）に比し抵抗率が１０倍程度増加する。なお、Ｚｒの添加量Ｙとしては、０重量％＜Ｙ＜２０重量％で使用することができるが、０重量％＜Ｙ＜１０重量％が好ましい。Ｚｒを添加することにより抵抗率が高くなるが、多すぎると抵抗率の変動が大きくなり抵抗値の制御性が悪化する。また、超格子第１層がＳｂ_２Ｔｅ_３層１０１であることから、上に堆積されるＧｅＴｅ層１０２、Ｓｂ_２Ｔｅ_３層１０３は１５０℃程度以上の温度で成膜することで結晶成長させることができ、超格子との整合を取りつつ抵抗率を上げることができるため、超格子構造の相変化メモリを実現できる。従って、本実施例１では下部電極１００に接するＳｂ_２Ｔｅ_３層１０１にＺｒＯ_２やＹＳＺを添加した例を挙げたが、さらに上層にあるＳｂ_２Ｔｅ_３層１０３の一部または全てにＺｒＯ_２やＹＳＺを添加することでも抵抗率をコントールできる。また、Ｓｂ_２Ｔｅ_３層１０１にＺｒＯ_２やＹＳＺを添加せず、上層にあるＳｂ_２Ｔｅ_３層１０３の一部または全部にＺｒＯ_２やＹＳＺを添加しても良い。その結果、抵抗率をコントロールすることができ、抵抗値を高く設定することで、リセット電流を低減することができ、ひいては電力削減につながる。また、複数のＳｂ_２Ｔｅ_３層１０３にＺｒを添加することにより各層への添加量を低減することができるため、各層における結晶性の劣化をより低減することができ、また、隣接するＧｅＴｅ層１０２への添加物の拡散を低減することができる。また、Ｓｂ_２Ｔｅ_３層１０１にＺｒＯ_２やＹＳＺを添加しない場合、下部電極上に、より結晶性の良好なＳｂ_２Ｔｅ_３層を形成することができる。また、Ｓｂ_２Ｔｅ_３層の各層へのＺｒ添加量を均一とすることにより、均一な結晶性を有する超格子構造を得ることができる。

図４には、選択素子としてｐｉｎダイオードを持つ本実施例に係る相変化メモリのメモリアレイの一構造の俯瞰図を示した。絶縁膜２０１としては、例えば半導体基板上に形成されたシリコン酸化膜を用いることができる。この絶縁膜の２０１の中に相変化メモリをコントロールするためのＣＭＯＳ等の半導体素子による回路（図示せず）が組まれている。絶縁膜２０１上に形成された電極２０２は、例えばタングステンや窒化チタン及びそれらの複合膜が用いられる。電極２０２は、ＣＭＯＳによる回路と相変化メモリの選択素子とを接続する役割を持つ。電極２０２の上に設けられたｐｉｎダイオード２０３は、選択素子の役割を担う。ｐｉｎダイオード２０３の上にはタングステンなどの金属膜（下部電極）２０４が形成されている。金属膜（下部電極）２０４に接して超格子構造の相変化メモリ層２０５が設けられる。超格子構造の相変化メモリ層２０５は、図１や図２に示したＺｎを添加したＳｂ_２Ｔｅ_３層１０１及び、その上に形成されたＧｅＴｅ層１０２とＳｂ_２Ｔｅ_３層１０３との繰り返し積層構造を有する。超格子構造の相変化メモリ層２０５に接して上部電極２０６が形成されている。超格子構造の相変化メモリ層２０５において、第１層がＺｒＯ_２またはＹＳＺが添加されたＳｂ_２Ｔｅ_３層を用いることにより、超格子構造の相変化メモリ層の抵抗値をコントロールすることができ、抵抗値を高く設定することで、リセット電流を低減することができ、ひいては電力削減につながる。
また、図４に示したようなメモリアレイとすることにより高密度化を図ることができる。

以下、本実施例に係る相変化メモリにおけるメモリアレイの製造方法の一例について、図５Ａ〜図５Ｈを用いて説明する。図５Ａ〜図５Ｈは、本実施例に係る相変化メモリにおけるメモリアレイの製造方法を説明するための斜視図である。

先ず、シリコン酸化膜などの絶縁膜３０１を準備する。絶縁膜３０１の中には、シリコン基板上に公知技術により作成したＣＭＯＳによる回路などが埋め込まれている。このシリコン酸化膜などの絶縁膜３０１の上に、例えばタングステンなどの高融点金属を堆積後、ドライエッチングなどで加工して図５Ａに示すように電極３０２を形成する。その後、シリコン酸化膜などの絶縁膜をＣＶＤ(Chemical Vapor Depostion)法などで堆積後、ＣＭＰ（Chemical Mechanical Polish）法により平坦化して電極３０２の間に絶縁膜３０３を埋め込む（図５Ｂ）。

次に、図５Ｃに示すように選択スイッチ用の積層膜３０４、超格子構造の相変化メモリ層の下部電極となる金属膜３０５、超格子構造の相変化メモリ層３０６を順次形成する。選択スイッチ用の積層膜３０４は、ボロンドープのシリコン膜、真性層のシリコン膜、リンドープのシリコン膜をＣＶＤ法により順次成膜する。本実施例の場合、選択素子としてｐｉｎダイオードを作製する例を示すが、選択素子の採用は任意である。選択素子を採用する場合、シリコン基板中に作成したダイオード、もしくはＭＯＳトランジスタ、あるいはオボニック閾値スイッチ（ＯＴＳ；Ovonic Threshold Switch)と呼ばれるスイッチ素子でも良く、加工容易性、スイッチ特性の観点から適当なものを採用する。
超格子構造の相変化メモリ層の下部電極となる金属膜３０５は、必要に応じて高速熱処理あるいは低温熱処理などで選択素子用のシリコン積層膜３０４を改質したのち、ＰＶＤ法もしくはＣＶＤ法を用いて成膜する。下部電極となる金属膜３０５は例えばタングステンなどの高融点金属を選択する。
超格子構造の相変化メモリ層３０６は、まずＰＶＤ法やＣＶＤ法などによりＺｒＯ_２やＹＳＺが添加されたＳｂ_２Ｔｅ_３層を形成し、更にＧｅＴｅ層とＳｂ_２Ｔｅ_３層とを所定回数繰り返し成膜する（図１に示す構造と同一）。

続いて、図５Ｄに示したように、選択スイッチ用の積層膜３０４、超格子構造の相変化メモリ層の下部電極となる金属膜３０５、超格子構造の相変化メモリ層３０６をリソグラフィー工程及びドライエッチング工程などにより柱状に加工する。ここの加工は一括でも分割でも問題ない。なお、選択スイッチ用の積層膜３０４と超格子構造の相変化メモリ層の下部電極となる金属膜３０５とは、超格子構造の相変化メモリ層３０６に対して自己整合的に加工されており、微細化が可能である。

さらに、図５Ｅに示したようにＣＶＤ法による絶縁膜もしくはスピン塗布により絶縁膜を厚く成膜し、ＣＭＰ法によりこの絶縁膜を削り、平坦化して柱状構造を有する選択スイッチ用の積層膜３０４、超格子構造の相変化メモリ層の下部電極となる金属膜３０５、超格子構造の相変化メモリ層３０６の間に絶縁膜３０７を埋め込む。

次に、図５Ｆに示したように、タングステンなどの金属膜３０８を成膜する。図５Ｇには、図５Ｆに示した構造において、絶縁膜３０７を透視した場合の構造を示した。引き続き、図５Ｈに示したように金属膜３０８をリソグラフィー工程及びドライエッチング工程などにより加工して上部電極とすれば、選択素子を有する相変化メモリアレイを得ることができる。本相変化メモリアレイは、相変化素子（超格子構造の相変化メモリ層）３０６として、第一層にＺｒＯ_２またはＹＳＺが添加されたＳｂ_２Ｔｅ_３層を有し、ＧｅＴｅ層とＳｂ_２Ｔｅ_３層とが繰り返し成膜された構成を有し、相変化メモリの低抵抗状態における抵抗率を高く設定することで、リセット電流を低減することができ、ひいては電力削減につながる。すなわち、書き換え電流、動作電力が小さく、書換え耐性（エンデュランス特性）が良好なメモリを得ることができ、その結果、高速、高密度で、動作消費電力を低減できる。また、相変化メモリの加工条件・デザイン変更に対し、簡易に最適化を図ることができる。

図５Ａ〜図５Ｈに示す製造方法を用いて作製した相変化メモリデバイスの電気特性を評価したところ、低抵抗状態と高抵抗状態の読み取りへの影響なく低抵抗状態における抵抗を高めることができ、低消費電力化を図ることができた。

以上、本実施例によれば、超格子との格子整合を取りつつ低抵抗状態の抵抗を高めることができ、低消費電力化が可能な超格子型の相変化メモリを提供することができる。また、超格子を構成するＳｂ_２Ｔｅ_３層へのＺｒの添加量Ｙを０重量％＜Ｙ＜２０重量％とすることにより、より制御性良く低抵抗状態における抵抗値を制御することができる。また、Ｚｒが添加されたＳｂ_２Ｔｅ_３層の膜厚を１〜２０ｎｍとすることにより、良好な超格子構造を得ることができる。

本発明の第２の実施例について図２を用いて説明する。なお、実施例１に記載され本実施例に未記載の事項は特段の事情が無い限り本実施例にも適用することができる。

図２は、本実施例に係る相変化メモリにおける超格子構造を示す断面図である。本実施例においては、上部電極１０４が接する超格子層はＧｅＴｅ層１０２である。これにより、Ｓｂ_２Ｔｅ_３層と相性が悪い金属であっても上部電極として用いることができる。

この構造においてもＺｒをＳｂ_２Ｔｅ_３層に添加することにより、図３Ａや図３Ｂに示したように抵抗率を高めることができる。従って、超格子構造において低抵抗時における抵抗率を高めることができるため、書き換え電流、動作電力が小さく、書換え耐性（エンデュランス特性）が良好なメモリを得ることができ、その結果、高速、高密度で、動作消費電力を低減できる。

また、本実施例では超格子の作製を１ステップで実行することが可能となる。即ち、実施例１では、第１ステップとしてＳｂ_２Ｔｅ_３層を形成後、第２ステップとしてＧｅＴｅ層とＳｂ_２Ｔｅ_３層とを１セットとした繰り返し形成が行われるが、本実施例では、Ｓｂ_２Ｔｅ_３層とＧｅＴｅ層を１セットとした繰り返し形成のステップのみとすることができる。
以上、本実施例によれば、実施例１と同様の効果を得ることができる。また、Ｓｂ_２Ｔｅ_３層と相性の悪い金属を上部電極として用いることができる。

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることも可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

１００…下部電極、１０１…Ｚｒを含むＳｂ_２Ｔｅ_３層、１０２…ＧｅＴｅ層、１０３…Ｓｂ_２Ｔｅ_３層、１０４…上部電極、２０１…絶縁膜、２０２…電極、２０３…選択素子としてのｐｉｎダイオード、２０４…金属膜（下部電極）、２０５…第一層にＺｒを含むＳｂ_２Ｔｅ_３を持つＧｅＴｅ、Ｓｂ_２Ｔｅ_３超格子構造の相変化メモリ層、２０６…上部電極、３０１…絶縁膜、３０２…金属膜（電極）、３０３…絶縁膜、３０４…ボロンドープのシリコン膜、真性層のシリコン膜、リンドープのシリコン膜の積層膜、３０５…金属膜（下部電極）、３０６…第一層にＺｒを含むＳｂ_２Ｔｅ_３を持つＧｅＴｅ、Ｓｂ_２Ｔｅ_３超格子構造の相変化メモリ層、３０７…絶縁膜、３０８…金属膜（上部電極）。

Claims (15)

1. 半導体素子が形成され表面に絶縁膜を有する基板と、
   前記基板の上方に設けられた第１の電極と、
   前記第１の電極の上方に設けられた第２の電極と、
   前記第１の電極と第２の電極との間に挟まれ、Ｓｂ２Ｔｅ３層とＧｅＴｅ層が繰り返し成膜された超格子構造の相変化メモリ層と、を有する相変化メモリにおいて、
   前記超格子構造の相変化メモリ層は、前記第１の電極に接して設けられ、Ｚｒを含むＳｂ２Ｔｅ３層を有することを特徴とする相変化メモリ。
2. 請求項１に記載の相変化メモリにおいて、
   前記超格子構造の相変化メモリ層は、前記第２の電極に接して設けられたＳｂ２Ｔｅ３層を有することを特徴とする相変化メモリ。
3. 請求項１に記載の相変化メモリにおいて、
   前記第１の電極と、前記超格子構造の相変化メモリ層とは柱状の構造であることを特徴とする相変化メモリ。
4. 請求項１に記載の相変化メモリにおいて、
   前記第１の電極に接して設けられ、Ｚｒを含むＳｂ２Ｔｅ３層の膜厚が１〜２０ｎｍの範囲内であることを特徴とする相変化メモリ。
5. 請求項１に記載の相変化メモリにおいて、
   前記基板と前記第１の電極との間に、選択素子が設けられていることを特徴とする相変化メモリ。
6. 請求項１に記載の相変化メモリにおいて、
   前記超格子構造の相変化メモリ層は、Ｚｒが添加された複数のＳｂ２Ｔｅ３層を有することを特徴とする相変化メモリ。
7. 請求項１に記載の相変化メモリにおいて、
   前記Ｚｒを含むＳｂ２Ｔｅ３層は、Ｚｒの添加量をＹとした場合、
   ０重量％＜Ｙ＜２０重量％
   の範囲の量が添加されていることを特徴とする相変化メモリ。
8. 第１の電極と、
   前記第１の電極の上に、Ｓｂ２Ｔｅ３層とＧｅＴｅ層が繰り返し成膜された超格子構造の相変化メモリ層と、
   前記超格子構造の相変化メモリ層の上に形成された第２の電極と、を有する相変化メモリにおいて、
   前記超格子構造の相変化メモリ層は、前記第１の電極に接するＳｂ２Ｔｅ３層と、前記第２の電極に接するＧｅＴｅ層とを有し、
   前記Ｓｂ２Ｔｅ３層の少なくとも１層がＺｒを含むことを特徴とする相変化メモリ。
9. 請求項８に記載の相変化メモリにおいて、
   前記Ｚｒを含むＳｂ２Ｔｅ３層は、前記第１の電極に接するＳｂ２Ｔｅ３層であることを特徴とする相変化メモリ。
10. 請求項８に記載の相変化メモリにおいて、
    前記Ｚｒを含むＳｂ２Ｔｅ３層は、前記第１の電極に接するＳｂ２Ｔｅ３層以外のＳｂ２Ｔｅ３層の何れかであることを特徴とする相変化メモリ。
11. 請求項８に記載の相変化メモリにおいて、
    前記Ｓｂ２Ｔｅ３層の複数の層にＺｒが添加され、当該複数のＳｂ２Ｔｅ３層の、各層への重量％で定義されるＺｒ添加量が均一であることを特徴とする相変化メモリ。
12. 請求項８に記載の相変化メモリにおいて、
    前記Ｚｒを含むＳｂ２Ｔｅ３層は、１〜２０ｎｍの範囲の膜厚を有することを特徴とする相変化メモリ。
13. 請求項８に記載の相変化メモリにおいて、
    前記Ｚｒを含むＳｂ２Ｔｅ３層は、Ｚｒの添加量をＹとした場合、
    ０重量％＜Ｙ＜２０重量％
    の範囲の量が添加されていることを特徴とする相変化メモリ。
14. 請求項８に記載の相変化メモリにおいて、
    前記第１の電極は、選択素子に接続されていることを特徴とする相変化メモリ。
15. 請求項１４に記載の相変化メモリにおいて、
    前記選択素子と、前記第１の電極と、前記超格子構造の相変化メモリ層とは柱状に加工され、アレイ状に配置されていることを特徴とする相変化メモリ。

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