JP6505619B2 - 超格子メモリ及びクロスポイント型メモリ装置 - Google Patents
超格子メモリ及びクロスポイント型メモリ装置 Download PDFInfo
- Publication number
- JP6505619B2 JP6505619B2 JP2016022984A JP2016022984A JP6505619B2 JP 6505619 B2 JP6505619 B2 JP 6505619B2 JP 2016022984 A JP2016022984 A JP 2016022984A JP 2016022984 A JP2016022984 A JP 2016022984A JP 6505619 B2 JP6505619 B2 JP 6505619B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- memory
- type
- superlattice
- super lattice
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015654 memory Effects 0.000 title claims description 63
- 239000004065 semiconductor Substances 0.000 claims description 29
- 229910005900 GeTe Inorganic materials 0.000 claims description 19
- 150000001786 chalcogen compounds Chemical class 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims description 4
- 238000010030 laminating Methods 0.000 claims description 2
- 150000004770 chalcogenides Chemical class 0.000 claims 4
- 239000010410 layer Substances 0.000 description 89
- 230000008859 change Effects 0.000 description 8
- 239000013078 crystal Substances 0.000 description 8
- 238000000034 method Methods 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052798 chalcogen Inorganic materials 0.000 description 2
- 150000001787 chalcogens Chemical class 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000012782 phase change material Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/81—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
- H10D62/815—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW]
- H10D62/8161—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices
- H10D62/8162—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices having quantum effects only in the vertical direction, i.e. layered structures having quantum effects solely resulting from vertical potential variation
- H10D62/8164—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices having quantum effects only in the vertical direction, i.e. layered structures having quantum effects solely resulting from vertical potential variation comprising only semiconductor materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
- H10N70/235—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect between different crystalline phases, e.g. cubic and hexagonal
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
Landscapes
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
Description
本発明の実施形態は、超格子メモリ、及び超格子メモリを用いたクロスポイント型メモリ装置に関する。
近年、２つの電極間にＧｅＴｅ層とＳｂ2Ｔｅ3 層とを交互に積層し、層状結晶（ＧｅＴｅ／Ｓｂ2Ｔｅ3）中のＧｅ原子の移動により抵抗値を変化させる、超格子メモリセルが注目されている。
この種のメモリセルを用いたクロスポイント型メモリ装置では、非選択セルの誤選択防止用のｐｎ接合ダイオードを、メモリセルの一方の電極に接続する必要がある。このため、ダイオードの存在による膜厚増加を招くことになる。さらに、ダイオードのばらつきによる素子特性の劣化を招くおそれがある。
発明が解決しようとする課題は、超格子メモリセルに接続するダイオードの存在による膜厚の増加を抑制し、且つダイオードのばらつきを抑えることのできる超格子メモリ、及びこれを用いたクロスポイント型メモリ装置を提供することである。
実施形態の超格子メモリは、Ｓｂを含むｐ型の第１のカルコゲン化合物層と該層とは組成の異なるＧｅを含む第２のカルコゲン化合物層とを交互に積層してなる超格子構造部と、前記超格子構造部と電極との間に設けられた第１導電型の半導体層と、を具備し、前記超格子構造部の前記第１のカルコゲン化合物層は、前記半導体層上に該半導体層に接触して設けられている。
以下、実施形態のクロスポイント型メモリ装置を、図面を参照して説明する。
（第１の実施形態）
図１及び図２は、第１の実施形態に係わるクロスポイント型メモリ装置の概略構成を説明するためのもので、図１は斜視図、図２は等価回路図である。
図１及び図２は、第１の実施形態に係わるクロスポイント型メモリ装置の概略構成を説明するためのもので、図１は斜視図、図２は等価回路図である。
複数本のビット線（ＢＬ［BL1，BL2，…］）が互いに平行配置されている。これらのＢＬと直交するように、複数本のワード線（ＷＬ［WL1，WL2，…］）が互いに平行配置されている。そして、ＢＬとＷＬとの各交差部にそれぞれ、超格子メモリセル２０とダイオード３０とを直列接続した超格子メモリが設けられている。
なお、図１では、構成を分かり易くするために層間絶縁膜等は省略して示している。また、図中の１３はダイオード３０を形成するためのｎ型半導体層を示している。
図３（ａ）は、超格子メモリセル２０及びダイオード３０からなる超格子メモリの素子構造を示す断面図である。
基板１０上に、下部電極１１が設けられている。この下部電極１１は、図１のＷＬを成すものであり、紙面表裏方向に延在している。この下部電極１１の側部は、ＳｉＯ2 等の絶縁膜１２で埋め込まれている。なお、下部電極１１そのものをＷＬとするのではなく、ＷＬ上に下部電極１１を設けるようにしても良い。また、基板１０は、例えば半導体基板であり、この半導体基板にはメモリの書き込み及び読み出しのためのＣＭＯＳ回路等が設けられている。
下部電極１１上に、ダイオード３０及び抵抗変化型の超格子メモリセル２０が、ピラー状に設けられている。
具体的には、下部電極１１上にスパッタ法やＣＶＤ法等で、第１導電型としてのｎ型Ｓｉ層（半導体層）１３が設けられ、その上に抵抗変化型の超格子メモリセル２０が設けられている。ｎ型半導体層１３は、燐（Ｐ）ドープの水素化アモルファスＳｉである。アモルファスＳｉの代わりに低温形成によるポリＳｉを用いることも可能である。
超格子メモリセル２０は、Ｓｂ2Ｔｅ3 層（第１のカルコゲン化合物層）２１とＧｅＴｅ層（第２のカルコゲン化合物層）２２とをスパッタ法，ＣＶＤ法，ＡＬＤ法，又はＭＢＥ法等で交互に積層した超格子構造となっている。ここで、超格子メモリセル２０を構成するためのＳｂ2Ｔｅ3 層２１及びＧｅＴｅ層２２の積層数は、仕様に応じて適宜変更可能である。さらに、超格子メモリセル２０の最下層はＳｂ2Ｔｅ3 層２１となっている。
なお、ｎ型Ｓｉ層１３，Ｓｂ2Ｔｅ3 層２１，及びＧｅＴｅ層２２は、スパッタ法等で電極１１及び絶縁膜１２上に成膜された後、ＲＩＥ法等で選択エッチングすることによりピラー状に加工されている。
超格子メモリセル２０は、印加する電圧や電流によって、結晶構造の中でＧｅ原子の位置が入れ替わることを動作原理としている。そして、Ｇｅ2Ｓｂ2Ｔｅ5 などの相変化材料を用いた相変化メモリセルと比較して、低電流でのスイッチングが可能であり、低電力化に有効である。
図４に示すように、メモリセルに入力される電気エネルギーにより、ＧｅＴｅ層内に存在するＧｅ原子を当該ＧｅＴｅ層とＳｂ2Ｔｅ3 層との界面に拡散させ、結晶状態と同様の構造を「異方性を持った結晶」として形成させること（書き込み状態）ができる。Ｇｅ原子が拡散する前の構造と比較して、電気抵抗が低くなる。
また、界面に蓄積された上記Ｇｅ原子を、メモリセルに入力された電気エネルギーにより、元にＧｅＴｅ層内に戻し、従来、アモルファスと呼ばれてきたランダム構造と同等の電気抵抗値を有する「アモルファスに類似した構造」に還元すること（消去状態）ができる。この場合、電気抵抗が高くなる。
このように、結晶構造の中でＧｅ原子の位置を入れ替えることにより抵抗値を変えることによって、抵抗変化型のメモリとして機能することになる。
超格子メモリセル２０上に上部電極１４が設けられている。上部電極１４は、図１のＢＬを成すものであり、紙面左右方向に延在している。ここで、上部電極１４そのものをＢＬとするのではなく、上部電極１４上にＢＬを設けるようにしても良い。
なお、ｎ型Ｓｉ層１３及び超格子メモリセル２０の各ピラー間を埋め込むように、ＳｉＯ2 等からなる層間絶縁膜１５が設けられ、表面が平坦化されている。そして、上部電極１４は、複数の超格子メモリセル２０の上面を接続するように層間絶縁膜１５上に延在して設けられている。
本実施形態では、下部電極１１上にｎ型Ｓｉ層１３を形成しているため、ｎ型Ｓｉ層１３が超格子メモリセル２０の最下層のＳｂ2Ｔｅ3 層２１と下部電極１１との間に設けられている。ここで、超格子メモリセル２０の材料であるＳｂ2Ｔｅ3 層２１は、第２導電型層としてのｐ型半導体なので、ｎ型Ｓｉ層１３とＳｂ2Ｔｅ3 層２１との界面で薄いダイオード３０が形成される。即ち、ＷＬとＢＬとの間で、超格子メモリセル２０と直列にダイオード３０が形成されることになる。このように、互いにドーパントとならない異種材料でｐｎ接合を形成すれば、膜厚が薄くばらつきが小さいダイオード３０を形成することができる。
比較のために、図３（ｂ）に、従来の考えに基づく超格子メモリの構造を示す。超格子メモリセル２０と直列にダイオードを接続するには、ｎ型半導体層６１及びｐ型半導体層６２からなるｐｎ接合ダイオード６０を、金属電極６５を介してメモリセル２０に接続する必要がある。このため、ダイオード６０の存在による膜厚増加を招くことになる。さらに、ダイオード６０のばらつきによる素子特性の劣化を招くことになる。
このように本実施形態によれば、ＢＬとＷＬの各交差部に超格子メモリセル２０とダイオード３０との直列回路を接続することにより、クロスポイント型メモリ装置を作製することができる。
そしてこの場合、ｎ型Ｓｉ層１３を１層追加するのみでダイオード３０を形成できるため、ダイオード形成のためのプロセスを簡便化することができる。さらに、超格子メモリセル２０の一部をダイオード３０の一部として使用することにより、セル厚さが薄く、ばらつきの小さなダイオードを作製することができる。従って、ｐｎ接合のためにｎ型半導体層とｐ型半導体層を積層する場合に比して、ダイオード３０の薄膜化及びばらつきの低減をはかることができる。これは、ダイオードを別途作製する場合と比較して、ダイオード込みのメモリセルの厚さを薄くできることになり、３次元メモリ等の高集積化に適している。
なお、本実施形態のように、互いにドーパントとならない異種材料でｐｎ接合を形成することにより、ばらつきが小さいダイオードを作製することができる。さらに、ｎ型Ｓｉ層１３のみの形成でダイオード３０を作製することにより、ｐ型層及びｎ型層の両方を形成する場合と比較して、ダイオードのばらつきが小さくなるのも明らかである。
（第２の実施形態）
図５及び図６は、第２の実施形態に係わるクロスポイント型メモリ装置を説明するためのもので、図５はクロスポイント型メモリ装置の概略構成を示す斜視図、図６は超格子メモリの素子構造を示す断面図である。なお、図１及び図３と同一部分には同一符号を付して、その詳しい説明は省略する。
図５及び図６は、第２の実施形態に係わるクロスポイント型メモリ装置を説明するためのもので、図５はクロスポイント型メモリ装置の概略構成を示す斜視図、図６は超格子メモリの素子構造を示す断面図である。なお、図１及び図３と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態が先に説明した第１の実施形態と異なる点は、超格子メモリセル２０を構成する各層２１，２２がピラー状に加工されることなく、複数のセルに亘って連続していることである。即ち、Ｓｂ2Ｔｅ3 層２１及びＧｅＴｅ層２２の超格子構造部４０はスパッタ法等で堆積させるのみであり、ＲＩＥ法等のエッチング加工はされていない。
このような構成においては、Ｓｂ2Ｔｅ3 層２１とＧｅＴｅ層２２の超格子構造部４０は、ＢＬとＷＬとの交差部分が実質的な超格子メモリセル２０として機能することになる。即ち、超格子構造部４０が隣接セルで繋がっていても、隣接セル間が極端に近くない限りセル分離は可能となり、前記図２に示す等価回路と同様となる。
従って、先の第１の実施形態と同様に、クロスポイント型メモリ装置を作製することができ、第１の実施形態と同様の効果が得られる。また、本実施形態では、Ｓｂ2Ｔｅ3 層２１とＧｅＴｅ層２２との超格子構造部４０のエッチング加工が不要となるため、製造プロセスが簡略化される利点もある。
（第３の実施形態）
図７及び図８は、第３の実施形態に係わるクロスポイント型メモリ装置を説明するためもので、図７はクロスポイント型メモリ装置の概略構成を示す斜視図、図８は超格子メモリの素子構造を示す断面図である。なお、図１及び図３と同一部分には同一符号を付して、その詳しい説明は省略する。
図７及び図８は、第３の実施形態に係わるクロスポイント型メモリ装置を説明するためもので、図７はクロスポイント型メモリ装置の概略構成を示す斜視図、図８は超格子メモリの素子構造を示す断面図である。なお、図１及び図３と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態が先に説明した第１の実施形態と異なる点は、超格子メモリセル２０を構成する各層２１，２２及びｎ型Ｓｉ層１３がピラー状に加工されることなく、複数のセルに亘って連続していることであり。即ち、ｎ型Ｓｉ層１３とＳｂ2Ｔｅ3 層２１及びＧｅＴｅ層２２の超格子構造部４０とはスパッタ法等で形成されるのみであり、ＲＩＥ法等のエッチング加工はされていない。
このような構成においては、Ｓｂ2Ｔｅ3 層２１とＧｅＴｅ層２２の超格子構造部４０は、ＢＬとＷＬとの交差部分が実質的な超格子メモリセル２０として機能することになる。即ち、ｎ型Ｓｉ層１３及び超格子構造部４０が隣接セルで繋がっていても、隣接セル間が極端に近くない限りセル分離は可能となり、前記図２に示す等価回路と同様となる。
従って、先の第１の実施形態と同様に、クロスポイント型メモリ装置を作製することができ、第１の実施形態と同様の効果が得られる。また、本実施形態では、ｎ型Ｓｉ層１３とＳｂ2Ｔｅ3 層２１及びＧｅＴｅ層２２の超格子構造部４０とのエッチング加工が不要となるため、製造プロセスが更に簡略化される利点もある。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
なお、本発明は上述した各実施形態に限定されるものではない。
実施形態では、ｎ型半導体層としてｎ型Ｓｉ層を用いたが、この代わりに、ｎ型のポリＧｅ層やＩｎＧａＺｎＯ等のｎ型酸化物半導体を用いることが可能である。また、ｎ型のＢｉ2Ｔｅ3 等を用いることも可能である。さらに、ショットキー接合を形成する金属層を用いることも可能である。要は、超格子構造部に直接コンタクトしてダイオードを形成できるものであれば良い。
実施形態では、超格子構造部の下側にｎ型半導体層をコンタクトさせたが、図９に示すように、超格子構造部４０の上側にｎ型半導体層１３をコンタクトさせるようにしても良い。さらに、超格子構造部にコンタクトさせる半導体層は、必ずしもｎ型半導体層に限るものではない。超格子構造部を形成するＳｂ2Ｔｅ3 層がｎ型半導体（例えばＢｉ2Ｔｅ3 層と混晶）の場合、コンタクトさせる層はｐ型半導体層にすればよい。
また、メモリセルは必ずしも超格子構造に限るものではなく、Ｇｅ2Ｓｂ2Ｔｅ5 などの相変化材料を用いたものであっても良い。例えば、図１０に示すような、相変化メモリに適用することが可能である。この相変化メモリは、５３の結晶性を“非晶質／結晶”間で遷移させて抵抗値を変化させるものである。図中の５１はＳｂ2Ｔｅ3 層、５３はＧｅ2Ｓｂ2Ｔｅ5 合金セル５２中で結晶性が遷移する部分（非晶質ドーム）を示している。
また、超格子メモリは必ずしも２次元に配列した構造に限らない。超格子メモリを３次元的に配列した３次元メモリに適用することも可能である。
超格子構造部を形成する層は、必ずしもＳｂ2Ｔｅ3 層とＧｅＴｅ層との積層に限るものではなく、Ｇｅとカルコゲン元素を含む層状結晶とＳｂとカルコゲン元素を含む層状結晶との積層であればよい。要するに、超格子構造部は、第１のカルコゲン化合物層と該層とは組成の異なる第２のカルコゲン化合物層とを交互に積層してなるものであればよい。また、超格子構造部を形成する層として、(ＧｅＴｅ)n (Ｓｂ2Ｔｅ3 )m や、このＧｅの少なくとも一部をＣ，Ｓｉ，Ｓｎ，Ｐｂで置き換えたものや、このＳｂの少なくとも一部をＢｉ，Ａｓ，Ｐ，Ｎで置き換えたものや、このＴｅの少なくともその一部をＳｅ，Ｓ，Ｏで置き換えたもの等、ホモロガス系［(ＡＢ)n (Ｃ2Ｄ3)m 、ここでＡ，Ｂ，Ｃ，Ｄは元素、ｎ，ｍは数字］の化合物単結晶又は多結晶を用いることも可能である。
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
ＢＬ…ビット線
ＷＬ…ワード線
１０…基板
１１…下部電極
１２…埋め込み絶縁膜
１３…ｎ型Ｓｉ層（半導体層）
１４…上部電極
１５…層間絶縁膜
２０…超格子メモリセル
２１…Ｓｂ2Ｔｅ3 層（第１のカルコゲン化合物層）
２２…ＧｅＴｅ層（第２のカルコゲン化合物層）
３０…ダイオード
４０…超格子構造部
５１…Ｓｂ2Ｔｅ3 層
５２…Ｇｅ2Ｓｂ2Ｔｅ5 合金セル
５３…非晶質ドーム
ＷＬ…ワード線
１０…基板
１１…下部電極
１２…埋め込み絶縁膜
１３…ｎ型Ｓｉ層（半導体層）
１４…上部電極
１５…層間絶縁膜
２０…超格子メモリセル
２１…Ｓｂ2Ｔｅ3 層（第１のカルコゲン化合物層）
２２…ＧｅＴｅ層（第２のカルコゲン化合物層）
３０…ダイオード
４０…超格子構造部
５１…Ｓｂ2Ｔｅ3 層
５２…Ｇｅ2Ｓｂ2Ｔｅ5 合金セル
５３…非晶質ドーム
Claims (6)
- Ｓｂを含むｐ型の第１のカルコゲン化合物層と該層とは組成の異なるＧｅを含む第２のカルコゲン化合物層とを交互に積層してなる超格子構造部と、
前記超格子構造部と電極との間に設けられたｎ型の半導体層と、
を具備し、
前記超格子構造部の前記第１のカルコゲン化合物層は、前記半導体層上に該半導体層に接触して設けられていることを特徴とする超格子メモリ。 - 前記第１のカルコゲン化合物層はＳｂ２Ｔｅ３ 層であり、前記第２のカルコゲン化合物層はＧｅＴｅ層であることを特徴とする請求項１に記載の超格子メモリ。
- 前記半導体層は、アモルファスＳｉ、ポリＧｅ、又はＩｎＧａＺｎＯであることを特徴とする請求項１又は２に記載の超格子メモリ。
- 互いに平行配置された複数のビット線と、
前記ビット線に交差するように、互いに平行配置された複数のワード線と、
前記ビット線と前記ワード線との各交差部にそれぞれ配置され、Ｓｂを含むｐ型の第１のカルコゲン化合物層と該層とは組成の異なるＧｅを含む第２のカルコゲン化合物層とを交互に積層してなる超格子メモリセルと、
前記ビット線又は前記ワード線と前記超格子メモリセルとの間に設けられたｎ型の半導体層と、
を具備し、
前記超格子メモリセルの前記第１のカルコゲン化合物層は、前記半導体層上に該半導体層に接触して設けられていることを特徴とするクロスポイント型メモリ装置。 - 前記第１のカルコゲン化合物層はＳｂ２Ｔｅ３ 層であり、前記第２のカルコゲン化合物層はＧｅＴｅ層であることを特徴とする請求項４に記載のクロスポイント型メモリ装置。
- 前記半導体層は、アモルファスＳｉ、ポリＧｅ、又はＩｎＧａＺｎＯであることを特徴とする請求項４又は５に記載のクロスポイント型メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016022984A JP6505619B2 (ja) | 2016-02-09 | 2016-02-09 | 超格子メモリ及びクロスポイント型メモリ装置 |
| US15/427,402 US10026780B2 (en) | 2016-02-09 | 2017-02-08 | Superlattice memory and crosspoint memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016022984A JP6505619B2 (ja) | 2016-02-09 | 2016-02-09 | 超格子メモリ及びクロスポイント型メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2017143153A JP2017143153A (ja) | 2017-08-17 |
| JP6505619B2 true JP6505619B2 (ja) | 2019-04-24 |
Family
ID=59496334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016022984A Active JP6505619B2 (ja) | 2016-02-09 | 2016-02-09 | 超格子メモリ及びクロスポイント型メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US10026780B2 (ja) |
| JP (1) | JP6505619B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6505619B2 (ja) * | 2016-02-09 | 2019-04-24 | 株式会社東芝 | 超格子メモリ及びクロスポイント型メモリ装置 |
| US10832753B2 (en) * | 2017-07-31 | 2020-11-10 | General Electric Company | Components including structures having decoupled load paths |
| JP6505800B2 (ja) | 2017-09-20 | 2019-04-24 | 株式会社東芝 | 記憶装置 |
| CN112292758B (zh) * | 2018-07-10 | 2024-07-12 | 国立研究开发法人产业技术综合研究所 | 积层构造体及积层构造体的制造方法以及半导体装置 |
| KR20210081783A (ko) | 2019-12-24 | 2021-07-02 | 삼성전자주식회사 | 가변 저항 메모리 장치 |
| KR102730369B1 (ko) * | 2022-07-18 | 2024-11-14 | 서울대학교산학협력단 | 원자층 증착 공정을 이용한 칼코게나이드계 물질층의 형성 방법, 이를 적용한 상변화 메모리 소자의 제조 방법 및 상변화 메모리 소자 |
| KR20240030817A (ko) * | 2022-08-31 | 2024-03-07 | 삼성전자주식회사 | 메모리 소자 및 이를 포함하는 메모리 장치 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531371B2 (en) * | 2001-06-28 | 2003-03-11 | Sharp Laboratories Of America, Inc. | Electrically programmable resistance cross point memory |
| US6821848B2 (en) * | 2002-04-02 | 2004-11-23 | Hewlett-Packard Development Company, L.P. | Tunnel-junction structures and methods |
| US6870751B2 (en) * | 2002-11-07 | 2005-03-22 | Hewlett-Packard Development Company, L.P. | Low-energy writing in cross-point array memory devices |
| US6839263B2 (en) * | 2003-02-05 | 2005-01-04 | Hewlett-Packard Development Company, L.P. | Memory array with continuous current path through multiple lines |
| US6921912B2 (en) * | 2003-06-03 | 2005-07-26 | Micron Technology, Inc. | Diode/superionic conductor/polymer memory structure |
| KR100745761B1 (ko) * | 2006-02-07 | 2007-08-02 | 삼성전자주식회사 | 다이오드겸용 저항소자를 구비하는 상변화 램과 그 제조 및동작 방법 |
| JP2010183017A (ja) * | 2009-02-09 | 2010-08-19 | National Institute Of Advanced Industrial Science & Technology | 固体メモリ |
| JP4922375B2 (ja) * | 2009-09-18 | 2012-04-25 | 株式会社東芝 | 抵抗変化型メモリ |
| US8847186B2 (en) * | 2009-12-31 | 2014-09-30 | Micron Technology, Inc. | Self-selecting PCM device not requiring a dedicated selector transistor |
| US8148197B2 (en) * | 2010-07-27 | 2012-04-03 | Micron Technology, Inc. | Methods of forming germanium-antimony-tellurium materials and a method of forming a semiconductor device structure including the same |
| JP5957375B2 (ja) * | 2012-11-30 | 2016-07-27 | 株式会社日立製作所 | 相変化メモリ |
| JP5826779B2 (ja) * | 2013-02-27 | 2015-12-02 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US9214630B2 (en) * | 2013-04-11 | 2015-12-15 | Air Products And Chemicals, Inc. | Method of making a multicomponent film |
| JP2015015309A (ja) * | 2013-07-03 | 2015-01-22 | 株式会社東芝 | 記憶装置 |
| JP2015072977A (ja) | 2013-10-02 | 2015-04-16 | 株式会社日立製作所 | 不揮発性半導体記憶装置及びその製造方法 |
| JP2015115388A (ja) | 2013-12-10 | 2015-06-22 | 国立研究開発法人産業技術総合研究所 | 相変化メモリの製造方法および相変化メモリの初期化方法 |
| US10084017B2 (en) * | 2014-01-17 | 2018-09-25 | Sony Semiconductor Solutions Corporation | Switch device and storage unit having a switch layer between first and second electrodes |
| JP6270600B2 (ja) | 2014-04-07 | 2018-01-31 | 株式会社日立製作所 | 相変化メモリ |
| US20160233420A1 (en) * | 2015-02-10 | 2016-08-11 | Eugeniy Troyan | SEMICONDUCTOR MEMORY DEVICES FOR USE IN ELECTRICALLY ALTERABLE READ ONLY MEMORY (ROM) AND SEMICONDUCTOR THIN FILM DEVICES (SPINTRONS and SPIN-ORBITRONS) |
| US9865811B2 (en) * | 2015-02-10 | 2018-01-09 | Eugeniy Troyan | Semiconductor memory devices for use in electrically alterable read only memory (ROM) and semiconductor thin film devices (spintrons and spin-orbitrons) |
| US9812454B2 (en) * | 2016-02-08 | 2017-11-07 | Kilopass Technology, Inc. | Methods and systems for reducing electrical disturb effects between thyristor memory cells using buried metal cathode lines |
| JP6567441B2 (ja) * | 2016-02-09 | 2019-08-28 | 株式会社東芝 | 超格子メモリ及びクロスポイント型メモリ装置 |
| JP6505619B2 (ja) * | 2016-02-09 | 2019-04-24 | 株式会社東芝 | 超格子メモリ及びクロスポイント型メモリ装置 |
-
2016
- 2016-02-09 JP JP2016022984A patent/JP6505619B2/ja active Active
-
2017
- 2017-02-08 US US15/427,402 patent/US10026780B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20170229513A1 (en) | 2017-08-10 |
| US10026780B2 (en) | 2018-07-17 |
| JP2017143153A (ja) | 2017-08-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6505619B2 (ja) | 超格子メモリ及びクロスポイント型メモリ装置 | |
| JP6697366B2 (ja) | 超格子メモリ及びクロスポイント型メモリ装置 | |
| US8169819B2 (en) | Semiconductor storage device | |
| US8288752B2 (en) | Phase change memory device capable of reducing disturbance and method of manufacturing the same | |
| KR101424138B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| CN102832220B (zh) | 具有双交叉点阵列的三维半导体存储器器件及其制造方法 | |
| US20090140233A1 (en) | Nonvolatile semiconductor memory device | |
| KR101574746B1 (ko) | 가변저항 메모리 소자 및 그 형성 방법 | |
| JP5390918B2 (ja) | 不揮発性半導体記憶装置とその製造方法 | |
| KR20170134377A (ko) | 스위치 소자 및 기억 장치 | |
| JP2013505581A (ja) | 低コンタクト抵抗を有する３次元ポリシリコンダイオードおよびその形成方法 | |
| CN103633108A (zh) | 三维层叠存储器件 | |
| JP2013175570A (ja) | 半導体記憶装置およびその製造方法 | |
| US20160056376A1 (en) | Semiconductor device and method of fabricating the same | |
| US20160149125A1 (en) | Resistive memory device and fabrication method thereof | |
| JP6567441B2 (ja) | 超格子メモリ及びクロスポイント型メモリ装置 | |
| KR20190124106A (ko) | 저항 스위칭 소자 및 이를 이용한 상변화 메모리 소자 | |
| CN102810632A (zh) | 一种并联电阻型存储器及其制备方法 | |
| JP5398727B2 (ja) | 抵抗変化メモリ | |
| KR20120120537A (ko) | 3차원 크로스 포인트 셀 구조를 갖는 플래시 메모리 제조방법 | |
| US20080239783A1 (en) | Semiconductor memory devices having strapping contacts | |
| US11322579B2 (en) | Metal-insulator-metal (MIM) capacitor and semiconductor device | |
| KR20220042011A (ko) | 가변 저항 메모리 장치 | |
| KR102666706B1 (ko) | 가변 저항 메모리 소자 및 그 제조 방법 | |
| KR102700006B1 (ko) | 분산된 금속 나노 입자를 포함하는 mit 선택 소자를 구비한 가변 저항 메모리 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180201 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20181018 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20181023 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20181221 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20181225 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190226 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190327 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6505619 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |