JP2012084765A - 不揮発性メモリ素子及びその製造方法 - Google Patents

Abstract

【課題】リードディスターブ現象の発生を抑制し得る不揮発性メモリ素子を提供する。
【解決手段】本発明の不揮発性メモリ素子は、第１電極５１、正のペルチェ係数を有する第１材料層５３、情報記憶層６０、負のペルチェ係数を有する第２材料層５４、及び、第２電極５２が積層されて成る。第１材料層５３はｐ型熱電材料から成り、第２材料層５４はｎ型熱電材料から成ることが好ましい。
【選択図】 図１

Description

本発明は、不揮発性メモリ素子及びその製造方法に関する。

現在、ＥＥＰＲＯＭ（Electrically Erasable and Programmable ＲＯＭ）やフラッシュメモリ等の不揮発性メモリセルを備えた半導体装置が様々な分野で一般に使用されている。そして、その書き換え回数やデータ保持耐性等の信頼性向上、構造の微細化が、重要な課題となっている。一方、近年、既に市場に出回っているフローティング型に代表されるフラッシュメモリに対して、抵抗変化型の不揮発性メモリ素子が、簡素な構造、高速書き換え性能、多値技術と併せて、高信頼性を有し、高性能化、高集積化に適すると云われ、注目されつつある。

相変化型メモリ素子（Phase change RAM，ＰＲＡＭ）を含む不揮発性メモリ素子は、２つの電極間にメモリ部として機能する抵抗変化層を配置した構造を有し、メモリ構造が単純であり、容易に微細化することが可能である。相変化型メモリ素子は、抵抗変化層を構成する相変化材料がアモルファス状態と結晶状態とで電気抵抗が数桁違うことを利用してメモリ素子として動作させる不揮発性メモリ素子である（例えば、特開２００７−１３４６７６参照）。また、抵抗変化層を構成する材料の有する電界誘起巨大抵抗変化効果（ＣＥＲ効果：Colossal Electro-Resistance 効果）を利用してデータを記憶する不揮発性メモリ素子がある（例えば、特開２００３−０６８９８３参照）。あるいは又、金属を含むイオン導電体から抵抗変化層が構成された不揮発性メモリ素子がある（例えば、特開２００５−１６６９７６や特開２００５−１９７６３４参照）。更には、不揮発性メモリ素子の一種に、ＰＭＣ（Programmable metallization Cell）が知られている（例えば、特開２００５−３２２９４２参照）。

ところで、不揮発性メモリ素子を最先端の半導体プロセスによって大容量化するためには、低電圧化及び低電流化が強く望まれる。駆動トランジスタが微細化するほど、その駆動電流及び電圧が低下していくためである。即ち、微細化された不揮発性メモリ素子を実現するためには、不揮発性メモリ素子は微細化されたトランジスタで駆動できる性能を有していなければならない。また、低電流駆動のためには、低電流、且つ、高速（ナノ秒オーダーの短パルス）での書込み／読出し性能が必要とされる。

特開２００７−１３４６７６ 特開２００３−０６８９８３ 特開２００５−１６６９７６ 特開２００５−１９７６３４ 特開２００５−３２２９４２

しかしながら、不揮発性メモリ素子において、高速書換え（スイッチング）性能とデータ保持特性とはトレードオフの関係にある。特に、低電圧、低電流での書換え特性を追求すると、書込み電圧と読出し電圧との間のマージンが小さくなり、読み出しを繰り返すことで抵抗状態が変化してしまう、即ち、記憶されたデータに変化が生じてしまう、所謂リードディスターブ現象の発生が問題となっている。

従って、本発明の目的は、リードディスターブ現象の発生を抑制し得る不揮発性メモリ素子及びその製造方法を提供することにある。

上記の目的を達成するための本発明の不揮発性メモリ素子は、第１電極、正のペルチェ係数を有する第１材料層、情報記憶層、負のペルチェ係数を有する第２材料層、及び、第２電極が積層されて成る。

上記の目的を達成するための本発明の不揮発性メモリ素子の製造方法は、基体上に、第１電極、正のペルチェ係数を有する第１材料層、情報記憶層、負のペルチェ係数を有する第２材料層、及び、第２電極を、順次、形成する。

本発明の不揮発性メモリ素子あるいはその製造方法にあっては、情報記憶層を、正のペルチェ係数を有する第１材料層と負のペルチェ係数を有する第２材料層とで挟んだ構造を有するので、不揮発性メモリ素子に記憶された情報を読み出すために第２電極から第１電極へと電流を流したとき、ジュール熱に起因した情報記憶層の温度上昇を抑制することができる。それ故、情報の読み出しを繰り返すことで抵抗状態が変化してしまうリードディスターブ現象の発生を抑制することが可能となる。

図１は、実施例１の不揮発性メモリ素子の模式的な一部断面図である。 図２の（Ａ）及び（Ｂ）は、それぞれ、実施例１の不揮発性メモリ素子を構成する積層構造体の断面構造を概念的に示す図、及び、等価回路図である。 図３は、式（２）に基づき、印加電圧とデータ保持寿命との関係を求めたグラフである。 図４は、式（３）に基づき、印加電圧とデータ保持寿命との関係を求めたグラフである。 図５は、式（５）に基づき、印加電圧とデータ保持寿命との関係を求めたグラフである。 図６の（Ａ）及び（Ｂ）は、実施例１の不揮発性メモリ素子の製造方法を説明するための、第１磁性材料層等の模式的な一部断面図である。 図７の（Ａ）及び（Ｂ）は、図６の（Ｂ）に引き続き、実施例１の不揮発性メモリ素子の製造方法を説明するための、第１磁性材料層等の模式的な一部断面図である。 図８は、図７の（Ｂ）に引き続き、実施例１の不揮発性メモリ素子の製造方法を説明するための、第１磁性材料層等の模式的な一部断面図である。

以下、図面を参照して、実施例に基づき本発明を説明するが、本発明は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
１．本発明の不揮発性メモリ素子及びその製造方法、全般に関する説明
２．実施例１（不揮発性メモリ素子及びその製造方法）
３．実施例２（実施例１の変形）
４．実施例３（実施例１の別の変形）、その他

［本発明の不揮発性メモリ素子及びその製造方法、全般に関する説明］
本発明の不揮発性メモリ素子あるいはその製造方法にて得られた不揮発性メモリ素子において、第１材料層はｐ型熱電材料から成り、第２材料層はｎ型熱電材料から成る形態とすることができる。

上記の好ましい形態を含む本発明の不揮発性メモリ素子あるいはその製造方法にて得られた不揮発性メモリ素子において、第１電極を構成する材料は、第２電極を構成する材料と異なる構成とすることができ、この場合、第１電極を構成する材料のゼーベック係数は、第２電極を構成する材料のゼーベック係数と異なる構成とすることが望ましい。ここで、具体的には、第１電極を構成する材料は、銀、金、銅、鉛、パラジウム、白金、チタン、窒化チタン及びタングステン、あるいは、これらの材料のいずれかを含む合金、これらの材料のいずれかを含む化合物から成る群から選択された材料であり、第２電極を構成する材料は、第１電極を構成する材料と異なり、且つ、銀、金、銅、鉛、パラジウム、白金、チタン、窒化チタン及びタングステン、あるいは、これらの材料のいずれかを含む合金、これらの材料のいずれかを含む化合物から成る群から選択された材料である形態とすることができる。第１電極や第２電極は、例えば、スパッタリング法に例示されるＰＶＤ法にて形成することができる。

以上に説明した好ましい形態、構成を含む本発明の不揮発性メモリ素子あるいはその製造方法にて得られた不揮発性メモリ素子において、情報記憶層は、電気抵抗値（以下、単に『抵抗値』と呼ぶ）が変化することで情報を記憶する抵抗変化層から成る形態とすることができる。即ち、本発明の不揮発性メモリ素子あるいはその製造方法にて得られた不揮発性メモリ素子は、抵抗変化型の不揮発性メモリ素子である構成とすることができる。そして、この場合、抵抗変化層は、金属を含むイオン導電体から成る構成とすることができるし、抵抗変化層は、カルコゲナイド系材料から成る構成とすることができるし、抵抗変化層は、電界誘起巨大抵抗変化効果（ＣＥＲ効果）を有する材料から成る構成とすることができるし、あるいは又、抵抗変化層を構成する相変化材料がアモルファス状態と結晶状態とで電気抵抗が数桁違うことを利用してメモリ素子として動作させる相変化型メモリ素子（ＰＲＡＭ）、ＰＭＣを挙げることができる。

抵抗変化層を金属を含むイオン導電体から構成する場合、具体的には、抵抗変化層を、銅（Ｃｕ）、銀（Ａｇ）及び亜鉛（Ｚｎ）から成る群から選択された少なくとも１種類の元素（原子）と、テルル（Ｔｅ）、硫黄（Ｓ）及びセレン（Ｓｅ）から成る群から選択された少なくとも１種類の元素（カルコゲン）（原子）とが含まれている導電性又は半導電性の薄膜（例えば、ＧｅＳｂＴｅ、ＧｅＴｅ、ＧｅＳｅ、ＧｅＳ、ＳｉＧｅＴｅ、ＳｉＧｅＳｂＴｅから成る薄膜や、これらの薄膜と、例えば、Ａｇ、Ａｇ合金、Ｃｕ、Ｃｕ合金、Ｚｎ、Ｚｎ合金から成る薄膜の積層構造）から構成することができるし、あるいは又、全体あるいは膜厚方向の一部分に、希土類元素のうち、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｙｂ及びＹから成る群から選択された少なくとも１種類の希土類元素の酸化物から成る膜（希土類酸化物薄膜）や、Ｈｆ、Ｔａ、Ｗ等の酸化膜が形成された構成とすることができる。あるいは又、抵抗変化層は、高抵抗層とイオン源層との積層構造から成る構成とすることもできる。

あるいは又、抵抗変化層が高抵抗層とイオン源層の積層構造から成る場合、高抵抗層は、陰イオン成分としてテルル（Ｔｅ）を最も多く含み、イオン源層は、陽イオン化可能な元素として少なくとも１種の金属元素を含むと共に、陰イオン化可能な元素としてのテルル（Ｔｅ）、硫黄（Ｓ）及びセレン（Ｓｅ）から成る群から選択された少なくとも１種の元素（カルコゲン）（原子）を含む構成とすることができる。金属元素とカルコゲンとは結合して金属カルコゲナイド層（カルコゲナイド系材料層）を形成する。金属カルコゲナイド層は、主に非晶質構造を有し、イオン供給源としての役割を果たす。イオン源層は、初期状態又は消去状態の高抵抗層よりも、その抵抗値が低く形成される。尚、高抵抗層は、単層構成だけでなく、複層構成とすることもでき、この場合、陰イオン成分としてテルルを最も多く含む下層が高抵抗層側電極に接し、上層にはテルル以外の陰イオン成分としての元素が含まれる。

金属カルコゲナイド層を構成する金属元素は、金属状態の伝導パス（フィラメント）を形成するように、上述したカルコゲンが含まれるイオン源層中において金属状態で存在することが可能な、化学的に安定な元素であることが好ましく、このような金属元素として、例えば、周期律表上の４Ａ、５Ａ、６Ａ族の遷移金属、即ち、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ｈｆ（ハフニウム）、Ｖ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ（タンタル）、Ｃｒ（クロム）、Ｍｏ（モリブデン）、及び、Ｗ（タングステン）を挙げることができ、これら元素の１種あるいは２種以上を用いることができる。また、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｇｅ（ゲルマニウム）、Ｓｉ（ケイ素）等をイオン源層への添加元素としてもよい。

イオン源層の具体的な構成材料として、例えば、ＺｒＴｅＡｌ、ＴｉＴｅＡｌ、ＣｒＴｅＡｌ、ＷＴｅＡｌ、ＴａＴｅＡｌを挙げることができる。また、例えば、ＺｒＴｅＡｌに対して、Ｃｕを添加したＣｕＺｒＴｅＡｌ、更には、Ｇｅを添加したＣｕＺｒＴｅＡｌＧｅ、更に、Ｓｉを添加元素を加えたＣｕＺｒＴｅＡｌＳｉＧｅを挙げることもできる。あるいは又、Ａｌの代わりに、Ｍｇを用いたＺｒＴｅＭｇを挙げることもできる。金属カルコゲナイド層を構成する金属元素として、ジルコニウム（Ｚｒ）の代わりにチタン（Ｔｉ）やタンタル（Ｔａ）等の他の遷移金属元素を選択した場合でも、同様の添加元素を用いることが可能であり、イオン源層の具体的な構成材料として、例えば、ＴａＴｅＡｌＧｅ等を挙げることもできる。更には、テルル（Ｔｅ）以外にも、硫黄（Ｓ）、セレン（Ｓｅ）、ヨウ素（Ｉ）を用いてもよく、イオン源層の具体的な構成材料として、ＺｒＳＡｌ、ＺｒＳｅＡｌ、ＺｅＩＡｌ等を挙げることができる。

あるいは又、金属カルコゲナイド層を構成する金属元素を、高抵抗層に含まれるテルル（Ｔｅ）と反応し易い金属元素（Ｍ）から構成することで、Ｔｅ／イオン源層（金属元素Ｍを含む）といった積層構造としたとき、成膜後の加熱処理により、Ｍ・Ｔｅ／イオン源層という安定化した構造を得ることができる。ここで、テルル（Ｔｅ）と反応し易い金属元素（Ｍ）として、例えば、アルミニウム（Ａｌ）やマグネシウム（Ｍｇ）を挙げることができる。

尚、イオン源層には、抵抗変化層を形成する際の高温熱処理時の膜剥がれを抑制するなどの目的で、その他の元素が添加されていてもよい。例えば、シリコン（Ｓｉ）は、保持特性の向上も同時に期待できる添加元素であり、例えば、イオン源層にジルコニウム（Ｚｒ）と共に添加することが好ましい。但し、シリコン（Ｓｉ）添加量が少な過ぎると膜剥がれ防止効果を期待できなくなり、多過ぎると良好なメモリ動作特性が得られないので、イオン源層中のシリコン（Ｓｉ）の含有量は１０〜４５原子％程度の範囲内であることが好ましい。

高抵抗層は、電気伝導上のバリアとしての機能を有し、初期化状態又は消去状態において高抵抗層側電極とイオン源層側電極との間に所定の電圧を印加したとき、イオン源層よりも高い抵抗値を示す。高抵抗層は、例えば、陰イオン成分として挙動するテルル（Ｔｅ）を主成分とする化合物から成る層を含む。このような化合物として、具体的には、例えば、ＡｌＴｅ、ＭｇＴｅ、ＺｎＴｅ等を挙げることができる。テルル（Ｔｅ）を含有する化合物の組成にあっては、例えば、ＡｌＴｅではアルミニウム（Ａｌ）の含有量は２０原子％以上６０原子％以下であることが好ましい。あるいは又、高抵抗層は酸化アルミニウム（Ａｌ₂Ｏ₃）等の酸化物を含んでもよい。また、高抵抗層の初期抵抗値は１ＭΩ以上であることが好ましいし、低抵抗状態における抵抗値は数１００ｋΩ以下であることが好ましい。即ち、本発明の不揮発性メモリ素子は、この高抵抗層の抵抗値を変化させることで情報を記憶する。微細化した不揮発性メモリ素子の抵抗状態を高速に読み出すためには、出来る限り低抵抗状態における抵抗値を低くすることが好ましい。しかしながら、２０μＡ乃至５０μＡ、２Ｖの条件で情報（データ）を書き込んだ場合の抵抗値は４０ｋΩ乃至１００ｋΩであるので、不揮発性メモリ素子の初期抵抗値はこの値より高いことが前提となる。更に１桁の抵抗分離幅を考慮すると、上記の抵抗値が適当と考えられる。

ここで、高抵抗層に陰イオン成分としてテルル（Ｔｅ）が最も多く含まれているとすれば、高抵抗層の低抵抗化時に高抵抗層に拡散した金属元素が安定化し、低抵抗状態を保持し易くなる。一方、テルル（Ｔｅ）は酸化物やシリコン化合物に比べて金属元素との結合力が弱く、高抵抗層中に拡散した金属元素がイオン源層へ移動し易いため、消去特性が向上する。即ち、低抵抗状態における書込みデータの保持特性が向上すると共に、データ消去時の低電圧化が可能となる。更に、多数回の書込み・消去動作に対して、消去状態における抵抗値のばらつきを低減することが可能となる。尚、電気陰性度は、一般に、カルコゲナイド化合物では、テルル＜セレン＜硫黄＜酸素の順で絶対値が高くなるため、高抵抗層中に酸素が少ないほど、且つ、電気陰性度の低いカルコゲナイドを用いるほど改善効果が高い。

高抵抗層側電極を構成する材料として、例えば、Ｗ （タングステン）、ＷＮ（窒化タングステン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、Ｍｏ （モリブデン）、Ｔａ（タンタル）あるいはシリサイド等を挙げることができる。尚、高抵抗層側電極が、銅（Ｃｕ）等の電界でイオン伝導が生じる可能性のある材料によって構成されている場合には、高抵抗層側電極の表面を、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等のイオン伝導や熱拡散し難い材料で被覆してもよい。また、イオン源層にＡｌ（アルミニウム）が含まれている場合には、高抵抗層側電極を構成する材料として、Ａｌ（アルミニウム）よりもイオン化し難い材料、例えば、Ｃｒ（クロム）、Ｗ（タングステン）、Ｃｏ（コバルト）、Ｓｉ（ケイ素）、Ａｕ（金）、Ｐｄ（パラジウム）、Ｍｏ（モリブデン）、Ｉｒ（イリジウム）、Ｔｉ（チタン）等の少なくとも１種を含んだ金属膜や、これらの酸化膜又は窒化膜を挙げることができる。イオン源層側電極は、高抵抗層側電極と同様に、公知の導電材料を用いることができる。

情報を記憶する（書き込む）際には、初期状態（高抵抗状態）の不揮発性メモリ素子に対して「正方向」（例えば、高抵抗層を負電位、イオン源層側を正電位）の電圧パルスを加える。その結果、情報記憶層の抵抗が低くなる（情報記憶状態）。その後、不揮発性メモリ素子に対する電圧の印加を除いても、情報記憶層は低抵抗状態に保持される。これにより情報が書き込まれ、保持される。一度だけ書込みが可能な記憶装置、所謂、ＰＲＯＭ（Programmable Read Only Memory ）に用いる場合には、この情報記録過程のみで情報の記録は完結する。一方、情報の複数回以上の書換えが可能な記憶装置、即ち、ＲＡＭ（Random Access Memory）あるいはＥＥＰＲＯＭ等への応用には書換え過程が必要である。情報を書き換える際には、低抵抗状態の不揮発性メモリ素子に対して「負方向」（例えば、高抵抗層を正電位、イオン源層側を負電位）の電圧パルスを加える。その結果、高抵抗層の抵抗が高い状態となる（初期状態又は消去状態）。その後、不揮発性メモリ素子に対する電圧の印加を除いても、情報記憶層は高抵抗状態に保持される。こうして、書き込まれた情報が消去される。このような過程を繰り返すことにより、不揮発性メモリ素子への情報の書込みと書き込まれた情報の消去を繰り返し行うことができる。不揮発性メモリ素子に記憶された情報の読出しにあっては、例えば、「正方向」（例えば、高抵抗層を負電位、イオン源層側を正電位）の電圧を加えるが、その値は、情報を記憶する（書き込む）際に加える電圧の値よりも低い。例えば、高抵抗状態を「０」の情報に、低抵抗状態を「１」の情報に、それぞれ対応させると、情報書込み過程で「０」から「１」に変え、情報消去過程で「１」から「０」に変える。尚、低抵抗状態とする動作及び高抵抗状態とする動作を、それぞれ、書込み動作及び消去動作に対応させたが、これとは逆の抵抗状態に、消去動作及び書込み動作を対応させてもよい。

抵抗変化層をカルコゲナイド系材料から構成する場合、カルコゲナイド系材料として、ＧｅＳｂＴｅ、ＺｎＳｅ、ＧａＳｎＴｅ等の、金属とＳｅやＴｅとの化合物を挙げることができる。また、電界誘起巨大抵抗変化効果（ＣＥＲ効果）を有する材料から抵抗変化層を構成する場合、係る材料として、３元系ペロブスカイト型遷移金属酸化物（ＰｒＣａＭｎＯ₃やＳｒＴｉＯ₃）を挙げることができるし、２元系遷移金属酸化物（ＣｉＯ、ＮｉＯ、ＣｕＯ、ＴｉＯ₂、Ｆｅ₃Ｏ₄）を挙げることもできる。

あるいは又、不揮発性メモリ素子は、所謂、磁気抵抗効果を有する不揮発性磁気メモリ素子から構成することができる。このような不揮発性メモリ素子として、具体的には、電流磁場反転方式のトンネル磁気抵抗効果素子（ＭＲＡＭ）を挙げることができるし、スピン注入による磁化反転を応用したスピン注入型磁気抵抗効果素子（スピンＲＡＭ）を挙げることもできる。後者においては、面内磁化方式及び垂直磁化方式が含まれる。

ここで、スピン注入型磁気抵抗効果素子にあっては、磁化参照層（固着層あるいは磁化固定層とも呼ばれる）、トンネル絶縁膜、及び、情報を記憶する記録層（磁化反転層あるいは自由層とも呼ばれる）によって、ＴＭＲ効果を有する積層構造から成る情報記憶層が構成されており、第１材料層と第２材料層との間に挟まれている。尚、磁化参照層、トンネル絶縁膜、記録層、トンネル絶縁膜、磁化参照層によって、ＴＭＲ効果を有する積層構造から成る情報記憶層が構成されていてもよい。このような構造にあっては、記録層の上下に位置する２つのトンネル絶縁膜の磁気抵抗の変化に差を付けておく必要がある。トンネル絶縁膜は、記録層と磁化参照層との間の磁気的結合を切ると共に、トンネル電流を流すための役割を担う。そして、スピン偏極電流を記録層内に注入することにより、記録層における磁化の方向を第１の方向（磁化容易軸と平行な方向）あるいは第２の方向（第１の方向とは反対の方向）とすることで、記録層に情報が書き込まれる（面内磁化方式）。あるいは又、スピン偏極電流を記録層から磁化参照層へ流すと、スピン偏極電子は磁化参照層から記録層へ注入され、磁化参照層の磁化方向と記録層の磁化方向が平行配列となり、スピン偏極電流を磁化参照層から記録層へ流すと、スピン偏極電子は記録層から磁化参照層へ流れ、磁化参照層と平行なスピンを持つ電子は透過し、反平行のスピンを持つ電子が反射され、結果として、記録層の磁化方向と磁化参照層の磁化方向が反平行配列となる（垂直磁化方式）。

磁気抵抗効果を有する不揮発性磁気メモリ素子における記録層、磁化参照層を構成する材料として、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）といった強磁性材料、これらの強磁性材料の合金（例えば、Ｃｏ−Ｆｅ、Ｃｏ−Ｆｅ−Ｎｉ、Ｆｅ−Ｐｔ、Ｎｉ−Ｆｅ等）、これらの合金に非磁性元素（例えば、タンタル、ホウ素、クロム、白金、シリコン、炭素、窒素等）を混ぜた合金（例えば、Ｃｏ−Ｆｅ−Ｂ等）、Ｃｏ、Ｆｅ、Ｎｉの内の１種類以上を含む酸化物（例えば、フェライト：Ｆｅ−ＭｎＯ等）、ハーフメタリック強磁性材料と呼ばれる一群の金属間化合物（ホイスラー合金：ＮｉＭｎＳｂ、Ｃｏ₂ＭｎＧｅ、Ｃｏ₂ＭｎＳｉ、Ｃｏ₂ＣｒＡｌ等）、酸化物（例えば、（Ｌａ，Ｓｒ）ＭｎＯ₃、ＣｒＯ₂、Ｆｅ₃Ｏ₄等）を挙げることができる。あるいは、これらの合金にガドリニウム（Ｇｄ）が添加された合金を例示することができる。更には、垂直磁気異方性を一層増加させるために、係る合金にテルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）等の重希土類を添加してもよいし、これらを含む合金を積層してもよい。記録層、磁化参照層の結晶性は、本質的に任意であり、多結晶であってもよいし、単結晶であってもよいし、非晶質であってもよい。また、磁化参照層を構成する材料として、上述した材料以外にも、例えば、Ｃｏ−Ｔｂ、Ｃｏ−Ｐｔを挙げることができる。更には、積層フェリ構造［反強磁性的結合を有する積層構造であり、合成反強磁性結合（ＳＡＦ：Synthetic Antiferromagnet）とも呼ばれる］を有する構成とすることができるし、静磁結合構造を有する構成とすることができるし、磁化参照層に隣接して反強磁性体層を配置してもよい。磁化参照層に隣接して反強磁性体層を配置することで、これらの２層の間に働く交換相互作用によって強い一方向の磁気的異方性を得ることができる。積層フェリ構造は、例えば、磁性体層／ルテニウム（Ｒｕ）層／磁性体層の３層構造（具体的には、例えば、ＣｏＦｅ／Ｒｕ／ＣｏＦｅの３層構造、ＣｏＦｅＢ／Ｒｕ／ＣｏＦｅＢの３層構造）を有し、ルテニウム層の厚さによって、２つの磁性体層の層間交換結合が、反強磁性的あるいは強磁性的になる構造を指し、例えば、 S. S. Parkin et. al, Physical Review Letters, 7 May, pp 2304-2307 (1990) に報告されている。また、２つの磁性体層において、磁性体層の端面からの漏洩磁界によって反強磁性的結合が得られる構造を、静磁結合構造と呼ぶ。反強磁性体層を構成する材料として、鉄−マンガン合金、ニッケル−マンガン合金、白金−マンガン合金、イリジウム−マンガン合金、ロジウム−マンガン合金、コバルト酸化物、ニッケル酸化物を挙げることができる。第１材料層（あるいは第２材料層）と反強磁性体層との間には、反強磁性体層の結晶性向上のために、Ｔａ、Ｃｒ、Ｒｕ、Ｔｉ等から成る下地膜を形成してもよい。更には、各種磁性半導体の使用も可能であるし、軟磁性（ソフト膜）であっても硬磁性（ハード膜）であってもよい。記録層は、単層構成とすることもできるし、上述したとおり複数の異なる強磁性体層を積層した積層構成とすることもできるし、強磁性体層と非磁性体層を積層した積層構成とすることもできる。

磁気抵抗効果を有する不揮発性磁気メモリ素子におけるトンネル絶縁膜を構成する材料として、アルミニウム酸化物（ＡｌＯ_X）、アルミニウム窒化物（ＡｌＮ）、マグネシウム酸化物（ＭｇＯ）、マグネシウム窒化物、シリコン酸化物、シリコン窒化物、ＴｉＯ₂あるいはＣｒ₂Ｏ₃、Ｇｅ、ＮｉＯ、ＣｄＯ_X、ＨｆＯ₂、Ｔａ₂Ｏ₅、ＢＮ、ＺｎＳ等の絶縁材料を挙げることができる。トンネル絶縁膜は、例えば、スパッタリング法にて形成された金属膜を酸化若しくは窒化することにより得ることができる。より具体的には、トンネル絶縁膜を構成する絶縁材料としてアルミニウム酸化物（ＡｌＯ_X）、マグネシウム酸化物（ＭｇＯ）を用いる場合、例えば、スパッタリング法にて形成されたアルミニウムやマグネシウムを大気中で酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムをプラズマ酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムをＩＣＰプラズマで酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムを酸素中で自然酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムを酸素ラジカルで酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムを酸素中で自然酸化させるときに紫外線を照射する方法、アルミニウムやマグネシウムを反応性スパッタリング法にて成膜する方法、アルミニウム酸化物（ＡｌＯ_X）やマグネシウム酸化物（ＭｇＯ）をスパッタリング法にて成膜する方法を例示することができる。そして、これらの層は、例えば、スパッタリング法、イオンビーム堆積法、真空蒸着法に例示される物理的気相成長法（ＰＶＤ法）、ＡＬＤ（Atomic Layer Deposition）法に代表される化学的気相成長法（ＣＶＤ法）にて形成することができる。

第１材料層あるいは第２材料層を構成する材料は、周知の材料とすることができ、例えば、ビスマス・テルル系材料（具体的には、例えば、Ｂｉ₂Ｔｅ₃、Ｂｉ₂Ｔｅ_2.85Ｓｅ_0.15）、ビスマス・テルル・アンチモン系材料、アンチモン・テルル系材料（具体的には、例えば、Ｓｂ₂Ｔｅ₃）、タリウム・テルル系材料、ビスマス・セレン系材料（具体的には、例えば、Ｂｉ₂Ｓｅ₃）、鉛・テルル系材料、錫・テルル系材料、ゲルマニウム・テルル系材料、シリコン・ゲルマニウム系材料、Ｐｂ_1-xＳｎ_xＴｅ化合物、ビスマス・アンチモン系材料、亜鉛・アンチモン系材料（具体的には、例えば、Ｚｎ₄Ｓｂ₃）、コバルト・アンチモン系材料（具体的には、例えば、ＣｏＳｂ₃）、銀・アンチモン・テルル系材料（具体的には、例えば、ＡｇＳｂＴｅ₂）、ＴＡＧＳ（Telluride of Antimony, Germaniumu and Silver）化合物、Ｓｉ−Ｇｅ系材料、シリサイド系材料［Ｆｅ−Ｓｉ系材料（具体的には、例えば、β−ＦｅＳｉ₂）、Ｍｎ−Ｓｉ系材料（具体的には、例えば、ＭｎＳｉ₂）、Ｃｒ−Ｓｉ系材料（具体的には、例えば、ＣｒＳｉ₂）、Ｍｇ−Ｓｉ系材料（具体的には、例えば、Ｍｇ₂Ｓｉ）］、スクッテルダイト系材料［ＭＸ₃化合物（但し、ＭはＣｏ、Ｒｈ、Ｉｒ、ＸはＰ、Ａｓ、Ｓｂ）、あるいは又、ＲＭ’₄Ｘ₁₂化合物（但し、ＲはＬａ、Ｃｅ、Ｅｕ、Ｙｂ等、Ｍ’はＦｅ、Ｒｕ、Ｏｓ）］、ホウ素化合物［具体的には、例えば、ＭＢ₆（但し、ＭはＣａ、Ｓｒ、Ｂａのアルカリ土類金属及びＹ等の希土類金属）］、Ｓｉ系材料、Ｇｅ系材料、クラスレート化合物、ホイスラー化合物、ハーフホイスラー化合物、希土類近藤半導体材料、遷移金属酸化物系材料（具体的には、例えば、Ｎａ_xＣｏＯ₂、ＮａＣｏ₂Ｏ₄、Ｃａ₃Ｃｏ₄Ｏ₉）、酸化亜鉛系材料、酸化チタン系材料、酸化コバルト系材料、ＳｒＴｉＯ₃、有機熱電変換材料（具体的には、例えば、ポリチオフェン、ポリアニリン）、クロメル合金、コンスタンタン、アルメル合金を挙げることができる。熱電変換部材の材料は、化学量論的組成から外れていてもよい。そして、これらの材料の中でも、ｎ型半導体としての挙動を示すビスマス・テルル系材料、及び、ｐ型半導体としての挙動を示すビスマス・テルル・アンチモン系材料を組み合わせて用いることが好ましい。第１材料層あるいは第２材料層の形成方法としては、メッキ法、ＰＶＤ法やＣＶＤ法とパターニング技術との組合せ、リフトオフ法を例示することができる。

以上に説明した好ましい形態、構成を含む本発明の不揮発性メモリ素子あるいはその製造方法において得られた不揮発性メモリ素子を、以下、これらを総称して、『本発明の不揮発性メモリ素子等』と呼ぶ場合がある。また、第１電極、正のペルチェ係数を有する第１材料層、情報記憶層、負のペルチェ係数を有する第２材料層、及び、第２電極が積層されて成る構造体を、便宜上、『積層構造体』と呼ぶ場合がある。

本発明の不揮発性メモリ素子等にあっては、一般に、積層構造体の下に第１の配線を備えており、また、積層構造体の上方に電気的に接続された第２の配線を備えている。第１電極が第１の配線に接続され、第２電極が第２の配線に接続される構成を採用してもよいし、第２電極が第１の配線に接続され、第１電極が第２の配線に接続される構成を採用してもよい。電極が第１の配線を兼ねていてもよい。そして、積層構造体の下方に、電界効果型トランジスタ（ＦＥＴ）から成る選択用トランジスタを更に有しており、第２の配線（例えば、ビット線）の延びる方向は、電界効果型トランジスタを構成するゲート電極の延びる方向と直交する形態とすることができるが、これに限定するものではなく、第２の配線の延びる方向の射影像は、電界効果型トランジスタを構成するゲート電極の延びる方向の射影像と平行である形態とすることもできる。また、場合によっては、選択用トランジスタは不要である。

このように、積層構造体の下方に、電界効果型トランジスタから成る選択用トランジスタを更に有している場合、より具体的な構成として、例えば、限定するものではないが、
半導体基板に形成された選択用トランジスタ、及び、
選択用トランジスタを覆う下層絶縁層（基体に相当する）、
を備え、
下層絶縁層上に第１の配線あるいは第１電極（第２電極）が形成されており、
第１の配線あるいは第１電極（第２電極）が、下層絶縁層に設けられた接続孔（あるいは接続孔とランディングパッド部や下層配線）を介して選択用トランジスタに電気的に接続されており、
上層絶縁層は、下層絶縁層及び第１の配線あるいは第１電極（第２電極）を覆い、積層構造体を取り囲んでおり、
第２の配線あるいは第２電極（第１電極）は上層絶縁層上に形成されている構成を例示することができる。

第１の配線や第２の配線は、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、白金（Ｐｔ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、ＴｉＮ、ＴｉＷ、ＷＮ、シリサイド等の単層構造から成り、あるいは又、ＣｒやＴｉ等から成る下地層と、その上に形成されたＣｕ層、Ａｕ層、Ｐｔ層等の積層構造を有していてもよい。更には、Ｔａ等の単層あるいはＣｕ、Ｔｉ等との積層構造から構成することもできる。これらの配線は、例えば、スパッタリング法に例示されるＰＶＤ法にて形成することができる。

選択用トランジスタは、例えば、周知のＭＩＳ型ＦＥＴやＭＯＳ型ＦＥＴから構成することができる。第１の配線あるいは第１電極（第２電極）と選択用トランジスタとを電気的に接続する接続孔は、不純物がドーピングされたポリシリコンや、タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ₂、ＭｏＳｉ₂等の高融点金属や金属シリサイドから構成することができ、ＣＶＤ法や、スパッタリング法に例示されるＰＶＤ法に基づき形成することができる。また、下層絶縁層や上層絶縁層を構成する材料として、酸化シリコン（ＳｉＯ₂）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧあるいはＬＴＯを例示することができる。

実施例１は、本発明の不揮発性メモリ素子及びその製造方法に関する。実施例１の不揮発性メモリ素子の模式的な一部断面図を図１に示す。また、実施例１の不揮発性メモリ素子を構成する積層構造体の断面構造を概念的に図２の（Ａ）に示し、等価回路図を図２の（Ｂ）に示す。

実施例１の不揮発性メモリ素子は、第１電極５１、正のペルチェ係数を有する第１材料層５３、情報記憶層（情報記録層）６０、負のペルチェ係数を有する第２材料層５４、及び、第２電極５２が積層されて成る。尚、第１電極５１、第１材料層５３、情報記憶層６０、第２材料層５４及び第２電極５２から積層構造体５０が構成されている。そして、情報記憶層６０の抵抗値が変化することで情報を記憶する。実施例１の不揮発性メモリ素子にあっては、第１電極５１が第１の配線を兼ねており、積層構造体５０に電気的に接続された第２の配線４２を更に備えている。尚、図示した例では、第１電極５１が下部電極を構成し、第２電極５２が上部電極を構成しているが、第２電極５２が下部電極を構成し、第１電極５１が上部電極を構成してもよい。

積層構造体５０の下方に電界効果型トランジスタから成る選択用トランジスタＴＲが設けられている。第２の配線（ビット線）４２の延びる方向は、電界効果型トランジスタを構成するゲート電極１２（所謂ワード線として機能する）の延びる方向と直交している。具体的には、選択用トランジスタＴＲは、素子分離領域１１によって囲まれたシリコン半導体基板１０の部分に形成されており、基体に相当する下層絶縁層２１，２３によって覆われている。一方のソース／ドレイン領域１４Ｂは、タングステンプラグから成る接続孔２２を介して、第１電極５１に接続されている。他方のソース／ドレイン領域１４Ａは、タングステンプラグ１５を介してセンス線１６に接続されている。図中、参照番号１３はゲート絶縁膜を示す。

実施例１の不揮発性メモリ素子において、第１材料層５３はｐ型熱電材料から成り、第２材料層５４はｎ型熱電材料から成る。具体的には、第１材料層５３は、ｐ型半導体としての挙動を示すビスマス・テルル・アンチモン系材料から成り、第２材料層５４は、ｎ型半導体としての挙動を示すビスマス・テルル系材料から成る。また、第１電極５１及び第２電極５２は、タングステン（Ｗ）あるいはチタン（Ｔｉ）から成る。尚、第１電極５１、第１材料層５３、情報記憶層６０、第２材料層５４及び第２電極５２を同じ大きさで形成してもよい。

更には、情報記憶層６０は、抵抗値が変化することで情報を記憶する抵抗変化層から成る。そして、実施例１にあっては、抵抗変化層は金属を含むイオン導電体から成る。より具体的には、情報記憶層（抵抗変化層６０）は、第１電極（下部電極）５１と第２電極（上部電極）５２の間に挟まれており、第１電極側から、高抵抗層６１及びイオン源層６２から構成されている。

イオン源層６２は、Ｃｕ、Ａｇ及びＺｎから成る群から選択された少なくとも１種類の金属元素（原子）と、Ｔｅ、Ｓ及びＳｅから成る群から選択された少なくとも１種類のカルコゲン（原子）とが含まれている導電性又は半導電性の薄膜（例えば、ＧｅＳｂＴｅ、ＧｅＴｅ、ＧｅＳｅ、ＧｅＳ、ＳｉＧｅＴｅ、ＳｉＧｅＳｂＴｅから成る薄膜や、これらの薄膜と、例えば、Ａｇ、Ａｇ合金、Ｃｕ、Ｃｕ合金、Ｚｎ、Ｚｎ合金から成る薄膜の積層構造）から成る。また、高抵抗層６１は、金属材料、希土類元素、これらの混合物の酸化物あるいは窒化物、半導体材料から構成することができる。実施例１にあっては、具体的には、イオン源層６２はＣｕ及びＴｅを含み、より具体的には、ＣｕＺｎＴｅＡｌＧｅから成り、高抵抗層６１は、ガドリニウム（Ｇｄ）酸化物（ＧｄＯ_x）から成る。ここで、Ｃｕ、Ａｇ、Ｚｎは、陽イオンとなったときに、イオン源層６２内や高抵抗層６１内を移動し易い元素（原子）である。一方、Ｔｅ、Ｓ、Ｓｅは、情報記憶層６０に電流を流したとき、イオン源層６２の抵抗値を高抵抗層６１の抵抗値よりも小さくすることが可能な元素（原子）である。イオン源層６２において、陽イオンとなる元素としてＣｕ等を用い、更に、カルコゲン（原子）としてＴｅ等を用いた場合、情報記憶層６０に電流を流したとき、イオン源層６２の抵抗値を高抵抗層６１の抵抗値よりも十分に小さくすることができ、しかも、抵抗値が大きく変化する部分をイオン源層６２に限定することができるので、メモリ動作の安定性を向上させることができる。イオン源層６２は、２層以上の積層構造から構成されていてもよい。例えば、２層から成る場合、Ｃｕ、Ａｇ及びＺｎから成る群から選択された少なくとも１種類の金属元素（原子）を含まれている薄層と、Ｔｅ、Ｓ及びＳｅから成る群から選択された少なくとも１種類のカルコゲン（原子）が含まれている導電性又は半導電性の薄膜の２層構成とすることができる。尚、高抵抗層側の薄膜は、金属元素（原子）が含まれている薄層から成る構成とすることができる。

あるいは又、情報記憶層６０は、高抵抗層６１とイオン源層６２の積層構造から成り、高抵抗層６１は、陰イオン成分としてテルル（Ｔｅ）を最も多く含み、イオン源層６２は、陽イオン化可能な元素として少なくとも１種の金属元素を含むと共に、陰イオン化可能な元素としてのテルル（Ｔｅ）、硫黄（Ｓ）及びセレン（Ｓｅ）から成る群から選択された少なくとも１種の元素（カルコゲン）（原子）を含む構成とすることもできる。具体的には、例えば、高抵抗層６１はＡｌＴｅから成り、イオン源層６２はＣｕＴｅＺｒＡｌＧｅから成る構成とすることができる。

実施例１の不揮発性メモリ素子にあっては、２つの電極間に電圧が印加されると、イオン源層６２の抵抗値あるいは容量値等の電気特性が変化するので、その電気特性の変化を利用して、メモリ機能を発現させることができる。あるいは又、イオン源層６２中の金属原子がイオン化して高抵抗層６１を拡散していく。その結果、高抵抗層６１の内部に、金属原子を多量に含む電流パスが形成され、若しくは、高抵抗層６１の内部に、金属原子による欠陥が多数形成され、高抵抗層６１の抵抗値が低くなる。このとき、イオン源層６２の抵抗値は、高抵抗層６１の情報（データ）記憶前の抵抗値に比べて元々低いので、高抵抗層６１の抵抗値が低くなることにより、不揮発性メモリ素子全体の抵抗値も低くなり、メモリ機能を発現させることができる。

以下、実施例１の不揮発性メモリ素子の動作について、より具体的に説明する。

［情報の書き込み］
第２電極５２に正電位（プラス電位）を印加すると共に、第１電極５１に負電位（マイナス電位）又はゼロ電位を印加すると、イオン源層６２から金属原子がイオン化して高抵抗層６１内を拡散していく。その結果、高抵抗層６１の内部に金属原子を多量に含む電流パスが形成され、若しくは、高抵抗層６１の内部に金属原子による欠陥が多数形成され、高抵抗層６１の抵抗値が低くなる。このとき、イオン源層６２の抵抗値は、高抵抗層６１の情報（データ）記録前の抵抗値に比べて元々低いので、高抵抗層６１の抵抗値が低くなることにより、不揮発性メモリ素子全体の抵抗値も低くなる。つまり、不揮発性メモリ素子がオン状態（導通状態）となる。このときの不揮発性メモリ素子全体の抵抗が書込み抵抗となる。

その後、第１電極５１及び第２電極５２への電圧の印加を中止し、不揮発性メモリ素子に電圧が印加されていない状態とすると、不揮発性メモリ素子の抵抗値が低くなった状態で保持される。このようにして、情報（データ）の記録（書き込み）が行われる。

［情報の消去］
第２電極５２に負電位を印加すると共に、第１電極５１に正電位又はゼロ電位を印加すると、高抵抗層６１内から電流パス若しくは欠陥が消滅して、高抵抗層６１の抵抗値が高くなる。このとき、イオン源層６２の抵抗値は元々低いので、高抵抗層６１の抵抗値が高くなることにより、不揮発性メモリ素子全体の抵抗値も高くなる。つまり、不揮発性メモリ素子がオフ状態（非導通状態）となる。このときの不揮発性メモリ素子全体の抵抗が消去抵抗となる。

その後、第１電極５１及び第２電極５２への電圧の印加を中止し、不揮発性メモリ素子に電圧が印加されていない状態とすると、不揮発性メモリ素子の抵抗値が高くなった状態で保持される。このようにして、記録された情報（データ）の消去が行われる。

そして、このような過程を繰返し行うことにより、不揮発性メモリ素子に情報の記録（書き込み）と、記録された情報の消去を繰り返し行うことができる。

このとき、例えば、不揮発性メモリ素子全体の抵抗が書込み抵抗となっている状態（抵抗値の低い状態）を「１」の情報に、不揮発性メモリ素子全体の抵抗が消去抵抗となっている状態（抵抗値の高い状態）を「０」の情報に、それぞれ対応させると、第２電極５２に正電位を印加することによって、不揮発性メモリ素子に記憶させた情報を「０」から「１」に変えることができ、また、第２電極５２に負電位を印加することによって、不揮発性メモリ素子に記憶させた情報を「１」から「０」に変えることができる。

［情報の読み出し］
書き込まれた情報の読み出しを行うには、例えば、第２電極５２に正電位を印加すると共に、第１電極５１に負電位又はゼロ電位を印加する。但し、第２電極５２に印加する正電位の値を、情報の書き込み時における第２電極５２に印加する正電位の値よりも低くする。これによって、不揮発性メモリ素子の抵抗値の高低を調べることができ、不揮発性メモリ素子に記憶された情報を読み出すことができる。尚、抵抗値の読み出しができるのであれば、正電位の印加は、第２電極５２に限定されるものではなく、第１電極５１であってもよい。

このように、実施例１にあっては、第１電極５１、第２材料層５３、高抵抗層６１、イオン源層６２、第２材料層５４、及び、第２電極５２を、この順に積層しただけの簡素な構造から成る不揮発性メモリ素子を用いて、情報の記録及び消去を行うようにしたので、不揮発性メモリ素子を微細化していった場合であっても、情報の記録及び消去を容易に行うことができる。また、電力の供給がなくとも、情報記憶層６０の抵抗値を保持することができるので、情報を長期に亙って保存することができる。しかも、読み出しによって情報記憶層６０の抵抗値が変化することはなく、フレッシュ動作を行う必要がないので、その分だけ消費電力を低減することができる。

一般に、半導体装置の故障（寿命）に関する、半導体装置に対する温度ストレスの依存性は、アレニウスモデルに従い、加速寿命試験等に広く利用されている。ここで、反応速度定数をＫ₀としたとき、アレニウスモデルは、以下の式（１）で表すことができる（例えば、塩見弘、「故障物理入門」、日科技連出版社、１９７０ 参照）。

Ｋ₀＝Ａ・ｅｘｐ［−Ｅ_a／（ｋ・Ｔ）］ （１）

ここで、
Ｅ_a：活性化エネルギー
ｋ ：ボルツマン定数
Ｔ ：絶対温度
Ａ ：定数
である。

実施例１の不揮発性メモリ素子にあっては、第１電極５１と第２電極５２と間に電圧Ｖを印加することにより、情報記憶層６０の抵抗値が変化し、低抵抗又は高抵抗の状態を保持することによりデータ（情報）を記憶する。この抵抗状態を保持する寿命（データ保持寿命）についてのメカニズムとして、上述したアレニウスモデルを応用して、データ保持寿命モデルを考察する。ここで、Ｖ＝Ｖ₀のとき、見掛け上の活性化エネルギーＥ_aが零となるような特性電圧を考慮した場合、式（１）は式（２）のように変形することができる。

τ＝τ₀・ｅｘｐ［｛Ｅ_a／（ｋ・Ｔ）｝・（１−Ｖ／Ｖ₀）］ （２）

ここで、
τ ：低抵抗状態を維持する寿命（データ保持寿命）
τ₀：頻度因子
Ｔ ：情報記憶層６０の温度
Ｖ ：第１電極と第２電極と間に印加する電圧
である。

そして、（ｋ・Ｔ）の項に対して、印加電圧Ｖによるジュール熱に起因した温度ａ・Ｖ²（ａは定数）を加えることで、以下の式（３）に基づき、電界及びジュール熱によるデータ保持寿命低下の現象を総合して説明することができることが判った。

τ＝τ₀・ｅｘｐ［（Ｅ_a／｛ｋ（ａ・Ｖ²＋Ｔ）｝）・（１−Ｖ／Ｖ₀）］ （３）

式（２）の計算結果を図３に示し、式（３）の計算結果を図４に示す。尚、図３及び図４中、あるいは、後述する図５中、「Ａ」は、Ｔ＝−１０゜Ｃのときの計算結果であり、「Ｂ」は、Ｔ＝２０゜Ｃのときの計算結果であり、「Ｃ」は、Ｔ＝８５゜Ｃのときの計算結果である。尚、図４に示した結果を求めたときの式（３）における各パラメータの値を、以下のとおりとした。
ｋ ＝８．６２×１０^-5（ｅＶ／Ｋ）
τ₀＝１．００×１０^-9（秒）
Ｅ_a＝１．１（ｅＶ）
ａ ＝２５００（Ｋ／Ｖ²）
Ｖ₀＝０．８６（Ｖ）

この計算結果から、低抵抗状態の不揮発性メモリ素子に印加される電圧Ｖが０ボルトに近い場合、データ保持寿命が最も長く、それよりも高い電圧が印加されるとデータ保持寿命は短くなり、高抵抗状態に反転してしまうことが判る。ここで、注目すべきは、式（３）でジュール熱による項ａ・Ｖ²の影響により、電圧Ｖを正の方向（第２電極を正、第１電極を負とする方向）、負の方向（第１電極を正、第２電極を負とする方向）のどちらの方向に印加しても、データ保持寿命が短くなることである。

例えば、＋１ボルトで低抵抗状態（セット状態）から高抵抗状態（リセット状態）へと抵抗値の状態に変化が生じるように設計しても、低抵抗状態（セット状態）の読み出しを＋０．３ボルトで行う場合、読み出し電圧を繰り返し印加することにより、ジュール熱に起因した情報記憶層６０の温度上昇によって、データが反転する虞がある。

ところで、ペルチェ効果にあっては、正のペルチェ係数を有する第１材料層（ｐ型熱電材料層）５３と負のペルチェ係数を有する第２材料層（ｎ型熱電材料層）５４との間に情報記憶層６０を挟み、第２電極５２から第１電極５１に向かって電流を流すことで、情報記憶層６０に生じた熱を第１電極５１及び第２電極５２において吸熱することができる。この原理を式（４）に示す。

Ｑ＝Π_AB・Ｉ＝（Π_B−Π_A）・Ｉ （４）

ここで、Πはペルチェ係数であり、Π_ABは、第１材料層５３、情報記憶層６０及び第２材料層５４、全体のペルチェ係数であり、Π_Bは、第１材料層５３を構成する材料のペルチェ係数であり、Π_Aは、第２材料層５４を構成する材料のペルチェ係数である。

更には、式（３）と式（４）から、ペルチェ効果による放熱項を考慮すると、式（５）が導出される。

τ＝τ₀・ｅｘｐ［（Ｅ_a／｛ｋ（ａ・Ｖ²−Π_AB・Ｉ＋Ｔ）｝）・（１−Ｖ／Ｖ₀）］
（５）

式（５）に基づき、印加電圧Ｖとデータ保持寿命との関係をシミュレートした結果を図５に示す。尚、図５に示した結果を求めたときの式（５）における各パラメータの値を、以下のとおりとした。
ｋ ＝８．６２×１０^-5（ｅＶ／Ｋ）
τ₀ ＝１．００×１０^-9（秒）
Ｅ_a ＝１．１（ｅＶ）
ａ ＝２５００（Ｋ／Ｖ²）
Ｖ₀ ＝１．９（Ｖ）
Π_AB＝２．０３×１０⁷（Ｋ／Ａ）
Ｉ ＝１．２０×１０^-5（Ａ）

図５から、データ保持寿命τは、約＋０．２ボルト印加した場合に最大となっていることが判る。つまり、このような電圧を第１電極５１と第２電極５２との間に印加して情報の読み出しを行うことで、リードディスターブを回避することができることを示している。更に高い電圧を印加していくと、電界による作用が大きくなり、図４と図５とを比較すると、約＋１．０ボルトで、ほぼ同程度のデータ保持寿命となっている。つまり、高抵抗状態への遷移に対しては、ペルチェ効果による放熱の影響は殆ど無く、スイッチング速度は従来と同程度が達成可能であり、また、高抵抗状態となれば電流が殆ど流れないため、ペルチェ効果による放熱は抑制される。また、高抵抗状態から低抵抗状態への遷移は、印加電圧の方向、電流の流れる方向が逆になるが、このときには、ペルチェ効果により情報記憶層における放熱（加熱）が起こり、より高速なスイッチングが期待できる。以上のことから、実施例１の不揮発性メモリ素子にあっては、情報記憶層６０を、正のペルチェ係数を有する第１材料層５３及び負のペルチェ係数を有する第２材料層５４で挟んだ構造を有するので、不揮発性メモリ素子に記憶された情報を読み出すために第２電極５２から第１電極５１へと電流を流したとき、ジュール熱に起因した情報記憶層の温度上昇を抑制することができ、抵抗変化の遷移速度を維持又は向上させつつ、リードディスターブ耐性を向上させることができる。尚、この原理、効果は、電圧や電流、あるいは、ジュール熱に基づきスイッチングを行う原理を有する全ての抵抗変化型の不揮発性メモリ素子に対して有効である。

以下、実施例１の不揮発性メモリ素子の製造方法を、図６の（Ａ）、（Ｂ）、図７の（Ａ）、（Ｂ）、図８を参照して説明するが、実施例１の不揮発性メモリ素子の製造方法にあっては、基体上に、第１電極５１、正のペルチェ係数を有する第１材料層５３、情報記憶層６０、負のペルチェ係数を有する第２材料層５４、及び、第２電極５２を、順次、形成する。尚、これらの図面において、第１電極５１よりも下に位置する不揮発性メモリ素子の構成要素（選択用トランジスタＴＲ等）の図示、接続孔２２の図示は省略した。

［工程−１００］
先ず、周知の方法に基づき、シリコン半導体基板１０に素子分離領域１１を形成し、素子分離領域１１によって囲まれたシリコン半導体基板１０の部分に、ゲート酸化膜１３、ゲート電極１２、ソース／ドレイン領域１４Ａ，１４Ｂから成る選択用トランジスタＴＲを形成する。次いで、第１下層絶縁層２１を形成し、ソース／ドレイン領域１４Ａの上方の第１下層絶縁層２１の部分にタングステンプラグ１５を形成し、更には、第１下層絶縁層２１上にセンス線１６を形成する。その後、基体に相当する第２下層絶縁層２３を全面に形成し、ソース／ドレイン領域１４Ｂの上方の下層絶縁層２１，２３の部分にタングステンプラグから成る接続孔２２を形成する。こうして、下層絶縁層２１，２３で覆われた選択用トランジスタＴＲを得ることができる。その後、スパッタリング法にて、基体に相当する下層絶縁層２３の上に、接続孔２２に接続された第１電極５１を形成する（以上は、図１を参照）。

［工程−１１０］
その後、第１電極５１上に、第１材料層５３、厚さ３ｎｍのガドリニウム（Ｇｄ）酸化物から成る高抵抗層６１、厚さ１０ｎｍのＣｕ及びＴｅを含むイオン源層６２、第２材料層５４、第２電極５２を、順次、スパッタリング法にて形成する。

［工程−１２０］
次いで、第２電極５２上にマスク層５５を形成する。より具体的には、第２電極５２の上に、マスク層５５を形成するために、厚さ５０ｎｍのＳｉＯ₂層をバイアス高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法にて形成する。次いで、ＳｉＯ₂層上にパターニングされたレジスト層を形成して、リソグラフィ技術及びドライエッチング法にてＳｉＯ₂層をエッチングしてパターニングされたマスク層５５を得た後、レジスト層を酸素プラズマアッシング処理及び有機洗浄後処理にて除去する。そして、マスク層５５をマスクとして用いて、第２電極５２及び第２材料層５４をＲＩＥ法に基づきパターニングする（図６の（Ｂ）参照）。

［工程−１３０］
その後、マスク層５５で覆われていない情報記憶層６０の部分６０’を酸化し（抵抗変化層無効化処理）、次いで、酸化された情報記憶層６０の部分６０’を還元する。

具体的には、先ず、イオン源層６２の半分程度をイオンミーリング法に基づきエッチングする（図７の（Ａ）参照）。ここで、イオン源層６２のエッチング工程では、ウエハ全面において、イオン源層６２の一部が残存するように加工条件を調整することが望ましい。但し、部分的に、下層である高抵抗層６１の一部が露出しても、特段に問題が生じる訳ではない。また、イオン源層６２を、イオンミーリング法によってパターニングする代わりに、ＲＩＥ法に基づきパターニングしてもよい。次に、イオン源層６２の残存層６２’をプラズマ酸化法に基づき酸化させる（図７の（Ｂ）参照）。その後、イオン源層６２の残存層６２’に対して還元処理を実行する（図８）参照）。具体的には、水素プラズマ法（Ｈ₂プラズマ還元処理法）を実行する。

［工程−１４０］
次いで、イオン源層６２の残存層６２’に、リソグラフィ技術に基づきレジスト層（図示せず）を形成した後、このレジスト層をエッチング用マスクとして用いて、イオン源層６２の残存層６２’、高抵抗層６１、第１材料層５３及び第１電極５１をパターニング（エッチング）し、レジスト層を除去する。次に、全面に、プラズマＣＶＤ法にてＳｉＮ層から成る上層絶縁層３０を成膜した後、上層絶縁層３０及びマスク層５５を化学的機械的研磨法（ＣＭＰ法）にて平坦化し、第２電極５２を露出させる。その後、周知の方法に基づき、上層絶縁層３０上に第２の配線４２を形成する。こうして、図１に示した実施例１の不揮発性メモリ素子を得ることができる。

実施例１の不揮発性メモリ素子の製造方法にあっては、マスク層５５で覆われていない情報記憶層６０の部分６０’を酸化し、次いで、酸化された情報記憶層６０の部分６０’を還元する。即ち、情報記憶層６０をエッチング法等によってパターニングして不要な部分を除去するのではなく、酸化によって情報記憶層６０の有する機能（導電性等）を劣化させる。従って、機能を保持した情報記憶層６０の領域にダメージが生じ難い。しかも、酸化された情報記憶層６０の部分６０’を還元するので、不揮発性メモリ素子の酸化工程後の製造工程におけるプロセス温度等により、情報記憶層６０の部分６０’に残存した過剰な酸素が熱拡散し、情報記憶層６０にダメージを与えてしまうといった問題が生じることもない。即ち、酸素に起因した機能領域の劣化発生を防止することができる。尚、酸化によって機能（導電性等）が劣化した情報記憶層６０の部分６０’においては、還元処理によっても、劣化した機能が復旧（回復）することはない。そして、以上の結果として、不揮発性メモリ素子の抵抗値変化のバラツキを低減することができ、高特性、長期信頼性を有する不揮発性メモリ素子を提供することができる。但し、場合によっては、情報記憶層６０や第１材料５３、第１電極５１をエッチング法等によってパターニングして不要な部分を除去してもよい。

実施例２は、実施例１の変形である。実施例１においては、第１電極５１と第２電極５２とを同じ材料から構成した。一方、実施例２にあっては、第１電極５１を構成する材料は、第２電極５２を構成する材料と異なり、第１電極５１を構成する材料のゼーベック係数は、第２電極を構成する材料のゼーベック係数と異なる。具体的には、第１電極５１は、金（Ａｕ，ゼーベック係数：６．５μＶ/Ｋ）から成り、第２電極５２は、白金（Ｐｔ，ゼーベック係数：０μＶ/Ｋ）から成る。このような構成にすることで、不揮発性メモリ素子全体の冷却能力を向上させることができ、リードディスターブ耐性を、一層、向上させることができる。

実施例３も、実施例１の変形である。実施例３にあっては、不揮発性メモリ素子を、相変化型メモリ素子（ＰＲＡＭ）から構成した。即ち、実施例３にあっては、抵抗変化層をカルコゲナイド系材料から構成した。そして、メモリ部である情報記憶層（抵抗変化層）を構成する相変化材料がアモルファス状態と結晶状態とで電気抵抗が数桁違うことを利用して、不揮発性メモリ素子として動作させる。具体的には、メモリ部に短時間、パルス状の大電流（例えば、２００マイクロアンペア，２０ナノ秒）を流した後、急冷すると、抵抗変化層を構成する相変化材料はアモルファス状態となり、高抵抗を示す。一方、抵抗変化層に比較的長時間、パルス状の小電流（例えば、１００マイクロアンペア，１００ナノ秒）を流した後、徐冷すると、抵抗変化層を構成する相変化材料は結晶状態となり、低抵抗を示す。

尚、抵抗変化層を、ＧｅＳｂＴｅ、ＺｎＳｅ、ＧａＳｎＴｅ等の、金属とＳｅやＴｅとの化合物から成るカルコゲナイド系材料から構成することもできる。あるいは又、例えば、電界誘起巨大抵抗変化効果（ＣＥＲ効果）を有する材料、例えば、３元系ペロブスカイト型遷移金属酸化物（ＰｒＣａＭｎＯ₃やＳｒＴｉＯ₃）や２元系遷移金属酸化物（ＣｉＯ、ＮｉＯ、ＣｕＯ、ＴｉＯ₂、Ｆｅ₃Ｏ₄）から構成することもできる。

例えば、抵抗変化層をＴｉＯ₂から構成する場合、不揮発性メモリ素子に最初に大きな電圧を印加する「フォーミング」過程を実行すると、抵抗変化層中に抵抗が低い電流路（フィラメント）が局所的に複数形成される。「リセット」過程では、印加電圧によってフィラメントの陽極側（正の電圧を加える側）が酸化されて抵抗値が上昇し、高抵抗状態になる。その結果、不揮発性メモリ素子全体の抵抗値も高くなる。つまり、不揮発性メモリ素子がオフ状態（非導通状態）となる。尚、このときの不揮発性メモリ素子全体の抵抗が消去抵抗となる。「セット」過程にあっては、フィラメントの陽極側がジュール熱によって還元されて再び抵抗値が下がり、低抵抗状態になる。その結果、不揮発性メモリ素子全体の抵抗値も低くなる。つまり、不揮発性メモリ素子がオン状態（導通状態）となる。尚、このときの不揮発性メモリ素子全体の抵抗が書込み抵抗となる。そして、このような過程を繰返し行うことにより、不揮発性メモリ素子に情報の記録（書き込み）と、記録された情報の消去を繰り返し行うことができる。

実施例３の不揮発性メモリ素子にあっても、情報記憶層を、正のペルチェ係数を有する第１材料層及び負のペルチェ係数を有する第２材料層で挟んだ構造を有するので、不揮発性メモリ素子に記憶された情報を読み出すために第２電極から第１電極へと電流を流したとき、ジュール熱に起因した情報記憶層の温度上昇を抑制することができる。それ故、情報の読み出しを繰り返すことで抵抗状態が変化してしまうリードディスターブ現象の発生を抑制することができる。

以上、本発明を好ましい実施例に基づき説明したが、本発明はこれらの実施例に限定されるものではない。実施例において説明した各種の積層構造、使用した材料等は例示であり、適宜、変更することができる。不揮発性メモリ素子における情報記憶層を、第１磁性材料層、トンネル絶縁膜及び第２磁性材料層が、順次、積層されて成る積層構造体から構成し、磁化反転状態に依存して電気抵抗値が変化することで情報を記憶する形態とすることもできる。

ＴＲ・・・選択用トランジスタ、１０・・・半導体基板、１１・・・素子分離領域、１２・・・ゲート電極、１３・・・ゲート絶縁膜、１４Ａ，１４Ｂ・・・ソース／ドレイン領域、１５・・・コンタクトホール、１６・・・センス線、２１，２３・・・下層絶縁層、２２・・・接続孔、３０・・・上層絶縁層、３１・・・上層絶縁層、４１・・・第１の配線、４２・・・第２の配線、５０・・・積層構造体、５１・・・第１電極、５２・・・第２電極、５３・・・第１材料層、５４・・・第２１材料層、５５・・・マスク層、６０・・・情報記憶層、６０’・・・情報記憶層の酸化／還元された部分、６１・・・高抵抗層、６２・・・イオン源層、６２’・・・イオン源層の酸化／還元された部分

Claims (10)

1. 第１電極、正のペルチェ係数を有する第１材料層、情報記憶層、負のペルチェ係数を有する第２材料層、及び、第２電極が積層されて成る不揮発性メモリ素子。
2. 第１材料層はｐ型熱電材料から成り、第２材料層はｎ型熱電材料から成る請求項１に記載の不揮発性メモリ素子。
3. 第１電極を構成する材料は、第２電極を構成する材料と異なる請求項１又は請求項２に記載の不揮発性メモリ素子。
4. 第１電極を構成する材料のゼーベック係数は、第２電極を構成する材料のゼーベック係数と異なる請求項３に記載の不揮発性メモリ素子。
5. 第１電極を構成する材料は、銀、金、銅、鉛、パラジウム、白金、チタン、窒化チタン及びタングステンから成る群から選択された材料であり、
   第２電極を構成する材料は、銀、金、銅、鉛、パラジウム、白金、チタン、窒化チタン及びタングステンから成る群から選択された材料である請求項３又は請求項４に記載の不揮発性メモリ素子。
6. 情報記憶層は、電気抵抗値が変化することで情報を記憶する抵抗変化層から成る請求項１乃至請求項５のいずれか１項に記載の不揮発性メモリ素子。
7. 抵抗変化層は、金属を含むイオン導電体から成る請求項６に記載の不揮発性メモリ素子。
8. 抵抗変化層は、カルコゲナイド系材料から成る請求項６に記載の不揮発性メモリ素子。
9. 抵抗変化層は、電界誘起巨大抵抗変化効果を有する材料から成る請求項６に記載の不揮発性メモリ素子。
10. 基体上に、第１電極、正のペルチェ係数を有する第１材料層、情報記憶層、負のペルチェ係数を有する第２材料層、及び、第２電極を、順次、形成する不揮発性メモリ素子の製造方法。