JP2012089643A - 記憶装置の製造方法、並びに記憶素子および記憶装置 - Google Patents

Abstract

【課題】下部電極と記憶層との接触面積の変動を抑えることが可能な記憶装置の製造方法、並びに記憶素子および記憶装置を提供する。
【解決手段】下部電極材料膜２０Ａを第１の方向に伸びる第１の線状パターンＰｘに成形する。下部電極材料膜２０Ａの上に、記憶層材料膜４０Ａおよび上部電極材料膜５０Ａをこの順に形成し、上部電極材料膜４０Ａおよび記憶層材料膜５０Ａを、第１の方向に垂直な第２の方向に伸びる第２の線状パターンＰｙに成形することにより、上部電極５０および記憶層４０を形成する。引き続き、下部電極材料膜２０Ａを第２の線状パターンＰｙに成形することにより、第１の線状パターンＰｘと第２の線状パターンＰｙとが交差する領域に四辺形の平面形状を有する下部電極２０を形成する。下部電極２０と記憶層４０および上部電極５０とのアライメントずれが極めて小さくなる。
【選択図】図５

Description

本発明は、記憶層の電気的特性の変化により情報を記憶可能な記憶素子を備えた記憶装置の製造方法、並びに記憶素子および記憶装置に関する。

近年、電気パルスを印加することによって低抵抗・高抵抗状態を記録する、いわゆる抵抗変化型記憶素子とトランジスタアレイとを組み合わせて１Ｔ１Ｒ型の不揮発メモリを作る開発が盛んに行われている。

抵抗変化型記憶素子の作製工程としては、従来、ビット単位に加工された下部電極の上に記憶層および上部電極を形成することにより、下部電極と記憶層との接触部分が記憶素子となる方法が知られている（例えば、特許文献１参照。）。

国際公開第ＷＯ２００８／１１７３７１号パンフレット（段落００７２）

しかしながら、従来では、下部電極に対する記憶層および上部電極のアライメントずれにより、下部電極と記憶層との接触面積が変動してしまい、均一な素子特性が得られないという問題があった。特に高密度な記憶装置の場合には下部電極の大きさや間隔を可能な限り小さくしたいので、アライメントずれに起因する下部電極と記憶層との接触面積の変動はより深刻なものとなっていた。

本発明はかかる問題点に鑑みてなされたもので、その目的は、下部電極と記憶層との接触面積の変動を抑えることが可能な記憶装置の製造方法、並びに記憶素子および記憶装置を提供することにある。

本発明の記憶装置の製造方法は、複数の上記本発明の記憶素子を形成するものであって、以下の（Ａ）〜（Ｄ）の工程を含むものである。
（Ａ）下部電極材料膜を形成し、下部電極材料膜を第１の方向に伸びる第１の線状パターンに成形する第１の工程
（Ｂ）第１の工程ののち、下部電極材料膜の上に、記憶層材料膜および上部電極材料膜をこの順に形成する第２の工程
（Ｃ）上部電極材料膜および記憶層材料膜を、第１の方向に交差する第２の方向に伸びる第２の線状パターンに成形することにより、上部電極および記憶層を形成する第３の工程
（Ｄ）第３の工程ののち、下部電極材料膜を第２の線状パターンに成形することにより、第１の線状パターンと第２の線状パターンとが交差する領域に四辺形の平面形状を有する下部電極を形成する第４の工程

ここにいう「四辺形」とは、正方形、長方形、菱形、平行四辺形など、直線の四辺を有する四角形のほか、少なくとも一辺に曲線を含んでいてもよい。

本発明の記憶素子は、四辺形の平面形状を有する下部電極と、下部電極の上に、四辺形の対向する二辺を延長した二本の線を輪郭線として設けられ、電圧印加によって抵抗値が可逆的に変化する記憶層と、記憶層の上に、記憶層と同一の形状に設けられた上部電極とを備えたものである。

本発明の記憶装置は、複数の上記本発明の記憶素子を備えたものである。

本発明の記憶素子では、四辺形の平面形状を有する下部電極の上に、四辺形の対向する二辺を延長した二本の線を輪郭線として記憶層が設けられ、この記憶層の上に、上部電極が記憶層と同一の形状に設けられている。よって、下部電極の上面全体に記憶層が接触しており、素子特性が良好になっている。従って、この記憶素子を複数集積することにより記憶装置を構成すれば、下部電極と記憶素子との接触面積のばらつきが極めて小さくなり、均一な特性が得られる。

本発明の記憶装置の製造方法によれば、下部電極材料膜を第１の方向に伸びる第１の線状パターンに成形したのち、下部電極材料膜の上に、記憶層材料膜および上部電極材料膜をこの順に形成し、上部電極材料膜および記憶層材料膜を、第１の方向に交差する第２の方向に伸びる第２の線状パターンに成形することにより上部電極および記憶層を形成したのち、下部電極材料膜を第２の線状パターンに成形することにより、第１の線状パターンと第２の線状パターンとが交差する領域に四辺形の平面形状を有する下部電極を形成するようにしたので、下部電極と記憶層および上部電極とのアライメントずれを極めて小さくし、下部電極と記憶層との接触面積の変動を抑えることが可能となり、均一な素子特性を得ることが可能となる。

本発明の記憶素子によれば、四辺形の平面形状を有する下部電極の上に、四辺形の対向する二辺を延長した二本の線を輪郭線として記憶層を設け、この記憶層の上に、上部電極を記憶層と同一の形状に設けるようにしたので、下部電極の上面全体に記憶層が接触しており、良好な特性が得られる。よって、この記憶素子を複数集積することにより記憶装置を構成すれば、均一な素子特性を得ることが可能となる。

本発明の第１の実施の形態に係る記憶装置の製造方法を工程順に表す斜視図である。 図１に続く工程を表す斜視図である。 図２に続く工程を表す斜視図である。 図３に続く工程を表す斜視図である。 図４に続く工程を表す斜視図である。 図５に続く工程を表す斜視図である。 図６の平面図である。 図７のＶＩＩＩ−ＶＩＩＩ線における断面図である。 従来の製造方法の問題点を説明するための斜視図である。 従来の製造方法の他の問題点を説明するための断面図である。 従来の製造方法の更に他の問題点を説明するための断面図である。 図６に続く工程を表す斜視図である。 本発明の第２の実施の形態に係る記憶装置の製造方法を工程順に表す断面図である。 図１３の平面図である。 側壁を有しない場合の問題点を説明するための断面図である。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（下部電極の平面形状を四辺形とする例）
２．第２の実施の形態（四辺形の対向する二辺と同じ側面に、絶縁性の側壁を設ける例）

（第１の実施の形態）
図１ないし図６、および図１２は、本発明の第１の実施の形態に係る記憶装置の製造方法を工程順に表したものである。まず、図１に示したように、シリコンウェハ等の基板１０（図２には図示せず、図７参照。）にトランジスタアレイ１１を形成する。トランジスタアレイ１１には、第１ビット線１ＢＬおよびワード線ＷＬを格子状に形成すると共に、第１ビット線１ＢＬとワード線ＷＬとの交差位置にトランジスタＴｒを配置する。トランジスタＴｒのソースまたはドレインの一方は、後述する各記憶素子１の下部電極２０に接続する。トランジスタＴｒのゲートにはワード線ＷＬを接続する。トランジスタＴｒのソースまたはドレインの他方には第１ビット線１ＢＬを接続する。なお、後述する記憶素子１の上部電極５０が第２ビット線２ＢＬを兼ねている。図１ないし図６、および図１２では簡単のため、トランジスタアレイ１１を回路記号で表している。また、以下の説明においては、ワード線ＷＬの延長方向をｘ方向、ビット線ＢＬの延長方向をｙ方向、積層方向をｚ方向とする。

次いで、図２に示したように、トランジスタアレイ１１を形成した基板１０（図２には図示せず、図７参照。）に、例えば窒化チタン（ＴｉＮ）よりなる下部電極材料膜２０Ａを形成し、この下部電極材料膜２０Ａを第１の方向（例えばｘ方向）に伸びる一本の、好ましくは複数本の平行な第１の線状パターンＰｘに成形する（第１の工程）。線状パターン（ラインパターン）は、点状パターン（ドットパターン）と異なり、一般的に半導体製造で用いられるリソグラフィ技術によって微細な幅のものを形成可能なので、容易にエッチングマスクを形成することが可能である。なお、下部電極材料膜２０Ａの構成材料としては、窒化チタン（ＴｉＮ）のほか、半導体プロセスに用いられる配線材料、具体的には、タングステン（Ｗ），窒化タングステン（ＷＮ），窒化タンタル（ＴａＮ）などが挙げられる。

続いて、図３に示したように、下部電極材料膜２０Ａの間の領域に、窒化シリコンまたは酸化シリコンなどよりなる絶縁膜３１を埋め込む。

なお、下部電極材料膜２０Ａの他の形成方法としては、トランジスタアレイ１１を形成した基板１０（図２には図示せず、図７参照。）に絶縁膜３１を形成し、この絶縁膜３１をエッチングすることにより溝パターンを設けたのち、溝パターンに下部電極材料膜２０Ａを埋め込むようにすることも可能である。

下部電極材料膜２０Ａを第１の線状パターンＰｘに成形したのち、図４に示したように、下部電極材料膜２０Ａの上に、記憶層材料膜４０Ａおよび上部電極材料膜５０Ａをこの順に形成する（第２の工程）。記憶層材料膜４０Ａは、単一の膜である必要はなく、例えば、下部電極材料膜２０Ａの側から、ガドリニウム酸化物（ＧｄＯｘ）などの抵抗変化層材料膜４１Ａと、ＣｕＴｅ系材料よりなるイオン源層材料膜４２Ａとを順に積層した２層構造としてもよい。

イオン源層材料膜４２Ａは、例えば、陰イオン化するイオン伝導材料として、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素を含んでいる。また、イオン源層材料膜４２Ａは、陽イオン化可能な金属元素としてジルコニウム（Ｚｒ）および／または銅（Ｃｕ）、更に消去時に酸化物を形成する元素としてアルミニウム（Ａｌ）および／またはゲルマニウム（Ｇｅ）を含んでいる。具体的には、イオン源層材料膜４２Ａは、例えば、厚みが６０ｎｍ程度であり、ＺｒＴｅＡｌ、ＺｒＴｅＡｌＧｅ、ＣｕＺｒＴｅＡｌ、ＧｅＴｅＣｕＺｒＡｌの組成のＣｕＴｅ系材料により構成されている。なお、イオン源層材料膜４２Ａは、上記以外にも他の元素、例えばケイ素（Ｓｉ）を含んでいてもよい。

抵抗変化層材料膜４１Ａは、イオン源層材料膜４２Ａと下部電極材料膜２０Ａとの間に設けられる。抵抗変化層材料膜４１Ａは、イオン源層材料膜４２Ａよりも抵抗値の高い材料により構成され、完成後の記憶素子において電気伝導上のバリアとして情報保持特性を安定化させる抵抗変化層４１となるものである。抵抗変化層材料膜４１Ａは、例えば、ガドリニウム（Ｇｄ）などの希土類元素，アルミニウム（Ａｌ），マグネシウム（Ｍｇ），タンタル（Ｔａ），シリコン（Ｓｉ）および銅（Ｃｕ）のうちの少なくとも１種を含む酸化物もしくは窒化物などが挙げられる。また、このほか、遷移金属酸化膜やＡｌＴｅ，Ａｌ₂Ｏ₃などでもよい。抵抗変化層材料膜４１Ａの厚みは、例えば１ｎｍ程度である。

上部電極材料膜５０Ａもまた、単一の膜である必要はなく、抵抗値や膜応力、記憶層材料膜４０Ａとの接触面での密着性や化学的安定性などを考慮して、さまざまな組成の積層膜としてもよい。上部電極材料膜５０Ａの構成材料としては、例えば、下部電極材料膜２０Ａと同様に公知の半導体プロセスに用いられる配線材料、具体的には例えばタングステン（Ｗ）が挙げられる。

記憶層材料膜４０Ａおよび上部電極材料膜５０Ａを形成したのち、同じく図４に示したように、上部電極材料膜５０Ａの上に、第１の方向に垂直な第２の方向（例えばｙ方向）に伸びる一本の、好ましくは複数本の平行な線状のエッチングマスク（レジストマスク）６１を形成する。

続いて、図５に示したように、エッチングマスク６１を用いたドライエッチング、例えばＲＩＥ（Reactive Ion Etching；反応性イオンエッチング）により、上部電極材料膜５０Ａおよび記憶層材料膜４０Ａを、第１の方向に垂直な第２の方向（例えばｙ方向）に伸びる一本の、好ましくは複数本の平行な第２の線状パターンＰｙに成形する。これにより、下部電極材料膜２０Ａおよび絶縁膜３１の上に、線状の上部電極５０および記憶層４０が同一形状で形成される（第３の工程）。記憶層４０は、例えば、下部電極材料膜２０Ａの側から、抵抗変化層４１とイオン源層４２とを順に積層した２層構造を有している。

上部電極材料膜５０Ａおよび記憶層材料膜４０Ａを第２の線状パターンＰｙに成形したのち、引き続き、マスクとしてエッチングマスク６１と第２の線状パターンＰｙに加工された上部電極材料膜５０Ａおよび記憶層材料膜４０Ａとを用いたドライエッチングにより、図６に示したように、下部電極材料膜２０Ａを第２の線状パターンＰｙに成形し、エッチングマスク６１を除去する。これにより、図７および図８に示したように、第１の線状パターンＰｘと第２の線状パターンＰｙとが交差する領域に四辺形（例えば図７では正方形）の平面形状を有する下部電極２０が形成される（第４の工程）。このように下部電極２０を記憶層４０および上部電極５０に対して自己整合的に形成することにより、下部電極２０と記憶層４０および上部電極５０とのアライメントずれが極めて小さくなり、下部電極２０と記憶層４０との接触面積の変動が抑えられる。よって、アライメントずれに起因する素子特性の変動が抑制され、均一な素子特性を得ることが可能となる。

なお、下部電極２０の平面形状は、第１の線状パターンＰｘおよび第２の線状パターンＰｙの幅に応じて、図７に示した正方形のほか、長方形となっていてもよい。また、図７では、分かりやすくするため、下部電極２０に右下がりの斜線を付し、記憶層４０および上部電極５０に右上がりの斜線を付している。

以上により、下部電極２０と上部電極５０との間に記憶層４０を有する記憶素子１が形成される。各下部電極２０は、トランジスタアレイ１１の対応するトランジスタＴｒに接続される。記憶層４０は、下部電極２０の上に、下部電極２０の四辺形の対向する二辺を延長した二本の線Ｌ１，Ｌ２を輪郭線として設けられる。上部電極５０は、記憶層４０の上に、記憶層４０と同一の形状に設けられる。よって、下部電極２０の上面全体に記憶層４０が接触しており、素子特性が良好になる。

これに対して、従来では、図９（Ａ）に示したように、点状パターン（ドットパターン）の下部電極１２０を形成したのち、下部電極１２０の上に線状パターンの記憶層１４０および上部電極１５０を形成していた。そのため、図９（Ｂ）に示したように、下部電極１２０と記憶層１４０および上部電極１５０とのアライメントずれにより、下部電極１２０と記憶層１４０との接触面積が変動し、均一な特性が得られなくなっていた。とりわけ、記憶装置の高密度化のために下部電極１２０の大きさや間隔を可能な限り小さくした場合には、アライメントずれに起因する素子特性の変動の問題が更に顕著なものとなっていた。

また、従来では、図１０に示したように、絶縁膜１３１に円形のホールパターン１３１Ａを設け、このホールパターン１３１Ａに下部電極材料膜１２０Ａを埋め込んだのち、エッチングまたはＣＭＰ（Chemical Mechanical Polishing）などによりホールパターン以外の領域の下部電極材料膜１２０Ａを除去することにより下部電極１２０を形成していた。しかしながら、この従来方法では、ホールパターン１３１Ａに下部電極材料膜１２０Ａを埋め込む際に、埋め込みが完全になされずにボイドと呼ばれる空洞部分Ｖが発生してしまうことが多かった。そのため、ボイドＶが原因で記憶素子を理想的な状態で形成することができず、製品不良を招くという問題があった。

これに対して本実施の形態では、下部電極材料膜２０Ａを第１の線状パターンＰｘに加工したのち、これに垂直な第２の線状パターンＰｙに加工するようにしたので、ボイドＶが発生することはなく、ボイドＶに起因する製品不良を抑えることが可能となる。なお、絶縁膜３１の溝パターンに下部電極材料膜２０Ａを埋め込む場合には、下部電極材料膜２０Ａとして銅などメッキにより成膜可能な材料を用いることによりボイドＶの発生を回避することが可能である。

あるいは、従来の製造方法の他の例としては、図１１に示したように、基板１１０の全面に下部電極材料膜１２０Ａを全面に成膜したのち、下部電極材料膜１２０Ａの上に平面形状が円形のドットパターンのマスク１６１を形成し、このマスク１６１を用いたエッチングにより下部電極材料膜１２０Ａを加工してドットパターンの下部電極１２０を形成する方法もあった。しかしながら、半導体プロセスで通常使われるリソグラフィではホールパターンに比べてドットパターンを同等に微細に形成することは難しいので、ビット毎の素子サイズを大きくする必要があり、素子の高密度化の妨げとなっていた。

これに対して本実施の形態では、下部電極材料膜２０Ａを第１の線状パターンＰｘに加工したのち、これに垂直な第２の線状パターンＰｙに加工するようにしている。線状パターン（ラインパターン）は、ドットパターンと異なり、一般的に半導体製造で用いられるリソグラフィ技術によって微細な幅のものを形成可能なので、下部電極２０のサイズを大きくする必要はない。このことは、図３に示した工程において絶縁膜３１に設けた溝パターンに下部電極材料膜２０Ａを埋め込むようにした場合も同様である。よって、下部電極２０の大きさや間隔を微細化することが可能となり、高密度化に極めて有利となる。

下部電極材料膜２０Ａを第２の線状パターンＰｙに成形したのち、図１２に示したように、基板１０の全面に、窒化シリコンまたは酸化シリコンなどよりなる絶縁膜３２を形成し、この絶縁膜３２で記憶装置全体を覆うことが望ましい。更に、第２ビット線２ＢＬを兼ねる上部電極５０の複数の第２の線状パターンＰｙの各々に、記憶素子１の電位を制御するための回路として、電圧パルス発生回路を接続する。各ワード線ＷＬおよび各第１ビット線１ＢＬにも、同様に、電圧パルス発生回路を接続する。以上により、基板１０に複数の記憶素子１を有する記憶装置が完成する。

この記憶装置は、各記憶素子１の下部電極２０および上部電極５０を介して図示しない電源（パルス印加手段）から電圧パルス或いは電流パルスを印加すると、記憶層４０の電気的特性、例えば抵抗値が可逆的に変化するものであり、これにより情報の書き込み，消去，更に読み出しが行われる。以下、その動作を具体的に説明する。

まず、上部電極５０が例えば正電位、下部電極２０側が負電位となるようにして記憶素子１に対して正電圧を印加する。これにより、各記憶素子１において、イオン源層４２からＣｕおよび／またはＺｒの陽イオンがイオン伝導し、下部電極２０上の抵抗変化層４１内で電子と結合して析出し、その結果，下部電極２０とイオン源層４２との間に金属状態に還元された低抵抗のＺｒおよび／またはＣｕの導電パス（フィラメント）が形成される。若しくは、記憶層４０の中に導電パスが形成される。よって、記憶層４０の抵抗値が低くなり、初期状態の高抵抗状態から低抵抗状態へ変化する。

その後、正電圧を除去して記憶素子１にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込みが可能な記憶装置、いわゆる、ＰＲＯＭ（Programmable Read Only Memory）に用いる場合には、前記の記録過程のみで記録は完結する。

一方、消去が可能な記憶装置、すなわち、ＲＡＭ（Random Access Memory）或いはＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）等への応用には消去過程が必要である。消去過程においては、上部電極５０が例えば負電位、下部電極２０側が正電位になるように、記憶素子１に対して負電圧を印加する。これにより、記憶層４０内に形成されていた導電パスのＺｒおよびＣｕが酸化してイオン化し、記憶層４０に溶解若しくはＴｅ等と結合してＣｕ２ Ｔｅ、ＣｕＴｅ等の化合物を形成する。すると、ＺｒおよびＣｕによる導電パスが消滅、または減少して抵抗値が高くなる。あるいは、更に記憶層４０中に存在するＡｌやＧｅなどの添加元素がアノード極上に酸化膜を形成して、高抵抗な状態へ変化する。

その後、負電圧を除去して記憶素子１にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより、書き込まれた情報を消去することが可能になる。このような過程を繰り返すことにより、記憶素子１に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。

そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。

なお、書き込み動作および消去動作を低抵抗化および高抵抗化のいずれに対応させるかは定義の問題であるが、本明細書では低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。

ここでは、各記憶素子１において、四辺形の平面形状を有する下部電極２０の上に、四辺形の対向する二辺を延長した二本の線Ｌ１，Ｌ２を輪郭線として記憶層４０が設けられており、この記憶層４０の上に、上部電極５０が記憶層４０と同一の形状に設けられているので、下部電極２０の上面全体に記憶層４０が接触しており、良好な特性が得られている。よって、この記憶素子１を複数集積した記憶装置では、下部電極２０と記憶層４０との接触面積のばらつきが極めて小さくなっており、素子特性が均一化される。

このように本実施の形態の記憶装置の製造方法では、下部電極材料膜２０Ａを第１の方向に伸びる第１の線状パターンＰｘに成形したのち、下部電極材料膜２０Ａの上に、記憶層材料膜４０Ａおよび上部電極材料膜５０Ａをこの順に形成し、上部電極材料膜４０Ａおよび記憶層材料膜５０Ａを、第１の方向に垂直な第２の方向に伸びる第２の線状パターンＰｙに成形することにより上部電極５０および記憶層４０を形成したのち、下部電極材料膜２０Ａを第２の線状パターンＰｙに成形することにより、第１の線状パターンＰｘと第２の線状パターンＰｙとが交差する領域に四辺形の平面形状を有する下部電極２０を形成するようにしたので、下部電極２０を記憶層４０および上部電極５０に対して自己整合的に形成し、下部電極２０と記憶層４０および上部電極５０とのアライメントずれを極めて小さくすることが可能となる。また、下部電極２０のボイドに起因する製品不良を抑えると共に、下部電極２０の大きさや間隔を小さくすることが可能となり、微細化・高密度化に極めて有利である。

本実施の形態の記憶素子１では、四辺形の平面形状を有する下部電極２０の上に、四辺形の対向する二辺を延長した二本の線Ｌ１，Ｌ２を輪郭線として記憶層４０を設け、この記憶層４０の上に、上部電極５０を記憶層４０と同一の形状に設けるようにしたので、下部電極２０の上面全体に記憶層４０が接触しており、良好な特性が得られている。よって、この記憶素子１を複数集積した記憶装置では、均一な素子特性を得ることが可能となる。

本実施の形態の記憶装置は、上述のように各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能なＰＲＯＭ（Programmable Read Only Memory ）、電気的に消去が可能なＥＥＰＲＯＭ（Erasable Programmable Read Only Memory）、或いは、高速に書き込み・消去・再生が可能な、いわゆるＲＡＭ等、いずれのメモリ形態でも適用することが可能である。

（第２の実施の形態）
図１３は、本発明の第２の実施の形態に係る記憶装置の製造方法を工程順に表したものである。この製造方法は、イオン源層４２および上部電極５０に絶縁材料よりなる側壁（サイドウォール）７０を設けることにより、抵抗変化層４１の側壁部の短絡不良を抑えるようにした点において第１の実施の形態と異なるものである。よって、第１の実施の形態と同一の構成要素については同一の符号を付して説明する。また、第１の実施の形態と重複する工程については図１ないし図６、および図１２を参照して説明する。

まず、第１の実施の形態と同様にして、図１に示した工程により、基板１０にトランジスタアレイ１１を形成する。

次いで、第１の実施の形態と同様にして、図２に示した工程により、基板１０に下部電極材料膜２０Ａを形成し、この下部電極材料膜２０Ａを第１の方向（例えばｘ方向）に伸びる一本の、好ましくは複数本の平行な第１の線状パターンＰｘに成形する（第１の工程）。

続いて、第１の実施の形態と同様にして、図３に示した工程により、下部電極材料膜２０Ａの間の領域に絶縁膜３１を埋め込む。あるいは、基板１０に絶縁膜３１を形成し、この絶縁膜３１をエッチングすることにより溝パターンを設けたのち、溝パターンに下部電極材料膜２０Ａを埋め込む。

そののち、第１の実施の形態と同様にして、図１３（Ａ）に示したように、下部電極材料膜２０Ａの上に、記憶層材料膜４０Ａおよび上部電極材料膜５０Ａをこの順に形成し、上部電極材料膜５０Ａの上に、第１の方向に垂直な第２の方向（例えばｙ方向）に伸びる一本の、好ましくは複数本の平行な線状のエッチングマスク６１を形成する。

上部電極材料膜５０Ａの上にエッチングマスク６１を形成したのち、図１３（Ｂ）に示したように、エッチングマスク６１を用いたドライエッチングにより、上部電極材料膜５０Ａおよびイオン源層材料膜４２Ａを、第１の方向に垂直な第２の方向（例えばｙ方向）に伸びる第２の線状パターンＰｙに成形し、イオン源層材料膜４２Ａと抵抗変化層材料膜４１Ａとの界面またはその近傍でエッチングを停止する。これにより、下部電極材料膜２０Ａおよび絶縁膜３１の上に、線状の上部電極５０およびイオン源層４２が同一形状で形成される（第３の工程）。

上部電極材料膜５０Ａおよびイオン源層材料膜４２Ａを第２の線状パターンＰｙに成形したのち、エッチングマスク６１を除去する。続いて、図１３（Ｃ）に示したように、線状の上部電極５０およびイオン源層４２の側面に、窒化シリコンまたは酸化シリコンなどの絶縁材料よりなる側壁７０を形成する。側壁７０は、例えば、基板１０の全面に上述した絶縁材料よりなる側壁材料膜を形成したのちエッチバックすることにより容易に形成することが可能である。

側壁７０を形成したのち、引き続き、側壁７０と上部電極５０およびイオン源層４２とをマスクとしたドライエッチングにより、図１３（Ｄ）に示したように、抵抗変化層材料膜４１Ａを第２の線状パターンＰｙに成形する。これにより、側壁７０で覆われた上部電極５０およびイオン源層４２の下に、線状の抵抗変化層４１が形成される（第３の工程）。なお、抵抗変化層材料膜４１Ａとして例えば酸化アルミニウム膜を用い、フッ素によるドライエッチングを行うことにより、選択的に抵抗変化層材料膜４１Ａを除去することが可能である。

抵抗変化層４１を形成したのち、更に引き続き、側壁７０と上部電極５０およびイオン源層４２とをマスクとしたドライエッチングにより、同じく図１３（Ｄ）に示したように、下部電極材料膜２０Ａを第２の線状パターンＰｙに成形する。これにより、図１４に示したように、第１の線状パターンＰｘと第２の線状パターンＰｙとが交差する領域に四辺形の平面形状を有する下部電極２０が形成される（第４の工程）。このように下部電極２０を側壁７０，記憶層４０および上部電極５０に対して自己整合的に形成することにより、下部電極２０と側壁７０，記憶層４０および上部電極５０とのアライメントずれが極めて小さくなり、下部電極２０と記憶層４０との接触面積の変動が抑えられる。よって、アライメントずれに起因する素子特性の変動が抑制され、均一な素子特性を得ることが可能となる。

なお、下部電極２０の平面形状は、側壁７０，第１の線状パターンＰｘおよび第２の線状パターンＰｙの幅に応じて、図１４に示した長方形のほか、正方形となっていてもよい。また、図１４では、分かりやすくするため、下部電極２０に右下がりの斜線を付し、記憶層４０および上部電極５０に右上がりの斜線を付し、側壁７０に網掛けを付している。

ここで、側壁７０を設けない場合には、図１５に示したように、抵抗変化層４１の厚みが数ｎｍ程度と極めて薄いことに起因して、抵抗変化層４１の側壁に絶縁不良経路ＬＰが生じやすくなるおそれがある。これは、エッチングの過程で側壁に付着した異物などを介して、下部電極２０とイオン源層４２との間にリーク電流が発生するおそれがあるからである。これに対して、本実施の形態では、上部電極５０およびイオン源層４２の側面を、絶縁材料よりなる側壁７０で覆うようにしたので、下部電極２０とイオン源層４２との間の絶縁不良経路ＬＰを長くすることができ、短絡不良を抑えることが可能となる。

このようにして、下部電極２０と上部電極５０との間に記憶層４０を有する記憶素子１が形成される。各下部電極２０は、トランジスタアレイ１１の対応するトランジスタＴｒに接続される。記憶層４０および上部電極５０は、下部電極２０の上に、両側面を側壁７０に挟まれて同一の形状に設けられる。側壁７０は下部電極２０の四辺形の対向する二辺を延長した二本の線Ｌ１，Ｌ２を輪郭線として設けられている。よって、下部電極２０の上面に記憶層４０の下面全体が接触しており、素子特性が良好になる。

下部電極材料膜２０Ａを第２の線状パターンＰｙに成形したのち、第１の実施の形態と同様にして、図１２に示した工程により、絶縁膜３２で記憶装置全体を覆うことが望ましい。更に、第２ビット線２ＢＬを兼ねる上部電極５０の複数の第２の線状パターンＰｙの各々に、記憶素子１の電位を制御するための回路として、電圧パルス発生回路を接続する。各ワード線ＷＬおよび各第１ビット線１ＢＬにも、同様に、電圧パルス発生回路を接続する。以上により、基板１０に複数の記憶素子１を有する記憶装置が完成する。

この記憶装置では、第１の実施の形態と同様にして、電圧印加により記憶層４０の抵抗値を可逆的に変化させることにより情報の書き込み、消去および読み出しを行うことが可能である。ここでは、イオン源層４２および上部電極５０が絶縁材料よりなる側壁７０を有するので、抵抗変化層４１の側面を介した短絡不良が抑えられ、特性がより向上する。

以上、実施の形態を挙げて本発明を説明したが、本発明は、上記実施の形態に限定されるものではなく、種々変形することが可能である。

例えば、上記実施の形態においては、第１の方向および第１の線状パターンＰｘをｘ方向、第２の方向および第２の線状パターンＰｙをｙ方向とし、第１の線状パターンＰｘおよび第２の線状パターンＰｙを垂直とした場合について説明したが、第１の線状パターンＰｘおよび第２の線状パターンＰｙは必ずしも垂直である必要はなく、互いに交差する方向に設けられていればよい。この場合、下部電極２０の平面形状は、第１の線状パターンＰｘおよび第２の線状パターンＰｙの幅や交差角度により、菱形または平行四辺形など、直線の四辺を有する他の四角形となる。

また、例えば、上記実施の形態においては、第１の線状パターンＰｘおよび第２の線状パターンＰｙが直線である場合について説明したが、第１の線状パターンＰｘおよび第２の線状パターンＰｙは必ずしも直線である必要はなく、トランジスタアレイ１１の構成や記憶素子１のレイアウトに応じて、屈曲または湾曲した線状であってもよい。この場合、下部電極２０の平面形状は、第１の線状パターンＰｘおよび第２の線状パターンＰｙの形状に応じて、少なくとも一辺に曲線の辺を含んでいてもよい。

更に、例えば、上記実施の形態において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。例えば、記憶層４０には、上記組成を崩さない範囲で、他の遷移金属元素、例えばチタン（Ｔｉ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ），タングステン（Ｗ）を添加してもよい。また、銅（Ｃｕ），銀（Ａｇ）または亜鉛（Ｚｎ）以外にも、ニッケル（Ｎｉ）などを添加してもよい。

加えて、例えば、上記実施の形態では、記憶素子１および記録装置（メモリセルアレイ）の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。

更にまた、例えば、上記実施の形態では、本発明を抵抗変化型メモリの製造に適用した場合について説明したが、本発明は、カルコゲナイドの結晶状態と非晶質状態との相変化を利用した相変化型メモリなど、他の記憶装置の製造にも適用可能である。

１…記憶素子、２０…下部電極、２０Ａ…下部電極材料膜、３１，３２…絶縁膜、４０…記憶層、４０Ａ…記憶層材料膜、４１…抵抗変化層、４１Ａ…抵抗変化層材料膜、４２…イオン源層、４２Ａ…イオン源層材料膜、５０…上部電極、５０Ａ…上部電極材料膜、６１…エッチングマスク、７０…側壁

Claims (14)

1. 下部電極および上部電極の間に、電圧印加によって抵抗値が可逆的に変化する記憶層を有する複数の記憶素子を形成する記憶装置の製造方法であって、
   下部電極材料膜を形成し、前記下部電極材料膜を第１の方向に伸びる第１の線状パターンに成形する第１の工程と、
   前記第１の工程ののち、前記下部電極材料膜の上に、記憶層材料膜および上部電極材料膜をこの順に形成する第２の工程と、
   前記上部電極材料膜および前記記憶層材料膜を、前記第１の方向に交差する第２の方向に伸びる第２の線状パターンに成形することにより、上部電極および記憶層を形成する第３の工程と、
   前記第３の工程ののち、前記下部電極材料膜を前記第２の線状パターンに成形することにより、前記第１の線状パターンと前記第２の線状パターンとが交差する領域に四辺形の平面形状を有する下部電極を形成する第４の工程と
   を含む記憶装置の製造方法。
2. 前記第３の工程において、前記上部電極材料膜の上に、前記第２の方向に伸びる線状のエッチングマスクを形成し、前記エッチングマスクを用いて前記上部電極材料膜および前記記憶層材料膜を加工し、
   前記第４の工程において、マスクとして前記エッチングマスクと前記第２の線状パターンに加工された前記上部電極材料膜および前記記憶層材料膜とを用いて前記下部電極材料膜を加工する
   請求項１記載の記憶装置の製造方法。
3. 前記記憶層材料膜として、
   テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素と共にイオン化可能な金属元素を含むイオン源層材料膜と、
   前記イオン源層よりも抵抗値の高い材料よりなる抵抗変化層材料膜と
   を形成する請求項１または２記載の記憶装置の製造方法。
4. 前記イオン源層材料膜は、前記イオン化可能な金属元素として銅（Ｃｕ）およびジルコニウム（Ｚｒ）のうち少なくとも一つを含む
   請求項３記載の記憶装置の製造方法。
5. 前記抵抗変化層材料膜は、希土類元素，アルミニウム（Ａｌ），マグネシウム（Ｍｇ），タンタル（Ｔａ），シリコン（Ｓｉ）および銅（Ｃｕ）のうちの少なくとも１種を含む酸化物もしくは窒化物よりなる
   請求項４記載の記憶装置の製造方法。
6. 前記第３の工程は、
   前記上部電極材料膜の上に、前記第２の方向に伸びる線状のエッチングマスクを形成し、前記エッチングマスクを用いて前記上部電極材料膜および前記イオン源層材料膜を前記第２の線状パターンに成形することにより、前記上部電極および前記イオン源層を形成する工程と、
   前記エッチングマスクを除去し、前記上部電極および前記イオン源層の側面に、絶縁材料よりなる側壁を形成する工程と、
   マスクとして前記側壁と前記上部電極および前記イオン源層とを用いて前記抵抗変化層材料膜を第２の線状パターンに成形する工程と
   を含む請求項３ないし５のいずれか１項に記載の記憶装置の製造方法。
7. 四辺形の平面形状を有する下部電極と、
   前記下部電極の上に、前記四辺形の対向する二辺を延長した二本の線を輪郭線として設けられ、電圧印加によって抵抗値が可逆的に変化する記憶層と、
   前記記憶層の上に、前記記憶層と同一の形状に設けられた上部電極と
   を備えた記憶素子。
8. 前記記憶層は、
   テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素と共にイオン化可能な金属元素を含むイオン源層と、
   前記イオン源層よりも抵抗値の高い材料よりなる抵抗変化層とを含む
   請求項７記載の記憶素子。
9. 前記イオン源層は、前記イオン化可能な金属元素として銅（Ｃｕ）およびジルコニウム（Ｚｒ）のうち少なくとも一つを含む
   請求項８記載の記憶素子。
10. 前記抵抗変化層は、希土類元素，アルミニウム（Ａｌ），マグネシウム（Ｍｇ），タンタル（Ｔａ），シリコン（Ｓｉ）および銅（Ｃｕ）のうちの少なくとも１種を含む酸化物もしくは窒化物よりなる
    請求項９記載の記憶素子。
11. 前記イオン源層および前記上部電極は、側面に絶縁材料よりなる側壁を有し、前記側壁は前記四辺形の対向する二辺を延長した二本の線を輪郭線として設けられている
    請求項１０記載の記憶素子。
12. 前記第１電極および前記第２電極への電圧印加によって前記記憶層に少なくとも前記銅（Ｃｕ）および前記ジルコニウム（Ｚｒ）のうち少なくとも一つを含む導電パスが形成されることにより、前記記憶層の抵抗値が低下する
    請求項９ないし１１のいずれか１項に記載の記憶素子。
13. 複数の記憶素子を備え、
    前記記憶素子は、
    四辺形の平面形状を有する下部電極と、
    前記下部電極の上に、前記四辺形の対向する二辺を延長した二本の線を輪郭線として設けられ、電圧印加によって抵抗値が可逆的に変化する記憶層と、
    前記記憶層の上に、前記記憶層と同一の形状に設けられた上部電極と
    を備えた記憶装置。
14. 前記記憶層および前記上部電極は、複数の線状パターンとして設けられている
    請求項１３記載の記憶装置。

Images