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JP5706251B2 - 半導体装置 - Google Patents

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JP5706251B2
JP5706251B2 JP2011145701A JP2011145701A JP5706251B2 JP 5706251 B2 JP5706251 B2 JP 5706251B2 JP 2011145701 A JP2011145701 A JP 2011145701A JP 2011145701 A JP2011145701 A JP 2011145701A JP 5706251 B2 JP5706251 B2 JP 5706251B2
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友彰 宇野
佳隆 女屋
佳隆 女屋
加藤　浩一
浩一 加藤
工藤　良太郎
良太郎 工藤
耕治 七種
耕治 七種
船津　勝彦
勝彦 船津
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Renesas Electronics Corp
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Description

本発明は、半導体装置に関し、特に、スイッチング用トランジスタが形成された半導体チップを樹脂封止した半導体装置に適用して有効な技術に関する。
近年、電源回路等の小型化および高速応答対応を達成するため、電源回路に使用されるパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の高周波数化が進んでいる。
特に、デスクトップ型やノート型のパーソナルコンピュータ、サーバまたはゲーム機等のＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）などは大電流化および高周波数化する傾向にある。このため、そのＣＰＵやＤＳＰの電源を制御する非絶縁型ＤＣ−ＤＣコンバータを構成するパワーＭＯＳＦＥＴも大電流および高周波数に対応可能なように技術開発が進められている。
電源回路の一例として広く使用されているＤＣ−ＤＣコンバータは、ハイサイドスイッチ用のパワーＭＯＳＦＥＴとロウサイドスイッチ用のパワーＭＯＳＦＥＴとが直列に接続された構成を有している。ハイサイドスイッチ用のパワーＭＯＳＦＥＴは、ＤＣ−ＤＣコンバータのコントロール用のスイッチ機能を有し、ロウサイドスイッチ用のパワーＭＯＳＦＥＴは同期整流用のスイッチ機能を有しており、これら２つのパワーＭＯＳＦＥＴが同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。
特開２００５−３２２７８１号公報（特許文献１）には、電流センス部を設けた半導体チップに関する技術が記載されている。
特開平０７-０５８２９３号公報（特許文献２）には、温度検出用ダイオードを設けた半導体チップに関する技術が記載されている。
特開２０１１−４９２７３号公報（特許文献３）には、温度検知素子を設けた半導体チップに関する技術が記載されている。
特開２００９−２６８３３６号公報（特許文献４）には、感温ダイオードを設けた半導体チップに関する技術が記載されている。
特開２００６−３０２９７７号公報（特許文献５）には、温度検出用ダイオードを設けた半導体チップに関する技術が記載されている。
特開２００８−１７６２０号公報（特許文献６）には、第１、第２及び第３半導体チップが１つのパッケージに搭載され、第１半導体チップは第１パワーＭＯＳＦＥＴであり、第２半導体チップは第２パワーＭＯＳＦＥＴであり、第３半導体チップは第１、第２パワーＭＯＳＦＥＴを駆動する駆動回路を含む半導体装置に関する技術が記載されている。
特開２００５−３２２７８１号公報 特開平０７−０５８２９３号公報 特開２０１１−４９２７３号公報 特開２００９−２６８３３６号公報 特開２００６−３０２９７７号公報 特開２００８−１７６２０号公報
本発明者の検討によれば、次のことが分かった。
スイッチング用のパワーＭＯＳＦＥＴと、そのパワーＭＯＳＦＥＴよりも小面積でかつそのパワーＭＯＳＦＥＴに流れる電流を検知するためのセンスＭＯＳＦＥＴとを１つの半導体チップ内に形成し、この半導体チップをチップ搭載部上に導電性の接合材を介して搭載し、封止することにより製造された半導体装置について検討を行った。この半導体装置は、パワーＭＯＳＦＥＴに流れる電流をセンスＭＯＳＦＥＴにより検知し、センスＭＯＳＦＥＴを流れる電流に応じて、パワーＭＯＳＦＥＴを制御する。例えば、センスＭＯＳＦＥＴを流れる電流により、パワーＭＯＳＦＥＴに過剰な電流が流れていると判断したときには、パワーＭＯＳＦＥＴを強制的にオフして、半導体装置やそれを用いた電子装置を保護する。
しかしながら、この半導体装置に対して熱ストレス（例えば使用中の熱負荷や温度サイクル試験など）が加わると、半導体チップとチップ搭載部との間に介在する導電性の接合材にクラックまたは剥離が発生する可能性がある。導電性の接合材において、クラックまたは剥離が発生した領域は、電流が通りにくく、電流の経路としてはほとんど機能できなくなる。パワーＭＯＳＦＥＴに流れる電流とセンスＭＯＳＦＥＴに流れる電流とは、所定の比率を有しているが、半導体チップとチップ搭載部との間に介在する導電性の接合材にクラックまたは剥離が発生すると、この比率が変動してしまい、パワーＭＯＳＦＥＴに流れる電流をセンスＭＯＳＦＥＴで検知する際の精度が低下する虞がある。これは、半導体装置の信頼性を低下させる。
本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
代表的な実施の形態による半導体装置は、導電性を有するチップ搭載部上に導電性の接合材を介して半導体チップが接合され、樹脂封止された半導体装置である。半導体チップには、メインＭＯＳＦＥＴと、メインＭＯＳＦＥＴよりも小面積でかつメインＭＯＳＦＥＴに流れる電流を検知するためのセンスＭＯＳＦＥＴとが形成されている。そして、前記半導体チップの主面において、前記センスＭＯＳＦＥＴが形成された領域は、前記センスＭＯＳのソース用パッドよりも内側にある。
他の代表的な実施の形態による半導体装置は、導電性を有するチップ搭載部上に導電性の接合材を介して半導体チップが接合され、樹脂封止された半導体装置である。半導体チップには、メインＭＯＳＦＥＴと、メインＭＯＳＦＥＴよりも小面積でかつメインＭＯＳＦＥＴに流れる電流を検知するためのセンスＭＯＳＦＥＴとが形成されている。そして、前記半導体チップの主面において、前記センスＭＯＳＦＥＴが形成された領域は、前記メインＭＯＳＦＥＴが形成された領域に囲まれている。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
代表的な実施の形態によれば、半導体装置の信頼性を向上させることができる。
本発明の一実施の形態の半導体装置を用いた電子装置の一例を示す回路図である。 本発明の一実施の形態である半導体装置の平面透視図である。 本発明の一実施の形態である半導体装置の平面透視図である。 本発明の一実施の形態である半導体装置の平面透視図である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の実装例を示す要部平面図である。 図８の実装例の側面図である。 本発明の一実施の形態である半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。 本発明の一実施の形態である半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。 本発明の一実施の形態である半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。 本発明の一実施の形態である半導体装置に用いられる半導体チップの要部断面図である。 本発明の一実施の形態である半導体装置に用いられる半導体チップの要部断面図である。 本発明の一実施の形態である半導体装置に用いられる半導体チップの要部断面図である。 本発明の一実施の形態である半導体装置に用いられる半導体チップの要部断面図である。 課題の説明図である。 課題の説明図である。 図１７の状態の等価回路図である。 図１８の状態の等価回路図である。 本発明の一実施の形態である半導体装置の説明図である。 本発明の一実施の形態である半導体装置の説明図である。 本発明の一実施の形態である半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。 本発明の一実施の形態である半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。 本発明の一実施の形態である半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。 第１変形例の半導体チップのチップレイアウトを示す平面図である。 第１変形例の半導体チップのチップレイアウトを示す平面図である。 第１変形例の半導体チップのチップレイアウトを示す平面図である。 第１変形例の半導体チップの要部断面図である。 第２変形例の半導体チップのチップレイアウトを示す平面図である。 第２変形例の半導体チップのチップレイアウトを示す平面図である。 第２変形例の半導体チップのチップレイアウトを示す平面図である。 第２変形例の半導体チップの要部断面図である。 第２変形例の半導体チップの要部断面図である。 図３０〜図３４に示される第２変形例の半導体チップＣＰＨを使用した場合の半導体装置の平面透視図である。 図３５の半導体装置の断面図である。 第３変形例の半導体チップのチップレイアウトを示す平面図である。 第３変形例の半導体チップのチップレイアウトを示す平面図である。 第３変形例の半導体チップのチップレイアウトを示す平面図である。 第３変形例の半導体チップの要部断面図である。 第４変形例の半導体装置を示す平面透視図である。 図４１の半導体装置の断面図である。 図４１の半導体装置の断面図である。 第５変形例の半導体装置を示す平面透視図である。 図４４の半導体装置の断面図である。 第６変形例の半導体装置を示す平面透視図である。 図４６の半導体装置の断面図である。 図４６の半導体装置の断面図である。 第７変形例の半導体装置を示す平面透視図である。 図４９の半導体装置の断面図である。 金属板の代わりにボンディングワイヤを用いた場合を示す、本発明の一実施の形態である半導体装置の平面透視図である。 本発明の他の実施の形態の半導体チップの要部断面図である。 本発明の他の実施の形態の半導体チップの要部断面図である。 本発明の他の実施の形態の半導体チップのチップレイアウトを示す平面図である。 本発明の他の実施の形態の半導体チップのチップレイアウトを示す平面図である。 本発明の他の実施の形態の半導体チップのチップレイアウトを示す平面図である。 図５２〜図５６の半導体チップを用いた半導体装置の平面透視図である。 図５７の半導体装置の断面図である。 図５７の半導体装置の断面図である。 本発明の他の実施の形態の半導体装置を用いた電子装置の一例を示す回路図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、本願においては、電界効果トランジスタをＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）または単にＭＯＳと記載するが、ゲート絶縁膜として非酸化膜を除外するものではない。
（実施の形態１）
＜回路構成について＞
図１は、本発明の一実施の形態の半導体装置（半導体パッケージ）ＳＭ１を用いた電子装置の一例を示す回路図であり、ここでは、半導体装置ＳＭ１を用いて非絶縁型ＤＣ−ＤＣコンバータを構成した場合の回路図が示されている。
図１に示される非絶縁型ＤＣ−ＤＣコンバータは、例えば、デスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のような電子機器の電源回路などに用いることができる。
図１に示される非絶縁型ＤＣ−ＤＣコンバータに用いられている半導体装置ＳＭ１は、２つのパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：以下、単にパワーＭＯＳと略す）ＱＨ１，ＱＬ１と、パワーＭＯＳＱＨ１に流れる電流を検知するためのセンスＭＯＳＦＥＴ（以下、単にセンスＭＯＳと略す）ＱＳ１と、制御回路ＣＬＣとを有している。詳細は後述するが、制御回路ＣＬＣは、半導体チップ（制御用半導体チップ）ＣＰＣ内に形成され、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１は、半導体チップ（ハイサイド用半導体チップ）ＣＰＨ内に形成され、パワーＭＯＳＱＬ１は、半導体チップ（ロウサイド用半導体チップ）ＣＰＬ内に形成され、これら３つの半導体チップＣＰＣ，ＣＰＨ，ＣＰＬが１つの同一のパッケージとして封止されて、半導体装置ＳＭ１が形成されている。
制御回路ＣＬＣは、駆動回路である２つのドライバ回路（駆動回路）ＤＲ１，ＤＲ２を有しており、ドライバ回路ＤＲ１，ＤＲ２は、半導体装置ＳＭ１の外部（の制御回路）から制御回路ＣＬＣに供給されたパルス幅変調（Pulse Width Modulation：ＰＷＭ）信号などに応じて、それぞれパワーＭＯＳＱＨ１，ＱＬ１のゲート端子の電位を制御し、パワーＭＯＳＱＨ１，ＱＬ１の動作を制御する回路である。また、他の形態として、パルス幅変調（ＰＷＭ）信号を生成する回路を制御回路ＣＬＣ内に設けることもできる。
ドライバ回路ＤＲ１の出力は、パワーＭＯＳＱＨ１のゲート端子に電気的に接続され、ドライバ回路ＤＲ２の出力は、パワーＭＯＳＱＬ１のゲート端子に電気的に接続されている。ドライバ回路ＤＲ１，ＤＲ２は、パワーＭＯＳＱＨ１，ＱＬ１のドライバ回路（駆動回路）とみなすことができる。
パワーＭＯＳＱＨ１とパワーＭＯＳＱＬ１とは、入力電圧供給用の端子（半導体装置ＳＭ１の外部接続用端子）ＴＥ１と、基準電位供給用の端子（半導体装置ＳＭ１の外部接続用端子）ＴＥ２との間に直列に接続されている。すなわち、パワーＭＯＳＱＨ１は、そのソース・ドレイン経路が、入力電圧供給用の端子ＴＥ１と出力ノード（半導体装置ＳＭ１の出力端子）Ｎ１との間に直列に接続され、パワーＭＯＳＱＬ１は、そのソース・ドレイン経路が出力ノードＮ１と基準電位供給用の端子ＴＥ２との間に直列に接続されている。なお、入力電圧供給用の端子ＴＥ１には、半導体装置ＳＭ１の外部の電源（入力用電源）の高電位側の電位（電源電位）ＶＩＮ、例えば１２Ｖ、が供給され、基準電位供給用の端子ＴＥ２には、入力電圧供給用の端子ＴＥ１に供給される入力電圧（電位ＶＩＮ）よりも低い基準電位、例えばグランド電位（接地電位、０Ｖ）、が供給される。また、図１において、符合のＤ１はパワーＭＯＳＱＨ１のドレインを示し、符号のＳ１はパワーＭＯＳＱＨ１のソースを示し、符合のＤ２はパワーＭＯＳＱＬ１のドレインを示し、符号のＳ２はパワーＭＯＳＱＬ１のソースを示している。出力ノードＮ１は、コイル（例えばチョークコイル）Ｌ１を介して、負荷ＬＯＤに接続されている。
パワーＭＯＳ（電界効果トランジスタ、パワートランジスタ）ＱＨ１は、ハイサイドスイッチ（高電位側：第１動作電圧；以下、単にハイサイドという）用の電界効果トランジスタであり、上記コイルＬ１にエネルギーを蓄えるためのスイッチ機能を有している。すなわち、パワーＭＯＳＱＨ１は、スイッチング用のトランジスタ（スイッチング素子）である。コイルＬ１は、非絶縁型ＤＣ−ＤＣコンバータの出力（すなわち負荷ＬＯＤの入力）に電力を供給する素子である。
このハイサイド用のパワーＭＯＳＱＨ１は、後述のように半導体チップ（ハイサイド用半導体チップ）ＣＰＨに形成されている。また、このパワーＭＯＳＱＨ１は、例えばｎチャネル型の電界効果トランジスタにより形成されている。ここでは、この電界効果トランジスタのチャネルが半導体チップＣＰＨの厚さ方向に形成される。この場合、半導体チップＣＰＨの主面（半導体チップＣＰＨの厚さ方向に直交する面）に沿ってチャネルが形成される電界効果トランジスタに比べて単位面積あたりのチャネル幅を増加でき、オン抵抗を低減することができるので、素子の小型化を実現することができ、パッケージングを小型化することができる。
一方、パワーＭＯＳ（電界効果トランジスタ、パワートランジスタ）ＱＬ１は、ロウサイドスイッチ（低電位側：第２動作電圧；以下、単にロウサイドという）用の電界効果トランジスタであり、半導体装置ＳＭ１の外部（の制御回路）から制御回路ＣＬＣに供給された信号の周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。すなわち、パワーＭＯＳＱＬ１は、整流用（同期整流用）のトランジスタであり、ここでは非絶縁型ＤＣ−ＤＣコンバータの整流用のトランジスタである。
このロウサイド用のパワーＭＯＳＱＬ１は、後述のように半導体チップ（ロウサイド用半導体チップ）ＣＰＬに形成されている。このパワーＭＯＳＱＬ１は、例えばｎチャネル型のパワーＭＯＳにより形成されており、上記パワーＭＯＳＱＨ１と同様にチャネルが半導体チップＣＰＬの厚さ方向に形成される。チャネルが半導体チップＣＰＬの厚さ方向に形成されるパワーＭＯＳを使用している理由は、ロウサイド用のパワーＭＯＳＱＬ１は、そのオン時間（電圧を印加している間の時間）が、ハイサイド用のパワーＭＯＳＱＨ１のオン時間よりも長く、スイッチング損失よりもオン抵抗による損失が大きく見える。このため、チャネルが半導体チップＣＰＬの厚さ方向に形成される電界効果トランジスタを使用する方が、チャネルが半導体チップＣＰＬの主面に沿うように形成される電界効果トランジスタを使用する場合に比べて単位面積当たりのチャネル幅を増加できるからである。すなわち、ロウサイド用のパワーＭＯＳＱＬ１を、チャネルが半導体チップＣＰＬの厚さ方向に形成される電界効果トランジスタで形成することにより、オン抵抗を小さくできるので、非絶縁型ＤＣ−ＤＣコンバータに流れる電流が増大しても電圧変換効率を向上させることができるからである。
なお、上記ハイサイド用のパワーＭＯＳＱＨ１は、ＤＣ−ＤＣコンバータ（ここでは非絶縁型ＤＣ−ＤＣコンバータ）のハイサイドＭＯＳＦＥＴ（ハイサイド用のＭＯＳＦＥＴ）とみなすことができ、上記ロウサイド用のパワーＭＯＳＱＬ１は、ＤＣ−ＤＣコンバータ（ここでは非絶縁型ＤＣ−ＤＣコンバータ）のロウサイドＭＯＳＦＥＴ（ロウサイド用のＭＯＳＦＥＴ）とみなすことができる。
パワーＭＯＳＱＨ１のソースと、パワーＭＯＳＱＬ１のドレインとを結ぶ配線には、出力用電源電位を半導体装置ＳＭ１の外部に供給する上記出力ノードＮ１が設けられている。この出力ノードＮ１は、出力配線を介してコイルＬ１と電気的に接続され、さらに出力配線を介して負荷ＬＯＤと電気的に接続されている。負荷ＬＯＤとしては、例えばハードディスクドライブＨＤＤ、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）、拡張カード（ＰＣＩ ＣＡＲＤ）、メモリ（ＤＤＲメモリ、ＤＲＡＭ（Dynamic RAM）、フラッシュメモリ等）、ＣＰＵ（Central Processing Unit）等がある。
また、出力コンデンサＣｏｕｔが、コイルＬ１と負荷ＬＯＤとを結ぶ出力配線と基準電位ＧＮＤ供給用の端子との間に電気的に接続されている。
このような非絶縁型ＤＣ−ＤＣコンバータでは、パワーＭＯＳＱＨ１，ＱＬ１で同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。すなわち、ハイサイド用のパワーＭＯＳＱＨ１がオンの時、端子ＴＥ１からパワーＭＯＳＱＨ１を通じて出力ノードＮ１に電流が流れる。一方、ハイサイド用のパワーＭＯＳＱＨ１がオフの時、コイルＬ１の逆起電圧により電流が流れ、この電流が流れている時にロウサイド用のパワーＭＯＳＱＬ１をオンすることで、電圧降下を少なくすることができる。
パワーＭＯＳＱＨ１に流れる電流はセンスＭＯＳＱＳ１により検知され、センスＭＯＳＱＨ１を流れる電流に応じて、パワーＭＯＳＱＨ１が制御される。例えば、センスＭＯＳＱＳ１を流れる電流により、パワーＭＯＳＱＨ１に過剰な電流が流れていると判断（検知）したときには、パワーＭＯＳＱＨ１を強制的にオフして、半導体装置ＳＭ１やそれを用いた電子装置を保護することができる。
センスＭＯＳ（電界効果トランジスタ）ＱＳ１は、後述のように、ハイサイド用のパワーＭＯＳＱＨ１とともに、半導体チップＣＰＨに形成されている。センスＭＯＳＱＳ１は、半導体チップＣＰＨ内でパワーＭＯＳＱＨ１とカレントミラー回路を構成するように形成され、例えば、パワーＭＯＳＱＨ１の１／２００００のサイズを備えている。このサイズ比は必要に応じて変更可能であるが、このサイズ比を１／２００００として以下説明する。
センスＭＯＳＱＳ１は、ドレインおよびゲートがパワーＭＯＳＱＨ１と共通とされている。すなわち、センスＭＯＳＱＳ１とパワーＭＯＳＱＨ１とは、ドレイン同士が電気的に接続されて共通とされており、この共通ドレインが端子ＴＥ１に接続されて、センスＭＯＳＱＳ１のドレインおよびパワーＭＯＳＱＨ１のドレインに同じ電位が供給されるようになっている。また、センスＭＯＳＱＳ１とパワーＭＯＳＱＨ１とは、ゲート同士が電気的に接続されて共通とされており、この共通ゲートがドライバ回路ＤＲ１に接続されて、ドライバ回路ＤＲ１からセンスＭＯＳＱＳ１のゲートおよびパワーＭＯＳＱＨ１のゲートに同じゲート信号が入力されるようになっている。
一方、センスＭＯＳＱＳ１のソースはパワーＭＯＳＱＨ１のソースと共通ではなく、パワーＭＯＳＱＨ１のソースが出力ノードＮ１に接続されているのに対して、センスＭＯＳＱＳ１のソースは、トランジスタＴＲ１を介して端子（外部端子、半導体装置ＳＭ１の外部接続用端子）ＴＥ３に接続されている。具体的には、センスＭＯＳＱＳ１のソースは、後述の半導体チップＣＰＣに形成されているトランジスタ（ｐチャネル型ＭＯＳＦＥＴ）ＴＲ１のソースに接続され、このトランジスタＴＲ１のドレインが端子ＴＥ３に接続されている。また、パワーＭＯＳＱＨ１のソースとセンスＭＯＳＱＳ１のソースとの間に保護用のダイオード（図示せず）を接続することもできる。
アンプ回路ＡＭＰ１（このアンプ回路ＡＭＰ１は後述の半導体チップＣＰＣに形成されている）の２個の入力ノードにそれぞれパワーＭＯＳＱＨ１のソースとセンスＭＯＳＱＳ１のソースが接続され、アンプ回路ＡＭＰ１の出力ノードによってトランジスタＴＲ１のゲートが駆動される。センスＭＯＳＱＳ１は、パワーＭＯＳＱＨ１に流れる電流Ｉｄｈを検出するための素子である。センスＭＯＳＱＳ１には、センスＭＯＳＱＳ１とパワーＭＯＳＱＨ１のソース電圧が等しい場合に、前述したカレントミラー構成によって、電流Ｉｄｈの所定の比率（ここでは１／２００００）の電流が流れる。すなわち、パワーＭＯＳＱＨ１に電流Ｉｄｈが流れるとき、センスＭＯＳＱＳ１に流れる電流Ｉｓｅが電流Ｉｄｈの１／２００００となる（すなわちＩｓｅ＝Ｉｄｈ／２００００となる）ように、パワーＭＯＳＱＨ１とセンスＭＯＳＱＳ１とのサイズ比が設定されている。このセンスＭＯＳＱＳ１とパワーＭＯＳＱＨ１のソース電圧を等しくし、パワーＭＯＳＱＨ１の電流Ｉｄｈを高精度に検出するため、アンプ回路ＡＭＰ１およびトランジスタＴＲ１が設けられている。
端子（半導体装置ＳＭ１の端子）ＴＥ３は、半導体装置ＳＭ１の外部に設けられた抵抗ＲＳＴに接続されており、この抵抗ＲＳＴは、電流・電圧変換用の外部抵抗（外付け抵抗、抵抗素子）である。具体的には、抵抗ＲＳＴの一端に端子ＴＥ３が接続され、抵抗ＲＳＴの他端がグランド電位（接地電位、０Ｖ）に接続されている。端子ＴＥ３に抵抗ＲＳＴを接続したことで、センスＭＯＳＱＳ１を流れる電流値を、端子ＴＥ３の電圧値に変換することができる（センスＭＯＳＱＳ１を流れる電流Ｉｓｅが大きくなるほど端子ＴＥ３の電圧値が大きくなる、具体的には端子ＴＥ３の電圧値はセンスＭＯＳＱＳ１を流れる電流Ｉｓｅの値にほぼ比例する）。
端子ＴＥ３の電圧は、制御回路ＣＬＣ内のコンパレータ回路ＣＭＰ１によって比較電圧（例えば１．５Ｖ）と比較される。端子ＴＥ３の電圧値が比較電圧（例えば１．５Ｖ）よりも大きいことがコンパレータ回路ＣＭＰ１によって検出されると、制御回路ＣＬＣ内の過電流保護回路ＯＣＰが作動し、ドライバ回路ＤＲ１，ＤＲ２を制御してパワーＭＯＳＱＨ１，ＱＬ１をオフ状態にする（すなわちパワーＭＯＳＱＨ１，ＱＬ１のゲートに入力するゲート信号をオフする）。
つまり、端子ＴＥ３の電圧値が比較電圧（例えば１．５Ｖ）よりも大きいと判別（検出）したとき（すなわちセンスＭＯＳＱＳ１を流れる電流Ｉｓｅが過大だと判別（検出）したとき）に、制御回路ＣＬＣはパワーＭＯＳＱＨ１，ＱＬ１をオフ（オフ状態、非道通状態）にする。パワーＭＯＳＱＨ１に流れる電流ＩｄｈをセンスＭＯＳＱＳ１によって（センスＭＯＳＱＳ１に流れる電流Ｉｓｅとして）検知し、センスＭＯＳＱＳ１に流れる電流Ｉｓｅが過大だと判別（検出）したときに、制御回路ＣＬＣがパワーＭＯＳＱＨ１，ＱＬ１をオフすることで、パワーＭＯＳＱＨ１に過大な電流が流れたときにパワーＭＯＳＱＨ１，ＱＬ１を強制的にオフすることができる。
具体的には、パワーＭＯＳＱＨ１の電流Ｉｄｈの許容上限値Ｉｌｍの１／２００００の電流がセンスＭＯＳＱＳ１に流れたとき（すなわちＩｓｅ＝Ｉｌｍ／２００００となったとき）に、端子ＴＥ３の電圧が上記比較電圧（例えば１．５Ｖ）となるように抵抗ＲＳＴの抵抗値を設定しておく。これにより、パワーＭＯＳＱＨ１に許容上限値Ｉｌｍ以上の電流が流れたときには、センスＭＯＳＱＳ１にＩｌｍ／２００００以上の電流が流れ、端子ＴＥ３の電圧が上記比較電圧（例えば１．５Ｖ）以上となるため、制御回路ＣＬＣがパワーＭＯＳＱＨ１，ＱＬ１を強制的にオフする。これにより、パワーＭＯＳＱＨ１に許容上限値Ｉｌｍ以上の電流が流れるのを防止することができ、半導体装置ＳＭ１およびそれを用いた電子装置の信頼性を向上させることができる。
＜半導体装置の構造について＞
図２〜図４は、本実施の形態の半導体装置ＳＭ１の平面透視図であり、図５〜図７は、半導体装置ＳＭ１の断面図（側面断面図）である。図２には、半導体装置ＳＭ１を上面側から見て、封止部（封止樹脂部）ＭＲを透視した平面図（上面図）が示されている。図３は、図２において、更に金属板ＭＰ１，ＭＰ２およびボンディングワイヤＷＡを外した（透視した）状態の半導体装置ＳＭ１の平面透視図であり、図４は、図３において、更に半導体チップＣＰＣ，ＣＰＨ，ＣＰＬを外した（透視した）状態の半導体装置ＳＭ１の平面透視図である。なお、図８は平面図であるが、図面を見易くするために、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リード配線ＬＢおよびリードＬＤに斜線のハッチングを付してある。また、図５は、図２のＡ−Ａ線の断面図にほぼ対応し、図６は、図２のＢ−Ｂ線の断面図にほぼ対応し、図７は、図２のＣ−Ｃ線の断面図にほぼ対応している。なお、符号Ｘは第１方向、符号Ｙは第１方向Ｘに直交する第２方向を示している。
本実施の形態では、上述のように、制御回路ＣＬＣが形成された半導体チップＣＰＣと、ハイサイドスイッチ用の電界効果トランジスタであるパワーＭＯＳＱＨ１が形成された半導体チップＣＰＨと、ロウサイドスイッチ用の電界効果トランジスタであるパワーＭＯＳＱＬ１が形成された半導体チップＣＰＬとを、１つの半導体パッケージに集約（パッケージング）して、１つの半導体装置ＳＭ１としている。こうすることで、電子装置（例えば非絶縁型ＤＣ−ＤＣコンバータ）の小型化、薄型化が実現できることに加えて、配線寄生インダクタンスが小さくできることから高周波化、高効率化も実現することができる。なお、半導体チップＣＰＨには、パワーＭＯＳＱＨ１に流れる電流を検知するためのセンスＭＯＳＱＳ１も内蔵されている。
本実施の形態の半導体装置ＳＭ１は、ダイパッド（タブ、チップ搭載部）ＤＰ１，ＤＰ２，ＤＰ３と、そのダイパッドＤＰ１，ＤＰ２，ＤＰ３の各々の主面（上面）上に搭載された半導体チップＣＰＣ，ＣＰＨ，ＣＰＬと、金属板（導体板）ＭＰ１，ＭＰ２と、複数のボンディングワイヤ（以下、単にワイヤという）ＷＡと、複数のリードＬＤと、リード配線（配線部）ＬＢと、これらを封止する封止部（封止樹脂部）ＭＲとを有している。
封止部（封止樹脂部）ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部ＭＲを形成することができる。エポキシ系の樹脂以外にも、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を、封止部ＭＲの材料として用いても良い。
本実施の形態の半導体装置ＳＭ１は、例えばＱＦＮ（Quad Flat Non-leaded package）型の面実装型の半導体パッケージとされている。
封止部ＭＲは、一方の主面である上面（表面）ＭＲａと、上面ＭＲａの反対側の主面である裏面（下面、底面）ＭＲｂと、上面ＭＲａおよび裏面ＭＲｂに交差する側面（４つの側面）と、を有している。すなわち、封止部ＭＲの外観は、上面ＭＲａ、裏面ＭＲｂおよび側面で囲まれた薄板状とされている。封止部ＭＲの上面ＭＲａおよび裏面ＭＲｂの平面形状は、例えば矩形状に形成されており、この矩形（平面矩形）の角を落したり（面取りしたり）、あるいはこの矩形（平面矩形）の角に丸みを帯びさせることもできる。封止部ＭＲの上面ＭＲａおよび裏面ＭＲｂの平面形状を矩形とした場合には、封止部ＭＲは、その厚さと交差する平面形状（外形形状）が矩形（四角形）となる。
封止部ＭＲの側面（ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４）および裏面（ＭＲｂ）外周には、封止部ＭＲの外周に沿って複数のリードＬＤが露出されている。ここでは、リードＬＤが封止部ＭＲの外方に大きく突出することなく形成されており、半導体装置ＳＭ１はＱＦＮ構成とされている。また、封止部ＭＲの裏面ＭＲｂには、例えば平面略矩形状の３つのダイパッド（チップ搭載部）ＤＰ１，ＤＰ２，ＤＰ３の裏面（下面）が露出されている。このうち、ダイパッドＤＰ３の露出面積が最も大きく、次にダイパッドＤＰ２の露出面積が大きい。
ただし、半導体装置ＳＭ１の構成はＱＦＮ構成に限定されるものではなく種々変更可能であり、例えばＱＦＰ（Quad Flat Package）構成やＳＯＰ（Small Out-line Package）構成等のような別のフラットパッケージ構成としても良い。ＱＦＰ構成の場合は、複数のリードＬＤが、封止部ＭＲの四辺（側面および裏面外周）から外方に大きく突出した状態で露出される。ＳＯＰ構成の場合は、複数のリードＬＤが、封止部ＭＲの二辺（側面および裏面外周）から外方に大きく突出した状態で露出される。
ダイパッドＤＰ１，ＤＰ２,ＤＰ３は、互いに所定の間隔を持って分離された状態で隣接して配置されている。ダイパッドＤＰ１，ＤＰ２,ＤＰ３は、その各々の中心が、半導体装置ＳＭ１（封止部ＭＲ）の中心からずれて配置されている。このうち、ダイパッドＤＰ３の全体面積（平面寸法）が最も大きく、次にダイパッドＤＰ２の全体面積（平面寸法）が大きく、ダイパッドＤＰ１の全体面積（平面寸法）が最も小さい。ダイパッドＤＰ１，ＤＰ２，ＤＰ３は、各々の長辺が互いに沿うように配置されている。ダイパッドＤＰ１は、その一つの辺が、ダイパッドＤＰ２の短辺に沿い、かつ、ダイパッドＤＰ１の上記一つの辺に交差する他の一つの辺が、ダイパッドＤＰ３の長辺に沿うように配置されている。ダイパッドＤＰ１は、半導体チップＣＰＣを搭載するチップ搭載部（ドライバ用チップ搭載部、制御用チップ搭載部）であり、ダイパッドＤＰ２は、半導体チップＣＰＨを搭載するチップ搭載部（ハイサイド用チップ搭載部）であり、ダイパッドＤＰ３は、半導体チップＣＰＬを搭載するチップ搭載部（ロウサイド用チップ搭載部）である。
各ダイパッドＤＰ１，ＤＰ２，ＤＰ３は、少なくとも一部が封止部ＭＲによって封止されているが、本実施の形態では、各ダイパッドＤＰ１，ＤＰ２，ＤＰ３の裏面（下面）の一部は、封止部ＭＲの裏面ＭＲｂから露出されている。これにより、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬの動作時に発生した熱を、主に半導体チップＣＰＣ，ＣＰＨ，ＣＰＬの裏面（下面）からダイパッドＤＰ１，ＤＰ２，ＤＰ３を通じて半導体装置ＳＭ１の外部に放熱することができる。各ダイパッドＤＰ１，ＤＰ２，ＤＰ３は、そこに搭載される各半導体チップＣＰＣ，ＣＰＨ，ＣＰＬの面積よりも大きく形成されていることにより、放熱性を向上させることができる。
ダイパッドＤＰ１，ＤＰ２,ＤＰ３、リードＬＤおよびリード配線ＬＢは、導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。銅（Ｃｕ）や銅（Ｃｕ）合金は、加工しやすい、熱伝導性が高い、および比較的安価であるという点で優れているため、ダイパッドＤＰ１，ＤＰ２,ＤＰ３、リードＬＤおよびリード配線ＬＢの主材料として銅（Ｃｕ）または銅合金は好適である。また、ダイパッドＤＰ１，ＤＰ２,ＤＰ３、リードＬＤおよびリード配線ＬＢが同じ材料（同じ金属材料）で形成されていれば、同じリードフレームを用いて半導体装置ＳＭ１を製造できるので、半導体装置ＳＭ１の製造が容易になる。
また、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リードＬＤおよびリード配線ＬＢの主面（上面）において、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬが接触される領域、ワイヤＷＡが接触される領域、金属板ＭＰ１，ＭＰ２が接触される領域には、銀（Ａｇ）などからなるメッキ層（図示せず）を形成することもできる。これにより、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬ、金属板ＭＰ１，ＭＰ２およびワイヤＷＡを、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リードＬＤおよびリード配線ＬＢに、より的確に接続することができる。
また、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リード配線ＬＢおよびリードＬＤの裏面（下面）側の一部は、その総厚が（他の部分に比べて）相対的に薄くなっている。このため、封止部ＭＲの封止材料（封止樹脂材料）がダイパッドＤＰ１，ＤＰ２，ＤＰ３、リード配線ＬＢおよびリードＬＤの裏面側の薄い部分に入り込むようになっている。これにより、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リード配線ＬＢおよびリードＬＤと封止部ＭＲとの密着性を向上させることができるとともに、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リード配線ＬＢおよびリードＬＤが封止部ＭＲから抜け難くなるため、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リード配線ＬＢおよびリードＬＤの剥離や変形不良を低減または防止することができる。
また、封止部ＭＲの裏面ＭＲｂで露出するダイパッドＤＰ１，ＤＰ２，ＤＰ３、リード配線ＬＢおよびリードＬＤの各下面に、半田メッキ層などのメッキ層（図示せず）を形成することもできる。これにより、半導体装置ＳＭ１を実装基板（後述の配線基板２１に対応）などに実装（半田実装）しやすくすることができる。
ダイパッド（ハイサイド用チップ搭載部）ＤＰ２は、第１方向Ｘの長さが、第２方向Ｙの長さよりも長い平面矩形状に形成されている。ダイパッドＤＰ２の互いに交差する二辺（封止部ＭＲの外周に沿った二辺）には、その二辺に沿って、上記複数のリードＬＤのうちの複数のリードＬＤ１が一体的に接続されている。すなわち、ダイパッドＤＰ２と複数のリードＬＤ１とは、一体的に形成されている。この複数のリードＬＤ１（場合によってはダイパッドＤＰ２も）が上記端子ＴＥ１となり、半導体装置ＳＭ１の外部の電源（入力用電源）の高電位側の上記電位（電源電位）ＶＩＮがリードＬＤ１（端子ＴＥ１）供給されるようになっている。
ダイパッドＤＰ２の主面（上面）上には、上記パワートランジスタ用の半導体チップ（半導体チップ）ＣＰＨが、その主面（表面、上面）を上に向け、かつ、その裏面（下面）をダイパッドＤＰ２に向けた状態で搭載されている。すなわち、半導体チップＣＰＨは、導電性の接着層(接合材)ＳＤ１を介してダイパッドＤＰ２上に搭載（フェイスアップボンディング）されて接合（固定）されている。半導体チップＣＰＨの主面と裏面とは互いに反対側の面である。
この半導体チップＣＰＨは、半導体チップＣＰＣよりも細長い平面長方形状に形成されており、半導体チップＣＰＨの長辺がダイパッドＤＰ２の長手方向に沿うように配置されている。この半導体チップＣＰＨの裏面（裏面全面）には裏面電極（電極）ＢＥ１が形成されており、この裏面電極ＢＥ１は、導電性の接着層ＳＤ１を介してダイパッドＤＰ２に接合され電気的に接続されている。この半導体チップＣＰＨの裏面電極ＢＥ１は、半導体チップＣＰＨ内に形成された上記ハイサイド用のパワーＭＯＳＱＨ１のドレインに電気的に接続されるとともに、上記センスＭＯＳＱＳ１のドレインにも電気的に接続されている。すなわち、半導体チップＣＰＨの裏面電極ＢＥ１は、上記ハイサイド用のパワーＭＯＳＱＨ１のドレイン電極と、上記センスＭＯＳＱＳ１のドレイン電極とを兼ねている。接着層ＳＤ１は、導電性の接合材（接着材）からなり、好ましくは半田であるが、銀ペーストなどのペースト型導電性接着材（このペースト型接着材は既に硬化した状態となっている）を用いることもできる。
また、この半導体チップＣＰＨの主面（表面、上面）上には、ゲート用のボンディングパッド（以下、単にパッドという）ＰＤＨＧと、ソース用のボンディングパッド（以下、単にパッドという）ＰＤＨＳ１，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４とが配置されている。このうち、ゲート用のパッドＰＤＨＧとソース用のパッドＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４とは、ワイヤＷＡ接続用の電極（パッド電極、電極パッド、ボンディングパッド）であり、ソース用のパッドＰＤＨＳ１は、金属板ＭＰ１接続用の電極（パッド電極、電極パッド、ボンディングパッド）である。
半導体チップＣＰＨのゲート用のパッドＰＤＨＧは、半導体チップＣＰＨ内に形成された上記ハイサイド用のパワーＭＯＳＱＨ１のゲート電極および上記センスＭＯＳＱＳ１のゲート電極に電気的に接続されている。すなわち、半導体チップＣＰＨのゲート用のパッドＰＤＨＧは、上記ハイサイド用のパワーＭＯＳＱＨ１のゲート用パッド（ボンディングパッド）と、上記センスＭＯＳＱＳ１のゲート用パッド（ボンディングパッド）とを兼ねている。このゲート用のパッドＰＤＨＧは、半導体チップＣＰＨの長手方向の一端側（半導体チップＣＰＣに対向する側の端部）に配置されている。すなわち、ゲート用のパッドＰＤＨＧは、半導体チップＣＰＨの主面において、半導体チップＣＰＣに対向する側の辺に沿って（より特定的には前記辺の中央付近に）配置されている。半導体チップＣＰＨは、ゲート用のパッドＰＤＨＧが半導体チップＣＰＣ側を向いた状態で配置されている。ゲート用のパッドＰＤＨＧは、ワイヤＷＡ（単数または複数）を通じて、半導体チップＣＰＣの主面のパッドＰＤＣ１と電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＨのゲート用のパッドＰＤＨＧに接合され、そのワイヤＷＡの他端は半導体チップＣＰＣのパッドＰＤＣ１に接合されている。ワイヤＷＡは、例えば金（Ａｕ）などの金属の細線によって形成されている。
半導体チップＣＰＨのソース用のパッドＰＤＨＳ１，ＰＤＨＳ２，ＰＤＨＳ３は、半導体チップＣＰＨ内に形成された上記ハイサイド用のパワーＭＯＳＱＨ１のソースに電気的に接続され、一方、半導体チップＣＰＨのソース用のパッドＰＤＨＳ４は、半導体チップＣＰＨ内に形成された上記センスＭＯＳＱＳ１のソースに電気的に接続されている。すなわち、半導体チップＣＰＨのソース用のパッドＰＤＨＳ１，ＰＤＨＳ２，ＰＤＨＳ３は、上記ハイサイド用のパワーＭＯＳＱＨ１のソース用パッド（ボンディングパッド）に対応し、半導体チップＣＰＨのソース用のパッドＰＤＨＳ４は、上記センスＭＯＳＱＳ１のソース用パッド（ボンディングパッド）に対応する。ソース用のパッドＰＤＨＳ１は、上記ゲート用のパッドＰＤＨＧやソース用のパッドＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４よりも大きく形成されている。一方、ソース用のパッドＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４は、上記ゲート用のパッドＰＤＨＧが配置された半導体チップＣＰＨの長手方向の一端側（半導体チップＣＰＨに対向する側の端部）に配置されている。すなわち、ソース用のパッドＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４は、半導体チップＣＰＨの主面において、半導体チップＣＰＣに対向する側の辺に沿って配置されている。従って、ゲート用のパッドＰＤＨＧおよびソース用のパッドＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４は、半導体チップＣＰＨの主面において、半導体チップＣＰＣに対向する側の辺に沿って配置されている。ソース用のパッドＰＤＨＳ１，ＰＤＨＳ２，ＰＤＨＳ３同士は、半導体チップＣＰＨの最上層の保護膜（絶縁膜、後述の保護膜１２に対応）によって分離されているが、後述のように、その保護膜（半導体チップＣＰＨの最上層の保護膜）の下層では一体的に形成され電気的に接続されている。
半導体チップＣＰＨのソース用のパッドＰＤＨＳ１（すなわち、上記ハイサイド用のパワーＭＯＳＱＨ１のソース）は、金属板（ハイサイド用金属板）ＭＰ１を通じて、ダイパッドＤＰ３と電気的に接続されている。すなわち、金属板ＭＰ１は、半導体チップＣＰＨのソース用のパッドＰＤＨＳ１に導電性の接着層(接合材)ＳＤ２を介して接合され、また、ダイパッドＤＰ３の上面に導電性の接着層（接合材）ＳＤ３を介して接合されている。接着層ＳＤ２，ＳＤ３は、導電性の接合材（接着材）からなり、好ましくは半田であるが、銀ペーストなどのペースト型導電性接着材（このペースト型接着材は既に硬化した状態となっている）を用いることもできる。金属板ＭＰ１を用いることで、半導体チップＣＰＨのソース用のパッドＰＤＨＳ１とダイパッドＤＰ３とをワイヤによって接続する場合に比べて、ハイサイド用のパワーＭＯＳＱＨ１のオン抵抗を低減できる。このため、パッケージ抵抗を低減でき、導通損失を低減できる。
金属板ＭＰ１は、導電体からなる導体板であるが、好ましくは、銅（Ｃｕ）、銅（Ｃｕ）合金、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金のような導電性および熱伝導性の高い金属（金属材料）によって形成されている。加工しやすい、熱伝導性が高い、および比較的安価であるという点で、金属板ＭＰ１が銅（Ｃｕ）または銅（Ｃｕ）合金で形成されていれば、より好ましい。このように、金（Ａｕ）で形成されるワイヤに代えて、金よりも安価な金属材料で形成される金属板ＭＰ１を用いることにより、半導体装置ＳＭ１のコストを低減できる。金属板ＭＰ１の第１方向Ｘおよび第２方向Ｙの寸法（幅）は、それぞれワイヤＷＡの直径よりも大きい。
金属板ＭＰ１は、以下のような第１部分ＭＰ１ａと第２部分ＭＰ１ｂと第３部分ＭＰ１ｃとを一体的に有している。
第１部分（チップコンタクト部、ハイサイドチップコンタクト部）ＭＰ１ａは、導電性の接着層ＳＤ２を介してソース用のパッドＰＤＨＳ１と接合され電気的に接続された部分であり、例えば矩形状である。第１部分ＭＰ１ａは、図５に示されるように、断面で見ると、半導体チップＣＰＨの主面に沿うように平坦に形成されている。
第２部分（搭載部コンタクト部、チップ搭載部コンタクト部）ＭＰ１ｂは、導電性の接着層ＳＤ３を介してダイパッドＤＰ３（の主面）と接合され電気的に接続された部分である。第２部分ＭＰ１ｂは、図５に示されるように、断面で見ると、ダイパッドＤＰ３の主面に沿うように平坦に形成されている。
第３部分（中間部）ＭＰ１ｃは、第１部分ＭＰ１ａと第２部分ＭＰ１ｂとをつなぐ（連結する）部分である。第３部分ＭＰ１ｃおよび第２部分ＭＰ１ｂは、第１部分ＭＰ１ａとダイパッドＤＰ３とを接続するように、第１部分ＭＰ１の長辺側から第２方向Ｙに沿って延びるように設けられている。また、第３部分ＭＰ１ｃは、図５に示されるように、断面で見ると、半導体チップＣＰＨとダイパッドＤＰ３との間で、半導体チップＣＰＨの主面から遠ざかるように第１部分ＭＰ１ａおよび第２部分ＭＰ１ｂの高さよりも高くなっている。なお、ここで言う高さは、ダイパッドＤＰ１，ＤＰ２，ＤＰ３の裏面を基準としてそこから封止部ＭＲの厚さ方向（半導体チップＣＰＨの主面に対して垂直に交差する方向）に向かって離れた位置までの距離を言う。
半導体チップＣＰＨおよび半導体チップＣＰＬは、平面矩形状であり、それぞれ、一組の長辺と、これに交差する一組の短辺とを有しているが、半導体チップＣＰＨと半導体チップＣＰＬとは、互いの長辺同士が対向しており、金属板ＭＰ１は、半導体チップＣＰＬに対向する半導体チップＣＰＨの長辺に交差するように配置されている。
金属板ＭＰ１は、発熱源となる半導体チップＣＰＨの主面の一部を覆うように配置されており、半導体チップＣＰＨは、金属板ＭＰ１およびダイパッドＤＰ２によって挟み込まれている。このため、半導体チップＣＰＨで生じた熱は、半導体チップＣＰＨの裏面からダイパッドＤＰ２を通じて放散される他に、半導体チップＣＰＨの主面から金属板ＭＰ１を通じて放散されるようになっており、その結果、半導体チップＣＰＨで発生した熱の放散性を向上させることができる。
また、半導体チップＣＰＨのソース用のパッドＰＤＨＳ２は、ワイヤＷＡ（単数または複数）を通じて、複数のリードＬＤのうちの、ダイパッドＤＰ１，ＤＰ２，ＤＰ３に連結されていないリードＬＤ５と電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＨのソース用のパッドＰＤＨＳ２に接合され、そのワイヤＷＡの他端はリードＬＤ５に接合されている。
また、半導体チップＣＰＨのソース用のパッドＰＤＨＳ３は、ワイヤＷＡ（単数または複数）を通じて、半導体チップＣＰＣの主面のパッドＰＤＣ２と電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＨのソース用のパッドＰＤＨＳ３に接合され、そのワイヤＷＡの他端は半導体チップＣＰＣのパッドＰＤＣ２に接合されている。
また、半導体チップＣＰＨのソース用のパッドＰＤＨＳ４は、ワイヤＷＡ（単数または複数）を通じて、半導体チップＣＰＣの主面のパッドＰＤＣ３と電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＨのソース用のパッドＰＤＨＳ４に接合され、そのワイヤＷＡの他端は半導体チップＣＰＣのパッドＰＤＣ３に接合されている。
ダイパッド（ロウサイド用チップ搭載部）ＤＰ３は、第１方向Ｘの長さが、第２方向Ｙの長さよりも長い平面矩形状に形成されている。ダイパッドＤＰ３には、上記複数のリードＬＤのうちの複数のリードＬＤ２が一体的に接続されている。すなわち、ダイパッドＤＰ３と複数のリードＬＤ２とは、一体的に形成されている。この複数のリードＬＤ２（場合によってはダイパッドＤＰ３も）が、上記出力ノードＮ１となる。
このダイパッドＤＰ３の主面（上面）上には、上記パワートランジスタ用の半導体チップＣＰＬが、その主面（表面、上面）を上に向け、かつ、その裏面（下面）をダイパッドＤＰ３に向けた状態で搭載されている。すなわち、半導体チップＣＰＬは、導電性の接着層ＳＤ１を介してダイパッドＤＰ３上に搭載（フェイスアップボンディング）されて接合（固定）されている。半導体チップＣＰＬの主面と裏面とは互いに反対側の面である。
半導体チップＣＰＬは、平面長方形状に形成されており、半導体チップＣＰＬの長辺がダイパッドＤＰ３の長手方向に沿うように配置されている。半導体チップＣＰＬの平面積は、上記半導体チップＣＰＨおよび半導体チップＣＰＣの各々の平面積よりも大きい。ロウサイド用のパワーＭＯＳＱＬ１は、ハイサイド用のパワーＭＯＳＱＨ１よりもオン時間が長いため、パワーＭＯＳＱＬ１のオン抵抗は、パワーＭＯＳＱＨ１のオン抵抗よりもさらに低減する必要があるので、半導体チップＣＰＬの外形サイズ（面積）は、半導体チップＣＰＨの外形サイズ（面積）よりも大きく形成されている。この半導体チップＣＰＬの裏面（裏面全面）には裏面電極（電極）ＢＥ２が形成されており、この裏面電極ＢＥ２は、導電性の接着層ＳＤ１を介してダイパッドＤＰ３に接合され電気的に接続されている。この半導体チップＣＰＬの裏面電極ＢＥ２は、半導体チップＣＰＬ内に形成された上記ロウサイド用のパワーＭＯＳＱＬ１のドレインに電気的に接続されている。すなわち、半導体チップＣＰＬの裏面電極ＢＥ２は、上記ロウサイド用のパワーＭＯＳＱＬ１のドレイン電極に対応している。
また、この半導体チップＣＰＬの主面（表面、上面）上には、ゲート用のボンディングパッド（以下、単にパッドという）ＰＤＬＧと、ソース用のボンディングパッド（以下、単にパッドという）パッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３，ＰＤＬＳ４とが配置されている。このうち、ゲート用のパッドＰＤＬＧとソース用のパッドＰＤＬＳ４とは、ワイヤＷＡ接続用の電極（パッド電極、電極パッド）であり、ソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３は、金属板ＭＰ２接続用の電極（パッド電極、電極パッド）である。
半導体チップＣＰＬのゲート用のパッドＰＤＬＧは、半導体チップＣＰＬ内に形成された上記ロウサイド用のパワーＭＯＳＱＬ１のゲート電極に電気的に接続されている。すなわち、半導体チップＣＰＬのゲート用のパッドＰＤＬＧは、上記ロウサイド用のパワーＭＯＳＱＬ１のゲート用パッド（ボンディングパッド）に対応する。このゲート用のパッドＰＤＬＧは、半導体チップＣＰＬの長手方向の一端側の角部近傍に配置されている。半導体チップＣＰＬは、上記ゲート用のパッドＰＤＬＧが上記半導体チップＣＰＣ側を向いた状態で配置されている。ゲート用のパッドＰＤＬＧは、ワイヤＷＡ（単数または複数）を通じて、上記半導体チップＣＰＣの主面のパッドＰＤＣ４と電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＬのゲート用のパッドＰＤＬＧに接合され、そのワイヤＷＡの他端は半導体チップＣＰＣのパッドＰＤＣ４に接合されている。
半導体チップＣＰＬのソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３，ＰＤＬＳ４は、半導体チップＣＰＬ内に形成された上記ロウサイド用のパワーＭＯＳＱＬ１のソースに電気的に接続されている。すなわち、半導体チップＣＰＬのソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３，ＰＤＬＳ４は、上記ロウサイド用のパワーＭＯＳＱＬ１のソース用パッド（ボンディングパッド）に対応する。ソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３は、上記ゲート用のパッドＰＤＬＧやソース用のパッドＰＤＬＳ４よりも大きく、例えば、半導体チップＣＰＬの長手方向（第１方向Ｘ）に沿って延在する長方形状に形成されている。一方、ソース用のパッドＰＤＬＳ４は、上記ゲート用のパッドＰＤＬＧが配置された半導体チップＣＰＬの長手方向の一端側の角部近傍に配置されている。ソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３，ＰＤＬＳ４同士は、半導体チップＣＰＬの最上層の保護膜（絶縁膜、後述の保護膜１２に対応）によって分離されているが、その保護膜（半導体チップＣＰＬの最上層の保護膜）の下層では一体的に形成され電気的に接続されている。
ソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３（すなわち、上記ロウサイド用のパワーＭＯＳＱＬ１のソース）は、金属板（ロウサイド用金属板）ＭＰ２を通じて、リード配線ＬＢと電気的に接続されている。これにより、ソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３とリード配線ＬＢとをワイヤによって接続する場合に比べて、ロウサイド用のパワーＭＯＳＱＬ１のオン抵抗を低減できる。このため、パッケージ抵抗を低減でき、導通損失を低減できる。
この金属板ＭＰ２は、導電体からなる導体板であるが、好ましくは上記金属板ＭＰ１と同じ材料（金属材料）で形成されており、好ましくは、銅（Ｃｕ）、銅（Ｃｕ）合金、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金等のような導電性および熱伝導性の高い金属によって形成されている。上記金属板ＭＰ１と同様に金属板ＭＰ２も、加工しやすい、熱伝導性が高い、および比較的安価であるという点で、銅（Ｃｕ）または銅（Ｃｕ）合金で形成されていれば、より好ましい。このように、金（Ａｕ）で形成されるワイヤに代えて、金よりも安価な金属材料で形成される金属板ＭＰ２を用いることにより、半導体装置ＳＭ１のコストを低減できる。金属板ＭＰ２の第１方向Ｘおよび第２方向Ｙの寸法（幅）は、それぞれワイヤＷＡの直径よりも大きい。また、金属板ＭＰ２の平面積は、金属板ＭＰ１の平面積よりも大きい。金属板ＭＰ２は、以下のような第１部分ＭＰ２ａと、第２部分ＭＰ２ｂと、第３部分ＭＰ２ｃとを一体的に有している。
第１部分（チップコンタクト部、ロウサイドチップコンタクト部）ＭＰ２ａは、導電性の接着層ＳＤ２を介してソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３と接合され電気的に接続された部分であり、例えば矩形状である。第１部分ＭＰ２ａは、図５および図６に示されるように、断面で見ると、半導体チップＣＰＬの主面に沿うように平坦に形成されている。
第２部分（リードコンタクト部）ＭＰ２ｂは、導電性の接着層ＳＤ３を介してリード配線ＬＢと接合され電気的に接続された部分である。第２部分ＭＰ２ｂは、リード配線ＬＢの一部に平面的に重なっている。第２部分ＭＰ２ｂは、図５および図６に示されるように、断面で見ると、リード配線ＬＢの主面に沿うように平坦に形成されている。
第３部分（中間部）ＭＰ２ｃは、第１部分ＭＰ２ａと第２部分ＭＰ２ｂとをつなぐ（連結する）部分である。
第３部分ＭＰ２ｃおよび第２部分ＭＰ２ｂの組は、単数または複数設けることができ、図２の場合は、第１部分ＭＰ２ａとリード配線ＬＢとを接続するように第１部分ＭＰ２ａの短辺側から第１方向Ｘに沿って延びるように設けられたものが１組と、第１部分ＭＰ２ａとリード配線ＬＢとを接続するように第１部分ＭＰ２ａの長辺側から第２方向Ｙに沿って延びるように設けられたものが３組設けられている。また、第３部分ＭＰ２ｃは、図５および図６に示されるように、断面で見ると、半導体チップＣＰＬとリード配線ＬＢとの間で、半導体チップＣＰＬの主面から遠ざかるように第１部分ＭＰ２ａおよび第２部分ＭＰ２ｂの高さよりも高くなっている。
金属板ＭＰ２は、発熱源となる半導体チップＣＰＬの主面の一部を覆うように配置されており、半導体チップＣＰＬは、金属板ＭＰ２およびダイパッドＤＰ３によって挟み込まれている。このため、半導体チップＣＰＬで生じた熱は、半導体チップＣＰＬの裏面からダイパッドＤＰ３を通じて放散される他に、半導体チップＣＰＬの主面から金属板ＭＰ２を通じて放散されるようになっており、その結果、半導体チップＣＰＬで発生した熱の放散性を向上させることができる。
また、半導体チップＣＰＬのソース用のパッドＰＤＬＳ４は、ワイヤＷＡ（単数または複数）を通じて、半導体チップＣＰＣの主面のパッドＰＤＣ５と電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＬのソース用のパッドＰＤＬＳ４に接合され、そのワイヤＷＡの他端は半導体チップＣＰＣのパッドＰＤＣ５に接合されている。
リード配線ＬＢは、ダイパッドＤＰ３の１つの角部の近傍に、ダイパッドＤＰ３から離れた状態で隣接して配置されている。リード配線ＬＢの平面形状は、ダイパッドＤＰ３の１つの角部を挟んで交差する短辺と長辺に沿って延びる平面Ｌ字状のパターンとされている。これにより、主回路の電流経路を短縮できるので、インダクタンスを低減できる。
また、リード配線ＬＢには、上記複数のリードＬＤのうちの複数のリードＬＤ３が一体的に接続されている。すなわち、リード配線ＬＢと複数のリードＬＤ３とは、一体的に形成されている。この複数のリードＬＤ３が上記端子ＴＥ２となり、上記基準電位ＧＮＤがリードＬＤ３（端子ＴＥ２）に供給されるようになっている。従って、リード配線ＬＢおよびそれに一体的に接続された複数のリードＬＤ３は、グランド電位供給用のグランド端子部とみなすことができる。
このように複数のリードＬＤ３をリード配線ＬＢにまとめて接続したことにより、複数のリードＬＤ３が分割されている場合よりも体積を増加させることができるので、配線抵抗を低減でき、基準電位ＧＮＤを強化することができる。このような構成は、ロウサイド用のパワーＭＯＳＱＬ１のソース側のオン抵抗の増大がスイッチング損失の増大に大きく影響を及ぼすことを考慮した構成である。すなわち、上記のような構成にすることにより、パワーＭＯＳＱＬ１のソース側のオン抵抗を低減できるので、パワーＭＯＳＱＬ１の導通損失を低減できる。また、基準電位ＧＮＤを強化できるので、動作安定性を向上させることができる。
上記ダイパッド（制御用チップ搭載部）ＤＰ１は、平面略矩形状に形成されている。このダイパッドＤＰ１には、上記複数のリードＬＤのうちの複数のリードＬＤ４が一体的に接続されている。すなわち、ダイパッドＤＰ１と複数のリードＬＤ４とは、一体的に形成されている。このダイパッドＤＰ１の主面（上面）上には、上記制御回路ＣＬＣが形成された半導体チップＣＰＣが、その主面（表面、上面）を上に向け、かつ、その裏面（下面）をダイパッドＤＰ１に向けた状態で搭載されている。半導体チップＣＰＣは、接着層ＳＤ４を介してダイパッドＤＰ１上に搭載（フェイスアップボンディング）されて接合（固定）されているが、この接着層ＳＤ４は、導電性であっても、絶縁性であってもよい。この半導体チップＣＰＣも平面矩形状に形成されている。半導体チップＣＰＣの主面に形成されたパッドのうち、半導体チップＣＰＨ（パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１）とワイヤＷＡで接続されるパッドＰＤＣ１，ＰＤＣ，ＰＤＣ３は、半導体チップＣＰＣの主面において、半導体チップＣＰＨと隣接する側の辺に近くなるように配置されている。また、半導体チップＣＰＬ（パワーＭＯＳＱＬ１）とワイヤＷＡで接続されるパッドＰＤＣ４，ＰＤＣ５は、半導体チップＣＰＣの主面において、半導体チップＣＰＬと隣接する側の辺に近くなるように配置されている。これにより、ワイヤＷＡの長さをさらに短くすることができるので、配線経路に生じる寄生のインダクタンスをさらに低減することができる。
また、半導体チップＣＰＣの主面に配置された複数のパッドＰＤには、上記パッドＰＤＣ１〜ＰＤＣ５の他に、ドライバ回路ＤＲ１，ＤＲ２の各々の信号入力、または信号出力用のパッドや基準電位ＧＮＤ供給用のパッドなどが含まれている。これらのパッド（ＰＤ）は、複数本のワイヤＷＡを通じて、複数のリードＬＤのうちの、ダイパッドＤＰ１，ＤＰ２，ＤＰ３とは接続されていないリードＬＤ５と電気的に接続されている。また、半導体チップＣＰＣの主面に配置された複数のパッドＰＤが、ワイヤＷＡを通じて上記リードＬＤ４に電気的に接続されたパッドを含むこともできる。
＜半導体装置ＳＭ１の実装例について＞
図８は半導体装置ＳＭ１の実装例を示す要部平面図、図９は図８を矢印２０で示す方向から見た側面図である。
配線基板（実装基板）２１は、例えばプリント配線基板からなり、その主面には、半導体装置ＳＭ１、パッケージＰＦ，ＰＧおよびチップ部品ＣＡ，ＣＢ，ＣＣが搭載されている。なお、図８では配線基板２１の配線２２ａ〜２２ｄの様子が分かるように半導体装置ＳＭ１を透かして示している。また、図８は、平面図であるが、図面を見易くするため、配線基板２１の配線２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅにハッチングを付してある。
パッケージＰＦには、半導体装置ＳＭ１の半導体チップＣＰＣ（制御回路ＣＬＣ）を制御する制御回路などが形成され、パッケージＰＧには、上記負荷ＬＯＤが形成され、チップ部品ＣＡには、上記コイルＬ１が形成され、チップ部品ＣＢには、入力コンデンサが形成され、チップ部品ＣＣには、上記出力コンデンサＣｏｕｔが形成されている。
入力電源の電位（電源電位）ＶＩＮが、配線基板２１の配線２２ａを通じて半導体装置ＳＭ１のリードＬＤ１およびダイパッドＤＰ２に供給され、グランド電位ＧＮＤが、配線基板２１の配線２２ｂを通じて半導体装置ＳＭ１のリードＬＤ３に供給されるようになっている。
半導体装置ＳＭ１のリードＬＤ５には、配線基板２１の配線２２ｃを通じてパッケージＰＦのリード（端子）２３が電気的に接続されている。半導体装置ＳＭ１の出力用の端子（上記出力ノードＮ１に対応）であるリードＬＤ２およびダイパッドＤＰ３は、配線基板２１の配線２２ｄを通じてチップ部品ＣＡ（コイルＬ１）の一端に電気的に接続されている。チップ部品ＣＡ（コイルＬ１）の他端は、配線基板２１の配線２２ｅに電気的に接続されている。
この配線２２ｅには、パッケージＰＧ（負荷ＬＯＤ）の入力用のリード（端子）が電気的に接続されている。パッケージＰＧ（負荷ＬＯＤ）の基準電位用のリード（端子）は、上記配線２２ｂに電気的に接続されている。また、配線２２ｂ，２２ｅ間には、上記チップ部品ＣＣ（出力コンデンサＣｏｕｔ）が電気的に接続されている。
また、半導体装置ＳＭ１は配線基板２１に半田実装される。すなわち、半導体装置ＳＭ１の裏面（下面）で露出するリードＬＤおよびダイパッドＤＰ２，ＤＰ３は、配線基板２１の配線２２ａ〜２２ｄに半田を介して接合されて電気的に接続される。
＜半導体チップＣＰＨの構成について＞
次に、上記パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１が形成された半導体チップＣＰＨの構成について説明する。
図１０〜図１２は、半導体チップＣＰＨのチップレイアウトを示す平面図であり、図１３〜図１６は、半導体チップＣＰＨの要部断面図である。このうち、図１０は、半導体チップＣＰＨの上面図に対応しており、図１０は平面図であるが、理解を簡単にするために、ボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４）にハッチングを付し、また、センスＭＯＳ領域ＲＧ２の位置を点線で示してある。図１１は、半導体チップＣＰＨにおけるメインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２をハッチングを付して示し、また、ボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４）の位置を点線で示してある。図１２は、半導体チップＣＰＨにおける金属配線（ゲート配線１０Ｇおよびソース配線１０Ｓ１，１０Ｓ２）のレイアウトをハッチングを付した領域および太線で示し、また、ボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４）の位置を点線で示してある。なお、図１０および図１１において点線で示したボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４）の位置は、図１０においてハッチングを付して示した領域に対応している。図１３において、符号ＲＧ１で示された部分（範囲）がメインＭＯＳ領域ＲＧ１の要部断面図に対応し、図１４において、符号ＲＧ２で示された部分（範囲）がセンスＭＯＳ領域ＲＧ２の要部断面図に対応している。また、図１５は、図１０のＤ−Ｄ線の断面図にほぼ対応し、図１６は、図１０のＥ−Ｅ線の断面図にほぼ対応している。なお、以下では、半導体チップＣＰＨの構成について図１０〜図１６を参照して説明するが、半導体チップＣＰＬの構成についても、センスＭＯＳ領域ＲＧ２およびソース配線１０Ｓ２が無いこと以外、基本的には同様の説明を適用することができる。
上記パワーＭＯＳＱＨ１は、半導体チップＣＰＨを構成する半導体基板（以下、単に基板という）１の主面に形成されている。図１３〜図１６に示されるように、基板１は、例えばヒ素（Ａｓ）が導入されたｎ＋型の単結晶シリコンなどからなる基板本体（半導体基板、半導体ウエハ）１ａと、基板本体１ａの主面上に形成された、例えばｎ−型のシリコン単結晶からなるエピタキシャル層（半導体層）１ｂと、を有している。このため、基板１は、いわゆるエピタキシャルウエハである。このエピタキシャル層１ｂの主面には、例えば酸化シリコンなどからなるフィールド絶縁膜（素子分離領域）２が形成されている。フィールド絶縁膜２は、酸化シリコンなどの絶縁体で形成れており、活性領域を規定（画定）するための素子分離領域として機能することができる。
メインＭＯＳ領域ＲＧ１において、フィールド絶縁膜２とその下層のｐ型ウエルＰＷＬとに囲まれた活性領域に、パワーＭＯＳＱＨ１を構成する複数の単位トランジスタセルが形成されており、パワーＭＯＳＱＨ１は、メインＭＯＳ領域ＲＧ１に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。また、センスＭＯＳ領域ＲＧ２において、フィールド絶縁膜２とその下層のｐ型ウエルＰＷＬとに囲まれた活性領域に、センスＭＯＳＱＳ１を構成する複数の単位トランジスタセルが形成されており、センスＭＯＳＱＳ１は、センスＭＯＳ領域ＲＧ２に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。メインＭＯＳ領域ＲＧ１に形成される個々の単位トランジスタセルと、センスＭＯＳ領域ＲＧ２に形成される個々の単位トランジスタセルとは、基本的には同じ構造（構成）を有しているが、メインＭＯＳ領域ＲＧ１とセンスＭＯＳ領域ＲＧ２とは、その面積が相違しており、メインＭＯＳ領域ＲＧ１はセンスＭＯＳ領域ＲＧ２よりも面積が大きい。換言すれば、センスＭＯＳ領域ＲＧ２はメインＭＯＳ領域ＲＧ１よりも面積が小さい。このため、単位トランジスタセルの接続数は、パワーＭＯＳＱＨ１とセンスＭＯＳＱＳ１とで異なり、センスＭＯＳＱＳ１を構成する並列接続された単位トランジスタセルの数は、パワーＭＯＳＱＨ１を構成する並列接続された単位トランジスタセルの数よりも少ない。このため、センスＭＯＳＱＳ１とパワーＭＯＳＱＨ１とでソース電位が同じであれば、センスＭＯＳＱＳ１には、パワーＭＯＳＱＨ１に流れる電流よりも小さな電流が流れるようになっている。メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２の各単位トランジスタセルは、例えばトレンチゲート構造のｎチャネル型のＭＯＳＦＥＴで形成されている。
上記基板本体１ａおよびエピタキシャル層１ｂは、上記単位トランジスタセルのドレイン領域としての機能を有している。基板１（半導体チップＣＰＨ）の裏面（裏面全体）には、ドレイン用の裏面電極（裏面ドレイン電極、ドレイン電極）ＢＥ１が形成されている。この裏面電極ＢＥ１は、例えば基板１の裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層を積み重ねて形成されている。上記半導体装置ＳＭ１においては、半導体チップＣＰＨのこの裏面電極ＢＥ１は、上記接着層ＳＤ１を介して上記ダイパッドＤＰ２に接合されて電気的に接続される。
また、メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２において、エピタキシャル層１ｂ中に形成されたｐ型の半導体領域３は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのｐ型の半導体領域３の上部に形成されたｎ＋型の半導体領域４は、上記単位トランジスタセルのソース領域としての機能を有している。従って、半導体領域４はソース用の半導体領域である。
また、メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２において、基板１には、その主面から基板１の厚さ方向に延びる溝５が形成されている。溝５は、ｎ＋型の半導体領域４の上面からｎ＋型の半導体領域４およびｐ型の半導体領域３を貫通し、その下層のエピタキシャル層１ｂ中で終端するように形成されている。この溝５の底面および側面には、酸化シリコンなどからなるゲート絶縁膜６が形成されている。また、溝５内には、上記ゲート絶縁膜６を介してゲート電極７が埋め込まれている。ゲート電極７は、例えばｎ型不純物（例えばリン）が導入された多結晶シリコン膜からなる。ゲート電極７は、上記単位トランジスタセルのゲート電極としての機能を有している。
フィールド絶縁膜２上の一部にも、ゲート電極７と同一層の導電性膜からなるゲート引き出し用の配線部７ａが形成されており、ゲート電極７とゲート引き出し用の配線部７ａとは、一体的に形成されて互いに電気的に接続されている。ゲート引き出し用の配線部７ａは、それを覆う絶縁膜８に形成されたコンタクトホール（開口部、貫通孔）９ａを通じてゲート配線１０Ｇと電気的に接続されている。
ゲート配線１０Ｇは、メインＭＯＳ領域ＲＧ１に形成されている複数のゲート電極７ゲート引き出し用の配線部７ａを通じて電気的に接続されるとともに、センスＭＯＳ領域ＲＧ２に形成されている複数のゲート電極７にゲート引き出し用の配線部７ａを通じて電気的に接続されている。このため、ゲート配線１０Ｇは、メインＭＯＳ領域ＲＧ１のゲート電極７（すなわち上記パワーＭＯＳＦＥＴＱＨ１用のゲート電極７）とセンスＭＯＳ領域ＲＧ２のゲート電極７（すなわち上記センスＭＯＳＱＳ１用のゲート電極７）とに、電気的に接続されている。
一方、ソース配線１０Ｓ１は、メインＭＯＳ領域ＲＧ１の絶縁膜８に形成されたコンタクトホール（開口部、貫通孔）９ｂを通じて、メインＭＯＳ領域ＲＧ１に形成されているソース用のｎ＋型の半導体領域４と電気的に接続されている。また、このソース配線１０Ｓ１は、メインＭＯＳ領域ＲＧ１において、ｐ型の半導体領域３の上部であってｎ＋型の半導体領域４の隣接間に形成されたｐ＋型の半導体領域１１に電気的に接続され、これを通じてメインＭＯＳ領域ＲＧ１におけるチャネル形成用のｐ型の半導体領域３と電気的に接続されている。
また、ソース配線１０Ｓ２は、センスＭＯＳ領域ＲＧ２の絶縁膜８に形成されたコンタクトホール（開口部、貫通孔）９ｂを通じて、センスＭＯＳ領域ＲＧ２に形成されているソース用のｎ＋型の半導体領域４と電気的に接続されている。また、このソース配線１０Ｓ２は、センスＭＯＳ領域ＲＧ２において、ｐ型の半導体領域３の上部であってｎ＋型の半導体領域４の隣接間に形成されたｐ＋型の半導体領域１１に電気的に接続され、これを通じてセンスＭＯＳ領域ＲＧ２におけるチャネル形成用のｐ型の半導体領域３と電気的に接続されている。
ゲート配線１０Ｇおよびソース配線１０Ｓ１，１０Ｓ２は、コンタクトホール９ａ，９ｂが形成された絶縁膜８上にコンタクトホール９ａ，９ｂを埋めるように導電体膜１０を形成し、この導電体膜１０をパターニングすることにより形成されている。すなわち、ゲート配線１０Ｇおよびソース配線１０Ｓ１，１０Ｓ２は、パターニングされた導電体膜１０により形成されている。また、パターニングされた導電体膜１０を配線とみなすこともできる。導電体膜１０は、金属膜からなり、好ましくはアルミニウム膜またはアルミニウム合金膜からなる。このため、ゲート配線１０Ｇ、ソース配線１０Ｓ１およびソース配線１０Ｓ２は、同層の導電体膜１０からなるが、互いに分離されている。
導電体膜１０（ゲート配線１０Ｇおよびソース配線１０Ｓ，１０Ｓ２を含む）は、ポリイミド樹脂などからなる絶縁性の保護膜（絶縁膜）１２により覆われている。すなわち、絶縁膜８上に、導電体膜１０（ゲート配線１０Ｇおよびソース配線１０Ｓ１，１０Ｓ２を含む）を覆うように、保護膜１２が形成されている。この保護膜１２は、半導体チップＣＰＨの最上層の膜（絶縁膜）である。保護膜１２には複数の開口部１３が形成されており、各開口部１３からは、導電体膜１０の一部が露出されている。開口部１３から露出する導電体膜１０が、パッド電極（ボンディングパッド）となっており、上記パッドＰＤＨＧ，ＰＤＨＳ１，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４は、それぞれ開口部１３から露出する導電体膜１０により形成されている。
すなわち、開口部１３から露出するゲート配線１０Ｇによって、上記パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のゲート用のパッド（パッド電極）ＰＤＨＧが形成されている。また、開口部１３から露出するソース配線１０Ｓ１によって、上記パワーＭＯＳＱＨ１のソース用のパッド（パッド電極）ＰＤＨＳ１，ＰＤＨＳ２，ＰＤＨＳ３が形成されている。また、開口部１３から露出するソース配線１０Ｓ２によって、上記センスＭＯＳＱＳ１のソース用のパッド（パッド電極）ＰＤＨＳ４が形成されている。上述のように上記パワーＭＯＳＱＨ１のソース用のパッドＰＤＨＳ１，ＰＤＨＳ２，ＰＤＨＳ３は、最上層の保護膜１２によって分離されているが、ソース配線１０Ｓ１を通じて互いに電気的に接続されている。一方、ソース配線１０Ｓ２は、ソース配線１０Ｓ１とは分離されているため、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４は、パワーＭＯＳＱＨ１のソース用のパッドＰＤＨＳ１，ＰＤＨＳ２，ＰＤＨＳ３とは、短絡せずに電気的に分離されている。
パッドＰＤＨＳ１，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４，ＰＤＨＧの表面には（すなわち開口部１３の底部で露出する部分の導電体膜１０上には）、メッキ法などで金属層１４を形成する場合もある。この金属層１４は、例えば、下から順に形成された銅（Ｃｕ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜や、あるいは、下から順に形成されたチタン（Ｔｉ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜などからなる。金属層１４を形成したことにより、導電体膜１０のアルミニウムの表面の酸化を抑制または防止することができる。
半導体装置ＳＭ１においては、上記図２〜図７からも分かるように、半導体チップＣＰＨの複数のパッド電極のうち、パッドＰＤＨＳ１に金属板ＭＰ１が接合され、それ以外のパッド電極（ここではパッドＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４，ＰＤＨＧ）には、ワイヤＷＡが接続される。
このような構成の半導体チップＣＰＨにおいては、上記パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１の単位トランジスタの動作電流は、ドレイン用のエピタキシャル層１ｂとソース用のｎ＋型の半導体領域４との間をゲート電極７の側面（すなわち、溝５の側面）に沿って基板１の厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップＣＰＨの厚さ方向に沿って形成される。
このように、半導体チップＣＰＨは、トレンチ型ゲート構造を有する縦型のＭＯＳＦＥＴが形成された半導体チップであり、上記パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１は、それぞれ、トレンチゲート型ＭＩＳＦＥＴによって形成されている。ここで、縦型のＭＯＳＦＥＴとは、ソース・ドレイン間の電流が、半導体基板（基板１）の厚さ方向（半導体基板の主面に略垂直な方向）に流れるＭＯＳＦＥＴに対応する。
また、ここでは、上記パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１として、ｎチャネル型のトレンチゲート型ＭＩＳＦＥＴを形成した場合について説明した。他の形態として、ｎ型とｐ型の導電型を逆にして、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１として、ｐチャネル型のトレンチゲート型ＭＩＳＦＥＴを形成することもできる。但し、パワーＭＯＳＱＨ１及びセンスＭＯＳＱＳ１としてｐチャネル型のトレンチゲート型ＭＩＳＦＥＴを形成した場合は、図１の回路ではなく、後述の図６０の回路図においてパワーＭＯＳＱＨ１のドレイン側及びセンスＭＯＳＱＳ１のドレイン側を出力ノードＮ１に接続した回路構成（すなわち図６０の回路図でパワーＭＯＳＱＨ１及びセンスＭＯＳＱＳ１のソース側とドレイン側とを逆にした回路構成）を適用することが好ましい。
また、半導体チップＣＰＬの構造（断面構造）は、半導体チップＣＰＨの構造（断面構造）と基本的には同じであり、半導体チップＣＰＬは、上記基板１と同様の基板にトレンチ型ゲート構造を有する縦型のＭＯＳＦＥＴが形成された半導体チップであり、半導体チップＣＰＬに形成されている各単位トランジスタセルの構成は、半導体チップＣＰＨにおける各単位トランジスタセルと基本的には同じである。但し、半導体チップＣＰＬでは、センスＭＯＳＱＳ１は形成されずに、上記メインＭＯＳ領域ＲＧ１とセンスＭＯＳ領域ＲＧ２とを合わせた領域全体にパワーＭＯＳＱＬ１を構成する複数の単位トランジスタセルが形成され、それら複数の単位トランジスタセルが並列に接続されることでパワーＭＯＳＱＬ１が形成されている。半導体チップＣＰＬには、センスＭＯＳＱＳ１は形成されないため、上記ソース配線１０Ｓ２も形成されない。そして、半導体チップＣＰＬの場合、半導体チップＣＰＬの最上層の上記保護膜１２の開口部１３から露出するゲート配線１０Ｇによって、上記パワーＭＯＳＱＬ１のゲート用のパッド（パッド電極）ＰＤＬＧが形成され、開口部１３から露出するソース配線１０Ｓ１によって、上記パッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬ３，ＰＤＬ４が形成される。
＜課題について＞
半導体チップＣＰＨには、パワーＭＯＳＱＨ１だけでなく、パワーＭＯＳＱＨ１に流れる電流を検知するためのセンスＭＯＳＱＳ１も形成されており、この半導体チップＣＰＨをチップ搭載部である導電性のダイパッドＤＰ２上に導電性の接合材（接着層ＳＤ１）を介して接合し、これを樹脂封止して、半導体装置ＳＭ１が形成されている。半導体チップＣＰＨの裏面全体に裏面電極ＢＥ１が形成されており、この半導体チップＣＰＨの裏面電極ＢＥ１とダイパッドＤＰ２との間に、導電性の接合材を介して電流が流れる構成となっている。
しかしながら、このような半導体装置に熱ストレス（例えば使用中の熱負荷や温度サイクル試験など）が加わると、半導体チップＣＰＨとダイパッドＤＰ２とを接合する接合材にクラックまたは剥離が発生し、このクラックまたは剥離により、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度が低下する虞があることを、本発明者は見出した。これについて、図１７〜図２０を参照して以下に説明する。
図１７および図１８は、課題の説明図であり、ダイパッドＤＰ２上に、半導体チップＣＰＨに相当する半導体チップＣＰＨ１０１が、半田１１１を介して搭載されて接合された状態が示されている。実際には、半導体チップＣＰＨ１０１には上記金属板ＭＰ１やワイヤＷＡが接続され、それらが樹脂封止されて上記半導体装置ＳＭ１のような半導体装置（半導体パッケージ）が形成されており、ダイパッドＤＰ２の下面が封止樹脂の下面で露出した状態となっているが、図１７および図１８では、上記封止部ＭＲ、金属板ＭＰ１およびワイヤＷＡについては図示を省略している。なお、図１７および図１８は、断面図であるが、図面を見やすくするために、センスＭＯＳ領域ＲＧ２以外についてはハッチングを省略してある。
図１７の半導体チップＣＰＨ１０１と上記半導体チップＣＰＨとでは、センスＭＯＳ領域ＲＧ２の位置が相違しており、図１７の半導体チップＣＰＨ１０１では、センスＭＯＳ領域ＲＧ２が半導体チップＣＰＨ１０１の周辺部に位置しており、一方、上記半導体チップＣＰＨでは、図１７の半導体チップＣＰＨ１０１に比べて、センスＭＯＳ領域ＲＧ２の位置が、より内側（周辺部から遠い側）にある。
図１７において、半導体チップＣＰＨ１０１の裏面全体に上記裏面電極ＢＥ１が形成されており、半導体チップＣＰＨ１０１の裏面電極ＢＥ１とダイパッドＤＰ２との間に、半田１１１介して電流が流れる構成となっている。この半田１１１は、上記接着層ＳＤ１に相当するものである。図１７において、半導体チップＣＰＨ１０１の裏面電極ＢＥ１とダイパッドＤＰ２との間に流れる電流１１２を矢印で模式的に示している。この電流１１２のうち、上記メインＭＯＳ領域ＲＧ１（に形成されている複数の単位トランジスタセル）を流れる電流を、符号１１２ａを付して電流１１２ａと称し、センスＭＯＳ領域ＲＧ２（に形成されている複数の単位トランジスタセル）を流れる電流を、符号１１２ｂを付して電流１１２ｂと称することとする。電流１１２ａと電流１１２ｂとの合計が電流１１２に対応し、パワーＭＯＳＱＨ１を流れる電流（すなわち上記電流Ｉｄｈ）が電流１１２ａに対応し、センスＭＯＳＱＳ１を流れる電流（すなわち上記電流Ｉｓｅ）が電流１１２ｂに対応している。
しかしながら、熱ストレス（例えば使用中の熱負荷や温度サイクル試験など）が加わると、半田１１１にクラック（以下、このクラックには符号１１３を付してクラック１１３と称する）が発生する可能性がある。なお、剥離が発生する場合もあるが、本実施の形態では、剥離もクラックに含めて説明する。
図１８は、図１７において、熱ストレスによって半田１１１にクラック１１３が発生した状態が示されている。半田１１１は、半導体チップＣＰＨ１０１の裏面全体とダイパッドＤＰ２の上面との間に介在し、クラック１１３は、半田１１１の周辺部（外周部）から発生して、内側方向（内部方向）に向かって進行する。クラック１１３が発生した領域は、電流１１２が通りにくく、電流１１２の経路としては機能できなくなる。このため、半導体チップＣＰＨ１０１の裏面電極ＢＥ１とダイパッドＤＰ２との間に流れる電流１１２は、図１８に示されるように、クラック１１３を避け、半田１１１においてクラック１１３が発生していない領域を流れることになる。
しかしながら、半田１１１にクラック１１３が発生し、このクラック１１３を避けて電流１１２が流れる場合、パワーＭＯＳＱＨ１に流れる電流をセンスＭＯＳＱＳ１で検知する際の精度が低下する虞がある。以下、これについて説明する。
上記半導体チップＣＰＨと図１７および図１８に示される半導体チップＣＰＨ１０１とには、パワーＭＯＳＱＨ１を構成するＭＯＳＦＥＴが形成された領域であるメインＭＯＳ領域ＲＧ１と、センスＭＯＳＱＳ１を構成するＭＯＳＦＥＴが形成された領域であるセンスＭＯＳ領域ＲＧ２とが存在している。そして、メインＭＯＳ領域ＲＧ１とセンスＭＯＳ領域ＲＧ２とは、面積が相違しており（メインＭＯＳ領域ＲＧ１の方がセンスＭＯＳ領域ＲＧ２よりも面積が大きい）、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流とが、所定の比率、例えば２００００：１の比率となるように、半導体チップＣＰＨ，ＣＰＨ１０１におけるメインＭＯＳ領域ＲＧ１とセンスＭＯＳ領域ＲＧ２との面積比が設定されているものと仮定する。
半田１１１にクラック１１３が発生し、このクラック１１３を避けて電流１１２が流れる場合、メインＭＯＳ領域ＲＧ１はセンスＭＯＳ領域ＲＧ２よりも面積が大きく、半導体チップＣＰＨ１０１のうちのかなりの面積を占めているため、電流１１２ａがダイパッドＤＰ２から半田１１１を経由してメインＭＯＳ領域ＲＧ１（のトランジスタ）を流れる経路の抵抗は、クラック１１３の有無でそれほど影響を受けない。しかしながら、センスＭＯＳ領域ＲＧ２は、メインＭＯＳ領域ＲＧ１よりも面積がかなり小さく、図１８に示されるようにセンスＭＯＳ領域ＲＧ２の下方にクラック１１３が延在していると、電流１１２ｂがダイパッドＤＰ２から半田１１１を経由してセンスＭＯＳ領域ＲＧ２（のトランジスタ）を流れる経路の抵抗は、クラック１１３を迂回して電流１１２ｂが流れる分、遠回りの経路となるため、抵抗値がかなり大きくなる。
図１９は、図１７の状態の等価回路図、図２０は、図１８の状態の等価回路図である。図１９では、抵抗Ｒ１０１を経てパワーＭＯＳＱＨ１に電流１１２ａ（上記電流Ｉｄｈに対応）が流れ、抵抗Ｒ１０２を経てセンスＭＯＳＱＳ１に電流１１２ｂ（上記電流Ｉｓｅに対応）が流れ、この抵抗Ｒ１０１，Ｒ１０２は、半田１１１による抵抗と、半導体チップＣＰＨ１０１を構成する基板１の抵抗（基板抵抗）とで形成される。図１８のようにクラック１１３が発生していない状態では、抵抗Ｒ１０１と抵抗Ｒ１０２とは、ほぼ同程度である。一方、図１８のようにクラック１１３が発生した状態では、抵抗Ｒ１０３を経てパワーＭＯＳＱＨ１に電流１１２ａが流れ、抵抗Ｒ１０３，Ｒ１０４を経てセンスＭＯＳＱＳ１に電流１１２ｂが流れ、この抵抗Ｒ１０３，Ｒ１０４は、半田１１１による抵抗と、半導体チップＣＰＨ１０１を構成する基板１の抵抗（基板抵抗）とで形成される。図１８のようにセンスＭＯＳ領域ＲＧ２の下方にクラック１１３が発生した状態では、抵抗Ｒ１０４は抵抗Ｒ１０３よりもかなり大きなものとなる。
このため、クラック１１３が発生していない場合には、電流１１２ｂは、電流１１２ａの１／２００００であったものが、図１８のようにセンスＭＯＳ領域ＲＧ２の下方にクラック１１３が延在していると、この電流比（電流１１２ａ：電流１１２ｂ＝２００００：１）が崩れ、電流１１２ｂは、電流１１２ａの１／２００００よりも小さくなってしまう。
このため、本来は、センスＭＯＳＱＳ１を流れる電流１１２ｂは、パワーＭＯＳＱＨ１を流れる電流１１２ａの１／２００００であるように半導体チップＣＰＨ１０１を設計しても、半田１１１に生じたクラック１１３が図１８のようにセンスＭＯＳ領域ＲＧ２の下方にまで延在すると、センスＭＯＳＱＳ１を流れる電流１１２ｂは、パワーＭＯＳＱＨ１を流れる電流１１２ａの１／２００００よりも更に小さくなってしまう。例えば、半導体チップＣＰＨ１０１において、センスＭＯＳＱＳ１を流れる電流１１２ｂが、クラック１１３無しのときにはパワーＭＯＳＱＨ１を流れる電流１１２ａの１／２００００であったものが、図１８のようなクラック１１３有りのときには、パワーＭＯＳＱＨ１を流れる電流１１２ａの１／２４０００となってしまう。このため、パワーＭＯＳＱＨ１に流れる電流をセンスＭＯＳＱＳ１で検知しようとしても、その精度が低下し、実際に流れている電流よりも低い電流として検知してしまう。
従って、パワーＭＯＳＱＨ１を流れる電流１１２ａがある制限値を越えたか否かをセンスＭＯＳＱＳ１で検知しようとする場合、クラック１１３が発生していなければセンスＭＯＳＱＳ１で精度よく検知できるが、センスＭＯＳ領域ＲＧ２の下方にまで延在するようにクラック１１３が発生していると、センスＭＯＳＱＳ１でうまく検知できず、パワーＭＯＳＱＨ１を流れる電流１１２ａがある制限値を越えた瞬間を見逃す虞がある。例えば、センスＭＯＳＱＳ１を流れる電流１１２ｂが、クラック１１３無しのときにはパワーＭＯＳＱＨ１を流れる電流１１２ａの１／２００００であったものが、クラック１１３の発生に起因して、パワーＭＯＳＱＨ１を流れる電流１１２ａの１／２４０００となった場合には、電流１１２ａが、制限値ではなく制限値の１．２倍を越えたときに、制限値越えをセンスＭＯＳＱＳ１が検知することになる。
このようなクラック１１３に起因してセンスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度が低下する現象は、センスＭＯＳ領域ＲＧ２の下方にクラック１１３が発生することで、促進される。これを防止するためには、本実施の形態では、クラック１１３が発生しても、その影響を受けにくい位置にセンスＭＯＳ領域ＲＧ２を配置するように、半導体チップＣＰＨにおけるセンスＭＯＳ領域ＲＧ２などのレイアウトを工夫している。図２１および図２２は、本実施の形態の半導体装置ＳＭ１の説明図であり、それぞれ上記図１８および図１９に対応するものである。
図２１において、半田１１１は、半導体チップＣＰＨの裏面全体とダイパッドＤＰ２の上面との間に介在し、クラック１１３は、半田１１１の周辺部（外周部）から発生して、内側方向（内部方向）に向かって進行する。このため、上記図１７および図１８のように半導体チップＣＰＨ１０１の周辺部（外周部）近傍にセンスＭＯＳ領域ＲＧ２を配置していた場合、センスＭＯＳ領域ＲＧ２の下方にクラック１１３が発生しやすくなる。それに対して、本実施の形態では、その下にクラック１１３が発生しやすい半導体チップＣＰＨ１の周辺部（外周部）近傍ではなく、図２１および図２２に示されるように、半導体チップＣＰＨの周辺部（外周部）近傍よりも内側にセンスＭＯＳ領域ＲＧ２を配置している。図２０および図２１の例では、半導体チップＣＰＨの主面の中央付近にセンスＭＯＳ領域ＲＧ２を配置している。これにより、センスＭＯＳ領域ＲＧ２の下方にクラック１１３が発生しにくくなる（クラック１１３が到達しにくくなる）ため、クラック１１３が発生したときでも、電流１１２ａ：電流１１２ｂ＝２００００：１の関係を維持しやすくなる。このため、クラック１１３に起因してセンスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度が低下するのを、抑制または防止できるようになる。これにより、半導体装置の信頼性を向上させることができる。
なお、上記図１７〜図２０を参照して説明したクラック１１３に起因した課題は、半導体チップＣＰＨ１０１をダイパッドＤＰ２にダイボンディングするための接合材（ダイボンディング材）が半田の場合に、特に顕著に発生するが、半田以外の導電性の接合材（ダイボンディング材）の場合にも生じ得る課題である。このため、本実施の形態は、半導体チップＣＰＨ１０１をダイパッドＤＰ２にダイボンディングするための接合材（すなわち上記接着層ＳＤ１）が、半田の場合に特に効果が大きいが、半田以外の導電性の接合材、例えば銀ペーストなどのペースト型導電性接合材の場合にも有効である。
このように、本実施の形態の技術思想は、半導体チップＣＰＨとダイパッドＤＰ２との間に介在する導電性の接着層ＳＤ１に上記クラック１１３に相当するクラックが発生したとしても、センスＭＯＳ領域ＲＧ２の直下にはそのクラックができるだけ存在しないように、半導体チップＣＰＨにおけるセンスＭＯＳ領域ＲＧ２の配置位置を工夫することである。つまり、半導体チップＣＰＨとダイパッドＤＰ２との間に介在する導電性の接着層ＳＤ１に上記クラック１１３に相当するクラックが発生したとしても、センスＭＯＳ領域ＲＧ２の直下にそのクラックが存在する確率ができるだけ低くなる位置に、センスＭＯＳ領域ＲＧ２を配置しておく。
＜半導体チップＣＰＨの主面内のレイアウトについて＞
以下、センスＭＯＳ領域ＲＧ２の配置位置を含めて、半導体チップＣＰＨの主面内のレイアウトの主要な特徴について、上記図１０〜図１２を参照しながら具体的に説明する。
半導体チップＣＰＨは、パワーＭＯＳＱＨ１だけでなく、パワーＭＯＳＱＨ１に流れる電流を検知するためのセンスＭＯＳＱＳ１も形成されている。本実施の形態では、図１０および図１１からも分かるように、半導体チップＣＰＨの主面において、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４と、センスＭＯＳＱＳ１を構成するＭＯＳＦＥＴを形成したセンスＭＯＳ領域ＲＧ２とを、同じ平面位置（上下で重なる位置）に配置しているのではない。ここで、パッドＰＤＨＳ４は、センスＭＯＳＱＳ１のソースに電気的に接続されたパッド電極（ボンディングパッド）であり、センスＭＯＳ領域ＲＧ２は、センスＭＯＳＱＳ１を構成するＭＯＳＦＥＴ（すなわちセンスＭＯＳＱＳ１用の並列接続された複数の単位トランジスタセル）が形成された領域である。
具体的には、図１０および図１１からも分かるように、半導体チップＣＰＨの主面において、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４よりも、センスＭＯＳ領域ＲＧ２を、内側に配置している。換言すれば、半導体チップＣＰＨの主面において、センスＭＯＳ領域ＲＧ２よりもパッドＰＤＨＳ４の方が、半導体チップＣＰＨの主面の外周部に近くなるように、センスＭＯＳ領域ＲＧ２およびパッドＰＤＨＳ４を配置している。つまり、半導体チップＣＰＨの主面において、半導体チップＣＰＨの主面の外周からセンスＭＯＳ領域ＲＧ２までの距離（間隔）が、半導体チップＣＰＨの主面の外周からパッドＰＤＨＳ４までの距離（間隔）よりも大きく（長く）なるようにしている。
なお、半導体チップＣＰＨの主面において、２つの位置のどちらが内側に位置しているかを判別するには、半導体チップＣＰＨの主面の外周からの距離（間隔）がより大きい方を、内側とみなすものとする。
半導体チップＣＰＨの主面において、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４よりも、センスＭＯＳ領域ＲＧ２を内側に配置しているのは、次の理由のためである。すなわち、接着層ＳＤ１に上記クラック１１３に相当するクラックが発生したとしても、接着層ＳＤ１においてセンスＭＯＳ領域ＲＧ２の下方の位置に、そのクラックができるだけ延在しないようにするためである。半導体チップＣＰＨの主面において、センスＭＯＳ領域ＲＧ２を外周部ではなくできるだけ内側に配置することにより、接着層ＳＤ１におけるセンスＭＯＳ領域ＲＧ２の下方の位置に、上記クラック１１３に相当するクラックが形成されるのを抑制または防止することができる。これにより、クラック１１３に起因してセンスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度が低下するのを、抑制または防止できるようになるため、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度を向上させることができる。従って、半導体装置の信頼性を向上させることができる。一方、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４は、半導体チップＣＰＨの主面において、内側よりも外周部に近い位置に配置していた方が、ワイヤＷＡのような導電性部材を接続しやすくなる。このため、本実施の形態では、半導体チップＣＰＨの主面において、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４よりも、センスＭＯＳ領域ＲＧ２を内側に配置する。これにより、接着層ＳＤ１におけるセンスＭＯＳ領域ＲＧ２の下方の位置にクラックが形成されるのを抑制または防止して、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度を向上させるとともに、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４にワイヤＷＡのような導電性部材を接続しやすくすることができる。
例えば、図１０の場合は、半導体チップＣＰＨの主面において、上記半導体チップＣＰＣに対向する辺に沿ってパッドＰＤＨＳ２、パッドＰＤＨＧ、パッドＰＤＨＳ３およびパッドＰＤＨＳ４を配置し、その辺の中央付近にゲート用のパッドＰＤＨＧを配置し、その辺の端部付近にパッドＰＤＨＳ４を配置している。これにより、半導体チップＣＰＨにおけるワイヤＷＡを接続する各パッドに対して、ワイヤボンディングしやすくなる。
また、本実施の形態では、半導体チップＣＰＨの主面において、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４よりも、センスＭＯＳ領域ＲＧ２を内側に配置しているため、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４は、センスＭＯＳ領域ＲＧ２の直上にはない。このため、上記図１０〜図１２および図１４〜図１６からも分かるように、センスＭＯＳ領域ＲＧ２に形成されたセンスＭＯＳＱＳ１用のソース領域（センスＭＯＳ領域ＲＧ２の上記半導体領域４に対応）と、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４とは、半導体チップＣＰＨに形成されたソース配線（ソース用配線）１０Ｓ２を介して（通じて）電気的に接続されている。これにより、半導体チップＣＰＨの主面において、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４よりも、センスＭＯＳ領域ＲＧ２を内側に配置し、センスＭＯＳ領域ＲＧ２に形成されたソース領域（上記半導体領域４に対応）とセンスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４とを、ソース配線１０Ｓ２を介して的確に接続することができる。なお、半導体チップＣＰＨのパッドＰＤＨＳ１，ＰＤＨＳ２，ＰＤＨＳ３は、半導体チップＣＰＨ内に形成されたソース配線（ソース用配線）１０Ｓ１を介して（通じて）、メインＭＯＳ領域ＲＧ１に形成されたパワーＭＯＳＱＨ１用のソース領域（メインＭＯＳ領域ＲＧ１の上記半導体領域４に対応）と電気的に接続されている。
また、本実施の形態では、図１０および図１１からも分かるように、半導体チップＣＰＨの主面において、ゲート用のパッドＰＤＨＧよりも、センスＭＯＳ領域ＲＧ２を内側に配置している。換言すれば、半導体チップＣＰＨの主面において、センスＭＯＳ領域ＲＧ２よりも、ゲート用のパッドＰＤＨＧの方が、半導体チップＣＰＨの主面の外周部に近くなるように、センスＭＯＳ領域ＲＧ２およびパッドＰＤＨＧを配置している。つまり、半導体チップＣＰＨの主面において、半導体チップＣＰＨの主面の外周からセンスＭＯＳ領域ＲＧ２までの距離（間隔）が、半導体チップＣＰＨの主面の外周からパッドＰＤＨＧまでの距離（間隔）よりも大きく（長く）なるようにしている。
上述のように、半導体チップＣＰＨの主面において、センスＭＯＳ領域ＲＧ２を外周部ではなくできるだけ内側に配置することにより、接着層ＳＤ１におけるセンスＭＯＳ領域ＲＧ２の下方の位置に、上記クラック１１３に相当するクラックが形成されるのを抑制または防止することができ、それによって、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度を向上させることができる。従って、半導体装置の信頼性を向上させることができる。一方、ゲート用のパッドＰＤＨＧは、半導体チップＣＰＨの主面において、内側よりも外周部に近い位置に配置していた方が、ワイヤＷＡのような導電性部材をゲート用のパッドＰＤＨＧに接続しやすくなる。このため、本実施の形態では、半導体チップＣＰＨの主面において、ゲート用のパッドＰＤＨＧよりも、センスＭＯＳ領域ＲＧ２を内側に配置している。これにより、接着層ＳＤ１におけるセンスＭＯＳ領域ＲＧ２の下方の位置にクラックが形成されるのを抑制または防止して、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度を向上させるとともに、ゲート用のパッドＰＤＨＧにワイヤＷＡのような導電性部材を接続しやすくすることができる。
また、本実施の形態では、半導体チップＣＰＨの主面において、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４よりもセンスＭＯＳ領域ＲＧ２を内側に配置しているが、更に、半導体チップＣＰＨの主面において、平面視で、センスＭＯＳ領域ＲＧ２はメインＭＯＳ領域ＲＧ１に囲まれていることが好ましい。すなわち、パワーＭＯＳＱＨ１を構成するＭＯＳＦＥＴ（すなわちパワーＭＯＳＱＨ１用の並列接続された複数の単位トランジスタセル）を形成したメインＭＯＳ領域ＲＧ１に周囲を囲まれた位置にセンスＭＯＳ領域ＲＧ２を配置すれば、好ましい。これにより、半導体チップＣＰＨの主面におけるソース用のパッドＰＤＨＳ４とセンスＭＯＳ領域ＲＧ２との間の距離（間隔）を大きくすることができるとともに、半導体チップＣＰＨの主面に占めるメインＭＯＳ領域ＲＧ１の面積を大きくすることができる。半導体チップＣＰＨの主面におけるソース用のパッドＰＤＨＳ４とセンスＭＯＳ領域ＲＧ２との間の距離（間隔）を大きくすることにより、接着層ＳＤ１におけるセンスＭＯＳ領域ＲＧ２の下方の位置に、上記クラック１１３に相当するクラックが形成される可能性をより低減することができ、それによって、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度を更に向上させることができる。従って、半導体装置の信頼性を更に向上させることができる。また、半導体チップＣＰＨの主面に占めるメインＭＯＳ領域ＲＧ１の面積を大きくすることにより、メインＭＯＳ領域ＲＧ１に形成されたパワーＭＯＳＱＨ１に流れる電流（上記電流Ｉｄｈに対応）を大きくすることができ、出力電流（上記ノードＮ１から出力される電流）を大きくすることが可能になる。
なお、「平面視」と言うときは、半導体チップＣＰＨの主面に平行な平面で見たときを意味するものとする。
また、本実施の形態では、半導体チップＣＰＨの主面において、センスＭＯＳ領域ＲＧ２は、平面視で、パワーＭＯＳＱＨ１のソース用のパッドＰＤＨＳ１に囲まれていれば、更に好ましい。すなわち、パワーＭＯＳＱＨ１のソース用のパッドＰＤＨＳ１に周囲を囲まれた位置にセンスＭＯＳ領域ＲＧ２を配置すれば、更に好ましい。これにより、半導体チップＣＰＨの主面におけるソース用のパッドＰＤＨＳ４とセンスＭＯＳ領域ＲＧ２との間の距離（間隔）を大きくすることができるとともに、パワーＭＯＳＱＨ１のソース用のパッドＰＤＨＳ１の面積を大きくすることができる。半導体チップＣＰＨの主面におけるソース用のパッドＰＤＨＳ４とセンスＭＯＳ領域ＲＧ２との間の距離（間隔）を大きくすることにより、接着層ＳＤ１におけるセンスＭＯＳ領域ＲＧ２の下方の位置に、上記クラック１１３に相当するクラックが形成される可能性をより低減することができ、それによって、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度を更に向上させることができる。また、パワーＭＯＳＱＨ１のソース用のパッドＰＤＨＳ１の面積を大きくすることにより、ソース用のパッドＰＤＨＳ１に金属板ＭＰ１のような導電性部材を接続しやすくなる。また、パワーＭＯＳＱＨ１のソース用のパッドＰＤＨＳ１の面積を大きくすることにより、ソース用のパッドＰＤＨＳ１と金属板ＭＰ１との接続面積を大きくすることも可能になり、パワーＭＯＳＱＨ１のオン抵抗を低減でき、また、パワーＭＯＳＱＨ１に大電流を流しやすくなり、導通損失も低減できる。
なお、半導体チップＣＰＨの主面において、センスＭＯＳ領域ＲＧ２の各辺に対向する位置にメインＭＯＳ領域ＲＧ１があれば、平面視でセンスＭＯＳ領域ＲＧ２がメインＭＯＳ領域ＲＧ１に囲まれているとみなすことができる。また、半導体チップＣＰＨの主面において、センスＭＯＳ領域ＲＧ２の各辺に対向する位置にパワーＭＯＳＱＨ１のソース用のパッドＰＤＨＳ１があれば、平面視でセンスＭＯＳ領域ＲＧ２がパワーＭＯＳＱＨ１のソース用のパッドＰＤＨＳ１に囲まれているとみなすことができる。
また、上述のようにセンスＭＯＳ領域ＲＧ２のソース領域（上記半導体領域４に対応）とセンスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４とを、ソース配線１０Ｓ２を介して電気的に接続する必要があり、このソース配線１０Ｓ２やゲート配線１０Ｇが延在する平面領域には、メインＭＯＳ領域ＲＧ１およびソース配線１０Ｓ１を配置することができない。このため、ソース配線１０Ｓ２やゲート配線１０Ｇが延在する平面領域を除いて、センスＭＯＳ領域ＲＧ２がメインＭＯＳ領域ＲＧ１に囲まれ、また、ソース配線１０Ｓ２やゲート配線１０Ｇが延在する平面領域を除いて、センスＭＯＳ領域ＲＧ２がパッドＰＤＨＳ１に囲まれることになる。
図２３〜図２５は、上記図１０〜図１２の場合よりも、センスＭＯＳ領域ＲＧ２の配置位置を、半導体チップＣＰＨの主面の外周部に近づけた場合の半導体チップＣＰＨのチップレイアウトを示す平面図であり、図２３が上記図１０に対応し、図２４が上記図１１に対応し、図２５が上記図１２に対応している。図２３〜図２５のチップレイアウトの場合であっても、上述のように、半導体チップＣＰＨの主面において、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４よりもセンスＭＯＳ領域ＲＧ２を内側に配置していることなどにより、上述の効果を得ることができるが、上記図１０〜図１２のように、半導体チップＣＰＨの主面の中央付近にセンスＭＯＳ領域ＲＧ２を配置すれば、より好ましい。上記クラック１１３が接着層ＳＤ１に発生する場合、上記クラック１１３は接着層ＳＤ１の周辺部（外周部）から発生して、内側方向（内部方向）に向かって進行する。このため、半導体チップＣＰＨの中央付近の下方の接着層ＳＤ１が、最もクラックが発生しにくい領域である。このため、半導体チップＣＰＨの主面の中央付近にセンスＭＯＳ領域ＲＧ２を配置すれば、接着層ＳＤ１におけるセンスＭＯＳ領域ＲＧ２の下方の位置に、上記クラック１１３に相当するクラックが形成される可能性を最も低減することができ、それによって、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度を、更に向上させることができる。従って、半導体装置の信頼性を更に向上させることができる。このことは、以下の各変形例においても同様である。
以下、本実施の形態の種々の変形例について説明する。
＜半導体チップＣＰＨの主面内のレイアウトの第１変形例について＞
図２６〜図２８は、本実施の形態の半導体チップＣＰＨの第１変形例のチップレイアウトを示す平面図であり、図２６が上記図１０に対応し、図２７が上記図１１に対応し、図２８が上記図１２に対応している。また、図２９は、図２６のＥ−Ｅ線の断面図であり、上記図１６に対応するものである。
図２６〜図２９に示される第1変形例では、半導体チップＣＰＨの主面において、ソース用のパッドＰＤＨＳ１の代わりに、ソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂが形成されている。ソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂは、上記パッドＰＤＨＳ１と同様、金属板ＭＰ１接続用の電極（パッド電極、電極パッド、ボンディングパッド）である。また、上記パッドＰＤＨＳ１と同様に、ソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂは、半導体チップＣＰＨ内に形成されたソース配線（ソース用配線）１０Ｓ１を介して（通じて）、メインＭＯＳ領域ＲＧ１に形成されたパワーＭＯＳＱＨ１用のソース領域（上記半導体領域４に対応）と電気的に接続されている。すなわち、上記パッドＰＤＨＳ１と同様に、ソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂは、パワーＭＯＳＱＨ１のソースに電気的に接続されたパッドである。
ソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂは、ゲート用のパッドＰＤＨＧやソース用のパッドＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４よりも大きく、それぞれ、半導体チップＣＰＨの主面の長手方向（第１方向Ｘ）に沿って延在する略長方形状に形成されている。半導体チップＣＰＨの主面において、パッドＰＤＨＳ１ａとパッドＰＤＨＳ１ｂとは、第２方向Ｙに所定の間隔を空けて配置されている。但し、平面視において、ソース用のパッドＰＤＨＳ１ａは、長方形状の四辺のうち、ソース用のパッドＰＤＨＳ１ｂに対向する側の辺の一部（好ましくはその辺の中央部分近傍）がソース用のパッドＰＤＨＳ１ｂから遠ざかる方向に後退しており、その後退した領域にセンスＭＯＳ領域ＲＧ２が配置されている。
ソース用のパッドＰＤＨＳ１と同様に、ソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂも金属板ＭＰ１接続用の電極（パッド電極、電極パッド、ボンディングパッド）であり、上記金属板ＭＰ１の第１部分ＭＰ１ａが、接着層ＳＤ２を介して半導体チップＣＰＨのソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂと接合されて電気的に接続される。このため、半導体チップＣＰＨのソースパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂと上記ダイパッドＤＰ３とは、上記金属板ＭＰ１を介して電気的に接続される。
図２６〜図２９からも分かるように、半導体チップＣＰＨの主面において、平面視で、ソース用のパッドＰＤＨＳ１ａとソース用のパッドＰＤＨＳ１ｂとの間に、ゲート配線（ゲート用配線）１０Ｇが延在している（具体的には第１方向Ｘに延在している）。ゲート配線１０Ｇのうち、平面視でソース用のパッドＰＤＨＳ１ａとソース用のパッドＰＤＨＳ１ｂとの間に延在しているゲート配線１０Ｇを、符号１０Ｇ１を付してゲート配線１０Ｇ１と称することとする。ゲート配線１０Ｇ１は、上記配線部（ゲート引き出し用の配線部）７ａに接続され、この配線部７ａを介して、メインＭＯＳ領域ＲＧ１に形成されている複数のゲート電極７に電気的に接続され、かつ、配線部７ａを介して、センスＭＯＳ領域ＲＧ２に形成されている複数のゲート電極７と電気的に接続されている。ゲート配線１０Ｇ１（ゲート配線１０Ｇ１以外のゲート配線１０Ｇも）は、ゲート用のパッドＰＤＨＧと、メインＭＯＳ領域ＲＧ１に形成されたパワーＭＯＳＦＥＴＱＨ１用のゲート電極７およびセンスＭＯＳ領域ＲＧ２に形成されたセンスＭＯＳＱＳ１用のゲート電極７とを電気的に接続する配線（ゲート用配線）であり、ソース配線１０Ｓ１，１０Ｓ２と同層に形成されている。
つまり、上記図１０〜図１２の場合は、半導体チップＣＰＨの主面における外周部に沿ってゲート配線１０Ｇが形成されていたが、図２６〜図２９の第１変形例の場合は、半導体チップＣＰＨの主面における外周部に沿って形成されたゲート配線１０Ｇだけでなく、更に、ソース用のパッドＰＤＨＳ１ａとソース用のパッドＰＤＨＳ１ｂとの間に延在するゲート配線１０Ｇ（すなわちゲート配線１０Ｇ１）が形成されている。
パワーＭＯＳＦＥＴＱＨ１用の各ソース領域（メインＭＯＳ領域ＲＧ１の上記半導体領域４に対応）は、その直上に延在するソース配線１０Ｓ１に接続され、センスＭＯＳＱＳ１用の各ソース領域（センスＭＯＳ領域ＲＧ２の上記半導体領域４に対応）は、その直上に延在するソース配線１０Ｓ２に接続されるが、ゲート配線１０Ｇ１を含むゲート配線１０Ｇは、ソース配線１０Ｓ１，１０Ｓ２と同層に形成される。このため、ソース用のパッドＰＤＨＳ１ａとソース用のパッドＰＤＨＳ１ｂとの間に延在するゲート配線１０Ｇ１の直下には、上記単位トランジスタセルは形成されておらず、ソース配線１０Ｓ１の直下に上記単位トランジスタセルが形成されている。
半導体チップＣＰＨの主面において、平面視で、ソース用のパッドＰＤＨＳ１ａとソース用のパッドＰＤＨＳ１ｂとの間に、ゲート配線１０Ｇ１を延在させることにより、ゲート抵抗を低減できる。このため、メインＭＯＳ領域ＲＧ１の各単位トランジスタセルの動作の遅延を抑制または防止でき、また、センスＭＯＳ領域ＲＧ２の各単位トランジスタセルの動作の遅延を抑制または防止できる。
また、図２６〜図２９に示される第１変形例では、半導体チップＣＰＨの主面において、ソース配線１０Ｓ２は、平面視で、ソース用のパッドＰＤＨＳ１ａとソース用のパッドＰＤＨＳ１ｂとの間を、ゲート配線１０Ｇ１に沿うように延在している（具体的には第１方向Ｘに延在している）。
パワーＭＯＳＦＥＴＱＨ１用の各ソース領域（メインＭＯＳ領域ＲＧ１の上記半導体領域４に対応）は、その直上に延在するソース配線１０Ｓ１に接続する必要があるため、ソース配線１０Ｓ２の直下には、パワーＭＯＳＱＨ１用の単位トランジスタセルは形成できない。また、上述のように、ゲート配線１０Ｇ１の直下にも、上記単位トランジスタセルは形成できない。すなわち、ゲート配線１０Ｇ１およびソース配線１０Ｓ１は、いずれもその直下にパワーＭＯＳＱＨ１用の単位トランジスタセルを形成できない。このため、図２６〜図２９に示されるように、半導体チップＣＰＨの主面において、ソース用のパッドＰＤＨＳ１ａとソース用のパッドＰＤＨＳ１ｂとの間に、ゲート配線１０Ｇ１とソース配線１０Ｓ２とを互いに沿うように延在させる（具体的には第１方向Ｘに延在させる）ことにより、半導体チップＣＰＨの主面において、パワーＭＯＳＱＨ１用の単位トランジスタセルを形成できない領域（の面積）を縮小することができる。これにより、半導体チップＣＰＨの主面に占めるメインＭＯＳ領域ＲＧ１の面積（すなわちパワーＭＯＳＦＥＴＱＨ１用の単位トランジスタセルが形成された面積）を大きくすることができる。従って、メインＭＯＳ領域ＲＧ１に形成されたパワーＭＯＳＱＨ１に流れる電流を大きくすることができ、出力電流（上記ノードＮ１から出力される電流）を大きくすることが可能になる。
また、上記図１０〜図１２のチップレイアウトでは、半導体チップＣＰＨの主面において、平面視で、センスＭＯＳ領域ＲＧ２はパッドＰＤＨＳ１に囲まれているが、図２６〜図２９に示される第１変形例では、半導体チップＣＰＨの主面において、平面視で、センスＭＯＳ領域ＲＧ２はパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに囲まれている。
なお、上述のように、半導体チップＣＰＨの主面において、センスＭＯＳ領域ＲＧ２の各辺に対向する位置にパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂがあれば、平面視でセンスＭＯＳ領域ＲＧ２がパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに囲まれているとみなすことができる。図２６の場合は、センスＭＯＳ領域ＲＧ２の三辺（ソース配線１０Ｓ２およびゲート配線１０Ｇ１が延在する側を除く三辺）が、パワーＭＯＳＱＨ１のソース用のパッドＰＤＨＳ１ａに対向し、かつ、センスＭＯＳ領域ＲＧ２の残りの一辺がパッドＰＤＨＳ１ｂに対向している状態となっており、平面視でセンスＭＯＳ領域ＲＧ２がパワーＭＯＳＱＨ１のソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに囲まれているとみなすことができる。また、図２６の場合は、半導体チップＣＰＨの主面において、平面視で、センスＭＯＳ領域ＲＧ２の三辺がパッドＰＤＨＳ１ａに囲まれていると言うこともできる。また、図２６〜図２９の第２変形例の場合は、センスＭＯＳ領域ＲＧ２の三辺（ソース配線１０Ｓ２およびゲート配線１０Ｇ１が延在する側を除く三辺）が、メインＭＯＳ領域ＲＧ１に対向し、かつ、センスＭＯＳ領域ＲＧ２の残りの一辺が他のメインＭＯＳ領域ＲＧ１に対向している状態となっており、平面視でセンスＭＯＳ領域ＲＧ２がメインＭＯＳ領域ＲＧ１に囲まれているとみなすことができる。
図２６〜図２９に示される第１変形例のチップレイアウトの他の構成は、上記図１０〜図１６のチップレイアウトと基本的には同じであるので、ここではその説明は省略する。
＜半導体チップＣＰＨの主面内のレイアウトの第２変形例について＞
図３０〜図３２は、本実施の形態の半導体チップＣＰＨの第２変形例のチップレイアウトを示す平面図であり、図３０が上記図１０および図２６に対応し、図３１が上記図１１および図２７に対応し、図３２が上記図１２および図２８に対応している。また、図３３は、図３０のＥ−Ｅ線の断面図であり、上記図１６および図２９に対応するものであり、図３４は、図３０のＦ−Ｆ線の断面図である。
図３０〜図３４に示される第２変形例のチップレイアウトは、上記図１０〜図１６のチップレイアウトに対して、平面視でセンスＭＯＳ領域ＲＧ２に重なる位置にセンスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４を配置した点が、主要な相違点である。以下、具体的に説明する。
図３１と上記図１１を比較すると分かるように、半導体チップＣＰＨの主面におけるメインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２のレイアウトについては、図３１の第２比較例は上記図１１と基本的には同じである（但し、図１１でセンスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４を配置していた領域も、図３１の第２比較例ではメインＭＯＳ領域ＲＧ１に含めた点は相違している）。このため図３０〜図３４の第２変形例でも、半導体チップＣＰＨの主面において、平面視で、センスＭＯＳ領域ＲＧ２はメインＭＯＳ領域ＲＧ１に囲まれている、すなわち、パワーＭＯＳＱＨ１を構成するＭＯＳＦＥＴ（すなわちパワーＭＯＳＱＨ１用の並列接続された複数の単位トランジスタセル）を形成したメインＭＯＳ領域ＲＧ１に周囲を囲まれた位置にセンスＭＯＳ領域ＲＧ２を配置している。
上記図１０〜図１６のレイアウトや上記図２６〜図２８の第１変形例のレイアウトに対する図３０〜図３４の第２変形例のレイアウトの主要な相違点は、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４とセンスＭＯＳ領域ＲＧ２との相対的な位置関係である。すなわち、上記図１０〜図１６のレイアウトや上記図２６〜図２８の第１変形例のレイアウトでは、半導体チップＣＰＨの主面において、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４よりもセンスＭＯＳ領域ＲＧ２を内側に配置していた。それに対して、図３０〜図３４に示される第２変形例では、半導体チップＣＰＨの主面において、平面視で、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４は、センスＭＯＳ領域ＲＧ２に重なる位置に配置されている。すなわち、図３０〜図３４に示される第２変形例では、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４は、センスＭＯＳ領域ＲＧ２の直上に配置されている。
上述のように半導体チップＣＰＨの主面の外周部にパッドＰＤＨＳ４をもしも配置した場合には、接着層ＳＤ１におけるセンスＭＯＳ領域ＲＧ２の下方の位置に上記クラック１１３に相当するクラックが形成される可能性が高いため、図３０〜図３４の第２変形例では、半導体チップＣＰＨの主面において、センスＭＯＳ領域ＲＧ２を外周部ではなくできるだけ内側に配置するようにしている。このため、図３０〜図３４の第２変形例では、半導体チップＣＰＨの主面において、平面視で、メインＭＯＳ領域ＲＧ１に囲まれる位置にセンスＭＯＳ領域ＲＧ２を配置することにより、半導体チップＣＰＨの主面における外周からパッドＰＤＨＳ４までの距離（間隔）を大きくすることができるとともに、半導体チップＣＰＨの主面に占めるメインＭＯＳ領域ＲＧ１の面積を大きくすることができる。半導体チップＣＰＨの主面における外周からパッドＰＤＨＳ４までの距離（間隔）を大きくすることにより、接着層ＳＤ１におけるセンスＭＯＳ領域ＲＧ２の下方の位置に、上記クラック１１３に相当するクラックが形成される可能性を低減することができ、それによって、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度を向上させることができる。従って、半導体装置の信頼性を向上させることができる。また、半導体チップＣＰＨの主面に占めるメインＭＯＳ領域ＲＧ１の面積を大きくすることにより、メインＭＯＳ領域ＲＧ１に形成されたパワーＭＯＳＱＨ１に流れる電流を大きくすることができ、出力電流（上記ノードＮ１から出力される電流）を大きくすることが可能になる。
そして、図３０〜図３４に示される第２変形例では、半導体チップＣＰＨの主面において、平面視でセンスＭＯＳ領域ＲＧ２に重なる位置にセンスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４を配置している。これにより、センスＭＯＳ領域ＲＧ２に形成されたセンスＭＯＳＱＳ１用のソース領域（センスＭＯＳ領域ＲＧ２の上記半導体領域４に対応）と、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４とを、長いソース配線でつなぐ必要が無くなり、センスＭＯＳ領域ＲＧ２の直上に延在（存在）するソース配線１０Ｓ２を上記開口部１３から露出させてパッドＰＤＨＳ４を形成することができる。このため、ソース配線１０Ｓ２を短く（小面積化）することができるため、半導体チップＣＰＨの主面に占めるメインＭＯＳ領域ＲＧ１の面積を大きくすることができる。半導体チップＣＰＨの主面に占めるメインＭＯＳ領域ＲＧ１の面積を大きくすることにより、メインＭＯＳ領域ＲＧ１に形成されたパワーＭＯＳＱＨ１に流れる電流を大きくすることができ、出力電流（上記ノードＮ１から出力される電流）を大きくすることが可能になる。
また、図３０〜図３４の第２変形例でも、半導体チップＣＰＨの主面において、ゲート用のパッドＰＤＨＧよりも、センスＭＯＳ領域ＲＧ２を内側に配置しているが、この点は、上記図１０や図２６のレイアウトと共通である。しかしながら、図３０〜図３４の第２変形例では、平面視でセンスＭＯＳ領域ＲＧ２に重なる位置にセンスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４を配置しているため、半導体チップＣＰＨの主面において、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４は、ゲート用のパッドＰＤＨＧよりも内側に配置された状態となる。換言すれば、半導体チップＣＰＨの主面において、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４よりも、ゲート用のパッドＰＤＨＧの方が、半導体チップＣＰＨの主面の外周部に近くなるように、パッドＰＤＨＧ，ＰＤＨＳ４を配置されている。つまり、半導体チップＣＰＨの主面において、半導体チップＣＰＨの主面の外周からセンスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４までの距離（間隔）が、半導体チップＣＰＨの主面の外周からゲート用のパッドＰＤＨＧまでの距離（間隔）よりも大きく（長く）なっている。これにより、接着層ＳＤ１におけるセンスＭＯＳ領域ＲＧ２の下方の位置にクラックが形成されるのを抑制または防止して、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度を向上させるとともに、ゲート用のパッドＰＤＨＧにワイヤＷＡのような導電性部材を接続しやすくすることができる。
また、図３０〜図３４の第２変形例では、半導体チップＣＰＨの主面において、センスＭＯＳ領域ＲＧ２は、平面視で、パワーＭＯＳＱＨ１のソース用のパッドＰＤＨＳ１に囲まれているが、この点は、上記図１０や図２６のレイアウトと共通である。しかしながら、図３０〜図３４の第２変形例では、平面視でセンスＭＯＳ領域ＲＧ２に重なる位置にセンスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４を配置しているため、半導体チップＣＰＨの主面において、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４は、平面視で、パワーＭＯＳＱＨ１のソース用のパッドＰＤＨＳ１に囲まれている。すなわち、パワーＭＯＳＱＨ１のソース用のパッドＰＤＨＳ１に周囲を囲まれた位置にセンスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４が配置されている。これにより、半導体チップＣＰＨの主面におけるソース用のパッドＰＤＨＳ４とセンスＭＯＳ領域ＲＧ２との間の距離（間隔）を大きくすることができるとともに、パワーＭＯＳＱＨ１のソース用のパッドＰＤＨＳ１の面積を大きくすることができる。パワーＭＯＳＱＨ１のソース用のパッドＰＤＨＳ１の面積を大きくすることにより、ソース用のパッドＰＤＨＳ１に金属板ＭＰ１のような導電性部材を接続しやすくなる。また、パワーＭＯＳＱＨ１のソース用のパッドＰＤＨＳ１の面積を大きくすることにより、ソース用のパッドＰＤＨＳ１と金属板ＭＰ１との接続面積を大きくすることも可能になり、パワーＭＯＳＱＨ１のオン抵抗を低減でき、また、パワーＭＯＳＱＨ１に大電流を流しやすくなり、導通損失も低減できる。
図３０〜図３４に示される第２変形例の半導体チップＣＰＨのチップレイアウトの他の構成は、上記図１０〜図１６のチップレイアウトと基本的には同じであるので、ここではその説明は省略する。
また、パワーＭＯＳＱＨ１のソース用のパッドＰＤＨＳ１に金属板ＭＰ１を接続し、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４にはワイヤＷＡを接続するが、図３０〜図３４に示される第２変形例のレイアウトの場合、パッドＰＤＨＳ４へのワイヤＷＡの接続に金属板ＭＰ１が邪魔になる虞がある。このため、図３０〜図３４に示される第２変形例の半導体チップＣＰＨを使用して半導体装置ＳＭ１を製造する場合には、金属板ＭＰ１と、半導体チップＣＰＨのパッドＰＤＨＳ４と半導体チップＣＰＣのパッドＰＤＣ３とのワイヤＷＡによる接続について、図３５および図３６の半導体装置ＳＭ１（すなわち半導体装置ＳＭ１ａ）のように工夫することが好ましい。図３５は、図３０〜図３４に示される第２変形例の半導体チップＣＰＨを使用した場合の半導体装置ＳＭ１（すなわち半導体装置ＳＭ１ａ）の平面透視図であり、上記図２に対応するものであり、図３６は、図３５のＣ−Ｃ線の断面図であり、上記図７に対応するものである。
図３５および図３６の半導体装置ＳＭ１（以下半導体装置ＳＭ１ａと称する）は、以下の点が上記図２〜図７の半導体装置ＳＭ１と相違している。すなわち、図３５および図３６の半導体装置ＳＭ１ａでは、金属板ＭＰ１に開口部（孔、貫通孔）ＯＰが形成されており、この開口部ＯＰは、半導体チップＣＰＨのパッドＰＤＨＳ４を露出させる位置および形状に形成されている。そして、半導体チップＣＰＨのパッドＰＤＨＳ４と半導体チップＣＰＣのパッドＰＤＣ３とをワイヤＷＡで接続しているが、このワイヤＷＡが金属板ＭＰ１の開口部ＯＰを通過するようにしている。
半導体装置ＳＭ１ａを製造する際には、ワイヤボンディング工程の前に、半導体チップＣＰＨおよびダイパッドＤＰ３に対する金属板ＭＰ１の接合と半導体チップＣＰＬおよびリード配線ＬＢに対する金属板ＭＰ２の接合とを行うが、その際、半導体チップＣＰＨのパッドＰＤＨＳ４が平面視で金属板ＭＰ１の開口部ＯＰから露出するように、金属板ＭＰ１を半導体チップＣＰＨのパッドＰＤＨＳ１に接合する。その後、ワイヤボンディング工程を行うが、その際、金属板ＭＰ１の開口部ＯＰから露出する半導体チップＣＰＨのパッドＰＤＨＳ４と、半導体チップＣＰＣのパッドＰＤＣ３とを、ワイヤＷＡで接続する。すなわち、金属板ＭＰ１の開口部ＯＰから露出する半導体チップＣＰＨのパッドＰＤＨＳ４にワイヤＷＡの一端を接続し、半導体チップＣＰＣのパッドＰＤＣ３にワイヤＷＡの他端を接続する。
このように、半導体チップＣＰＨのパッドＰＤＨＳ４に一端が接続されたワイヤＷＡは、金属板ＭＰ１にも設けられた開口部ＯＰを通って、他端が半導体チップＣＰＣのパッドＰＤＣ３に接続される。これにより、上記図３０〜図３４に示される第２変形例の半導体チップＣＰＨを使用した場合でも、パッドＰＤＨＳ４へのワイヤＷＡの接続に金属板ＭＰ１が邪魔になることなく、半導体装置ＳＭ１ａを製造することができ、また、パッドＰＤＨＳ４に接続したワイヤＷＡが金属板ＭＰ１に接触するのを的確に防止できるため、半導体装置ＳＭ１ａの信頼性を、より向上することができる。
図３５および図３６の半導体装置ＳＭ１ａの他の構成は、上記図２〜図７の半導体装置ＳＭ１と基本的には同じであるので、ここではその説明は省略する。また、図３５および図３６の半導体装置ＳＭ１ａには、次に説明する第３変形例の半導体チップＣＰＨも、好適に用いることができる。
＜半導体チップＣＰＨの主面内のレイアウトの第３変形例について＞
図３７〜図３９は、本実施の形態の半導体チップＣＰＨの第３変形例のチップレイアウトを示す平面図であり、図３７が上記図１０、図２６および図３０に対応し、図３８が上記図１１、図２７および図３１に対応し、図３９が上記図１２、図２８および図３２に対応している。また、図４０は、図３７のＥ−Ｅ線の断面図であり、上記図１６、図２９および図３３に対応するものである。また、図３７のＦ−Ｆ線の断面図は、上記図３４と同様である。
図３８と上記図２７を比較すると分かるように、半導体チップＣＰＨの主面におけるメインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２のレイアウトについては、図３８の第３比較例は上記図２７の第１比較例と基本的には同じである（但し、図２７でセンスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４を配置していた領域も、図３８の第３比較例ではメインＭＯＳ領域ＲＧ１に含めた点は相違している）。このため図３７〜図４０の第３変形例でも、半導体チップＣＰＨの主面において、平面視で、センスＭＯＳ領域ＲＧ２はメインＭＯＳ領域ＲＧ１に囲まれている、すなわち、パワーＭＯＳＱＨ１を構成するＭＯＳＦＥＴ（すなわちパワーＭＯＳＱＨ１用の並列接続された複数の単位トランジスタセル）を形成したメインＭＯＳ領域ＲＧ１に周囲を囲まれた位置にセンスＭＯＳ領域ＲＧ２を配置している。
図３７〜図４０に示される第３変形例のチップレイアウトは、上記図２６〜図２９の第１変形例のチップレイアウトに対して、平面視でセンスＭＯＳ領域ＲＧ２に重なる位置にセンスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４を配置した点が、主要な相違点であり、それ以外は、上記図２６〜図２９の第１変形例と基本的には同じである。別の観点から見ると、平面視でセンスＭＯＳ領域ＲＧ２に重なる位置にセンスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４を配置した点は、上記図３０〜図３４の第２変形例と図３７〜図４０に示される第３変形例とで共通である。しかしながら、ソース用のパッドＰＤＨＳ１が形成されかつゲート配線１０Ｇ１が形成されていない上記図３０〜図３４の第２変形例に対して、図３７〜図４０の第３変形例では、ソース用のパッドＰＤＨＳ１の代わりに、ソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂが形成され、かつゲート配線１０Ｇ１も形成されている。
図３７〜図４０に示される第３変形例では、半導体チップＣＰＨにおいて、上記図２６〜図２９の第１変形例と同様のソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂおよびゲート配線１０Ｇ１が形成されている。しかしながら、図３７〜図４０の第３変形例では、半導体チップＣＰＨの主面において、平面視でセンスＭＯＳ領域ＲＧ２に重なる位置にセンスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４を配置しているため、センスＭＯＳ領域ＲＧ２に形成されたセンスＭＯＳＱＳ１用のソース領域（センスＭＯＳ領域ＲＧ２の上記半導体領域４に対応）と、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４とを、長いソース配線でつなぐ必要が無くなる。上記第１変形例では、半導体チップＣＰＨの主面において、ソース配線１０Ｓ２がソース用のパッドＰＤＨＳ１ａとソース用のパッドＰＤＨＳ１ｂとの間をゲート配線１０Ｇ１に沿うように延在していたが、図３７〜図４０の第３変形例では、平面視でセンスＭＯＳ領域ＲＧ２に重なる位置にセンスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４を配置しているため、ソース配線１０Ｓ２は、ゲート配線１０Ｇ１に沿うように延在してはいない。図３７〜図４０の第３変形例では、センスＭＯＳ領域ＲＧ２の直上にソース配線１０Ｓ２を配置させ、このソース配線１０Ｓ２を上記開口部１３から露出させることで、パッドＰＤＨＳ４を形成することができる。このため、ソース配線１０Ｓ２を短く（小面積化）することができるため、半導体チップＣＰＨの主面に占めるメインＭＯＳ領域ＲＧ１の面積を大きくすることができる。半導体チップＣＰＨの主面に占めるメインＭＯＳ領域ＲＧ１の面積を大きくすることにより、メインＭＯＳ領域ＲＧ１に形成されたパワーＭＯＳＱＨ１に流れる電流を大きくすることができ、出力電流（上記ノードＮ１から出力される電流）を大きくすることが可能になる。
また、上記図２６〜図２９の第１変形例と同様、図３７〜図４０の第３変形例でも、半導体チップＣＰＨの主面において、平面視で、ソース用のパッドＰＤＨＳ１ａとソース用のパッドＰＤＨＳ１ｂとの間に、ゲート配線１０Ｇ１を延在させることにより、ゲート抵抗を低減できる。このため、メインＭＯＳ領域ＲＧ１の各単位トランジスタセルの動作の遅延を抑制または防止でき、また、センスＭＯＳ領域ＲＧ２の各単位トランジスタセルの動作の遅延を抑制または防止できる。
ここで、半導体チップＣＰＨの主面において、平面視で、センスＭＯＳ領域ＲＧ２がメインＭＯＳ領域ＲＧ１に囲まれていることは、上記図１０〜図１６のチップレイアウトや、上記第１、第２および第３変形例のチップレイアウトで共通である。また、半導体チップＣＰＨの主面において、平面視で、ゲート用のパッドＰＤＨＧよりもセンスＭＯＳ領域ＲＧ２を内側に配置していることは、上記図１０〜図１６のチップレイアウトや、上記第１、第２および第３変形例のチップレイアウトで共通である。また、半導体チップＣＰＨの主面において、平面視で、ゲート用のパッドＰＤＨＧよりもセンスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４を内側に配置していることは、上記第２および第３変形例のチップレイアウトで共通である。また、半導体チップＣＰＨの主面において、平面視で、センスＭＯＳ領域ＲＧ２がパッドＰＤＨＳ１に囲まれていることは、上記図１０〜図１６のチップレイアウトおよび上記第２変形例のチップレイアウトで共通である。また、半導体チップＣＰＨの主面において、平面視で、センスＭＯＳ領域ＲＧ２がパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに囲まれていることは、上記第１および第３変形例のチップレイアウトで共通である。また、上記第２変形例のチップレイアウトでは、半導体チップＣＰＨの主面において、平面視で、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４はパッドＰＤＨＳ１に囲まれているが、上記第３変形例のチップレイアウトでは、半導体チップＣＰＨの主面において、平面視で、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４はパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに囲まれている。
第２変形例の半導体チップＣＰＨや第３変形例の半導体チップＣＰＨは、上記図２〜図７の半導体装置ＳＭ１にも使用可能であるが、図３５および図３６の半導体装置ＳＭ１ａに使用すれば、より好適である。第３変形例のチップレイアウトの半導体チップＣＰＨを用いた場合の半導体装置ＳＭ１ａの構成は、上記第２変形例において図３５および図３６を参照して説明した通りであるので、ここではその繰り返しの説明は省略する。
また、上記図１０〜図１６のチップレイアウトや、上記図２３および図２４のチップレイアウト、あるいは上記第１変形例のチップレイアウトの半導体チップＣＰＨは、上記図２〜図７の半導体装置ＳＭ１に使用すれば好適であるが、図３５および図３６の半導体装置ＳＭ１ａに使用することも可能である。
従って、上記図１０〜図１６のチップレイアウトや、上記図２３および図２４のチップレイアウト、あるいは上記第１変形例のチップレイアウトの半導体チップＣＰＨを用いる場合は、上記図２〜図７のような構造の半導体装置ＳＭ１とし、一方、上記第２変形例あるいは第３変形例のチップレイアウトの半導体チップＣＰＨを用いる場合は、上記図３５および図３６のような構造の半導体装置ＳＭ１ａとすることが好ましい。
また、上記図２〜図７の半導体装置ＳＭ１、後述の図４１〜図４３の半導体装置ＳＭ１ｂおよび後述の図４６〜図４８の半導体装置ＳＭ１ｄの場合、半導体チップＣＰＨの主面において、センスＭＯＳ領域ＲＧ２が金属板ＭＰ１に平面視で重なることが好ましい。これにより、センスＭＯＳ領域ＲＧ２を半導体チップＣＰＨの主面の外周から離れさせるとともに、金属板ＭＰ１と半導体チップＣＰＨ（より特定的にはパワーＭＯＳＱＨ１のソース用のパッド）との接合面積を大きくすることができる。これにより、センスＭＯＳ領域ＲＧ２を半導体チップＣＰＨの主面の外周から離れさせたことにより、上記クラック１１３に起因したセンスＭＯＳＱＳ１の検知精度の劣化を抑制または防止できるとともに、金属板ＭＰ１と半導体チップＣＰＨとの接合面積を大きくしたことにより、パワーＭＯＳＱＨ１のオン抵抗を低減でき、導通損失を低減させることができる。また、この際、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４が金属板ＭＰ１に平面視で重ならないようにすることで、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４にワイヤＷＡを的確に接続できるようになる。
また、上記３５および図３６の半導体装置ＳＭ１ａ、後述の図４４および図４５の半導体装置ＳＭ１ｃ、図４９および図５０の半導体装置ＳＭ１ｅの場合、半導体チップＣＰＨの主面において、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４が、平面視で金属板ＭＰ１の開口部ＯＰから露出することが好ましい。これにより、金属板ＭＰ１に接触することなく、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４にワイヤＷＡを接続することができる。
＜半導体装置ＳＭ１の第４および第５変形例について＞
図４１は、本実施の形態の半導体装置ＳＭ１の第４変形例（すなわち半導体装置ＳＭ１ｂ）を示す平面透視図であり、上記図２に対応するものである。また、図４２および図４３は、図４１の半導体装置ＳＭ１ｂの断面図であり、図４１のＧ−Ｇ線の断面図が図４２に対応し、図４１のＨ−Ｈ線の断面図が図４３に対応している。図４１〜図４３に示される第４変形例の半導体装置ＳＭ１を、以下では、半導体装置ＳＭ１ｂと称することとする。
図４１〜図４３の半導体装置ＳＭ１ｂが上記図２〜図７の半導体装置ＳＭ１と相違しているのは、半導体装置ＳＭ１ｂが、半導体チップＣＰＣと半導体チップＣＰＣを搭載するダイパッドＤＰ１とを有していないことである。
図４１〜図４３の半導体装置ＳＭ１ｂでは、半導体チップＣＰＣを有していないことに対応して、半導体チップＣＰＨのゲート用のパッドＰＤＨＧおよびソース用のパッドＰＤＨＳ４は、ワイヤＷＡ（単数または複数）を通じて、それぞれ異なるリードＬＤ５に電気的に接続されている。リードＬＤ５は、複数のリードＬＤのうち、ダイパッドＤＰ２，ＤＰ３に連結されていないリードである。また、図４１〜図４３では、上記第１変形例の半導体チップＣＰＨに相当するものを用いているが、半導体チップＣＰＨに上記パッドＰＤＨＳ２，ＰＤＨＳ３は図示していない。半導体チップＣＰＨに上記パッドＰＤＨＳ２，ＰＤＨＳ３を設けた場合には、このパッドＰＤＨＳ２，ＰＤＨＳ３は、それぞれワイヤＷＡ（単数または複数）を通じてリードＬＤ５（パッドＰＤＨＧ，ＰＤＨＳ４のいずれともワイヤＷＡで接続されていないリードＬＤ５）に電気的に接続される。
また、図４１〜図４３の半導体装置ＳＭ１ｂでは、半導体チップＣＰＣを有していないことに対応して、半導体チップＣＰＬのゲート用のパッドＰＤＬＧは、ワイヤＷＡ（単数または複数）を通じて、異なるリードＬＤ５に電気的に接続されている。また、図４１〜図４３では、上記パッドＰＤＬＳ３，ＰＤＬＳ４は図示していない。半導体チップＣＰＬに上記パッドＰＤＬＳ３を設けた場合には、このパッドＰＤＬＳ３は接着層ＳＤ２を介して金属板ＭＰ２の第１部分ＭＰ２ａに接合される。また、半導体チップＣＰＬに上記パッドＰＤＬＳ４を設けた場合には、このパッドＰＤＬＳ４は、ワイヤＷＡ（単数または複数）を通じてリードＬＤ５（パッドＰＤＨＧ，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４のいずれともワイヤＷＡで接続されていないリードＬＤ５）に電気的に接続される。
半導体装置ＳＭ１ｂの他の構成は、上記図２〜図７の半導体装置ＳＭ１と基本的には類似しているので、ここではその説明は省略する。
半導体チップＣＰＣに相当するものは、半導体装置ＳＭ１ｂには内蔵されておらず、半導体チップＣＰＣに相当する半導体チップ（あるいはその半導体チップをパッケージ化した半導体装置）は、例えば上記配線基板２１に半導体装置ＳＭ１ｂとともに実装される。この上記配線基板２１に実装された半導体チップ（半導体チップＣＰＣに相当する半導体チップ）と半導体装置ＳＭ１ｂのリードＬＤとは上記配線基板２１の配線を通じで電気的に接続され、上記図１の回路図のような構成が得られる。このため、半導体装置ＳＭ１ｂに内蔵された半導体チップＣＰＨ，ＣＰＬに形成されたパワーＭＯＳＱＨ１，ＱＬ１およびセンスＭＯＳＱＳ１は、半導体装置ＳＭ１ｂの外部の半導体チップ（あるいはその半導体チップをパッケージ化した半導体装置）によって制御される。
図４１〜図４３の半導体装置ＳＭ１ｂと後述の図４４および図４５の半導体装置ＳＭ１ｃは、半導体チップＣＰＨとして、上記図１０〜図１６のチップレイアウト、上記図２３〜図２５のチップレイアウト、上記第１、第２および第３変形例のチップレイアウトのいずれについても適用することができる。但し、上記図１０〜図１６のチップレイアウト、上記図２３〜図２５のチップレイアウトおよび上記第１変形例のチップレイアウトの半導体チップＣＰＨを用いる場合は、図４１〜図４３の半導体装置ＳＭ１ｂを適用し、上記第２および第３変形例のチップレイアウトの半導体チップＣＰＨを用いる場合は、後述の図４４および図４５の半導体装置ＳＭ１ｃを適用すれば、より好ましい。
図４４は、本実施の形態の半導体装置ＳＭ１の第５変形例（すなわち半導体装置ＳＭ１ｃ）を示す平面透視図であり、上記図２や図４１に対応するものである。また、図４５は、図４４の半導体装置ＳＭ１ｃの断面図であり、図４４のＨ１−Ｈ１線の断面図が図４５に対応している。図４４および図４５に示される第５変形例の半導体装置ＳＭ１を、以下では、半導体装置ＳＭ１ｃと称することとする。
図４４および図４５の半導体装置ＳＭ１ｃは、以下の点が上記図４１〜図４３の半導体装置ＳＭ１ｂと相違している。すなわち、図４４および図４５の半導体装置ＳＭ１ｃでは、金属板ＭＰ１に開口部（孔、貫通孔）ＯＰが形成されており、この開口部ＯＰは、半導体チップＣＰＨのパッドＰＤＨＳ４を露出させる位置および形状に形成されている。そして、半導体チップＣＰＨのパッドＰＤＨＳ４とリードＬＤ５とをワイヤＷＡで接続しているが、このワイヤＷＡが金属板ＭＰ１の開口部ＯＰを通過するようにしている。すなわち、半導体チップＣＰＨのパッドＰＤＨＳ４に一端が接続されたワイヤＷＡは、金属板ＭＰ１にも設けられた開口部ＯＰを通って、他端がリードＬＤ５に接続されている。これにより、上記図４４および図４５に示される第２および第３変形例の半導体チップＣＰＨを使用した場合でも、パッドＰＤＨＳ４へのワイヤＷＡの接続に金属板ＭＰ１が邪魔になることなく、半導体装置ＳＭ１ｃを製造することができ、また、パッドＰＤＨＳ４に接続したワイヤＷＡが金属板ＭＰ１に接触するのを的確に防止できるため、半導体装置ＳＭ１ｃの信頼性を向上することができる。
なお、半導体装置ＳＭ１ｃは、上記図３５および図３６の半導体装置ＳＭ１ａから、半導体チップＣＰＣと半導体チップＣＰＣを搭載するダイパッドＤＰ１とを除いたものとみなすこともできる。すなわち、上記図２〜図７の半導体装置ＳＭ１と上記図４１〜図４３の半導体装置ＳＭ１ｂとの相違点が、上記図３５および図３６の半導体装置ＳＭ１ａと図４４および図４５の半導体装置ＳＭ１ｃとの相違点である。
＜半導体装置ＳＭ１の第６および第７変形例について＞
図４６は、本実施の形態の半導体装置ＳＭ１の第６変形例（すなわち半導体装置ＳＭ１ｄ）を示す平面透視図であり、上記図２に対応するものである。また、図４７および図４８は、図４６の半導体装置ＳＭ１ｄの断面図であり、図４６のＪ−Ｊ線の断面図が図４７に対応し、図４６のＫ−Ｋ線の断面図が図４８に対応している。図４６〜図４８に示される第６変形例の半導体装置ＳＭ１を、以下では、半導体装置ＳＭ１ｄと称することとする。
図４６〜図４８の半導体装置ＳＭ１ｄが上記図４１〜図４３の半導体装置ＳＭ１ｂと相違しているのは、半導体装置ＳＭ１ｄが、更に、半導体チップＣＰＬと半導体チップＣＰＬを搭載するダイパッドＤＰ３と金属板ＭＰ２とを有していないことである。
また、図４６〜図４８の半導体装置ＳＭ１ｄでは、半導体チップＣＰＬおよびダイパッドＤＰ３を有していないことに対応して、半導体チップＣＰＨのソース用のパッドＰＤＨＳ１は、金属板ＭＰ１を介してリード配線ＬＢに電気的に接続されている。すなわち、金属板ＭＰ１の上記第１部分ＭＰ１ａは、接着層ＳＤ２を介して半導体チップＣＰＨのソース用のパッドＰＤＨＳ１と接合されて電気的に接続され、金属板ＭＰ１の上記第２部分ＭＰ１ｂは、接着層ＳＤ３を介してリード配線ＬＢ（の上面）と接合されて電気的に接続されている。
図４６〜図４８の半導体装置ＳＭ１ｄの他の構成は、上記図４１〜図４３の半導体装置ＳＭ１ｂと基本的には類似しているので、ここではその説明は省略する。
半導体チップＣＰＣ，ＣＰＬに相当するものは、半導体装置ＳＭ１ｄには内蔵されておらず、半導体チップＣＰＣ，ＣＰＬに相当する半導体チップ（あるいはその半導体チップをパッケージ化した半導体装置）は、例えば上記配線基板２１に半導体装置ＳＭ１ｄとともに実装される。この上記配線基板２１に実装された半導体チップ（半導体チップＣＰＣ，ＣＰＬに相当する半導体チップ）と半導体装置ＳＭ１ｄのリードＬＤとは上記配線基板２１の配線を通じで電気的に接続され、上記図１の回路図のような構成が得られる。このため、半導体装置ＳＭ１ｄに内蔵された半導体チップＣＰＨに形成されたパワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１と半導体装置ＳＭ１ｄの外部に設けられたパワーＭＯＳＱＬ１とは、半導体装置ＳＭ１ｄの外部の半導体チップ（あるいはその半導体チップをパッケージ化した半導体装置）によって制御される。
図４６〜図４８の半導体装置ＳＭ１ｄと後述の図４９および図５０の半導体装置ＳＭ１ｅは、半導体チップＣＰＨとして、上記図１０〜図１６のチップレイアウト、上記図２３〜図２５のチップレイアウト、上記第１、第２および第３変形例のチップレイアウトのいずれについても適用することができる。但し、上記図１０〜図１６のチップレイアウト、上記図２３〜図２５のチップレイアウトおよび上記第１変形例のチップレイアウトの半導体チップＣＰＨを用いる場合は、図４６〜図４８の半導体装置ＳＭ１ｄを適用し、上記第２および第３変形例のチップレイアウトの半導体チップＣＰＨを用いる場合は、後述の図４９および図５０の半導体装置ＳＭ１ｅを適用すれば、より好ましい。
図４９は、本実施の形態の半導体装置ＳＭ１の第７変形例（すなわち半導体装置ＳＭ１ｅ）を示す平面透視図であり、上記図２や図４６に対応するものである。また、図５０は、図４９の半導体装置ＳＭ１ｅの断面図であり、図４９のＭ−Ｍ線の断面図が図５０に対応している。図４９および図５０に示される第７変形例の半導体装置ＳＭ１を、以下では、半導体装置ＳＭ１ｅと称することとする。
図４９および図５０の半導体装置ＳＭ１ｅは、以下の点が上記図４６〜図４８の半導体装置ＳＭ１ｄと相違している。すなわち、図４９および図５０の半導体装置ＳＭ１ｅでは、金属板ＭＰ１に開口部（孔、貫通孔）ＯＰが形成されており、この開口部ＯＰは、半導体チップＣＰＨのパッドＰＤＨＳ４を露出させる位置および形状に形成されている。そして、半導体チップＣＰＨのパッドＰＤＨＳ４とリードＬＤ５とをワイヤＷＡで接続しているが、このワイヤＷＡが金属板ＭＰ１の開口部ＯＰを通過するようにしている。すなわち、半導体チップＣＰＨのパッドＰＤＨＳ４に一端が接続されたワイヤＷＡは、金属板ＭＰ１にも設けられた開口部ＯＰを通って、他端がリードＬＤ５に接続されている。これにより、上記第２および第３変形例の半導体チップＣＰＨを使用した場合でも、パッドＰＤＨＳ４へのワイヤＷＡの接続に金属板ＭＰ１が邪魔になることなく、半導体装置ＳＭ１ｅを製造することができ、また、パッドＰＤＨＳ４に接続したワイヤＷＡが金属板ＭＰ１に接触するのを的確に防止できるため、半導体装置ＳＭ１ｅの信頼性を向上することができる。
なお、図４９および図５０の半導体装置ＳＭ１ｅは、上記図４４および図４５の半導体装置ＳＭ１ｃから、半導体チップＣＰＬと半導体チップＣＰＬを搭載するダイパッドＤＰ３と金属板ＭＰ２とを除いたものとみなすこともできる。すなわち、上記図４１〜図４３の半導体装置ＳＭ１ｂと図４６〜図４８の半導体装置ＳＭ１ｄとの相違点が、上記図４４および図４５の半導体装置ＳＭ１ｃと図４９および図５０の半導体装置ＳＭ１ｅとの相違点である。
以上、これまで半導体装置ＳＭ１の第４〜７変形例について説明してきたが、纏めると、制御回路ＣＬＣが形成された半導体チップＣＰＣと、ハイサイドスイッチ用の電界効果トランジスタであるパワーＭＯＳＱＨ１が形成された半導体チップＣＰＨと、ロウサイドスイッチ用の電界効果トランジスタであるパワーＭＯＳＱＬ１が形成された半導体チップＣＰＬとを、１つの半導体パッケージに集約する場合でも、それらを個別に半導体パッケージに収め、配線基板上でそれぞれ電気的に結線する場合でも、図１に示す回路図の構成を実現するものであれば、本実施の形態１で述べた主な特徴は、いずれの場合にも適用可能である。
また、他の形態として、上記金属板ＭＰ１，ＭＰ２の代わりに、ボンディングワイヤを用いることもできる。図５１は、上記図２〜図７の半導体装置ＳＭ１において、上記金属板ＭＰ１，ＭＰ２の代わりにボンディングワイヤ（例えばワイヤＷＡ）を用いた場合を示す半導体装置の平面透視図であり、上記図２に対応するものである。上記図２の場合は、半導体チップＣＰＨのパッドＰＤＨＳ１とダイパッドＤＰ３とを金属板ＭＰ１を介して電気的に接続し、半導体チップＣＰＬのパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３とリード配線ＬＢとを金属板ＭＰ１を介して電気的に接続していた。それに対して、図５１の場合は、半導体チップＣＰＨのパッドＰＤＨＳ１とダイパッドＤＰ３とをワイヤＷＡ（単数または複数、好ましくは複数）を介して電気的に接続し、半導体チップＣＰＬのパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３とリード配線ＬＢとをワイヤＷＡ（単数または複数、好ましくは複数）を介して電気的に接続している。このような場合（上記金属板ＭＰ１，ＭＰ２の代わりにボンディングワイヤを用いた場合）であっても、本実施の形態１で述べた主な特徴を適用することで同様の効果を得ることができる。但し、上記図２〜図７のように金属板ＭＰ１，ＭＰ２を用いた場合には、図５１のように金属板ＭＰ１，ＭＰ２の代わりにボンディングワイヤを用いた場合に比べて、パワーＭＯＳＱＨ１，ＱＬ１のオン抵抗を、より低減することができるため、パッケージ抵抗をより低減することができ、導通損失をより低減することができる。また、金属板ＭＰ１，ＭＰ２の代わりにワイヤＷＡを用いる場合、半導体チップＣＰＨのパッドＰＤＨＳ１とダイパッドＤＰ３とを接続するワイヤＷＡと、半導体チップＣＰＬのパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３とリード配線ＬＢとを接続するワイヤＷＡとは、半導体チップＣＰＨ，ＣＰＬのパッドと半導体チップＣＰＣのパッドとを接続するワイヤＷＡよりも太いワイヤとすることもでき、また、材質（ワイヤを構成する金属の種類）を変えることもできる。また、上記第４〜第７の変形例において、上記金属板ＭＰ１，ＭＰ２の代わりにボンディングワイヤを用いることも可能である。
（実施の形態２）
上記実施の形態１では、半導体チップＣＰＨ，ＣＰＬの表面側にソース用のパッドとゲート用のパッドとが形成され、裏面側にドレイン用の裏面電極が形成されていたが、半導体チップＣＰＨ，ＣＰＬにおいてトレンチ型ゲート型ＭＯＳＦＥＴの代わりにＬＤＭＯＳＦＥＴを形成することで、表面側のソース用のパッドをドレイン用のパッドに換え、ドレイン用の裏面電極をソース用の裏面電極に換えることもできる。本実施の形態では、この場合について説明する。
すなわち、上記実施の形態１では、半導体チップＣＰＨ，ＣＰＬは、トレンチ型ゲート構造を有する縦型のＭＯＳＦＥＴが形成された半導体チップであり、上記パワーＭＯＳＱＨ１，ＱＬ１およびセンスＭＯＳＱＳ１は、それぞれ、トレンチゲート型ＭＩＳＦＥＴによって形成されていた。それに対して、本実施の形態では、半導体チップＣＰＨ，ＣＰＬは、ＬＤＭＯＳＦＥＴが形成された半導体チップであり、上記パワーＭＯＳＱＨ１，ＱＬ１およびセンスＭＯＳＱＳ１は、それぞれ、ＬＤＭＯＳＦＥＴ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)によって形成されている。
そして、半導体チップＣＰＨの上記パッドＰＤＨＧは、上記実施の形態１ではパワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のゲート用のパッドであったが、本実施の形態でも、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のゲート用のパッドである。しかしながら、半導体チップＣＰＨの上記パッドＰＤＨＳ１，ＰＤＨＳ２，ＰＤＨＳ３は、上記実施の形態１ではパワーＭＯＳＱＨ１のソース用のパッドであったが、本実施の形態では、パワーＭＯＳＱＨ１のドレイン用のパッドである。また、半導体チップＣＰＨの上記パッドＰＤＨＳ４は、上記実施の形態１ではセンスＭＯＳＱＳ１のソース用のパッドであったが、本実施の形態では、センスＭＯＳＱＳ１のドレイン用のパッドである。また、半導体チップＣＰＨの上記裏面電極ＢＥ１は、上記実施の形態１ではパワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のドレイン用の裏面電極であったが、本実施の形態では、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のソース用の裏面電極である。
また、半導体チップＣＰＬの上記パッドＰＤＬＧは、上記実施の形態１ではパワーＭＯＳＱＬ１のゲート用のパッドであったが、本実施の形態でも、パワーＭＯＳＱＬ１のゲート用のパッドである。しかしながら、半導体チップＣＰＬの上記パッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３，ＰＤＬＳ４は、上記実施の形態１ではパワーＭＯＳＱＬ１のソース用のパッドであったが、本実施の形態では、パワーＭＯＳＱＬ１のドレイン用のパッドである。また、半導体チップＣＰＬの上記裏面電極ＢＥ２は、上記実施の形態１ではパワーＭＯＳＱＬのドレイン用の裏面電極であったが、本実施の形態では、パワーＭＯＳＱＬ１のソース用の裏面電極である。
このような構成（本実施の形態）の半導体チップＣＰＨ，ＣＰＬの場合にも、上記実施の形態１の主な特徴を適用することができる。
なお、トレンチ型ゲート型ＭＯＳＦＥＴの代わりにＬＤＭＯＳＦＥＴが形成された場合の半導体チップＣＰＨの構成を、図５２〜図５６を参照して説明する。
図５２および図５３は、トレンチ型ゲート型ＭＯＳＦＥＴの代わりにＬＤＭＯＳＦＥＴが形成された場合の半導体チップＣＰＨの要部断面図であり、図５２にはメインＭＯＳ領域ＲＧ１の要部断面図が示され、図５３にはセンスＭＯＳ領域ＲＧ２の要部断面図が示されている。また、図５４〜図５６は、本実施の形態の半導体チップＣＰＨのチップレイアウトを示す平面図であり、図５４が上記図１０や図２６に対応し、図５５が上記図１１や図２７に対応し、図５６が上記図１２や図２８に対応している。なお、図５４〜図５６のチップレイアウトは、上記第１の実施の形態の第１変形例（図２６〜図２８）のチップレイアウトに本実施の形態を適用した場合に対応している。また、以下では、半導体チップＣＰＨの構成について図５２〜図５６を参照して説明するが、半導体チップＣＰＬの構成についても、センスＭＯＳ領域ＲＧ２が無いこと以外は基本的には同様の説明を適用することができる。
上記パワーＭＯＳＱＨ１は、半導体チップＣＰＨを構成する半導体基板（以下、単に基板という）３１の主面に形成されている。図５２および図５３に示されるように、基板３１は、ｐ＋型単結晶シリコンなどからなる基板本体（半導体基板、半導体ウエハ）３１ａと、基板本体３１ａの主面上に形成された、例えばｐ−型単結晶シリコンからなるエピタキシャル層（半導体層）３１ｂと、を有している。このため、基板３１は、いわゆるエピタキシャルウエハである。このエピタキシャル層３１ｂには、絶縁体からなる素子分離領域（ここでは図示せず）が形成されている。
素子分離領域は、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成されている。素子分離領域により、半導体基板３１の主面（エピタキシャル層３１ｂの主面）にメインＭＯＳ領域ＲＧ１用の活性領域とセンスＭＯＳ領域ＲＧ２用の活性領域とが規定（形成）され、メインＭＯＳ領域ＲＧ１用の活性領域にＬＤＭＯＳＦＥＴのセル（単位ＬＤＭＯＳＦＥＴ素子）が複数形成され、センスＭＯＳ領域ＲＧ２用の活性領域にＬＤＭＯＳＦＥＴのセル（単位ＬＤＭＯＳＦＥＴ素子）が複数形成されている。上記パワーＭＯＳＱＨ１用は、メインＭＯＳ領域ＲＧ１（の活性領域）に設けられたこれら複数の単位ＬＤＭＯＳＦＥＴセルが並列に接続されることで形成され、上記センスＭＯＳＱＳ１は、センスＭＯＳ領域ＲＧ２（の活性領域）に設けられたこれら複数の単位ＬＤＭＯＳＦＥＴセルが並列に接続されることで形成されている。
エピタキシャル層３１ｂの主面の一部には、ＬＤＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとして機能するｐ型ウエル３３が形成されている。ｐ型ウエル３３の表面には、酸化シリコンなどからなるゲート絶縁膜３４を介してＬＤＭＯＳＦＥＴのゲート電極３５が形成されている。ゲート電極３５は、例えばｎ型の多結晶シリコン膜の単体膜あるいはｎ型の多結晶シリコン膜と金属シリサイド膜との積層膜などからなり、ゲート電極３５の側壁には、酸化シリコンなどからなるサイドウォールスペーサ（側壁絶縁膜）３６が形成されている。
エピタキシャル層３１ｂの内部のチャネル形成領域（ゲート電極３５の直下の領域）を挟んで互いに離間する領域には、ＬＤＭＯＳＦＥＴのソース、ドレインが形成されている。ドレインは、チャネル形成領域に接する第１のｎ−型ドレイン領域３７と、第１のｎ−型ドレイン領域に接し、チャネル形成領域から離間して形成された第２のｎ−型ドレイン領域３８と、第２のｎ−型ドレイン領域に接し、チャネル形成領域からさらに離間して形成されたｎ＋型ドレイン領域（ドレイン高濃度領域、高濃度ｎ型ドレイン領域）３９とからなる。
これら第１のｎ−型ドレイン領域３７、第２のｎ−型ドレイン領域３８およびｎ＋型ドレイン領域３９のうち、ゲート電極３５に最も近い第１のｎ−型ドレイン領域３７は不純物濃度が最も低く、ゲート電極３５から最も離間したｎ＋型ドレイン領域３９は不純物濃度が最も高い。また、第２のｎ−型ドレイン領域３８の接合深さは、第１のｎ−型ドレイン領域３７の接合深さとほぼ同じであるが、ｎ＋型ドレイン領域３９は、第２のｎ−型ドレイン領域３８および第１のｎ−型ドレイン領域３７に比べて浅く形成されている。
第１のｎ−型ドレイン領域（第１の低濃度ｎ型ドレイン領域、第１のｎ型ＬＤＤ領域）３７は、ゲート電極３５に対して自己整合的に形成され、その端部がチャネル形成領域と接するように、ゲート電極３５の側壁下部で終端している。また、第２のｎ−型ドレイン領域（第２の低濃度ｎ型ドレイン領域、第２のｎ型ＬＤＤ領域）３８は、ゲート電極３５のドレイン側の側壁に形成されたサイドウォールスペーサ３６に対して自己整合的に形成されることから、ゲート長方向に沿ったサイドウォールスペーサ３６の膜厚に相当する分、ゲート電極３５から離間して形成される。
ＬＤＭＯＳＦＥＴのソースは、チャネル形成領域に接するｎ−型ソース領域４０と、ｎ−型ソース領域４０に接し、チャネル形成領域から離間して形成され、ｎ−型ソース領域４０よりも不純物濃度が高いｎ＋型ソース領域４１とからなる。
ｎ−型ソース領域４０は、ゲート電極３５に対して自己整合的に形成され、その端部がチャネル形成領域と接するように、ゲート電極３５の側壁下部で終端している。また、ｎ−型ソース領域４０の下部に、ｐ型ハロー領域（図示せず）を形成することもでき、このｐ型ハロー領域は、必ずしも形成する必要はないが、これを形成した場合は、ソースからチャネル形成領域への不純物の広がりがさらに抑制され、さらに短チャネル効果が抑制されるので、しきい値電圧の低下をさらに抑制することができる。
ｎ＋型ソース領域４１は、ゲート電極３５のソース側の側壁に形成されたサイドウォールスペーサ３６に対して自己整合的に形成されているため、ｎ＋型ソース領域４１は、ｎ−型ソース領域４０に接して形成され、かつ、ゲート長方向に沿ったサイドウォールスペーサ３６の膜厚に相当する分、チャネル形成領域から離間して形成されている。ｎ＋型ソース領域４１の底部の位置は、ｎ−型ソース領域４０の底部の位置よりも深い。
このように、ゲート電極３５とｎ＋型ドレイン領域３９との間に介在する低濃度ｎ型ドレイン領域（ｎ型ＬＤＤ領域）を二重構造とし、ゲート電極３５に最も近い第１のｎ−型ドレイン領域３７の不純物濃度を相対的に低く、ゲート電極３５から離間した第２のｎ−型ドレイン領域３８の不純物濃度を相対的に高くしている。これにより、ゲート電極３５とドレインとの間に空乏層が広がるようになる結果、ゲート電極３５とその近傍の第１のｎ−型ドレイン領域３７との間に形成される帰還容量（Ｃgd）は小さくなる。また、第２のｎ−型ドレイン領域３８の不純物濃度が高いことから、オン抵抗（Ｒon）も小さくなる。第２のｎ−型ドレイン領域３８は、ゲート電極３５から離間した位置に形成されているために、帰還容量（Ｃgd）に及ぼす影響は僅かである。このため、オン抵抗（Ｒon）と帰還容量（Ｃgd）を共に小さくすることができるので、増幅回路の電力付加効率を向上させることができる。
なお、本願において、ＭＯＳＦＥＴまたはＬＤＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴだけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。
ここで、ＬＤＭＯＳＦＥＴは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）素子であるが、次のような特徴（第１〜第３の特徴）を有するＭＩＳＦＥＴ素子である。
第１の特徴として、ＬＤＭＯＳＦＥＴは、短いチャネル長で高電圧動作を可能とするために、ゲート電極３５のドレイン側にＬＤＤ（Lightly doped drain）領域が形成されている。すなわち、ＬＤＭＯＳＦＥＴのドレインは、高不純物濃度のｎ＋型領域（ここではｎ＋型ドレイン領域３９）と、それよりも低不純物濃度のＬＤＤ領域（ここでは第１のｎ−型ドレイン領域３７および第２のｎ−型ドレイン領域３８）とから構成され、ｎ＋型領域（ｎ＋型ドレイン領域３９）はＬＤＤ領域を介してゲート電極３５（またはゲート電極３５の下のチャネル形成領域）から離間して形成されている。これにより、高耐圧を実現することができる。ドレイン側のＬＤＤ領域における電荷量（不純物濃度）、およびゲート電極３５の端部とｎ＋型ドレイン領域（ドレイン高濃度領域）３９との間の平面（エピタキシャル層３１ｂの主面）に沿った距離は、ＬＤＭＯＳＦＥＴのブレークダウン電圧が最大値となるように最適化しなければならない。
第２の特徴として、ＬＤＭＯＳＦＥＴは、ソース側のソース形成領域（ｎ−型ソース領域４０およびｎ＋型ソース領域４１）とチャネル形成領域とに、パンチスルーストッパ用のｐ型ウエル（ｐ型ベース領域）３３が形成されている。ＬＤＭＯＳＦＥＴのドレイン側（ドレイン形成領域）では、このｐ型ウエル３３は、形成されていないか、あるいはチャネル領域に近い側のドレイン形成領域の一部に接するようにしか形成されていない。
第３の特徴として、ＬＤＭＯＳＦＥＴは、ソース（ここではｎ−型ソース領域４０およびｎ＋型ソース領域４１からなるソース領域）とドレイン（ここでは第１のｎ−型ドレイン領域３７、第２のｎ−型ドレイン領域３８およびｎ＋型ドレイン領域３９からなるドレイン領域）とが、ゲート電極３５に対して非対称な構造を有している。
ｎ＋型ソース領域４１の端部（ｎ−型ソース領域４０と接する側とは反対側の端部）には、ｎ＋型ソース領域４１と接するｐ型打抜き層（ｐ型半導体領域）４４が形成されている。ｐ型打抜き層４４の表面近傍には、ｐ型打抜き層４４よりも高不純物濃度のｐ＋型半導体領域４５が形成されている。ｐ型打抜き層４４は、ＬＤＭＯＳＦＥＴのソースと基板本体３１ａとを電気的に接続するための導電層であり、例えばエピタキシャル層３１ｂに形成した溝の内部に埋め込んだｐ型多結晶シリコン膜によって形成される。ｐ型打抜き層４４の先端部（底部）は、基板本体３１ａに達している。ｐ型打抜き層４４は、基板３１に形成した溝に埋め込んだ金属層により形成することもできる。
ｎ＋型ソース領域４１およびｐ＋型半導体領域４５の表面（上部）に金属シリサイド層（例えばニッケルシリサイド層またはコバルトシリサイド層）４９がサリサイド（Salicide：Self Aligned Silicide）技術などにより形成され、この金属シリサイド層４９を介して、ｎ＋型ソース領域４１とｐ＋型半導体領域４５とが電気的に接続されている。
エピタキシャル層３１ｂの主面上には、ゲート電極３５およびサイドウォールスペーサ３６を覆うように、絶縁膜（層間絶縁膜）４６が形成されている。絶縁膜４６は、例えば、薄い窒化シリコン膜とその上の厚い酸化シリコン膜の積層膜などからなる。絶縁膜４６の上面は平坦化されている。
絶縁膜４６には、コンタクトホール（開口部、スルーホール、貫通孔）が形成され、コンタクトホール内には、タングステン（Ｗ）膜を主体とするプラグ（接続用埋込導体）４８が埋め込まれている。コンタクトホールおよびそれを埋め込むプラグ４８は、ドレイン（ｎ＋型ドレイン領域３９）やゲート電極３５などの上部に形成されている。
プラグ４８が埋め込まれた絶縁膜４６上には、アルミニウム（Ａｌ）などを主体とする導電体膜からなる配線（第１層配線）Ｍ１が形成されている。配線Ｍ１は、プラグ４８が埋め込まれた絶縁膜４６上に形成した導電体膜をパターニングすることにより形成されている。また、プラグ４８を形成することなく、配線Ｍ１用の導電体膜をコンタクトホール内を埋めるように絶縁膜４６上に形成し、この導電体膜をパターニングして、コンタクトホール内を埋めるプラグ部分と一体化された配線Ｍ１を形成することもでき、この場合、プラグ４８は配線Ｍ１と同材料で構成されかつ配線Ｍ１と一体化されたものとなる。
配線Ｍ１は、ゲート配線Ｍ１Ｇとドレイン配線Ｍ１Ｄ１，Ｍ１Ｄ２とを有している。このうち、ゲート配線Ｍ１Ｇは、メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２に形成されているゲート電極７に、プラグ４８を介して電気的に接続されている。ドレイン配線Ｍ１Ｄ１は、メインＭＯＳ領域ＲＧ１に形成されているｎ＋型ドレイン領域３９に、プラグ４８を介して電気的に接続されている。ドレイン配線Ｍ１Ｄ２は、センスＭＯＳ領域ＲＧ２に形成されているｎ＋型ドレイン領域３９に、プラグ４８を介して電気的に接続されている。
配線Ｍ１は、ポリイミド樹脂などからなる絶縁性の保護膜（絶縁膜）５０により覆われている。すなわち、絶縁膜４６上に、配線Ｍ１を覆うように、保護膜５０が形成されている。この保護膜５０は、半導体チップＣＰＨの最上層の膜（絶縁膜）である。保護膜５０には複数の開口部５１が形成されており、各開口部５１からは、配線Ｍ１の一部が露出されている。開口部５１から露出する配線Ｍ１が、パッド電極（ボンディングパッド）となっている。
すなわち、開口部５１から露出するゲート配線Ｍ１Ｇによって、上記パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のゲート用の上記パッドＰＤＨＧが形成されている。また、開口部５１から露出するドレイン配線Ｍ１Ｄ１によって、上記パワーＭＯＳＱＨ１のドレイン用の上記パッドＰＤＨＳ１，ＰＤＨＳ２，ＰＤＨＳ３が形成されている。また、開口部５１から露出するドレイン配線Ｍ１Ｄ２によって、上記センスＭＯＳＱＳ１のドレイン用の上記パッドＰＤＨＳ４が形成されている。上記パワーＭＯＳＱＨ１のドレイン用の上記パッドＰＤＨＳ１，ＰＤＨＳ２，ＰＤＨＳ３は、最上層の保護膜５０によって分離されるが、ドレイン配線Ｍ１Ｄ１を通じて互いに電気的に接続される。一方、ドレイン配線Ｍ１Ｄ２は、ドレイン配線Ｍ１Ｄ１とは分離されているため、センスＭＯＳＱＳ１のドレイン用の上記パッドＰＤＨＳ４は、パワーＭＯＳＱＨ１のドレイン用の上記パッドＰＤＨＳ１，ＰＤＨＳ２，ＰＤＨＳ３とは、短絡せずに電気的に分離される。
パッドＰＤＨＳ１，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４，ＰＤＨＧの表面には（すなわち開口部５１の底部で露出する部分の配線Ｍ１上には）、メッキ法などで上記金属層１４と同様の金属層（ここでは図示せず）を形成する場合もある。
基板３１の裏面（エピタキシャル層３１ｂが形成されている側の主面とは反対側の主面）には、裏面電極ＢＥ１が形成されているが、上記実施の形態１では裏面電極ＢＥ１はドレイン用の裏面電極であったが、本実施の形態では、裏面電極ＢＥ１はソース用の裏面電極である。裏面電極ＢＥ１は、半導体チップＣＰＨを構成する基板３１の裏面全体に形成されている。
メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２のエピタキシャル層３１ｂに形成されたＬＤＭＯＳＦＥＴのソース（ｎ−型ソース領域４０およびｎ＋型ソース領域４１）は、金属シリサイド層４９やｐ型打抜き層４４を介して基板本体３１ａに電気的に接続され、更に基板本体３１ａを介して、ソース用の裏面電極ＢＥ１に電気的に接続されている。
メインＭＯＳ領域ＲＧ１のエピタキシャル層３１ｂに形成されたＬＤＭＯＳＦＥＴのドレイン（第１のｎ−型ドレイン領域、第２のｎ−型ドレイン領域３８およびｎ＋型ドレイン領域３９）は、プラグ４８（ｎ＋型ドレイン領域３９上に配置されたプラグ４８）、ドレイン配線Ｍ１Ｄ１を介して、ドレイン用のパッドＰＤＨＳ１，ＰＤＨＳ２，ＰＤＨＳ３に電気的に接続されている。
センスＭＯＳ領域ＲＧ２のエピタキシャル層３１ｂに形成されたＬＤＭＯＳＦＥＴのドレイン（第１のｎ−型ドレイン領域、第２のｎ−型ドレイン領域３８およびｎ＋型ドレイン領域３９）は、プラグ４８（ｎ＋型ドレイン領域３９上に配置されたプラグ４８）、ドレイン配線Ｍ１Ｄ２を介して、ドレイン用のパッドＰＤＨＳ４に電気的に接続されている。
メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２のエピタキシャル層３１に形成されたＬＤＭＯＳＦＥＴのゲート電極３５は、プラグ４８（ゲート電極３５上に配置されたプラグ４８）およびゲート配線Ｍ１Ｇを介して、ゲート用のパッドＰＤＨＧに電気的に接続されている。
このように、本実施の形態では、半導体チップＣＰＨ内にパワーＭＯＳＱＨ１用のＬＤＭＯＳＦＥＴとセンスＭＯＳＱＳ１用のＬＤＭＯＳＦＥＴとが形成されている。そして、本実施の形態では、半導体チップＣＰＨの主面（上面、表面）に上記パッドＰＤＨＳ１，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４がドレイン用のパッドとして形成され、半導体チップＣＰＨの裏面に上記パッドＰＤＨＧがゲート用のパッドとして形成され、半導体チップＣＰＨの裏面に上記裏面電極ＢＥ１がソース用の裏面電極として形成されている。
また、本実施の形態において、半導体チップＣＰＬの構造（断面構造）は、半導体チップＣＰＨの構造（断面構造）と基本的には同じであり、半導体チップＣＰＬは、上記基板３１と同様の基板にＬＤＭＯＳＦＥＴが形成された半導体チップであり、半導体チップＣＰＨに形成されている各単位ＬＤＭＯＳＦＥＴセルの構成は、半導体チップＣＰＨにおける各単位ＬＤＭＯＳＦＥＴセルと基本的には同じである。但し、半導体チップＣＰＬでは、センスＭＯＳＱＳ１は形成されずに、上記メインＭＯＳ領域ＲＧ１とセンスＭＯＳ領域ＲＧ２とを合わせた領域全体にパワーＭＯＳＱＬ１を構成する複数の単位ＬＤＭＯＳＦＥＴセルが形成され、それら複数の単位ＬＤＭＯＳＦＥＴセルが並列に接続されることでパワーＭＯＳＱＬ１が形成されている。
半導体チップＣＰＨにおけるメインＭＯＳ領域ＲＧ１、センスＭＯＳ領域ＲＧ２、パッドＰＤＨＧ，ＰＤＨＳ１，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４のレイアウトについては、上記図２６〜図２８（上記第１の実施の形態の第１変形例）のチップレイアウトと基本的には同じであるので、ここではその説明は省略する。また、半導体チップＣＰＨにおけるゲート配線Ｍ１Ｇ、ドレイン配線Ｍ１Ｄ１およびドレイン配線Ｍ１Ｄ２のレイアウトについては、上記図２６〜図２８（上記第１の実施の形態の第１変形例）のチップレイアウトにおけるゲート配線Ｍ１Ｇ、ソース配線１０Ｓ１およびソース配線１０Ｓ２とそれぞれ基本的には同じであるので、ここではその説明は省略する。また、上記図１０〜図１２のチップレイアウト、上記２３〜図２５のチップレイアウト、上記実施の形態１の第２、第３および第４変形例のチップレイアウトの半導体チップＣＰＨについても、本実施の形態を適用することができる。
すなわち、上記実施の形態１の半導体チップＣＰＨ，ＣＰＬにおいて、トレンチ型ゲート型ＭＯＳＦＥＴの代わりにＬＤＭＯＳＦＥＴを形成することで、チップ表面側のソース用のパッド（パッドＰＤＨＳ１，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４）をドレイン用のパッドに代え、チップ裏面側のドレイン裏面電極（裏面電極ＢＥ１）をソース裏面電極に代え、ソース配線をドレイン配線に代えることができる。そのような場合にも、上記実施の形態１は有効であり、その繰り返しの説明は省略するが、一例として、上記図４６〜図４８の半導体装置ＳＭ１ｄに本実施の形態の半導体チップＣＰＨを適用した場合について説明する。
図５７は、上記図４６〜図４８に示される上記実施の形態１の第６変形例の半導体装置ＳＭ１ｄに本実施の形態の半導体チップＣＰＨを適用した場合を示す平面透視図であり、上記図４６に対応するものである。図５８および図５９は、図５７の半導体装置ＳＭ１ｆの断面図であり、それぞれ上記図４７および図４８に対応するものであり、図５７のＪ−Ｊ線の断面図が図５８に対応し、図５７のＫ−Ｋ線の断面図が図５９に対応している。本実施の形態の半導体チップＣＰＨを適用した図５７〜図５９に示される半導体装置ＳＭ１ｄを、以下では、半導体装置ＳＭ１ｆと称することとする。
半導体チップＣＰＨの相違点については上述したので、それ以外についての、上記図４６〜図４８の半導体装置ＳＭ１ｄと図５７〜図５９の半導体装置ＳＭ１ｆとの相違点は、以下の通りである。
すなわち、上記図４６〜図４８の半導体装置ＳＭ１ｄでは、半導体チップＣＰＨのパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂが金属板ＭＰ１を介してリード配線ＬＢに電気的に接続され、このパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂがパワーＭＯＳＱＨ１のソース用のパッドであるため、パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに金属板ＭＰ１で接続されたリード配線ＬＢは、パワーＭＯＳＱＨ１のソース用のリード配線であった。また、上記図４６〜図４８の半導体装置ＳＭ１ｄでは、半導体チップＣＰＨのパッドＰＤＨＳ４がワイヤＷＡを介してリードＬＤ５に電気的に接続され、このパッドＰＤＨＳ４がセンスＭＯＳＱＳ１のソース用のパッドであるため、パッドＰＤＨＳ４にワイヤＷＡで接続されたリードＬＤ５は、センスＭＯＳＱＳ１のソース用のリードであった。また、上記図４６〜図４８の半導体装置ＳＭ１ｄでは、半導体チップＣＰＨの上記裏面電極ＢＥ１がドレイン用の裏面電極であるため、半導体チップＣＰＨの上記裏面電極ＢＥ１に上記接着層ＳＤ１を介して電気的に接続されたダイパッドＤＰ２およびダイパッドＤＰ２に連結されたリードＬＤ１は、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のドレイン用のダイパッドおよびリードであった。
それに対して、図５７〜図５９の半導体装置ＳＭ１ｆでは、半導体チップＣＰＨのパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂが金属板ＭＰ１を介してリード配線ＬＢに電気的に接続され、このパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂがパワーＭＯＳＱＨ１のドレイン用のパッドであるため、パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに金属板ＭＰ１で接続されたリード配線ＬＢは、パワーＭＯＳＱＨ１のドレイン用のリード配線である。また、図５７〜図５９の半導体装置ＳＭ１ｆでは、半導体チップＣＰＨのパッドＰＤＨＳ４がワイヤＷＡを介してリードＬＤ５に電気的に接続され、このパッドＰＤＨＳ４がセンスＭＯＳＱＳ１のドレイン用のパッドであるため、パッドＰＤＨＳ４にワイヤＷＡで接続されたリードＬＤ５は、センスＭＯＳＱＳ１のドレイン用のリードである。また、図５７〜図５９の半導体装置ＳＭ１ｆでは、半導体チップＣＰＨの上記裏面電極ＢＥ１がソース用の裏面電極であるため、半導体チップＣＰＨの上記裏面電極ＢＥ１に上記接着層ＳＤ１を介して電気的に接続されたダイパッドＤＰ２およびダイパッドＤＰ２に連結されたリードＬＤ１は、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のソース用のダイパッドおよびリードである。
図５７〜図５９の半導体装置ＳＭ１ｆの他の構成は、上記図４６〜図４８の半導体装置ＳＭ１ｄと基本的には同じであるので、ここではその説明は省略する。また、上記図４９および図５０の半導体装置ＳＭ１ｅに本実施の形態を適用する場合も、相違点は、図５７〜図５９の半導体装置ＳＭ１ｆに関して説明した場合と同様である。
また、上記図２〜図７の半導体装置ＳＭ１、上記図３５および図３６の半導体装置ＳＭ１ａ、上記図４１〜図４３の半導体装置ＳＭ１ｂ、上記図４４および図４５の半導体装置ＳＭ１ｃに、本実施の形態の半導体チップＣＰＨ，ＣＰＬを適用することもできる。
図６０は、本実施の形態を適用した場合の回路図であり、上記実施の形態１の図１に対応するものである。
上記実施の形態１の半導体チップＣＰＨでは、パワーＭＯＳＱＨ１のドレインとセンスＭＯＳＱＳ１のドレインとが共通であったが、本実施の形態の半導体チップＣＰＨでは、パワーＭＯＳＱＨ１のソースとセンスＭＯＳＱＳ１のソースとが共通である。これに伴い、上記図１の回路を図６０のような回路に変更することが好ましい。
すなわち、上記実施の形態１では、パワーＭＯＳＱＨ１に流れる電流Ｉｄｈは出力ノードＮ１から出力されるが、センスＭＯＳＱＳ１に流れる電流Ｉｓｅは、出力ノードＮ１から出力されない。このため、上記実施の形態１では、上記図１のように、電流Ｉｓｅを直接利用し、電流Ｉｓｅを抵抗ＲＳＴに流して電流Ｉｓｅの値を検出（実際には電圧に変換して検出）することができる。一方、本実施の形態の場合、パワーＭＯＳＱＨ１のソースとセンスＭＯＳＱＳ１のソースとが共通であるため、パワーＭＯＳＱＨ１に流れる電流ＩｄｈとセンスＭＯＳＱＳ１に流れる電流Ｉｓｅとの合計が、出力ノードＮ１から出力される。このため、図６０の回路では、センスＭＯＳＱＳ１に流れる電流Ｉｓｅに等しい電流Ｉｒｅｆを生成し、この電流Ｉｒｅｆを抵抗ＲＳＴに流して電流Ｉｓｅの値を検出（実際には電圧に変換して検出）することにより、間接的にセンスＭＯＳＱＳ１に流れる電流Ｉｓｅの値を検出することができる。それ以外については、図６０の回路の場合も、上記図１を参照して行った説明と基本的には同じであるので、ここではその説明は省略する。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、半導体装置に適用して有効である。
１ 基板（半導体基板）
１ａ 基板本体
１ｂ エピタキシャル層
２ フィールド絶縁膜
３ 半導体領域
４ 半導体領域
５ 溝
６ ゲート絶縁膜
７ ゲート電極
７ａ 配線部
８ 絶縁膜
９ａ，９ｂ コンタクトホール
１０ 導電体膜
１０Ｇ ゲート配線
１０Ｇ１ ゲート配線
１０Ｓ１ ソース配線
１０Ｓ２ ソース配線
１１ 半導体領域
１２ 保護膜
１３ 開口部
１４ 金属層
２０ 矢印
２１ 配線基板
２２ａ、２２ｂ，２２ｃ，２２ｄ，２２ｅ 配線
３１ 基板(半導体基板)
３１ａ 基板本体
３１ｂ エピタキシャル層
３３ ｐ型ウエル
３４ ゲート絶縁膜
３５ ゲート電極
３６ サイドウォールスペーサ
３７ 第１のｎ−型ドレイン領域
３８ 第２のｎ−型ドレイン領域
３９ ｎ＋型ドレイン領域
４０ ｎ−型ソース領域
４１ 金属層
４１ ｎ＋型型ソース領域
４４ ｐ型打抜き層
４５ ｐ＋型半導体領域
４６ 絶縁膜
４８ プラグ
４９ 金属シリサイド層
５０ 保護膜
５１ 開口部
１１１ 半田
１１２，１１２ａ，１１２ｂ 電流
１１３ クラック
ＡＭＰ１ アンプ回路
ＢＥ１，ＢＥ２ 裏面電極
ＣＡ，ＣＢ，ＣＣ チップ部品
ＣＬＣ 制御回路
ＣＭＰ１ コンパレータ回路
ＣＰＨ，ＣＰＨ１０１，ＣＰＬ 半導体チップ
Ｃｏｕｔ 出力コンデンサ
ＤＰ１，ＤＰ２，ＤＰ３ ダイパッド
ＤＲ１，ＤＲ２ ドライバ回路
Ｉｄｈ，Ｉｒｅｆ，Ｉｓｅ 電流
Ｉｌｍ 許容上限値
Ｌ１ コイル
ＬＢ リード配線
ＬＤ，ＬＤ１，ＬＤ２ＬＤ３，ＬＤ４，ＬＤ５ リード
ＬＯＤ 負荷
Ｍ１ 配線
Ｍ１Ｄ１，Ｍ１Ｄ２ ドレイン配線
Ｍ１Ｇ ゲート配線
ＭＰ１ 金属板
ＭＰ１ａ 第１部分
ＭＰ１ｂ 第２部分
ＭＰ１ｃ 第３部分
ＭＰ２ 金属板
ＭＰ２ａ 第１部分
ＭＰ２ｂ 第２部分
ＭＰ２ｃ 第３部分
ＭＲ 封止部
ＭＲａ 上面
ＭＲｂ 裏面
Ｎ１ 出力ノード
ＯＣＰ 過電流保護回路
ＯＰ 開口部
ＰＤ，ＰＤＣ１，ＰＤＣ２，ＰＤＣ３，ＰＤＣ４，ＰＤＣ５ パッド
ＰＤＨＧ，ＰＤＨＳ１，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ パッド
ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４ パッド
ＰＤＬＧ，ＰＤＬＳ１，ＰＤＬＳ３，ＰＤＬＳ４ パッド
ＰＦ，ＰＧ パッケージ
ＰＷＬ ｐ型ウエル
ＱＨ１ パワーＭＯＳ（パワーＭＯＳＦＥＴ）
ＱＬ パワーＭＯＳ（パワーＭＯＳＦＥＴ）
ＱＳ１ センスＭＯＳ（センスＭＯＳＦＥＴ）
Ｒ１０１，Ｒ１０２，Ｒ１０３，Ｒ１０４ 抵抗
ＲＧ１ メインＭＯＳ領域
ＲＧ２ センスＭＯＳ領域
ＲＳＴ 抵抗
ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４ 接着層
ＳＭ１，ＳＭ１ａ，ＳＭ１ｂ，ＳＭ１ｃ 半導体装置
ＳＭ１ｄ，ＳＭ１ｅ，ＳＭ１ｆ 半導体装置
ＴＥ１，ＴＥ２，ＴＥ３ 端子
ＴＲ１ トランジスタ
ＶＩＮ 電位
ＷＡ ワイヤ（ボンディングワイヤ）
Ｘ 第１方向
Ｙ 第２方向

Claims (7)

  1. 導電性を有する第１チップ搭載部と、
    第１主面および前記第１主面とは反対側の第１裏面を有し、前記第１裏面が前記第１チップ搭載部と導電性の接合材を介して接合された第１半導体チップと、
    前記第１半導体チップおよび前記第１チップ搭載部の少なくとも一部を封止する封止部と、
    を有する半導体装置であって、
    前記第１半導体チップには、ドレイン同士が電気的に接続されかつゲート同士が電気的に接続された第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴが形成されており、
    前記第１ＭＯＳＦＥＴは、前記第１半導体チップの前記第１主面の第１領域に形成され、
    前記第２ＭＯＳＦＥＴは、前記第１ＭＯＳＦＥＴに流れる電流検出用の素子であり、かつ、前記第１半導体チップの前記第１主面の第２領域に形成されており、
    前記第１および第２ＭＯＳＦＥＴのゲートに電気的に接続された第１ゲートパッドと、前記第１ＭＯＳＦＥＴのソースに電気的に接続された第１ソースパッドおよび第３ソースパッドと、前記第２ＭＯＳＦＥＴのソースに電気的に接続された第２ソースパッドとが、前記第１半導体チップの前記第１主面に形成され、
    前記第１および第２ＭＯＳＦＥＴのドレインに電気的に接続されたドレイン電極が、前記第１半導体チップの前記第１裏面に形成され、
    前記第１半導体チップの前記第１主面において、前記第２領域は前記第１領域よりも面積が小さく、かつ、前記第２領域は前記第２ソースパッドよりも内側に配置され、かつ、前記第２領域は前記第１ゲートパッドよりも内側に配置され、
    前記第１半導体チップの前記第１主面において、平面視で、前記第２領域は前記第１領域に囲まれており、
    前記第２領域に形成された前記第２ＭＯＳＦＥＴのソース領域と前記第２ソースパッドとは、前記第１半導体チップに形成されたソース用配線を介して電気的に接続され、
    前記第１および第２ＭＯＳＦＥＴのゲートと前記第１ゲートパッドとを電気的に接続するゲート用配線が、前記ソース用配線と同層で、かつ平面視で前記第１ソースパッドと前記第３ソースパッドとの間に延在しており、
    前記ソース用配線は、平面視で前記第１ソースパッドと前記第３ソースパッドとの間を、前記ゲート用配線に沿うように延在し、
    前記封止部により少なくとも一部が封止された第１導体部を更に有し、
    前記第１および第３ソースパッドと前記第１導体部とは、第１導体板を介して電気的に接続されており、
    前記第１半導体チップの主面において、平面視で前記第２領域は前記第１導体板に重なっており、前記第２ソースパッドは前記第１導体板に重なっていない、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１半導体チップの前記第１主面において、平面視で、前記第２領域は前記第１ソースパッドおよび前記第３ソースパッドに囲まれている、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第２ＭＯＳＦＥＴを流れる電流に応じて、前記第１ＭＯＳＦＥＴが制御される、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第１導体部上に搭載された第２半導体チップと、前記封止部により少なくとも一部が封止された第２導体部とを更に有し、
    前記第２半導体チップは、第２主面および前記第２主面とは反対側の第２裏面を有し、かつ前記第２裏面が導電性の接合材を介して前記第１導体部に接合されており、
    前記第２半導体チップには、第３ＭＯＳＦＥＴが形成されており、
    前記第３ＭＯＳＦＥＴのゲートに電気的に接続された第２ゲートパッドと、前記第３ＭＯＳＦＥＴのソースに電気的に接続された第４ソースパッドとが、前記第２半導体チップの前記第２主面に形成され、
    前記第３ＭＯＳＦＥＴのドレインに電気的に接続されたドレイン電極が、前記第２半導体チップの前記第２裏面に形成され、
    前記第４ソースパッドと前記第２導体部とは、第２導体板を介して電気的に接続されている、半導体装置。
  5. 請求項４記載の半導体装置において、
    第２チップ搭載部と、
    第３主面および前記第３主面とは反対側の第３裏面を有し、前記第３裏面が前記第２チップ搭載部に接合された第３半導体チップと、
    を更に有し、
    前記第３半導体チップには、前記第１および第２ＭＯＳＦＥＴを制御する制御回路が形成されており、
    前記第１ゲートパッド、前記第２ゲートパッドおよび前記第２ソースパッドは、それぞれワイヤを介して前記第３半導体チップのパッドに電気的に接続されている、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第２ＭＯＳＦＥＴを流れる電流が過大だと判別したときに、前記第３半導体チップの前記制御回路は、前記第１ＭＯＳＦＥＴをオフする、半導体装置。
  7. 導電性を有する第１チップ搭載部と、
    第１主面および前記第１主面とは反対側の第１裏面を有し、前記第１裏面が前記第１チップ搭載部と導電性の接合材を介して接合された第１半導体チップと、
    前記第１半導体チップおよび前記第１チップ搭載部の少なくとも一部を封止する封止部と、
    を有する半導体装置であって、
    前記第１半導体チップには、ソース同士が電気的に接続されかつゲート同士が電気的に接続された第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴが形成されており、
    前記第１ＭＯＳＦＥＴは、前記第１半導体チップの前記第１主面の第１領域に形成され、
    前記第２ＭＯＳＦＥＴは、前記第１ＭＯＳＦＥＴに流れる電流検出用の素子であり、かつ、前記第１半導体チップの前記第１主面の第２領域に形成されており、
    前記第１および第２ＭＯＳＦＥＴのゲートに電気的に接続された第１ゲートパッドと、前記第１ＭＯＳＦＥＴのドレインに電気的に接続された第１ドレインパッドおよび第３ドレインパッドと、前記第２ＭＯＳＦＥＴのドレインに電気的に接続された第２ドレインパッドとが、前記第１半導体チップの前記第１主面に形成され、
    前記第１および第２ＭＯＳＦＥＴのソースに電気的に接続されたソース電極が、前記第１半導体チップの前記第１裏面に形成され、
    前記第１半導体チップの前記第１主面において、前記第２領域は前記第１領域よりも面積が小さく、かつ、前記第２領域は前記第２ドレインパッドよりも内側に配置され、かつ、前記第２領域は前記第１ゲートパッドよりも内側に配置され、
    前記第１半導体チップの前記第１主面において、平面視で、前記第２領域は前記第１領域に囲まれており、
    前記第２領域に形成された前記第２ＭＯＳＦＥＴのドレイン領域と前記第２ドレインパッドとは、前記第１半導体チップに形成されたドレイン用配線を介して電気的に接続され、
    前記第１および第２ＭＯＳＦＥＴのゲートと前記第１ゲートパッドとを電気的に接続するゲート用配線が、前記ドレイン用配線と同層で、かつ平面視で前記第１ドレインパッドと前記第３ドレインパッドとの間に延在しており、
    前記ドレイン用配線は、平面視で前記第１ドレインパッドと前記第３ドレインパッドとの間を、前記ゲート用配線に沿うように延在し、
    前記封止部により少なくとも一部が封止された第１導体部を更に有し、
    前記第１および第３ドレインパッドと前記第１導体部とは、第１導体板を介して電気的に接続されており、
    前記第１半導体チップの主面において、平面視で前記第２領域は前記第１導体板に重なっており、前記第２ドレインパッドは前記第１導体板に重なっていない、半導体装置。
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