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CN205039149U - 半导体器件 - Google Patents

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CN205039149U
CN205039149U CN201520764929.1U CN201520764929U CN205039149U CN 205039149 U CN205039149 U CN 205039149U CN 201520764929 U CN201520764929 U CN 201520764929U CN 205039149 U CN205039149 U CN 205039149U
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CN
China
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semiconductor chip
pad
wiring
wire
pad electrode
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CN201520764929.1U
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English (en)
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锦泽笃志
团野忠敏
中村弘幸
相马治
上村圣
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Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
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Publication date
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Abstract

本实用新型提供一种半导体器件，目的在于提高半导体器件的可靠性。半导体器件具有半导体芯片(CP1、CP2)、多个引线、多个导线和将它们进行封固的封固部。半导体芯片(CP1)具有焊盘电极(P1a、P1b)和将焊盘电极(P1a、P1b)之间进行电连接的内部布线(NH)。半导体芯片(CP2)的焊盘电极(P2a)和半导体芯片(CP1)的焊盘电极(P1a)经由导线(BW1)电连接，半导体芯片(CP1)的焊盘电极(P1b)经由导线(BW2)与引线(LD1)电连接。引线(LD1)和半导体芯片(CP1)之间的距离比引线(LD1)和半导体芯片(CP2)之间的距离小。而且，焊盘电极(P1a、P1b)及内部布线(NH)都不与形成在半导体芯片(CP1)内的任意电路电连接。

Description

半导体器件
技术领域
本实用新型涉及半导体器件，能够良好地用于例如并列地配置多个半导体芯片并封装而成的半导体器件。
背景技术
在芯片焊盘上搭载半导体芯片，经由导线电连接半导体芯片的焊盘电极和引线，对它们进行树脂封固，由此能够制造半导体封装形态的半导体器件。
日本特开2012-80118号公报(专利文献1)记载了关于并列地配置微型计算机芯片和SDRAM(同步动态随机存储器)芯片并封装而成的半导体器件的技术。
日本特开2010-80914号公报(专利文献2)记载了关于并列地配置功率类半导体芯片和控制器用半导体芯片并封装而成的半导体器件的技术。
日本特开2009-54850号公报(专利文献3)记载了关于在驱动器IC芯片上安装有微型计算机IC芯片的堆积式安装方式的半导体器件的技术。
现有技术文献
专利文献
专利文献1：日本特开2012-80118号公报
专利文献2：日本特开2010-80914号公报
专利文献3：日本特开2009-54850号公报
实用新型内容
期望在并列地配置多个半导体芯片并封装而成的半导体器件中，也尽可能地提高可靠性。
其他课题和新的特征能够从本说明书的说明及附图明确。
根据一实施方式，半导体器件具有第一半导体芯片、第二半导体芯片、多个引线、多个导线和将这些封固的封固体。所述第一半导体芯片具有第一焊盘、第二焊盘及电连接所述第一焊盘和所述第二焊盘的第一布线，所述第二半导体芯片具有第三焊盘。所述第二半导体芯片的所述第三焊盘和所述第一半导体芯片的所述第一焊盘经由第一导线电连接，所述第一半导体芯片的所述第二焊盘和第一引线经由第二导线电连接。所述第一引线和所述第一半导体芯片之间的距离比所述第一引线和所述第二半导体芯片之间的距离小。而且，所述第一焊盘、所述第二焊盘及所述第一布线都不与形成在所述第一半导体芯片内的任意的电路电连接。
实用新型的效果
根据一实施方式，能够提高半导体器件的可靠性。
附图说明
图1是一实施方式的半导体器件的俯视图。
图2是一实施方式的半导体器件的俯视透视图。
图3是一实施方式的半导体器件的俯视透视图。
图4是一实施方式的半导体器件的俯视透视图。
图5是一实施方式的半导体器件的仰视图。
图6是一实施方式的半导体器件的剖视图。
图7是一实施方式的半导体器件的剖视图。
图8是一实施方式的半导体器件的剖视图。
图9是一实施方式的半导体器件的局部放大俯视透视图。
图10是一实施方式的半导体器件的说明图。
图11是一实施方式的半导体器件的说明图。
图12是表示一实施方式的半导体器件的制造工序的工艺流程图。
图13是一实施方式的半导体器件的制造工序中的剖视图。
图14是接着图13的半导体器件的制造工序中的剖视图。
图15是接着图14的半导体器件的制造工序中的剖视图。
图16是接着图15的半导体器件的制造工序中的剖视图。
图17是接着图16的半导体器件的制造工序中的剖视图。
图18是接着图17的半导体器件的制造工序中的剖视图。
图19是一实施方式的半导体器件的电路图。
图20是表示一实施方式的半导体器件所使用的半导体芯片的芯片布局的俯视图。
图21是图20所示的半导体芯片的局部放大俯视图。
图22是图20所示的半导体芯片的关键部位剖视图。
图23是图20所示的半导体芯片的关键部位剖视图。
图24是图20所示的半导体芯片的关键部位剖视图。
图25是表示图24的变形例的半导体芯片的关键部位剖视图。
图26是表示图24的变形例的半导体芯片的关键部位剖视图。
图27是表示图21的变形例的半导体芯片的局部放大俯视图。
图28是表示图21的变形例的半导体芯片的局部放大俯视图。
图29是在图27及图28的E-E线的位置处的剖视图。
图30是表示图20的变形例的半导体芯片的芯片布局的俯视图。
图31是研究例的半导体器件的俯视透视图。
图32是研究例的半导体器件的说明图。
图33是一实施方式的半导体器件的说明图。
图34是放大表示图33的一部分的局部放大俯视图。
图35是表示一实施方式的半导体器件的变形例的局部放大俯视透视图。
图36是表示一实施方式的半导体器件的变形例的电路图。
附图标记说明
1半导体衬底
2场绝缘膜
3P型的半导体区域
4n+型的半导体区域
5P+型的半导体区域
6槽
7栅极绝缘膜
8栅极电极
9、11层间绝缘膜
10、12插塞
13保护膜
14开口部
BAT电源
BD1、BD2接合材料
BE背面电极
BW、BW1、BW2、BW3导线
CLC控制电路
CP1、CP2、CP101半导体芯片
DP芯片焊盘
DP1、DP2、DP3、DP4边
ES延长线
LD、LD1引线
LF引线框架
LOD负载
M1、M2、M1A、M2A布线
M1S1、M1S2、M2S1、M2S2源极布线
MR封固部
MRa上表面
MRb下表面
MRc1、MRc2、MRc3、MRc4侧面
NH，NH1内部布线
P1、P1a、P1b、P1c、P2、P2a、P2c焊盘电极
P1a1、P1a2、P1a3、P1a4、P1a5、P1a6焊盘电极
P1b1、P1b2、P1b3、P1b4、P1b5、P1b6焊盘电极
P1S源极用焊盘电极
PKG、PKG1、PKG101半导体器件
Q1功率MOSFET
Q2感测MOSFET(senseMOSFET)
REG调节器
RG1功率MOSFET形成区域
RG2感测MOSFET形成区域
RG3区域
RG4控制电路形成区域
SD1、SD2、SD3、SD4、SD5、SD6、SD7、SD8边
SR密封环
SR1、SR1a、SR2、SR2a金属图案
TE1、TE2、TE3、TE4、TE5端子
TL悬空引线
YG箭头
具体实施方式
在以下的实施方式中，为了方便，必要时分成多个章节段落或实施方式说明，但除了特别明示的情况以外，它们相互不是没有关系的，而是一方是另一方的一部分或全部的变形例、详细、补充说明等的关系。另外，在以下的实施方式中，在提到要素的数等(包含个数、数值、量、范围等)的情况下，除了特别明示的情况及从原理上明确地被限定于特定数的情况等以外，不限于该特定数，既可以是特定数以上也可以是特定数以下。而且，在以下的实施方式中，除了特别明示的情况及从原理上明确是必须的情况等以外，该结构要素(还包含要素步骤等)不一定是必须的。同样地，在以下的实施方式中，提到结构要素等的形状、位置关系等时，除了特别明示的情况及从原理上明确不成立的情况等以外，实质上包含与其形状等近似或类似的形状等。关于上述数值及范围也是同样的。
以下，基于附图详细说明实施方式。此外，在用于说明实施方式的所有附图中，对于具有同一功能的部件标注同一附图标记，并省略其重复说明。另外，在以下的实施方式中，除了特别需要以外，原则上不重复同一或同样的部分的说明。
另外，在实施方式所使用的附图中，即便是剖视图，为了容易观察附图，有时也省略剖面线。另外，即便是俯视图，为了容易观察附图，有时也附加剖面线。
(实施方式)
参照附图说明本实用新型的一实施方式的半导体器件。
<关于半导体器件(半导体封装)的构造>
图1是本实用新型的一实施方式的半导体器件PKG的俯视图，图2～图4是半导体器件PKG的俯视透视图(平面透视图)，图5是半导体器件PKG的仰视图(背面图)，图6～图8是半导体器件PKG的剖视图。在图2中，示出了在透视封固部MR时的半导体器件PKG的上表面侧的俯视透视图。另外，图3是表示图2中进一步透视(省略)导线BW时的半导体器件PKG的上表面侧的俯视透视图。另外，图4是表示图3中进一步透视(省略)半导体芯片CP1、CP2时的半导体器件PKG的上表面侧的俯视透视图。此外，在图1～图4中，半导体器件PKG的朝向相同。另外，在图2～图4中，用虚线表示封固部MR的外周的位置。另外，在图1、图2及图5的A-A线的位置处的半导体器件PKG的剖面与图6大致对应，在图1、图2及图5的B-B线的位置处的半导体器件PKG的剖面与图7大致对应，在图1、图2及图5的C-C线的位置处的半导体器件PKG的剖面与图8大致对应。另外，图9是放大图2的一部分的局部放大俯视透视图。另外，在图3中，用双点划线表示半导体芯片CP1的边SD3的延长线ES。
图1～图9所示的本实施方式的半导体器件(半导体封装)PKG是树脂封固型的半导体封装形态的半导体器件，这里是QFP(QuadFlatPackage：方型扁平式封装)形态的半导体器件。以下，参照图1～图9说明半导体器件PKG的结构。
图1～图9所示的本实施方式的半导体器件PKG具有：半导体芯片CP1、CP2；搭载半导体芯片CP1、CP2的芯片焊盘DP；由导电体形成的多个引线LD；电连接半导体芯片CP1、CP2的多个焊盘电极P1、P2与多个引线LD的多个导线BW；和封固它们的封固部MR。
作为封固体的封固部(封固树脂部，封固体)MR由例如热固化性树脂材料等的树脂材料等形成，还能够包含填料等。例如，能够使用含有填料的环氧树脂等形成封固部MR。除了环氧类的树脂以外，从实现低应力化等的理由出发，作为封固部MR的材料也可以使用例如添加了苯酚固化剂、硅橡胶及填料等的联苯类的热固化性树脂。
封固部MR具有作为一个主面的上表面(表面)MRa、作为与上表面MRa相反侧的主面的下表面(背面、底面)MRb、以及与上表面MRa及下表面MRb交叉的侧面MRc1、MRc2、MRc3、MRc4(参照图1及图5～图8)。即，封固部MR的外观成为由上表面MRa、下表面MRb及侧面MRc1、MRc2、MRc3、MRc4包围的薄板状。此外，俯视时，也能够将封固部MR的各侧面MRc1、MRc2、MRc3、MRc4视为封固部MR的边。
封固部MR的上表面MRa及下表面MRb的平面形状形成为例如矩形状，在该矩形(平面矩形)的角部带圆角。另外，还能够切掉该矩形(平面矩形)的4个角中的任意的角。在封固部MR的上表面MRa及下表面MRb的平面形状为矩形的情况下，封固部MR的与其厚度交叉的平面形状(外形形状)成为矩形(四边形)。封固部MR的侧面MRc1、MRc2、MRc3、MRc4中的侧面MRc1和侧面MRc3相互相对，侧面MRc2和侧面MRc4相互相对，侧面MRc1和侧面MRc2、MRc4相互交叉，侧面MRc3和侧面MRc2、MRc4相互交叉。
多个引线(引线部)LD由导电体构成，优选由铜(Cu)或铜合金等的金属材料形成。多个引线LD的各自的一部分被封固在封固部MR内，另一部分从封固部MR的侧面向封固部MR的外部突出。以下，将引线LD中的位于封固部MR内的部分称为内引线部，将引线LD中的位于封固部MR外的部分称为外引线部。
此外，本实施方式的半导体器件PKG是各引线LD的一部分(外引线部)从封固部MR的侧面突出的构造，以下，基于该构造进行说明，但不限于该构造，也可以采用例如各引线LD几乎不从封固部MR的侧面突出、且各引线LD的一部分在封固部MR的下表面MRb露出的结构(QFN型的结构)等。
多个引线LD由配置在封固部MR的侧面MRc1侧的多个引线LD、配置在封固部MR的侧面MRc2侧的多个引线LD、配置在封固部MR的侧面MRc3侧的多个引线LD以及配置在封固部MR的侧面MRc4侧的多个引线LD构成。
配置在封固部MR的侧面MRc1侧的多个引线LD的各外引线部从封固部MR的侧面MRc1向封固部MR外突出。另外，配置在封固部MR的侧面MRc2侧的多个引线LD的各外引线部从封固部MR的侧面MRc2向封固部MR外突出。另外，配置在封固部MR的侧面MRc3侧的多个引线LD的各外引线部从封固部MR的侧面MRc3向封固部MR外突出。另外，配置在封固部MR的侧面MRc4侧的多个引线LD的各外引线部从封固部MR的侧面MRc4向封固部MR外突出。
各引线LD的外引线部以使外引线部的端部附近的下表面位于与封固部MR的下表面MRb大致同一平面上的方式被弯折加工。引线LD的外引线部作为半导体器件PKG的外部连接用端子部(外部端子)发挥功能。
芯片焊盘(芯片搭载部、下垫板)DP是搭载半导体芯片CP1及半导体芯片CP2的芯片搭载部。芯片焊盘DP的平面形状形成为例如矩形状。半导体芯片CP1和半导体芯片CP2并列地配置在芯片焊盘DP上，封固部MR封固芯片焊盘DP的一部分，多个引线LD配置在芯片焊盘DP的周围。
芯片焊盘DP具有：靠侧面MRc1侧的边(侧面)DP1；靠侧面MRc2侧的边(侧面)DP2；靠侧面MRc3侧的边(侧面)DP3；靠侧面MRc4侧的边(侧面)DP4(参照图1、图3及图4)。芯片焊盘DP的边(侧面)DP1是沿着封固部MR的侧面MRc1的边(侧面)，芯片焊盘DP的边(侧面)DP2是沿着封固部MR的侧面MRc2的边(侧面)，芯片焊盘DP的边(侧面)DP3是沿着封固部MR的侧面MRc3的边(侧面)，芯片焊盘DP的边(侧面)DP4是沿着封固部MR的侧面MRc4的边(侧面)。
配置在封固部MR的侧面MRc1侧的多个引线LD沿着芯片焊盘DP的边(侧面)DP1配置(排列)，配置在封固部MR的侧面MRc2侧的多个引线LD沿着芯片焊盘DP的边(侧面)DP2配置(排列)。另外，配置在封固部MR的侧面MRc3侧的多个引线LD沿着芯片焊盘DP的边(侧面)DP3配置(排列)，配置在封固部MR的侧面MRc4侧的多个引线LD沿着芯片焊盘DP的边(侧面)DP4配置(排列)。
即，在芯片焊盘DP的边(侧面)DP1和封固部MR的侧面MRc1之间，沿着封固部MR的侧面MRc1配置(排列)有多个引线LD(的内引线部)，在芯片焊盘DP的边(侧面)DP2和封固部MR的侧面MRc2之间，沿着封固部MR的侧面MRc2配置(排列)有多个引线LD(的内引线部)。另外，在芯片焊盘DP的边(侧面)DP3和封固部MR的侧面MRc3之间，沿着封固部MR的侧面MRc3配置(排列)有多个引线LD(的内引线部)，在芯片焊盘DP的边(侧面)DP4和封固部MR的侧面MRc4之间，沿着封固部MR的侧面MRc4配置(排列)有多个引线LD(的内引线部)。
在封固部MR的下表面MRb上，芯片焊盘DP的下表面(背面)露出。在封固部MR的上表面MRa上，芯片焊盘DP不露出。
芯片焊盘DP由导电体构成，优选由铜(Cu)或铜合金等的金属材料形成。更优选构成半导体器件PKG的芯片焊盘DP及多个引线LD由相同的材料(相同的金属材料)形成。由此，变得易于制作连结有芯片焊盘DP及多个引线LD的引线框架，使得利用了引线框架的半导体器件PKG的制造变得容易。
在构成芯片焊盘DP的平面形状的矩形的四角，分别一体地形成有悬空引线TL。各悬空引线TL通过与芯片焊盘DP相同的材料与芯片焊盘DP一体地形成。在芯片焊盘DP的外缘的四角，分别一体地形成有悬空引线TL，各悬空引线TL的与芯片焊盘DP连接的一侧的相反侧的端部在封固部MR内一直延伸而到达平面矩形状的封固部MR的四个角(角部)侧面。在封固部MR形成后，悬空引线TL从封固部MR突出的部分被截断，因截断悬空引线TL而产生的截断面(端面)在封固部MR的四角侧面露出。
半导体芯片CP1以其表面(主面、上表面)朝上、且其背面(下表面)朝向芯片焊盘DP的状态搭载在芯片焊盘DP的上表面(主面)上(参照图2、图3、图6、图7及图9)。另外，半导体芯片CP2以其表面(主面、上表面)朝上、且其背面(下表面)朝向芯片焊盘DP的状态搭载在芯片焊盘DP的上表面(主面)上(参照图2、图3、图6、图8及图9)。在芯片焊盘DP的上表面上，搭载有半导体芯片CP1的区域和搭载有半导体芯片CP2的区域相互分离，因此，半导体芯片CP1和半导体芯片CP2在俯视时相互分离。
即，半导体芯片CP1和半导体芯片CP2并列地配置在芯片焊盘DP的上表面上。也就是说，半导体芯片CP1和半导体芯片CP2相互不层叠，相互分离且并列地配置在芯片焊盘DP的上表面上。芯片焊盘DP的平面尺寸(平面面积)比半导体芯片CP1、CP2的各平面尺寸(平面面积)大，俯视时，半导体芯片CP1及半导体芯片CP2内包于芯片焊盘DP的上表面，但半导体芯片CP1和半导体芯片CP2不重叠。
半导体芯片CP1的背面通过接合材料(接合材料层、粘接层)BD1被粘接(接合)并固定在芯片焊盘DP的上表面，半导体芯片CP2的背面通过接合材料(接合材料层、粘接层)BD2被粘接(接合)并固定在芯片焊盘DP的上表面(参照图6～图8)。半导体芯片CP1、CP2被封固在封固部MR内，不从封固部MR露出。
在半导体芯片CP1的背面(粘接于芯片焊盘DP侧的主面)形成有背面电极BE(参照图6及图7)。由此，用于粘接半导体芯片CP1的接合材料BD1具有导电性，通过该导电性的接合材料BD1，将半导体芯片CP1的背面电极BE接合并固定在芯片焊盘DP上，并且电连接。由此，能够从芯片焊盘DP经由导电性的接合材料BD1向半导体芯片CP1的背面电极BE供给所期望的电位。半导体芯片CP1的背面电极BE电连接在形成于半导体芯片CP1内的功率MOSFET(与后述的功率MOSFETQ1对应)的漏极。接合材料BD1由例如银(Ag)膏等的导电性膏型的粘接材料或焊料等形成。
另一方面，在半导体芯片CP2的背面上没有形成背面电极(参照图6及图7)。用于粘接半导体芯片CP2的接合材料BD2优选具有绝缘性。即，接合材料BD2优选由绝缘性的粘接材料形成。由此，芯片焊盘DP和半导体芯片CP2通过绝缘性的接合材料BD2被绝缘，从芯片焊盘DP经由导电性的接合材料BD1供给到半导体芯片CP1的背面电极BE的电位不被供给到半导体芯片CP2的背面。
芯片焊盘DP还能够具有作为用于对半导体芯片CP1产生的热量散热的散热器的功能。半导体芯片CP1产生的热量能够经由接合材料BD1传递到芯片焊盘DP，并从封固部MR露出的芯片焊盘DP的下表面(背面)，向半导体器件PKG的外部发散。由于设在半导体芯片CP1与芯片焊盘DP之间的接合材料BD1具有导电性，所以与设在半导体芯片CP2与芯片焊盘DP之间的绝缘性的接合材料BD2相比，热传导率更高。设在半导体芯片CP1与芯片焊盘DP之间的接合材料BD1的热传导率高，这在使半导体芯片CP1产生的热量经由接合材料BD1及芯片焊盘DP向半导体器件PKG的外部发散方面，发挥有利的作用。
另一方面，半导体芯片CP2的发热量比半导体芯片CP1的发热量小。这是因为如下所述，半导体芯片CP1内置有供大电流流过的功率晶体管，而与之相对，半导体芯片CP2没有内置这样的功率晶体管，与在半导体芯片CP1中流过的电流相比，在半导体芯片CP2中流过的电流小。因此，即使因设在半导体芯片CP2与芯片焊盘DP之间的接合材料BD2具有绝缘性而导致热传导率变低，也难以发生与半导体芯片CP2的发热有关的问题。
半导体芯片CP1、CP2是例如在由单晶硅等形成的半导体衬底(半导体晶圆)的主面上形成各种半导体元件或半导体集成电路之后，通过切割等将半导体衬底分离成各半导体芯片而制造出的。半导体芯片CP1、CP2的与其厚度交叉的平面形状为矩形(四边形)。
半导体芯片CP1是IPD(IntelligentPowerDevice：智能功率器件)芯片。由此，半导体芯片CP1具有功率晶体管(与后述的功率MOSFETQ1对应)和控制该功率晶体管的控制电路(与后述的控制电路CLC对应)，详细情况在后面说明。半导体芯片CP2是微型计算机芯片。由此，半导体芯片CP2具有控制半导体芯片CP1(尤其半导体芯片CP1的控制电路CLC)的电路，并具有例如运算电路(CPU)和存储电路等。半导体芯片CP2能够作为控制半导体芯片CP1的控制用芯片(控制用的半导体芯片)使用。即，半导体芯片CP2是用于控制半导体芯片CP1的半导体芯片。
半导体芯片CP1与半导体芯片CP2相比，平面面积大，但该平面面积的不同是因为以下的理由。即，对于半导体芯片CP2，考虑到半导体器件PKG整体的尺寸，尽可能减小其外形尺寸。而与之相对，半导体芯片CP1形成有功率晶体管，但在该功率晶体管中，要尽可能减小晶体管内产生的导通电阻。导通电阻的减小能够通过扩大构成功率晶体管的多个单位晶体管单元的沟道宽度来实现。由此，半导体芯片CP1的外形尺寸变得比半导体芯片CP2的外形尺寸大。
在半导体芯片CP1的表面(主面、上表面)上，形成有多个焊盘电极(焊盘、焊接焊盘、端子)P1(参照图2、图3、图6、图7及图9)。此外，以下，有时也将“焊盘电极”简称为“焊盘”。另外，在半导体芯片CP2的表面(主面、上表面)上，形成有多个焊盘电极(焊盘、焊接焊盘、端子)P2(参照图2、图3、图6、图8及图9)。
这里，在半导体芯片CP1中，将相互位于相反侧的2个主面中的形成有多个焊盘电极P1侧的主面称为半导体芯片CP1的表面，将该表面的相反侧且与芯片焊盘DP相对的这一侧的主面称为半导体芯片CP1的背面。同样地，在半导体芯片CP2中，将相互位于相反侧的2个主面中的形成有多个焊盘电极P2侧的主面称为半导体芯片CP2的表面，将该表面的相反侧且与芯片焊盘DP相对的这一侧的主面称为半导体芯片CP2的背面。
半导体芯片CP1的表面具有带有边(芯片边)SD1、SD2、SD3、SD4的矩形状的平面形状(参照图3及图9)。此外，在半导体芯片CP1的表面上，边SD1和边SD3相互相对，边SD2和边SD4相互相对，边SD1和边SD3相互平行，边SD2和边SD4相互平行，边SD1与边SD2、SD4正交，边SD3与边SD2、SD4正交。
另外，半导体芯片CP2的表面具有带有边(芯片边)SD5、SD6、SD7、SD8的矩形状的平面形状(参照图3及图9)。此外，在半导体芯片CP2的表面上，边SD5和边SD7相互相对，边SD6和边SD8相互相对，边SD5和边SD7相互平行，边SD6和边SD8相互平行，边SD5与边SD6、SD8正交，边SD7与边SD6、SD8正交。
半导体芯片CP1及半导体芯片CP2以使半导体芯片CP1的边SD3和半导体芯片CP2的边SD5相对的方式搭载在芯片焊盘DP的上表面上(参照图3及图9)。半导体芯片CP1的边SD3与半导体芯片CP2的边SD5相对，而半导体芯片CP1的边SD3与半导体芯片CP2的边SD5能够大致平行。
在半导体芯片CP1中，边SD1是沿着封固部MR的侧面MRc1的边，另外，还是沿着芯片焊盘DP的边(侧面)DP1的边(参照图1、图3及图9)。另外，在半导体芯片CP1中，边SD2是沿着封固部MR的侧面MRc2的边，另外，也是沿着芯片焊盘DP的边(侧面)DP2的边。另外，在半导体芯片CP1中，边SD3是沿着封固部MR的侧面MRc3的边，另外，也是沿着芯片焊盘DP的边(侧面)DP3的边。另外，在半导体芯片CP1中，边SD4是沿着封固部MR的侧面MRc4的边，另外，也是沿着芯片焊盘DP的边(侧面)DP4的边。另外，在半导体芯片CP2中，边SD5是沿着封固部MR的侧面MRc1的边，另外，也是沿着芯片焊盘DP的边(侧面)DP1的边。另外，在半导体芯片CP2中，边SD6是沿着封固部MR的侧面MRc2的边，另外，也是沿着芯片焊盘DP的边(侧面)DP2的边。另外，在半导体芯片CP2中，边SD7是沿着封固部MR的侧面MRc3的边，另外，也是沿着芯片焊盘DP的边(侧面)DP3的边。另外，在半导体芯片CP2中，边SD8是沿着封固部MR的侧面MRc4的边，另外，也是沿着芯片焊盘DP的边(侧面)DP4的边。
在芯片焊盘DP的上表面上，半导体芯片CP1、CP2中的半导体芯片CP1配置在接近封固部MR的侧面MRc1的这一侧，半导体芯片CP2配置在接近封固部MR的侧面MRc3的这一侧。即，在芯片焊盘DP的上表面上，半导体芯片CP1、CP2中的半导体芯片CP1配置在接近芯片焊盘DP的边(侧面)DP1的这一侧，半导体芯片CP2配置在接近芯片焊盘DP的边(侧面)DP3的这一侧。也就是说，俯视时，在封固部MR的侧面MRc1与半导体芯片CP2之间配置有半导体芯片CP1，在封固部MR的侧面MRc3与半导体芯片CP1之间配置有半导体芯片CP2。换言之，俯视时，在芯片焊盘DP的边DP1与半导体芯片CP2之间配置有半导体芯片CP1，在芯片焊盘DP的边DP3与半导体芯片CP1之间配置有半导体芯片CP2。
在俯视时，半导体芯片CP1的边SD1与配置在封固部MR的侧面MRc1侧的多个引线LD(的内引线部)相对，半导体芯片CP1的边SD2与配置在封固部MR的侧面MRc2侧的多个引线LD(的内引线部)相对。另外，半导体芯片CP1的边SD3与半导体芯片CP2的边SD5相对，半导体芯片CP1的边SD4与配置在封固部MR的侧面MRc4侧的多个引线LD(的内引线部)相对。另外，在俯视时，半导体芯片CP2的边SD5与半导体芯片CP1的边SD3相对，半导体芯片CP2的边SD6与配置在封固部MR的侧面MRc2侧的多个引线LD(的内引线部)相对。另外，半导体芯片CP2的边SD7与配置在封固部MR的侧面MRc3侧的多个引线LD(的内引线部)相对，半导体芯片CP2的边SD8与配置在封固部MR的侧面MRc4侧的多个引线LD(的内引线部)相对。
由此，半导体芯片CP1的边SD1、SD2、SD3、SD4中的边SD1是与配置在封固部MR的侧面MRc1侧的多个引线LD相对的这一侧的边，边SD2是与配置在封固部MR的侧面MRc2侧的多个引线LD相对的这一侧的边。另外，半导体芯片CP1的边SD1、SD2、SD3、SD4中的边SD3是与半导体芯片CP2(的边SD5)相对的这一侧的边，边SD4是与配置在封固部MR的侧面MRc4侧的多个引线LD相对的这一侧的边。另外，半导体芯片CP2的边SD5、SD6、SD7、SD8中的边SD5是与半导体芯片CP1(的边SD3)相对的这一侧的边，边SD6是与配置在封固部MR的侧面MRc2侧的多个引线LD相对的这一侧的边。另外，半导体芯片CP2的边SD5、SD6、SD7、SD8中的边SD7是与配置在封固部MR的侧面MRc3侧的多个引线LD相对的这一侧的边，边SD8是与配置在封固部MR的侧面MRc4侧的多个引线LD相对的这一侧的边。
半导体芯片CP1、CP2的多个焊盘电极P1、P2和多个引线LD经由多个导线(焊接导线)BW分别电连接，另外，半导体芯片CP1的多个焊盘电极P1和半导体芯片CP2的多个焊盘电极P2经由多个导线BW分别电连接。
也就是说，半导体芯片CP1的多个焊盘电极P1由经由导线BW与引线LD电连接的焊盘电极P1以及经由导线BW与半导体芯片CP2的焊盘电极P2电连接的焊盘电极P1构成。另外，半导体芯片CP2的多个焊盘电极P2由经由导线BW与引线LD电连接的焊盘电极P2以及经由导线BW与半导体芯片CP1的焊盘电极P1电连接的焊盘电极P2构成。另外，半导体器件PKG具有多个导线BW，但这多个导线BW由电连接半导体芯片CP1的焊盘电极P1和引线LD的导线BW、电连接半导体芯片CP2的焊盘电极P2和引线LD的导线BW以及电连接半导体芯片CP1的焊盘电极P1和半导体芯片CP2的焊盘电极P2的导线BW构成。
由此，在连接半导体芯片CP1的焊盘电极P1和引线LD的导线BW中，各导线BW的一端连接于半导体芯片CP1的焊盘电极P1，各导线BW的另一端连接于引线LD，由此，半导体芯片CP1的焊盘电极P1和引线LD经由导线BW电连接。另外，在连接半导体芯片CP2的焊盘电极P2和引线LD的导线BW中，各导线BW的一端连接在半导体芯片CP2的焊盘电极P2，各导线BW的另一端连接在引线LD，由此，半导体芯片CP2的焊盘电极P2和引线LD经由导线BW电连接。另外，在连接半导体芯片CP1的焊盘电极P1和半导体芯片CP2的焊盘电极P2的导线BW中，各导线BW的一端连接在半导体芯片CP1的焊盘电极P1，各导线BW的另一端连接在半导体芯片CP2的焊盘电极P2，由此，焊盘电极P1和焊盘电极P2经由导线BW电连接。
此外，形成在半导体芯片CP1的表面上的多个焊盘电极P1中的沿边SD1配置的多个焊盘电极P1经由多个导线BW分别与配置在封固部MR的侧面MRc1侧的多个引线LD电连接。另外，形成在半导体芯片CP1的表面上的多个焊盘电极P1中的沿着边SD2配置的多个焊盘电极P1经由多个导线BW分别与配置在封固部MR的侧面MRc2侧的多个引线LD电连接。另外，形成在半导体芯片CP1的表面上的多个焊盘电极P1中的沿着边SD4配置的多个焊盘电极P1经由多个导线BW分别与配置在封固部MR的侧面MRc4侧的多个引线LD电连接。另外，形成在半导体芯片CP2的表面上的多个焊盘电极P2中的沿着边SD6配置的多个焊盘电极P2经由多个导线BW分别与配置在封固部MR的侧面MRc2侧的多个引线LD电连接。另外，形成在半导体芯片CP2的表面上的多个焊盘电极P2中的沿着边SD7配置的多个焊盘电极P2经由多个导线BW分别与在配置在封固部MR的侧面MRc3侧的多个引线LD电连接。另外，形成在半导体芯片CP2的表面上的多个焊盘电极P2中的沿着边SD8配置的多个焊盘电极P2经由多个导线BW分别与配置在封固部MR的侧面MRc4侧的多个引线LD电连接。另外，形成在半导体芯片CP1的表面上的多个焊盘电极P1中的沿着边SD3配置的多个焊盘电极P1、和形成在半导体芯片CP2的表面上的多个焊盘电极P2中的沿着边SD5配置的多个焊盘电极P2经由多个导线BW分别电连接。
另外，形成在半导体芯片CP1的表面上的多个焊盘电极P1包含多个源极用焊盘电极P1S(参照图9)。在半导体芯片CP1的表面上，源极用焊盘电极P1S沿着边SD1配置了多个，并分别经由导线BW与配置在封固部MR的侧面MRc1侧的引线LD电连接。由此，源极用焊盘电极P1S包含于经由导线BW与引线LD电连接的焊盘电极P1。源极用焊盘电极P1S是源极用的焊盘电极(焊盘、焊接焊盘)，与形成在半导体芯片CP1内的功率晶体管(与后述的功率MOSFETQ1对应)的源极电连接。能够在半导体芯片CP1的表面上，沿着边SD1配置多个源极用焊盘电极P1S，还能够与边SD1分离一定程度地进行配置。
导线(焊接导线)BW是导电性的连接部件，更特定地来说是导电性的导线。由于导线BW由金属形成，所以还能够视为金属线(金属细线)。导线BW被封固在封固部MR内，不从封固部MR露出。在各引线LD中，与导线BW的连接部位是位于封固部MR内的内引线部。
如上所述，在导线BW中具有：电连接半导体芯片CP1的焊盘电极P1和引线LD的导线BW；电连接半导体芯片CP2的焊盘电极P2和引线LD的导线BW；和电连接半导体芯片CP1的焊盘电极P1和半导体芯片CP2的焊盘电极P2的导线BW。
在半导体器件PKG所具有的多个导线BW(与图2所示的导线BW对应)中，全部导线BW能够采用相同的粗细(直径)。但是，在半导体器件PKG所具有的多个导线BW(与图2所示的导线BW对应)中，更优选连接半导体芯片CP1的源极用焊盘电极P1S和引线LD的导线BW(与图10所示的导线BW对应)的粗细(直径)比其他的导线BW(与图11所示的导线BW对应)的粗细(直径)更大。即，更优选半导体器件PKG所具有的多个导线BW(与图2所示的导线BW对应)中的连接在源极用焊盘电极P1S上的导线BW(与图10所示的导线BW对应)的粗细(直径)比连接在源极用焊盘电极P1S以外的焊盘电极P1、P2上的导线BW(与图11所示的导线BW对应)的粗细(直径)大。
这里，图10及图11是本实施方式的半导体器件PKG的说明图。其中，图10示出了上述图2的导线BW中的粗细(直径)大的导线BW，并省略了粗细(直径)小的导线BW的图示，图11省略了上述图2的导线BW中的粗细(直径)大的导线BW的图示，示出了粗细(直径)小的导线BW。即，示出了图2所示的导线BW中的粗细(直径)大的导线BW的是图10，示出了粗细(直径)小的导线BW的是图11。因此，图2所示的多个导线BW中的图10所示的导线BW的粗细(直径)比图11所示的导线BW的粗细(直径)更大。其理由如下所述。
即，连接半导体芯片CP1的源极用焊盘电极P1S和引线LD的导线BW(与图10所示的导线BW对应)与其他的导线BW(与图11所示的导线BW对应)相比有大电流流过，从而通过增大粗细(直径)，能够减小电阻而削减损失(loss)。另一方面，关于连接半导体芯片CP1的源极用焊盘电极P1S和引线LD的导线BW以外的导线BW(与图11所示的导线BW对应)，没有那样的大电流流过，从而通过减小导线BW的粗细(直径)，能够减小与该导线BW连接的焊盘电极P1、P2的尺寸，有利于半导体芯片CP1、CP2的小型化。列举一例，能够将与源极用焊盘电极P1S连接的导线BW(与图10所示的导线BW对应)的直径设为35μm左右，将与源极用焊盘电极P1S以外的焊盘电极P1、P2连接的导线BW(与图11所示的导线BW对应)的直径设为20μm左右。
作为导线BW，能够良好地使用金(Au)导线、铜(Cu)导线或铝(Al)导线等。
另外，如上所述，关于与源极用焊盘电极P1S连接的导线BW(与图10所示的导线BW对应)，增大粗细(直径)并且使用铜导线，关于与源极用焊盘电极P1S以外的焊盘电极P1、P2连接的导线BW(与图11所示的导线BW对应)，能够减小粗细(直径)并且使用金导线。也就是说，使与源极用焊盘电极P1S连接的导线BW(与图10所示的导线BW对应)和与源极用焊盘电极P1S以外的焊盘电极P1、P2连接的导线BW(与图11所示的导线BW对应)的材料不同，前者使用直径大的铜(Cu)导线，后者使用直径小的金(Au)导线。直径大的导线BW(即与源极用焊盘电极P1S连接的导线BW)使用铜(Cu)导线，由此能够抑制半导体器件PKG的制造成本。另外，直径小的导线BW(即与源极用焊盘电极P1S以外的焊盘电极P1、P2连接的导线BW)使用金(Au)导线，由此，即使减小连接该导线BW的焊盘电极P1、P2的尺寸，也能够对小的焊盘电极P1、P2容易且可靠地连接导线BW。这是因为，对于小的焊盘，与铜导线相比，金导线更容易连接。由此，能够抑制制造成本，并且实现导线BW的连接可靠性的提高。
另外，在焊盘电极P1、P2的尺寸等方面，若对于焊盘电极P1、P2连接铜导线没有问题，则不仅与源极用焊盘电极P1S连接的导线BW，对于与源极用焊盘电极P1S以外的焊盘电极P1、P2连接的导线BW也能够使用铜(Cu)导线。即，半导体器件PKG所具有的全部的导线BW都能够使用铜(Cu)导线。由此，能够进一步抑制半导体器件PKG的制造成本。
另外，在本实施方式中，在半导体芯片CP1中，如图9所示，半导体芯片CP1所具有的多个焊盘电极P1中的多个焊盘电极P1a和半导体芯片CP1所具有的多个焊盘电极P1中的多个焊盘电极P1b经由半导体芯片CP1的内部布线NH分别电连接。而且，半导体芯片CP1的多个焊盘电极P1a经由多个导线BW(BW1)分别与半导体芯片CP2的多个焊盘电极P2中的多个焊盘电极P2a电连接，另外，半导体芯片CP1的多个焊盘电极P1b经由多个导线BW(BW2)分别与多个引线LD电连接。
这里，对半导体器件PKG所具有的多个导线BW中的电连接半导体芯片CP1的焊盘电极P1a和半导体芯片CP2的焊盘电极P2a的导线BW标注附图标记BW1并称为导线BW1，对电连接半导体芯片CP1的焊盘电极P1b和引线LD的导线BW标注附图标记BW2并称为导线BW2。各导线BW1的一端连接在半导体芯片CP1的焊盘电极P1a，各导线BW1的另一端连接在半导体芯片CP2的焊盘电极P2a。另外，各导线BW2的一端连接在半导体芯片CP1的焊盘电极P1b，各导线BW2的另一端连接在引线LD(后述的引线LD1)。
内部布线NH是形成在半导体芯片CP1内、且对焊盘电极P1a和焊盘电极P1b之间电连接的布线，不是对焊盘电极P1a和半导体芯片CP1内的电路进行连接的布线，也不是对焊盘电极P1b和半导体芯片CP1内的电路进行连接的布线。在半导体芯片CP1中，对焊盘电极P1a和焊盘电极P1b之间进行连接的内部布线NH与半导体芯片CP1内的任意电路均不电连接。因此，在半导体芯片CP1中，焊盘电极P1a、焊盘电极P1b、对焊盘电极P1a和焊盘电极P1b之间进行连接的内部布线NH与半导体芯片CP1内的任意电路均不电连接。此外，在半导体芯片CP1中，由于内部布线NH被后述的保护膜13覆盖，所以不露出。
而且，经由内部布线NH相互电连接的焊盘电极P1a、P1b中的焊盘电极P1a经由导线BW1与半导体芯片CP2的焊盘电极P2a电连接，焊盘电极P1b经由导线BW2与引线LD(后述的引线LD1)电连接。由此，半导体芯片CP2的各焊盘电极P2a经由导线BW1与半导体芯片CP1的焊盘电极P1a电连接，再经由半导体芯片CP1的内部布线NH与半导体芯片CP1的焊盘电极P1b电连接，再经由导线BW2与引线LD(后述的引线LD1)电连接。因此，半导体芯片CP2的各焊盘电极P2a经由导线BW1、半导体芯片CP1的焊盘电极P1a、内部布线NH、焊盘电极P1b、导线BW2而与半导体器件PKG的引线LD(后述的引线LD1)电连接。
在半导体芯片CP2中，焊盘电极P2a配置在与半导体芯片CP1相对的边即边SD5这一侧，在半导体芯片CP1中，焊盘电极P1a配置在与半导体芯片CP2相对的边即边SD3这一侧。由此，半导体芯片CP1中的配置有焊盘电极P1a侧的边SD3和半导体芯片CP2中的配置有焊盘电极P2a侧的边SD5相互相对，从而能够利用导线BW1容易且可靠地连接半导体芯片CP1的各焊盘电极P1a和半导体芯片CP2的各焊盘电极P2a。
另外，在半导体芯片CP1中，配置有焊盘电极P1a的边(这里是边SD3)和配置有焊盘电极P1b的边(这里是边SD2、SD4)不同。即，在半导体芯片CP1中，焊盘电极P1a配置在与半导体芯片CP2相对的边SD3侧，焊盘电极P1b配置在与半导体芯片CP2相对的边SD3以外的边(这里是边SD2、SD4)侧。
在半导体芯片CP1中，配置在边SD2侧的焊盘电极P1b经由导线BW与配置在封固部MR的侧面MRc2侧的引线LD(即配置在与边SD2相对的这一侧的引线LD)连接。另外，配置在边SD4侧的焊盘电极P1b经由导线BW2与配置在封固部MR的侧面MRc4侧的引线LD(即配置在与边SD4相对的这一侧的引线LD)连接。由此，能够利用导线BW2容易且可靠地连接半导体芯片CP1的各焊盘电极P1b和引线LD。
此外，在图9的情况下，在半导体芯片CP1中，6个焊盘电极P1a和6个焊盘电极P1b分别经由内部布线NH电连接。而且，半导体芯片CP1的6个焊盘电极P1b分别经由导线BW2与6个引线LD1电连接，半导体芯片CP1的6个焊盘电极P1a分别经由导线BW1与半导体芯片CP2的6个焊盘电极P2a电连接。因此，焊盘电极P1a、焊盘电极P1b以及对焊盘电极P1a、P1b之间进行电连接的内部布线所成的组为合计6组，都设置在半导体芯片CP1上。
虽然需要在半导体芯片CP1上设置一组以上由焊盘电极P1a、焊盘电极P1b以及对焊盘电极P1a、P1b之间进行电连接的内部布线NH所成的组，但其数量不限于6组。即，在半导体器件PKG中，由焊盘电极P2a、导线BW1、焊盘电极P1a、内部布线NH、焊盘电极P1b、导线BW2及引线LD1构成的导电路径是在图2及图9的情况下合计设置有6个，但不限于6个，而是设置1个以上。
<关于半导体器件的制造工序>
以下，对上述图1～图9所示的半导体器件PKG的制造工序进行说明。图12是表示上述图1～图9所示的半导体器件PKG的制造工序的工艺流程图。另外，图13～图18是半导体器件PKG的制造工序中的剖视图。此外，图13～图18示出了与上述图6相当的剖面。
为了制造半导体器件PKG，首先，准备引线框架LF及半导体芯片CP1、CP2(图12的步骤S1)。
如图13所示，引线框架LF一体地具有框架框(未图示)、连结在框架框上的多个引线LD以及经由多个上述悬空引线TL(未图示)而连结在框架框上的芯片焊盘DP。
在步骤S1中，引线框架LF的准备、半导体芯片CP1的准备和半导体芯片CP2的准备可以按照任意的顺序进行，另外，也可以同时进行。
接着，进行半导体芯片CP1的芯片焊接工序，如图14所示，通过导电性的接合材料BD1将半导体芯片CP1搭载并接合在引线框架的芯片焊盘DP上(图12的步骤S2)。即，在步骤S2中，通过导电性的接合材料BD1将半导体芯片CP1的背面电极BE接合在芯片焊盘DP上。
步骤S2能够例如以下述方式进行。即，首先，向芯片焊盘DP的上表面的半导体芯片CP1搭载预定区域供给导电性的接合材料BD1。接合材料BD1由例如银(Ag)膏等的导电性膏状的粘接材料等形成。然后，通过接合材料BD1将半导体芯片CP1搭载在芯片焊盘DP的上表面上。然后，通过热处理等使接合材料BD1固化。由此，半导体芯片CP1通过接合材料BD1而搭载并固定在引线框架的芯片焊盘DP上。作为接合材料BD1还能够使用焊料，在该情况下，在半导体芯片CP1的搭载后，进行焊料回流焊处理即可。
接着，进行半导体芯片CP2的芯片焊接工序，如图15所示，通过绝缘性的接合材料BD2将半导体芯片CP2搭载并接合在引线框架的芯片焊盘DP上(图12的步骤S3)。即，在步骤S3中，通过绝缘性的接合材料BD2将半导体芯片CP2的背面接合在芯片焊盘DP上。
步骤S3能够例如以下述方式进行。即，首先，向芯片焊盘DP的上表面的半导体芯片CP2搭载预定区域供给绝缘性的接合材料BD2。接合材料BD2由例如绝缘性膏状的粘接材料等形成。然后，通过接合材料BD2将半导体芯片CP2搭载在芯片焊盘DP的上表面上。然后，通过热处理等使接合材料BD2固化。由此，半导体芯片CP2通过接合材料BD2而搭载并固定在引线框架的芯片焊盘DP上。
先实施步骤S2的半导体芯片CP1的芯片焊接工序和步骤S3的半导体芯片CP2的芯片焊接工序的哪一个都可以，但更优选先实施步骤S2的半导体芯片CP1的芯片焊接工序之后，再实施步骤S3的半导体芯片CP2的芯片焊接工序。其理由如下所述。
即，半导体芯片CP1具有背面电极BE，需要将该背面电极BE电连接在芯片焊盘DP上。另一方面，半导体芯片CP2不具有背面电极，半导体芯片CP2不需要电连接在芯片焊盘DP上。由此，半导体芯片CP1相对于芯片焊盘DP的接合可靠性的要求水平比半导体芯片CP2相对于芯片焊盘DP的接合可靠性的要求水平更高。另外，在将2个半导体芯片(CP1、CP2)芯片焊接在芯片焊盘DP上的情况下，由于在先实施的芯片焊接工序中，芯片焊盘DP的表面可能会氧化或者芯片焊盘DP的表面发生污染，所以与先实施的芯片焊接工序相比后实施的芯片焊接工序这一方的半导体芯片的接合的可靠性容易变低。由此，先将半导体芯片CP1、CP2中的要求更高的接合可靠性的半导体芯片CP1通过导电性的接合材料BD1接合在芯片焊盘DP上，然后，将半导体芯片CP2通过绝缘性的接合材料BD2接合在芯片焊盘DP上。由此，能够提高半导体芯片CP1的背面电极BE和芯片焊盘DP的电连接的可靠性，从而能够进一步提高半导体器件PKG的可靠性。由此，优选先进行步骤S2之后，再进行步骤S3。
以下，如图16所示，进行导线焊接工序(图12的步骤S4)。
在该步骤S4中，经由多个导线BW将半导体芯片CP1的多个焊盘电极P1和引线框架LF的多个引线LD之间、半导体芯片CP2的多个焊盘电极P2和引线框架LF的多个引线LD之间、及半导体芯片CP1的多个焊盘电极P1和半导体芯片CP2的多个焊盘电极P2之间BW分别电连接。
如上所述，在将连接半导体芯片CP1的源极用焊盘电极P1S和引线LD的导线BW的粗细(直径)设为比其他的导线BW的粗细(直径)大的情况下，在步骤S4中，优选以两个阶段进行导线焊接工序。即，首先，作为第一阶段，实施使用了直径大的导线BW的导线焊接之后，作为第二阶段，实施使用了直径小的导线BW的导线焊接。
具体来说，首先，作为第一阶段，进行针对上述图10所示的导线BW的导线焊接。由此，经由直径大的导线BW将半导体芯片CP1的多个源极用焊盘电极P1S和多个引线LD之间分别电连接。然后，进行针对上述图11所示的导线BW的导线焊接。由此，经由直径小的导线BW将源极用焊盘电极P1S以外的半导体芯片CP1的多个焊盘电极P1和多个引线LD之间、半导体芯片CP2的多个焊盘电极P2和多个引线LD之间、及半导体芯片CP1的多个焊盘电极P1和半导体芯片CP2的多个焊盘电极P2之间分别电连接。
与直径大的导线相比，直径小的导线更容易变形。由此，在步骤S4中，首先，实施使用直径大的导线BW的导线焊接，然后，实施使用直径小的导线BW的导线焊接，由此，在步骤S4的导线焊接工序中，能够减少导线BW变形的可能性。
接着，实施通过模塑工序(树脂成形工序)进行的树脂封固，如图17所示，通过封固部(封固体、封固树脂部)MR封固半导体芯片CP1、CP2及与其连接的多个导线BW(图12的步骤S5)。根据该步骤S5的模塑工序，形成了对半导体芯片CP1、CP2、芯片焊盘DP、多个引线LD的内引线部、多个导线BW及悬空引线TL进行封固的封固部MR。
接着，根据需要对从封固部MR露出的引线LD的外引线部进行电镀处理之后，在封固部MR的外部，在规定的位置截断引线LD及悬空引线TL，使其从引线框架LF的框架框分离(图12的步骤S6)。
然后，如图18所示，对从封固部MR突出的引线LD的外引线部进行弯折加工(引线加工、引线成形)(图12的步骤S7)。
像这样，制造出上述图1～图9所示的半导体器件PKG。
<关于半导体器件的电路结构>
以下，参照图19说明半导体器件PKG的电路结构。图19是半导体器件PKG的电路图(电路框图)。
如上所述，本实施方式的半导体器件PKG内置有半导体芯片CP1、CP2。在半导体芯片CP1内，形成有作为功率晶体管的功率MOSFET(MetalOxideSemiconductorFieldEffectTransistor：金属-氧化物半导体场效应晶体管)Q1、用于检测在功率MOSFETQ1中流过的电流的感测MOSFETQ2、控制电路CLC。功率MOSFETQ1能够作为用于开关的功率晶体管发挥功能。
此外，在本申请中，在提及MOSFET时，不仅包含将氧化膜(氧化硅膜)用于栅极绝缘膜的MISFET(MetalInsulatorSemiconductorFieldEffectTransistor：金属绝缘半导体型场效应晶体管)，还包含将氧化膜(氧化硅膜)以外的绝缘膜用于栅极绝缘膜的MISFET。
控制电路CLC包含驱动功率MOSFETQ1及感测MOSFETQ2的驱动器电路(驱动电路)。由此，控制电路CLC能够根据从半导体芯片CP1的外部供给到控制电路CLC的信号，控制功率MOSFETQ1的栅极端子(与后述的栅极电极8对应)的电位，从而控制功率MOSFETQ1的动作。即，功率MOSFETQ1的栅极(与后述的栅极电极8对应)与控制电路CLC连接，从控制电路CLC向功率MOSFETQ1的栅极供给导通信号(使功率MOSFETQ1成为导通状态的栅极电压)，由此能够使功率MOSFETQ1成为导通状态。
当通过从控制电路CLC向功率MOSFETQ1的栅极供给导通信号而使功率MOSFETQ1成为导通状态时，从功率MOSFETQ1输出电源BAT的电压并供给到负载LOD。当通过从控制电路CLC向功率MOSFETQ1的栅极供给关断信号(或停止导通信号的供给)使功率MOSFETQ1成为关断状态时，从电源BAT向负载LOD的电压供给停止。这样的半导体芯片CP1对功率MOSFETQ1进行导通/关断的控制通过半导体芯片CP1的控制电路CLC来实施。
像这样，半导体器件PKG能够作为进行从电源BAT向负载LOD施加电压的导通/断开的切换的、用于开关的半导体器件发挥功能。另外，半导体芯片CP1的功率MOSFETQ1能够作为开关元件(切换元件)发挥功能。另外，由于功率MOSFETQ1的输出被供给到负载LOD，所以功率MOSFETQ1还能够被视为输出电路。另外，作为负载LOD，能够采用优选经由用于开关的半导体器件PKG与电源BAT连接的任意的电子装置(或电子部件)。例如，能够将电机、灯或加热器等作为负载LOD使用。
另外，在半导体器件PKG的半导体芯片CP1内，设置有电流检测用的感测MOSFETQ2。在功率MOSFETQ1中流过的电流由感测MOSFETQ2检测出，根据在感测MOSFETQ2中流过的电流，来控制功率MOSFETQ1。例如，在根据在感测MOSFETQ2中流过的电流，判断为(检测出)在功率MOSFETQ1中有过电流流过(规定值以上的电流流过)时，控制电路CLC控制功率MOSFETQ1的栅极电压，将功率MOSFETQ1的电流限制在规定值以下，或者强制关断功率MOSFETQ1。由此，能够防止在功率MOSFETQ1中有过电流流过，能够保护半导体器件PKG及使用其的电子装置。
感测MOSFETQ2与功率MOSFETQ1共用漏极及栅极。即，形成在半导体芯片CP1内的功率MOSFETQ1的漏极和感测MOSFETQ2的漏极都连接在半导体芯片CP1的上述背面电极BE，从而相互电连接。由此，半导体芯片CP1的上述背面电极BE是功率MOSFETQ1及感测MOSFETQ2的漏极用的背面电极。
连接有功率MOSFETQ1及感测MOSFETQ2的漏极的半导体芯片CP1的背面电极BE连接在半导体器件PKG的端子TE1。上述芯片焊盘DP与该端子TE1对应。成为从半导体器件PKG的端子TE1(即芯片焊盘DP)，经由上述接合材料BD1及半导体芯片CP1的背面电极BE向感测MOSFETQ2的漏极及功率MOSFETQ1的漏极供给相同的电位。端子TE1(芯片焊盘DP)与配置在半导体器件PKG的外部的电源(电池)BAT连接，从而从半导体器件PKG的端子TE1(即芯片焊盘DP)，经由上述接合材料BD1及半导体芯片CP1的背面电极BE向功率MOSFETQ1的漏极及感测MOSFETQ2的漏极供给电源BAT的电压。
另外，感测MOSFETQ2和功率MOSFETQ1的栅极彼此电连接而被共用，该共用栅极连接于控制电路CLC，从控制电路CLC向感测MOSFETQ2的栅极及功率MOSFETQ1的栅极输入相同的栅极信号(栅极电压)。具体来说，形成在半导体芯片CP1内的感测MOSFETQ2的栅极(栅极电极)和功率MOSFETQ1的栅极(栅极电极)经由半导体芯片CP1的内部布线而连接于半导体芯片CP1内的控制电路CLC。
另一方面，感测MOSFETQ2的源极不与功率MOSFETQ1的源极共用，功率MOSFETQ1的源极和感测MOSFETQ2的源极之间不短路。
功率MOSFETQ1的源极连接于半导体器件PKG的端子TE2，在该端子TE2上，连接有配置在半导体器件PKG的外部的负载LOD。即，功率MOSFETQ1的源极连接于负载LOD。半导体器件PKG所具有的多个引线LD中的经由导线BW与半导体芯片CP1的源极用焊盘电极P1S电连接的引线LD与该端子TE2对应。具体来说，形成在半导体芯片CP1内的功率MOSFETQ1的源极经由半导体芯片CP1的内部布线而电连接于半导体芯片CP1的源极用焊盘电极P1S，该源极用焊盘电极P1S经由导线BW而电连接于端子TE2(引线LD)，在该端子TE2(引线LD)上连接有负载LOD。由此，当通过从控制电路CLC向功率MOSFETQ1的栅极供给导通信号而使功率MOSFETQ1成为导通状态(ON状态)时，电源BAT的电压经由处于导通状态(ON状态)的功率MOSFETQ1而供给到负载LOD。
另一方面，感测MOSFETQ2的源极连接于控制电路CLC。具体来说，形成在半导体芯片CP1内的感测MOSFETQ2的源极经由半导体芯片CP1的内部布线而电连接于半导体芯片CP1内的控制电路CLC。
此外，在图19中，附图标记D1表示功率MOSFETQ1的漏极，附图标记的S1表示功率MOSFETQ1的源极，附图标记D2表示感测MOSFETQ2的漏极，附图标记的S2表示感测MOSFETQ2的源极。
感测MOSFETQ2与功率MOSFETQ1一起形成在半导体芯片CP1内，该感测MOSFETQ2形成为在半导体芯片CP1内与功率MOSFETQ1构成电流镜电路，例如，具有功率MOSFETQ1的1/20000的尺寸。该尺寸比能够根据需要而变更。
另外，形成在半导体芯片CP1内的控制电路CLC连接在半导体器件PKG的多个端子TE3。半导体器件PKG所具有的多个引线LD中的几个引线LD与该多个端子TE3对应。具体来说，经由半导体芯片CP1的内部布线与形成在半导体芯片CP1内的控制电路CLC电连接的焊盘电极P1经由导线BW而与端子TE3(引线LD)电连接。半导体器件PKG的多个端子TE3(引线LD)包含输入用的端子、输出用的端子及接地用的端子，从这些端子TE3向控制电路CLC输入或供给信号(输入信号)和接地电位，另外，从控制电路CLC输出的信号(输出信号)从这些端子TE3输出。
半导体芯片CP2是微型计算机芯片(控制用芯片)，能够作为控制半导体芯片CP1的动作的控制用的半导体芯片发挥功能。
在图19中，虽没有示出半导体芯片CP2内的电路，但实际上，在半导体芯片CP2内，形成有控制半导体芯片CP1(半导体芯片CP1内的电路)的电路。即，对形成在半导体芯片CP1内的控制电路CLC进行控制的电路形成在半导体芯片CP2内。
半导体芯片CP2的多个焊盘电极P2中的焊盘电极P2a以外的多个焊盘电极P2分别与半导体器件PKG的多个端子TE4连接。另外，半导体器件PKG所具有的多个引线LD中的几个引线LD与该多个端子TE4对应。具体来说，经由半导体芯片CP2的内部布线与形成在半导体芯片CP2内的电路(内部电路)电连接的焊盘电极P2经由导线BW而与端子TE4(引线LD)电连接。
半导体器件PKG的多个端子TE4(引线LD)包含输入用的端子、输出用的端子及接地用的端子，从这些端子TE4向半导体芯片CP2内的电路(内部电路)输入或供给信号(输入信号)和接地电位，另外，从半导体芯片CP2内的电路(内部电路)输出的信号(输出信号)从这些端子TE4(引线LD)输出。
半导体器件PKG的多个端子TE4(引线LD)的任意一个经由调节器REG与配置在半导体器件PKG的外部的电源(电池)BAT连接。在利用调节器REG将电源BAT的电压调整为适合作为半导体芯片CP2的电源电压的电压之后，将电源BAT的电压供给到连接有调节器REG的端子TE4，经由与该端子TE4连接的导线BW而供给到半导体芯片CP2。
半导体芯片CP2的多个焊盘电极P2中的多个焊盘电极P2a经由多个导线BW(BW1)分别与半导体芯片CP1的多个焊盘电极P1中的多个焊盘电极P1a电连接。另外，半导体芯片CP1的多个焊盘电极P1中的多个焊盘电极P1a经由半导体芯片CP1的内部布线NH分别与半导体芯片CP1的多个焊盘电极P1中的多个焊盘电极P1b电连接。另外，半导体芯片CP1的多个焊盘电极P1中的多个焊盘电极P1b经由多个导线BW(BW2)分别与半导体器件PKG的多个端子TE5电连接。半导体器件PKG所具有的多个引线LD中的几个引线LD(LD1)与该多个端子TE5对应。
即，半导体芯片CP2的各焊盘电极P2a经由导线BW(BW1)与半导体芯片CP1的焊盘电极P1a电连接，再经由半导体芯片CP1的内部布线NH与半导体芯片CP1的焊盘电极P1b电连接，再经由导线BW(BW2)与端子TE5(引线LD)电连接。
在半导体芯片CP1上形成有至少1个电路，优选形成有多个电路(这里是指控制电路CLC、功率MOSFETQ1及感测MOSFETQ2等)，但内部布线NH与形成在半导体芯片CP1上的任意电路均不电连接。因此，在半导体芯片CP1中，焊盘电极P1a、焊盘电极P1b、将焊盘电极P1a和焊盘电极P1b之间进行连接的内部布线NH都不与半导体芯片CP1内的任意电路(控制电路CLC、功率MOSFETQ1、感测MOSFETQ2等)电连接。
与半导体芯片CP2的焊盘电极P2连接的端子TE4、TE5在半导体器件PKG的外部，根据需要与端子TE3电连接。例如，将半导体器件PKG安装在布线基板(安装基板)，在该布线基板中，能够经由该布线基板的布线等电连接半导体器件PKG的端子TE4、TE5和半导体器件PKG的端子TE3。由此，能够经由半导体器件PKG的外部的布线(例如安装有半导体器件PKG的布线基板的布线)等，将半导体芯片CP2的内部电路与半导体芯片CP1的控制电路CLC电连接，并能够通过半导体芯片CP2的内部电路控制半导体芯片CP1的控制电路CLC。
这里，半导体芯片CP1的内部电路是与形成在半导体芯片CP1内的电路对应，半导体芯片CP2的内部电路是与形成在半导体芯片CP2内的电路对应。半导体芯片CP1的内部布线是与形成在半导体芯片CP1内的布线对应，半导体芯片CP2的内部布线是与形成在半导体芯片CP2内的布线对应。控制电路CLC、功率MOSFETQ1及感测MOSFETQ2都形成在半导体芯片CP1内，从而是半导体芯片CP1的内部电路。
<关于半导体芯片的构造>
接着，对半导体芯片CP1的构造进行说明。
图20是表示半导体芯片CP1的芯片布局的俯视图，图21是半导体芯片CP1的局部放大俯视图(关键部位俯视图)，图22～图24是半导体芯片CP1的关键部位剖视图。其中，图21是放大图20中的用一点划线包围的区域RG3的局部放大俯视图，示出了焊盘电极P1、内部布线NH及密封环SR的平面布局。另外，图22表示在半导体芯片CP1中形成有构成上述功率MOSFETQ1的晶体管的区域(功率MOSFET形成区域RG1)的关键部位剖视图。另外，图23表示在半导体芯片CP1中形成有构成上述感测MOSFETQ2的晶体管的区域(感测MOSFET形成区域RG2)的关键部位剖视图。另外，图24表示在半导体芯片CP1中，沿着焊盘电极P1a、焊盘电极P1b以及将它们之间进行连接的内部布线NH的剖视图。
这里，在半导体芯片CP1中，将形成有构成上述功率MOSFETQ1的晶体管的区域(平面区域)称为功率MOSFET形成区域RG1。另外，在半导体芯片CP1中，将形成有构成上述感测MOSFETQ2的晶体管的区域(平面区域)称为感测MOSFET形成区域RG2。另外，在半导体芯片CP1中，将形成有上述控制电路CLC的区域(平面区域)称为控制电路形成区域RG4。此外，在图20中，用双点划线表示功率MOSFET形成区域RG1，分别用虚线表示感测MOSFET形成区域RG2及控制电路形成区域RG4。
对比图20与上述图2、图3及图9可知，半导体芯片CP1、CP2以使控制电路形成区域RG4比功率MOSFET形成区域RG1更接近半导体芯片CP2的方式并列地配置。换言之，半导体芯片CP1、CP2以使功率MOSFET形成区域RG1比控制电路形成区域RG4更远离半导体芯片CP2的方式并列地配置。也就是说，半导体芯片CP1和半导体芯片CP2并列地配置，但俯视时，在形成在半导体芯片CP1上的功率MOSFET形成区域RG1和半导体芯片CP2之间，存在形成在半导体芯片CP1上的控制电路形成区域RG4。
首先，在半导体芯片CP1中，对形成有构成上述功率MOSFETQ1的晶体管的区域(平面区域)的构造进行说明。
上述功率MOSFETQ1形成在构成半导体芯片CP1的半导体衬底1的主面上。
还如图22～图24所示，构成半导体芯片CP1的半导体衬底1由例如导入了砷(As)等的n型杂质的n型的单晶硅等构成。作为半导体衬底1，还能够使用在由n型的单晶硅衬底构成的衬底主体上形成有由比其更低杂质浓度的n-型的单晶硅构成的外延层(半导体层)的半导体衬底(所谓的外延晶圆)。
在半导体衬底1的主面上，形成有由例如氧化硅等构成的场绝缘膜(元件分离区域)2。场绝缘膜2由氧化硅等的绝缘体形成，作为用于规定(划分)活性区域的元件分离区域而发挥功能。场绝缘膜2能够使用LOCOS(LocalOxidizationofSilicon：硅的局部氧化)法等形成。作为其他方式，也能够代替场绝缘膜2而采用使用STI(ShallowTrenchIsolation：浅沟槽隔离)法形成的元件分离绝缘膜。
在功率MOSFET形成区域RG1中，在用场绝缘膜2包围的活性区域中，形成有构成功率MOSFETQ1的多个单位晶体管单元，功率MOSFETQ1是通过并联地连接在功率MOSFET形成区域RG1中设置的这多个单位晶体管单元而形成的。另外，在感测MOSFET形成区域RG2中，在由场绝缘膜2及其下层的p型阱PWL包围的活性区域中，形成有构成感测MOSFETQ2的多个单位晶体管单元，感测MOSFETQ2是通过并联地连接在感测MOSFET形成区域RG2中设置的这多个单位晶体管单元而形成的。
形成在功率MOSFET形成区域RG1中的各个单位晶体管单元、和形成在感测MOSFET形成区域RG2中的各个单位晶体管单元基本上具有相同的构造(结构)，但功率MOSFET形成区域RG1和感测MOSFET形成区域RG2的面积不同。具体来说，功率MOSFET形成区域RG1的面积比感测MOSFET形成区域RG2的面积大。换言之，感测MOSFET形成区域RG2的面积比功率MOSFET形成区域RG1的面积小。由此，在功率MOSFETQ1和感测MOSFETQ2中的单位晶体管单元的连接数量不同，构成感测MOSFETQ2的并联连接的单位晶体管单元的数量比构成功率MOSFETQ1的并联连接的单位晶体管单元的数量少。由此，若在感测MOSFETQ2和功率MOSFETQ1中，源极电位相同，则在感测MOSFETQ2中，有比在功率MOSFETQ1中流过的电流小的电流流过。功率MOSFET形成区域RG1及感测MOSFET形成区域RG2的各单位晶体管单元由例如沟槽栅极(trenchgate)构造的n沟道型的MOSFET形成。
半导体衬底1具有作为上述单位晶体管单元的漏极区域的功能。在半导体衬底1(半导体芯片CP1)的背面整体上，形成有漏极用的背面电极(背面漏极电极、漏极电极)BE。该背面电极BE是例如从半导体衬底1的背面按顺序层叠钛(Ti)层、镍(Ni)层及金(Au)层而形成的。在上述半导体器件PKG中，半导体芯片CP1的该背面电极BE经由上述接合材料BD1与上述芯片焊盘DP接合并电连接。
另外，在功率MOSFET形成区域RG1及感测MOSFET形成区域RG2中，形成在半导体衬底1中的p型的半导体区域3具有作为上述单位晶体管单元的沟道形成区域的功能。而且，形成在该p型的半导体区域3的上部的n+型的半导体区域4具有作为上述单位晶体管单元的源极区域的功能。因此，半导体区域4是源极用的半导体区域。另外，在p型的半导体区域3的上部且在n+型的半导体区域4彼此之间，形成有p+型的半导体区域5。该P+型的半导体区域5的杂质浓度比p型的半导体区域3的杂质浓度高。
另外，在功率MOSFET形成区域RG1及感测MOSFET形成区域RG2中，在半导体衬底1上，形成有从其主面沿半导体衬底1的厚度方向延伸的槽(沟槽)6。槽6形成为从n+型的半导体区域4的上表面贯穿n+型的半导体区域4及P型的半导体区域3，且在其下层的半导体衬底1中终止。在该槽6的底面及侧面上，形成有由氧化硅等构成的栅极绝缘膜7。另外，在槽6内，隔着上述栅极绝缘膜7埋入有栅极电极8。栅极电极8由例如导入有n型杂质(例如磷)的多晶硅膜构成。栅极电极8具有作为上述单位晶体管单元的栅极电极的功能。
在半导体衬底1的主面上，以覆盖栅极电极8的方式形成有层间绝缘膜9。在层间绝缘膜9上，形成有接触孔(开口部、通孔)，在形成在层间绝缘膜9上的各接触孔中，埋入有导电性的插塞(支柱部)10。
在埋入有插塞10的层间绝缘膜9上形成有布线M1。布线M1是第一层的布线层的布线。
在层间绝缘膜9上，以覆盖布线M1的方式形成有层间绝缘膜11。在层间绝缘膜11上，形成有贯穿孔(开口部、通孔)，在形成在层间绝缘膜11上的各贯穿孔中，埋入有导电性的插塞(支柱部)12。
在埋入有插塞12的层间绝缘膜11上形成有布线M2及焊盘电极(焊接焊盘)P1。布线M2是第二层的布线层的布线。
布线M1由导电膜构成，但具体来说，由金属膜构成，优选由铝膜或铝合金膜构成。同样地，布线M2及焊盘电极P1由导电膜构成，但具体来说，由金属膜构成，优选由铝膜或铝合金膜构成。
布线M1包含栅极布线(未图示)、源极布线M1S1和源极布线M1S2，在后述的图25或图26的情况下，布线M1还包含后述的布线M1A。布线M2包含栅极布线(未图示)、源极布线M2S1、源极布线M2S2和布线M2A。其中，布线M2A及后述的布线M1A是构成上述内部布线NH的布线，没有形成在功率MOSFET形成区域RG1及感测MOSFET形成区域RG2中。另一方面，源极布线M1S1及源极布线M2S1形成在功率MOSFET形成区域RG1，源极布线M1S2及源极布线M2S2形成在感测MOSFET形成区域RG2。
在功率MOSFET形成区域RG1中，源极用的n+型的半导体区域4经由配置在半导体区域4上的插塞10，与源极布线M1S1电连接，P+型的半导体区域5经由配置在半导体区域5上的插塞10而与该源极布线M1S1电连接。即，在功率MOSFET形成区域RG1中，相互相邻的半导体区域4和半导体区域5分别经由插塞10与共用的源极布线M1S1电连接。而且，该源极布线M1S1经由配置在源极布线M1S1与源极布线M2S1之间的插塞12，与源极布线M2S1电连接。另外，在功率MOSFET形成区域RG1中，p+型的半导体区域5是与p型的半导体区域3相同的导电型且与p型的半导体区域3连接，从而p+型的半导体区域5与p型的半导体区域3电连接。由此，源极布线M2S1通过形成在功率MOSFET形成区域RG1中的插塞12、源极布线M1S1及插塞10，与形成在功率MOSFET形成区域RG1中的源极用的n+型的半导体区域4电连接，并且还与功率MOSFET形成区域RG1中的沟道形成用的p型的半导体区域3电连接。源极布线M2S1形成在功率MOSFET形成区域RG1的大致整体。源极布线M2S1的一部分从保护膜13的开口部14露出，通过源极布线M2S1的露出部形成上述源极用焊盘电极P1S。
在感测MOSFET形成区域RG2中，源极用的n+型的半导体区域4经由配置在半导体区域4上的插塞10与源极布线M1S2电连接，p+型的半导体区域5经由配置在半导体区域5上的插塞10与该源极布线M1S2电连接。即，在感测MOSFET形成区域RG2中，相互相邻的半导体区域4和半导体区域5分别经由插塞10与共用的源极布线M1S2电连接。而且，该源极布线M1S2经由配置在源极布线M1S2和源极布线M2S2之间的插塞12与源极布线M2S2电连接。另外，在感测MOSFET形成区域RG2中，p+型的半导体区域5是与p型的半导体区域3相同的导电型且与p型的半导体区域3连接，从而p+型的半导体区域5与p型的半导体区域3电连接。由此，源极布线M2S2通过形成在感测MOSFET形成区域RG2中的插塞12、源极布线M1S2及插塞10，与形成在感测MOSFET形成区域RG2中的源极用的n+型的半导体区域4电连接，并且还与感测MOSFET形成区域RG2中的沟道形成用的p型的半导体区域3电连接。源极布线M2S2形成在感测MOSFET形成区域RG2的大致整体。源极布线M2S2由保护膜13覆盖。源极布线M1S2、M2S2与形成在半导体芯片CP1内的控制电路CLC电连接。
另外，形成在功率MOSFET形成区域RG1及感测MOSFET形成区域RG2中的多个栅极电极8相互电连接，并且经由插塞10、布线M1中的栅极布线(未图示)、插塞12及布线M2中的栅极布线(未图示)与形成在半导体芯片CP1内的控制电路CLC电连接。
另外，这里，对插塞10与布线M1分体地形成的情况进行图示及说明。同样地，这里，对插塞12与布线M2分体地形成的情况进行图示及说明。在该情况下，在层间绝缘膜9上形成接触孔之后，形成埋入在接触孔内的插塞10，此后，在埋入有插塞10的层间绝缘膜9上形成布线M1用的导电膜(金属膜)，然后，对该导电膜形成图案，由此能够形成布线M1。由此，布线M1通过形成图案的导电膜形成。同样地，在层间绝缘膜11上形成贯穿孔之后，形成埋入在贯穿孔内的插塞12，此后，在埋入有插塞12的层间绝缘膜11上形成兼用作布线M2用和焊盘电极P1用的导电膜(金属膜)，然后，对该导电膜形成图案，由此，能够形成布线M2和构成焊盘电极P1的导体图案。由此，布线M2和构成焊盘电极P1的导体图案通过形成图案的导电膜形成。
作为其他方式，插塞10也可以与布线M1一体地形成，另外，插塞12也可以与布线M2一体地形成。在该情况下，在层间绝缘膜9上形成了接触孔之后，在包含接触孔内的层间绝缘膜9上形成布线M1用的导电膜(金属膜)，此后，对该导电膜形成图案，由此形成布线M1。在该情况下，层间绝缘膜9的接触孔被布线M1的一部分(与插塞10相当的部分)填埋。同样地，在层间绝缘膜11上形成贯穿孔之后，在包含贯穿孔内的层间绝缘膜11上形成兼用作布线M2用和焊盘电极P1用的导电膜(金属膜)，此后，对该导电膜形成图案，由此能够形成布线M2和构成焊盘电极P1的导体图案。在该情况下，层间绝缘膜11的贯穿孔被布线M2的一部分(与插塞12相当的部分)或被构成焊盘电极P1的导体图案的一部分填埋。
在层间绝缘膜11上，以覆盖布线M2及焊盘电极P1的方式形成有绝缘性的保护膜(绝缘膜)13。保护膜13由例如聚酰亚胺树脂等的树脂膜形成。该保护膜13是半导体芯片CP1的最上层的膜(绝缘膜)。在保护膜13上形成有多个开口部14，从各开口部14露出构成焊盘电极P1的导体图案的一部分或源极布线M2S1的一部分。在此，上述源极用焊盘电极P1S通过从保护膜13的开口部14露出的源极布线M2S1形成，上述源极用焊盘电极P1S以外的焊盘电极P1通过与布线M2形成在同层的导体图案(焊盘电极P1电极用的导体图案)形成。构成源极用焊盘电极P1S以外的焊盘电极P1的导体图案的外周部被保护膜13覆盖，中央部从保护膜13的开口部14露出，并能够将上述导线BW连接在此处。
构成上述源极用焊盘电极P1S以外的焊盘电极P1的导体图案以相同的工序与布线M2形成在同层，并具有例如矩形状的平面形状。即，在半导体芯片CP1的制造工序中，对形成在层间绝缘膜11上的导电膜形成图案，由此，能够形成包含源极布线M2S1、M2S2及布线M2A在内的布线M2、和构成源极用焊盘电极P1S以外的焊盘电极P1的导体图案。
在上述图20中，上述功率MOSFETQ1的源极用的焊盘电极即多个源极用焊盘电极P1S通过最上层的保护膜13而相互分离，但通过源极布线M2S1或源极布线M1S1相互电连接。
有时在从开口部14露出的焊盘电极P1(也包含源极用焊盘电极P1S)的表面上也通过电镀法等形成金属层(未图示)。作为该金属层，能够使用例如按从下往上的顺序形成的铜(Cu)膜、镍(Ni)膜和金(Au)膜的层叠膜、或者按从下往上的顺序形成的钛(Ti)膜、镍(Ni)膜和金(Au)膜的层叠膜等。
在这样的结构的半导体芯片CP1中，上述功率MOSFETQ1及感测MOSFETQ2的单位晶体管的工作电流在漏极用的n型的半导体衬底1和源极用的n+型的半导体区域4之间沿着栅极电极8的侧面(即，槽6的侧面)在半导体衬底1的厚度方向上流过。即，沟道沿着半导体芯片CP1的厚度方向形成。
像这样，半导体芯片CP1是形成有具有沟槽型栅极构造的纵型的MOSFET的半导体芯片，上述功率MOSFETQ1及感测MOSFETQ2分别通过沟槽栅极型MISFET形成。这里，纵型的MOSFET是与源极-漏极间的电流沿半导体衬底的厚度方向(与半导体衬底的主面大致垂直的方向)流过的MOSFET对应。
布线M2A是构成上述内部布线NH的布线。如上所述，在半导体芯片CP1中，焊盘电极P1a和焊盘电极P1b通过半导体芯片CP1的内部布线NH电连接。该内部布线NH在图21及图24的情况下由布线M2A形成。这里，布线M2A是第二布线层的布线M2中的用于将焊盘电极P1a和焊盘电极P1b电连接的布线。
在图21及图24的情况下，连接焊盘电极P1a和焊盘电极P1b的内部布线NH通过布线M2A形成，因此，在半导体芯片CP1中，焊盘电极P1a和焊盘电极P1b通过布线M2A连接。即，在图21及图24的情况下，布线M2A的一个端部与焊盘电极P1a一体地连接，该布线M2A的另一个端部与焊盘电极P1b一体地连接，由此，焊盘电极P1a和焊盘电极P1b通过与焊盘电极P1a、P1b同层的布线M2A电连接。由此，在图21及图24的情况下，电连接焊盘电极P1a和焊盘电极P1b的是布线M2A，布线M1不用于电连接焊盘电极P1a和焊盘电极P1b。
半导体芯片CP1具有多个焊盘电极P1a和多个焊盘电极P1b，这多个焊盘电极P1a和多个焊盘电极P1b经由半导体芯片CP1的内部布线NH分别电连接。在图21的情况下，半导体芯片CP1所具有的多个焊盘电极P1a包含6个焊盘电极P1a1、P1a2、P1a3、P1a4、P1a5、P1a6，半导体芯片CP1所具有的多个焊盘电极P1b包含6个焊盘电极P1b1、P1b2、P1b3、P1b4、P1b5、P1b6。而且，焊盘电极P1a1和焊盘电极P1b1通过连接两者的布线M2A相互电连接，另外，焊盘电极P1a2和焊盘电极P1b2通过连接两者的布线M2A相互电连接，另外，焊盘电极P1a3和焊盘电极P1b3通过连接两者的布线M2A相互电连接。另外，焊盘电极P1a4和焊盘电极P1b4通过连接两者的布线M2A相互电连接，另外，焊盘电极P1a5和焊盘电极P1b5通过连接两者的布线M2A相互电连接，另外，焊盘电极P1a6和焊盘电极P1b6通过连接两者的布线M2A相互电连接。布线M2A是用于电连接焊盘电极P1a和焊盘电极P1b的布线，其与形成在半导体芯片CP1的内部的任意电路均不电连接。
在图21及图24的情况下，利用布线M2A连接焊盘电极P1a和焊盘电极P1b并经由该布线M2A相互电连接，但如图25或图26所示，还有通过布线M2A及布线M1A电连接焊盘电极P1a和焊盘电极P1b的情况。图25及图26与图24的变形例对应。这里，布线M2A是第二布线层的布线M2中的用于电连接焊盘电极P1a和焊盘电极P1b的布线，布线M1A是第一布线层的布线M1中的用于电连接焊盘电极P1a和焊盘电极P1b的布线。形成有布线M2A与布线M1A的布线层不同，但都是用于电连接焊盘电极P1a和焊盘电极P1b的布线，与形成在半导体芯片CP1的内部的任意电路均不电连接。
在图25及图26的情况下，连接焊盘电极P1a和焊盘电极P1b的内部布线NH通过布线M2A及布线M1A形成，因此，在半导体芯片CP1中，焊盘电极P1a和焊盘电极P1b通过布线M2A及布线M1A连接。
在图25的情况下，布线M2A的一个端部与焊盘电极P1a一体地连接，该布线M2A的另一个端部经由插塞12(配置在布线M1A、M2A之间的插塞12)与布线M1A的一个端部电连接，该布线M1A的另一个端部经由插塞12(配置在布线M1A和焊盘电极P1b之间的插塞12)与焊盘电极P1b电连接。由此，焊盘电极P1a和焊盘电极P1b经由布线M2A、插塞12(配置在布线M1A和布线M2A之间的插塞12)、布线M1A和插塞12(配置在布线M1A和焊盘电极P1b之间的插塞12)电连接。
在图26的情况下，布线M2A的一个端部与焊盘电极P1b一体地连接，该布线M2A的另一个端部经由插塞12(配置在布线M1A、M2A之间的插塞12)与布线M1A的一个端部电连接，该布线M1A的另一个端部经由插塞12(配置在布线M1A和焊盘电极P1a之间的插塞12)与焊盘电极P1a电连接。由此，焊盘电极P1a和焊盘电极P1b经由布线M2A、插塞12(配置在布线M1A和布线M2A之间的插塞12)、布线M1A和插塞12(配置在布线M1A和焊盘电极P1a之间的插塞12)电连接。
由此，在上述图24的情况下，通过布线M2A连接焊盘电极P1a和焊盘电极P1b以进行电连接，与之相对，在图25的情况和图26的情况下，是通过布线M2A和布线M1A电连接焊盘电极P1a和焊盘电极P1b的。
像这样，在半导体芯片CP1中，焊盘电极P1a和焊盘电极P1b通过半导体芯片CP1的内部布线NH电连接，该内部布线NH能够通过布线M2A和布线M1A中的一方或双方形成。即，连接焊盘电极P1a和焊盘电极P1b的内部布线NH能够通过一层布线或多层布线形成。
另外，在图25或图26中，配置在布线M1A和布线M2A之间并电连接布线M1A和布线M2A的插塞(支柱部)12也能够视为布线的一部分。另外，在图26中，配置在布线M1A和焊盘电极P1a之间并电连接布线M1A和焊盘电极P1a的插塞(支柱部)12也能够视为布线的一部分。另外，在图25中，配置在布线M1A和焊盘电极P1b之间并电连接布线M1A和焊盘电极P1b的插塞(支柱部)12也能够视为布线的一部分。即，插塞(支柱部)12能够作为支柱布线发挥功能，并能够将其视为布线的一部分。因此，连接焊盘电极P1a和焊盘电极P1b的内部布线NH还能够包含插塞12这样的支柱布线。此外，支柱布线通过填埋在层间绝缘膜形成的贯穿孔(孔部)内的导电体来形成。
图27及图28与图21的变形例对应，图27示出了与布线M2同层的图案，图28示出了与布线M1同层的图案。
在图27及图28的情况下，焊盘电极P1a1和焊盘电极P1b5经由布线M1A及布线M2A电连接，这与图26的连接关系对应。另外，焊盘电极P1a2和焊盘电极P1b6经由布线M1A及布线M2A电连接，这与图26的连接关系对应。另外，焊盘电极P1a3和焊盘电极P1b1经由布线M2A电连接，这与图24的连接关系对应。另外，焊盘电极P1a4和焊盘电极P1b2经由布线M2A电连接，这与图24的连接关系对应。另外，焊盘电极P1a5和焊盘电极P1b3经由布线M2A电连接，这与图24的连接关系对应。另外，焊盘电极P1a6和焊盘电极P1b4经由布线M2A及布线M1A电连接，这与图25的连接关系对应。
图29是在图27及图28的E-E线的位置处的剖视图。在通过布线M1A及布线M2A电连接焊盘电极P1a和焊盘电极P1b的情况下，还从图27～图29可知，优选将布线M1A的宽度W1设为比布线M2A的宽度W2更大(即W2<W1)。换言之，优选将布线M2A的宽度W2设为比布线M1A的宽度W1更小。这里，布线M1A的宽度W1是在与半导体衬底1的主面平行的方向且与布线M1的延伸方向大致垂直的方向上的宽度(尺寸)，另外，布线M2A的宽度W2是在与半导体衬底1的主面平行的方向且与布线M2的延伸方向大致垂直的方向上的宽度(尺寸)。
优选将布线M1A的宽度W1设为比布线M2A的宽度W2更大(W2<W1)的理由如下所述。即，布线M2的厚度比布线M1的厚度大。若布线M2的厚度大，则构成与布线M2在同层地形成的焊盘电极P1的导体图案的厚度也大，从而能够更可靠地将上述导线BW连接在焊盘电极P1。由此，布线M2A的厚度(T2)变得比布线M1A的厚度(T1)大(即T1<T2)。换言之，布线M1A的厚度(T1)变得比布线M2A的厚度(T2)小。布线M1A、M2A是用于电连接焊盘电极P1a和焊盘电极P1b的布线，期望将电阻(布线电阻)减小一定程度。由于布线M2A的厚度(T2)大，所以易于减小布线电阻，但由于布线M1A易于变大与比布线M2A的厚度薄的量相当的大小，所以通过增大布线M1A的宽度W1，能够实现布线M1A的布线电阻的减小。在本实施方式中，针对厚度比布线M2A小的布线M1A，通过增大布线M1A的宽度W1，能够抑制布线M1A的电阻(布线电阻)，针对厚度比布线M1A大的布线M2A，通过减小布线M2A的宽度W2，能够抑制配置布线M2A所需的平面区域的面积。由此，能够以低电阻连接焊盘电极P1a和焊盘电极P1b之间，并且能够实现半导体芯片CP1的小型化(小面积化)。
另外，半导体芯片CP1还能够具有密封环SR。有时也将密封环称为保护环。如图21、图27～图29所示，密封环SR形成在半导体芯片CP1的外周部。具体来说，密封环SR在俯视时沿着半导体芯片CP1的外周环绕地形成在半导体芯片CP1的外周。由此，在俯视时，密封环SR沿着半导体芯片CP1的外周形成为环状(圆环形)，但与半导体芯片CP1的外形为大致矩形的情况对应，密封环SR的外形能够采用大致矩形、或者使矩形的角部带圆角的形状、或者切掉矩形的角部的形状。在半导体芯片CP1中，在俯视时，在被密封环SR包围的区域内，形成有各种电路。由此，在俯视时上述控制电路CLC、上述功率MOSFET形成区域RG1(构成功率MOSFETQ1的晶体管)、感测MOSFET形成区域RG2(构成感测MOSFETQ2的晶体管)、布线M1、M2及焊盘电极P1用的导体图案在半导体芯片CP1中形成(配置)在密封环SR所包围的区域内。
密封环SR通过金属图案SR1a、SR1、SR2a、SR2形成(参照图29)。密封环用的金属图案SR1在与布线M1同层以同一工序通过相同材料形成，密封环用的金属图案SR2在与布线M2同层以同一工序通过相同材料形成。另外，密封环用的金属图案SR1a在与上述插塞10同层以同一工序通过相同材料形成，密封环用的金属图案SR2a在与上述插塞12同层以同工序通过相同材料地形成。此外，在图29中，附图标记SD与半导体芯片CP1的侧面对应。
密封环SR通过这些密封环用的金属图案SR1a、SR1、SR2a、SR2形成为金属壁状。即，密封环SR通过沿上下方向排列密封环用的金属图案SR1a、金属图案SR1、金属图案SR2a和金属图案SR2而形成为金属壁状。也就是说，形成有密封环用的金属图案SR1a、金属图案SR1、金属图案SR2a和金属图案SR2的层不同，按照该顺序从下至上层叠各图案，作为整体形成了密封环SR。因此，密封环用的金属图案SR1a、金属图案SR1、金属图案SR2a和金属图案SR2分别以在俯视时沿着半导体芯片CP1的外周环绕的方式形成在半导体芯片CP1的外周部。
通过设置密封环SR，能够在制造半导体芯片CP1时的切割工序(切断工序)中，通过切割刀片在截断面上产生裂痕的情况下，通过密封环SR使该裂痕的伸展停止。另外，能够通过密封环SR停止水分从半导体芯片CP1的截断面(与侧面SD对应)侵入。
由此，密封环用的金属图案SR1a、SR1、SR2a、SR2不是为了在元件或电路之间进行接线而形成的，另外，也不是为了在焊盘电极P1和电路之间进行接线而形成的，另外，也不是为了在焊盘电极P1之间进行接线而形成的，而是为了形成密封环SR而形成的。
另外，在半导体芯片CP1中，在控制电路形成区域RG4中，形成有构成上述控制电路CLC的多个晶体管或布线M1、M2，但这里省略其图示及说明。
另外，在半导体芯片CP1中，将焊盘电极P1a、P1b之间电连接的内部布线NH即布线M2A和布线M1A沿着半导体芯片CP1的外周形成。另外，在半导体芯片CP1上形成有密封环SR的情况下，将焊盘电极P1a、P1b之间电连接的内部布线NH即布线M2A和布线M1A在半导体芯片CP1中，沿密封环SR形成在密封环SR的内侧。即，在半导体芯片CP1中，构成内部布线NH的布线M2A是在构成密封环SR的金属图案SR2的内侧沿着该金属图案SR2形成的。但是，布线M2A和金属图案SR2相互分离。另外，在半导体芯片CP1中，构成内部布线NH的布线M1A是在构成密封环SR的金属图案SR1的内侧沿着该金属图案SR1形成的。但是，布线M1A和金属图案SR1相互分离。由此，能够抑制因在半导体芯片CP1上设置有焊盘电极P1a、P1b和将焊盘电极P1a、P1b之间电连接的内部布线NH而导致的半导体芯片CP1的面积增加，从而能够实现半导体芯片CP1的小型化(小面积化)。
另外，半导体芯片CP1还能够内置多个上述功率MOSFETQ1。该情况下，半导体芯片CP1具有多个上述功率MOSFET形成区域RG1。例如，在图30的情况下，作为上述功率MOSFET形成区域RG1，具有功率MOSFET形成区域RG1a和功率MOSFET形成区域RG1b。图30与图20的变形例对应。在图30中，在功率MOSFET形成区域RG1a中设置的多个单位晶体管单元并联连接，由此形成功率MOSFET，在功率MOSFET形成区域RG1b中设置的多个单位晶体管单元并联连接，由此形成功率MOSFET。形成在功率MOSFET形成区域RG1a中的功率MOSFET和形成在功率MOSFET形成区域RG1b中的功率MOSFET能够通过形成在半导体芯片CP1内的上述控制电路CLC进行控制。而且，能够将负载(与上述负载LOD相当的部件)分别连接在形成在功率MOSFET形成区域RG1A中的功率MOSFET(的源极)和形成在功率MOSFET形成区域RG1B中的功率MOSFET(的源极)。
<关于研究例>
图31是本发明人研究的研究例的半导体器件PKG101的俯视透视图，其与本实施方式的上述图2相当。
图31的半导体器件PKG101与本实施方式的上述半导体器件PKG不同的点在于以下方面。
即，图31的研究例的半导体器件PKG101是代替上述半导体芯片CP1而具有与上述半导体芯片CP1相当的半导体芯片CP101，该半导体芯片CP101与半导体芯片CP2一起搭载在芯片焊盘DP上。半导体芯片CP101内置有与上述半导体芯片CP1所内置的电路(上述控制电路CLC、功率MOSFETQ1)同样的电路。半导体芯片CP101具有多个焊盘电极P1，但不具有与本实施方式的上述焊盘电极P1a、P1b相当的焊盘电极。因此，半导体芯片CP101不具有与电连接焊盘电极P1a、P1b之间的上述内部布线NH(布线M2A、M1A)相当的布线。关于半导体芯片CP2的结构，图31的研究例的半导体器件PKG101也与本实施方式的上述半导体器件PKG基本相同。
由此，在图31的研究例的半导体器件PKG101中，半导体芯片CP2的焊盘电极P2a不经由导线BW连接在半导体芯片CP1的焊盘电极P1上，而是经由导线BW直接连接在引线LD上。即，在图31的研究例的半导体器件PKG101中，一端与半导体芯片CP2的焊盘电极P2a连接的导线BW的另一端不连接在半导体芯片CP1的焊盘电极P1上，而是连接在引线LD上。由此，能够经由导线BW将半导体芯片CP2的焊盘电极P2a与引线LD电连接。
图32是研究例的半导体器件PKG101的说明图，与在图31中保留对半导体芯片CP2的焊盘电极P2a和引线LD进行连接的导线BW且省略其他的导线BW的图示的情况对应。
如图31及图32所示，在经由导线BW将半导体芯片CP2的焊盘电极P2a直接连接在引线LD的情况下，连接半导体芯片CP2的焊盘电极P2a和引线LD的导线BW的一部分在俯视时会与半导体芯片CP101重叠，该导线BW有可能与半导体芯片CP101接触并短路。这导致半导体器件PKG101的可靠性降低。若增大半导体芯片CP101和半导体芯片CP2之间的距离(间隔)，则虽能够易于防止将半导体芯片CP2的焊盘电极P2a和引线LD进行连接的导线BW与半导体芯片CP101重叠的情况，但会增大半导体芯片CP101和半导体芯片CP2之间的距离(间隔)而导致增大半导体器件PKG101的平面尺寸。这会导致半导体器件PKG101的大型化。
另外，如图31及图32所示，在经由导线BW将半导体芯片CP2的焊盘电极P2a直接连接在引线LD上的情况下，连接半导体芯片CP2的焊盘电极P2a和引线LD的导线BW的长度变得相当长。当导线BW的长度长时，在形成封固部MR的模塑工序(上述步骤S5)中，容易发生导线BW因树脂材料而窜动的现象(所谓的导线窜动)，导线BW的连接可靠性降低。例如，导线彼此短路、或者导线断线、或者导线从焊盘电极或引线剥离的可能性变高。这导致半导体器件PKG101的可靠性降低。由此，导线BW的长度变长是不被期望的。
<关于主要特征和效果>
图33是本实施方式的半导体器件PKG的说明图，与在上述图2中保留对半导体芯片CP2的焊盘电极P2a和半导体芯片CP1的焊盘电极P1a进行连接的导线BW(即导线BW1)以及对半导体芯片CP1的焊盘电极P1b和引线LD进行连接的导线BW(即导线BW2)并省略其他导线BW的图示的情况对应。图34是放大表示图33的一部分的局部放大俯视图。这里，对于半导体器件PKG所具有的多个引线LD中的经由导线BW2与半导体芯片CP1的焊盘电极P1b电连接的引线LD标注附图标记LD1并称为引线LD1。在图34中，还示出了各引线LD1的前端部，但省略了引线LD1以外的引线LD的图示。
本实施方式的半导体器件PKG具有半导体芯片CP1(第一半导体芯片)、半导体芯片CP2(第二半导体芯片)、多个引线LD、多个导线BW和封固它们的封固部(封固体)MR。半导体器件PKG所具有的多个引线LD各自的一部分被封固在封固部MR内，另外一部分从封固部MR露出。
半导体芯片CP1具有焊盘电极P1a(第一焊盘)、焊盘电极P1b(第二焊盘)及将焊盘电极P1a和焊盘电极P1b电连接的内部布线NH(第一布线)，半导体芯片CP2具有焊盘电极P2a(第三焊盘)。半导体芯片CP2的焊盘电极P2a和半导体芯片CP1的焊盘电极P1a经由半导体器件PKG所具有的多个导线BW中的导线BW1(第一导线)电连接。半导体芯片CP1的焊盘电极P1b经由半导体器件PKG所具有的多个导线BW中的导线BW2(第二导线)与半导体器件PKG所具有的多个引线LD中的引线LD1(第一引线)电连接。而且，引线LD1和半导体芯片CP1之间的距离比引线LD1和半导体芯片CP2之间的距离小，并且焊盘电极P1a、焊盘电极P1b及内部布线NH与形成在半导体芯片CP1内的任意电路均不电连接。
作为本实施方式的主要特征具有第一、第二及第三特征。第一特征是，半导体芯片CP1具有焊盘电极P1a、P1b和将焊盘电极P1a、P1b之间电连接的内部布线NH，半导体芯片CP2的焊盘电极P2a和半导体芯片CP1的焊盘电极P1a经由导线BW1电连接，半导体芯片CP1的焊盘电极P1b和引线LD1经由导线BW2电连接。第二特征是，焊盘电极P1a、焊盘电极P1b及内部布线NH与形成在半导体芯片CP1内的任意电路均不电连接。第三特征是，引线LD1和半导体芯片CP1之间的距离比引线LD1和半导体芯片CP2之间的距离小。
在本实施方式中，作为第一特征，半导体芯片CP1具有焊盘电极P1a、焊盘电极P1b、将焊盘电极P1a、P1b之间进行电连接的内部布线NH。而且，半导体芯片CP2的焊盘电极P2a和半导体芯片CP1的焊盘电极P1a经由导线BW1电连接，半导体芯片CP1的焊盘电极P1b和引线LD1经由导线BW2电连接。由此，能够将半导体芯片CP2的焊盘电极P2a经由导线BW1、半导体芯片CP1的焊盘电极P1a、内部布线NH及焊盘电极P1b、导线BW2而电连接在引线LD1上。由此，与利用导线BW直接连接半导体芯片CP2的焊盘电极P2a和引线LD1的情况下(与上述图31及图32的研究例对应)的该导线BW的长度相比，能够缩短导线BW1、BW2的各长度。
即，在利用导线BW直接连接半导体芯片CP2的焊盘电极P2a和引线LD1的情况下(与上述图31及图32的研究例对应)，连接半导体芯片CP2的焊盘电极P2a和引线LD1的导线BW的长度会变得相当长。
与之相对，在本实施方式中，经由导线BW1将半导体芯片CP2的焊盘电极P2a不连接在引线LD而是连接在半导体芯片CP1的焊盘电极P1a，经由导线BW2将半导体芯片CP1的焊盘电极P1b连接在引线LD1，经由半导体芯片CP1的内部布线NH连接半导体芯片CP1的焊盘电极P1a、P1b之间。由此，电连接焊盘电极P2a和引线LD1之间所需的导线不是由一根导线构成，而由2根导线BW1、BW2构成，利用半导体芯片CP1的内部布线NH电连接焊盘电极P1a、P1b之间，从而能够缩短各导线BW1、BW2的长度。即，与上述图32(研究例)所示的导线BW的长度相比，能够缩短图33(本实施方式)所示的导线BW(BW1、BW2)的各长度。
在本实施方式中，能够缩短各导线BW1、BW2的长度是因为，作为第三特征，引线LD1和半导体芯片CP1之间的距离比引线LD1和半导体芯片CP2之间的距离小。换言之，是因为引线LD1配置得比半导体芯片CP2更靠近半导体芯片CP1。
即，在图31及图32的研究例的构造中，在需要将半导体芯片CP2的焊盘电极P2a电连接在配置得比半导体芯片CP2更靠近半导体芯片CP101的引线LD上的情况下，将靠近半导体芯片CP101的引线LD和半导体芯片CP2的焊盘电极P2a进行连接的图32所示的导线BW的长度变得相当长。
与之相对，在本实施方式中，经由导线BW与配置得比半导体芯片CP2更靠近半导体芯片CP1的引线LD1的焊盘电极不是远离该引线LD1的半导体芯片CP2的焊盘电极P2a，而是靠近该引线LD1的半导体芯片CP1的焊盘电极P1b。由此，在本实施方式中，能够缩短将配置得比半导体芯片CP2更靠近半导体芯片CP1的引线LD1与半导体芯片CP1的焊盘电极P1b之间进行连接的导线BW(即导线BW2)的长度。
也就是说，在本实施方式中，将半导体芯片CP2的焊盘电极P2a经由导线BW1、半导体芯片CP1的焊盘电极P1a、内部布线NH、焊盘电极P1b及导线BW2电连接在配置得比半导体芯片CP2更靠近半导体芯片CP1的引线LD1上。由此，与利用导线BW直接连接半导体芯片CP2的焊盘电极P2a和引线LD1的情况(与上述图31及图32的研究例对应)相比，在本实施方式中，能够缩短将半导体芯片CP2的焊盘电极P2a和引线LD1进行电连接所使用的导线BW(BW1、BW2)的长度。
由此，在本实施方式中，经由导线BW1、BW2、焊盘电极P1a、P1b及内部布线NH与半导体芯片CP2的焊盘电极P2a连接的引线LD1配置得比半导体芯片CP2更靠近半导体芯片CP1。这与上述第三特征对应。即，引线LD1和半导体芯片CP1之间的距离变得比引线LD1和半导体芯片CP2之间的距离更小。换言之，引线LD1和半导体芯片CP2之间的距离变得比引线LD1和半导体芯片CP1之间的距离更大。
此外，引线LD1和半导体芯片CP2之间的距离是引线LD1的内引线部的前端和半导体芯片CP2之间的距离(间隔)，与引线LD1的内引线部的前端和半导体芯片CP2之间的最短距离(最小间隔)对应。另外，引线LD1和半导体芯片CP1之间的距离是引线LD1的内引线部和半导体芯片CP1之间的距离(间隔)，与引线LD1的内引线部的前端和半导体芯片CP1之间的最短距离(最小间隔)对应。
代替上述第三特征而具有以下的第四特征，也能够得到本实施方式的效果。即，考虑到从半导体芯片CP2的焊盘电极P2a，经由导线BW1、半导体芯片CP1的焊盘电极P1a、内部布线NH、焊盘电极P1b及导线BW2而到达引线LD1的导电路径。此时，第四特征是，引线LD1中的导线BW2的连接位置和半导体芯片CP2的焊盘电极P2a之间的距离(间隔)比半导体芯片CP2的焊盘电极P2a和半导体芯片CP1的焊盘电极P1a之间的距离大，并且比引线LD1中的导线BW2的连接位置和半导体芯片CP1的焊盘电极P1b之间的距离大。此外，这里，所谓的距离(间隔)是直线距离(连接两点间的假想直线的长度)。
在满足该第四特征的情况下，与利用导线BW直接连接半导体芯片CP2的焊盘电极P2a和引线LD1的情况下(与上述图31及图32的研究例对应)的该导线BW的长度相比，也能够缩短本实施方式中的导线BW1、BW2的各长度。即，与上述图32(研究例)所示的导线BW的长度相比，能够缩短图33(本实施方式)所示的导线BW(BW1、BW2)的各长度。因此，代替上述第三特征而具有上述第四特征，也能够得到本实施方式的效果。
另外，代替上述第三特征，在俯视时使引线LD1的内引线部的前端以半导体芯片CP1的边SD3的延长线ES为基准，位于与其(边SD3的延长线ES)相比更靠近半导体器件PKG的侧面MRc1侧(箭头YG侧)的情况下，也能够得到本实施方式的效果(参照上述图3)。即，在上述图3中，在对位于与延长线ES相比更靠图3的上侧(箭头YG侧)的引线LD经由导线BW1、半导体芯片CP1的焊盘电极P1a、内部布线NH、焊盘电极P1b及导线BW2电连接半导体芯片CP2的焊盘电极P2a的情况下，也能够得到本实施方式的效果。这是因为，在这样的情况下，与利用导线BW直接连接半导体芯片CP2的焊盘电极P2a和引线LD1的情况下(与上述图31及图32的研究例对应)的该导线BW的长度相比，也能够缩短本实施方式中的导线BW1、BW2的各长度。即，与上述图32(研究例)所示的导线BW的长度相比，能够缩短图33(本实施方式)所示的导线BW(BW1、BW2)的各长度。
另外，在本实施方式中，半导体芯片CP1中的焊盘电极P1a、P1b和内部布线NH作为用于将半导体芯片CP2的焊盘电极P2a和引线LD1电连接的导电路径设置。由此，作为第二特征，焊盘电极P1a、焊盘电极P1b及内部布线NH与形成在半导体芯片CP1内的任意电路均不电连接。
即，在本实施方式中，作为用于将半导体芯片CP2的焊盘电极P2a和引线LD1电连接的导电路径，而在半导体芯片CP1上刻意设置有焊盘电极P1a、P1b和将焊盘电极P1a、P1b之间进行电连接的内部布线NH。由此，在半导体芯片CP1中，焊盘电极P1a、P1b和将焊盘电极P1a、P1b之间进行电连接的内部布线NH在电路结构上是可以不设置的部件，这些与形成在半导体芯片CP1内的任意电路均不电连接。在本实施方式中，不利用导线BW直接连接半导体芯片CP2的焊盘电极P2a和引线LD1，为了将半导体芯片CP1内作为迂回路径使用，特意将半导体芯片CP1的电路结构上不必要的焊盘电极P1a、P1b及内部布线NH设置在半导体芯片CP1上。即，将半导体芯片CP1的一部分(焊盘电极P1a、P1b及内部布线NH)作为用于电连接半导体芯片CP2的焊盘电极P2a和引线LD1的内插器(interposer)使用。由此，能够经由焊盘电极P1a、P1b及内部布线NH电连接半导体芯片CP2的焊盘电极P2a和引线LD1，从而与利用导线BW直接连接焊盘电极P2a和引线LD1的情况下的该导线BW的长度相比，能够缩短导线BW1、BW2的各长度。即，与上述图32(研究例)所示的导线BW的长度相比，能够缩短图33(本实施方式)所示的导线BW(BW1、BW2)的各长度。
如上述图31及图32所示，在经由导线BW将半导体芯片CP2的焊盘电极P2a连接在引线LD上的情况下，该导线BW的长度变得相当长，在形成封固部MR的模塑工序(上述步骤S5)中，容易发生该长度长的导线BW因树脂材料而窜动的现象(所谓的导线窜动)。这导致导线BW的连接可靠性降低，而使半导体器件的可靠性降低。由此，导线BW的长度变长是不被期望的。
与之相对，在本实施方式中，与利用导线BW直接连接半导体芯片CP2的焊盘电极P2a和引线LD1的情况(与上述图31及图32的研究例对应)相比，能够缩短对半导体芯片CP2的焊盘电极P2a和引线LD1电连接所使用的导线BW(BW1、BW2)的长度。由此，在形成封固部MR的模塑工序(上述步骤S5)中，难以发生导线BW因树脂材料而窜动的现象，能够提高导线BW的连接可靠性。因此，能够提高半导体器件PKG的可靠性。
另外，如上述图31及图32的研究例所示，经由导线BW将半导体芯片CP2的焊盘电极P2a直接连接在引线LD上的情况下，将半导体芯片CP2的焊盘电极P2a和引线LD进行连接的导线BW的一部分会在俯视时与半导体芯片CP101重叠，该导线BW可能会与半导体芯片CP1接触并短路。这导致半导体器件的可靠性的降低。
与之相对，在本实施方式中，不是仅用1根导线直接连接半导体芯片CP2的焊盘电极P2a和引线LD1之间，而是经由导线BW1、半导体芯片CP1的焊盘电极P1a、内部布线NH、焊盘电极P1b及导线BW2进行电连接。将半导体芯片CP2的焊盘电极P2a和引线LD1电连接所需的导线BW1、BW2中的导线BW1与半导体芯片CP2的焊盘电极P2a和半导体芯片CP1的焊盘电极P1a连接，将导线BW2与半导体芯片CP1的焊盘电极P1b和引线LD1连接。由此，在本实施方式中，为了将半导体芯片CP2的焊盘电极P2a和引线LD1之间进行电连接，不使用对半导体芯片CP2的焊盘电极P2a和引线LD1直接连接的导线BW，从而能够防止将半导体芯片CP2的焊盘电极P2a和引线LD1直接连接的导线在俯视时与半导体芯片CP1重叠。因此，能够更可靠地防止不应该与半导体芯片CP1连接的导线与半导体芯片CP1接触并短路的情况。由此，能够提高半导体器件PKG的可靠性。
另外，在本实施方式中，更优选还具有以下特征。
即，优选地，在半导体芯片CP1的表面(主面)上，焊盘电极P1a配置在与半导体芯片CP2相对的边SD3侧，在半导体芯片CP2的表面(主面)上，焊盘电极P2a配置在与半导体芯片CP1相对的边SD5侧。即，优选地，焊盘电极P1a在半导体芯片CP1的表面(主面)的外周部上，配置在与半导体芯片CP2相对的边SD3侧，焊盘电极P2a在半导体芯片CP2的表面(主面)的外周部上，配置在与半导体芯片CP1相对的边SD5侧。由此，由于半导体芯片CP1的焊盘电极P1a和半导体芯片CP2的焊盘电极P2a成为相对，所以变得容易利用导线BW1连接半导体芯片CP1的焊盘电极P1a和半导体芯片CP2的焊盘电极P2a。因此，能够容易且可靠地经由导线BW1连接半导体芯片CP1的焊盘电极P1a和半导体芯片CP2的焊盘电极P2a。
另外，优选地，在半导体芯片CP1的表面(主面)上，焊盘电极P1b配置在与半导体芯片CP2相对的边SD3以外的边侧。即，优选地，焊盘电极P1b在半导体芯片CP1的表面(主面)的外周部上，配置在与半导体芯片CP2相对的边SD3以外的边侧。也就是说，优选地，焊盘电极P1b在半导体芯片CP1的表面(主面)上，不配置在边SD3侧，而配置在边SD1、SD2、SD4中的任意一方。由此，变得容易利用导线BW2连接半导体芯片CP1的焊盘电极P1b和引线LD1。因此，能够容易且可靠地经由导线BW2连接半导体芯片CP1的焊盘电极P1b和引线LD1。此外，在图2、图3、图9及图20等的情况下，焊盘电极P1b在半导体芯片CP1的表面(主面)上，分别配置在边SD2侧和边SD4侧。
因此，更优选地，在半导体芯片CP1的表面(主面)上，焊盘电极P1a配置在与半导体芯片CP2相对的边SD3侧，焊盘电极P1b配置在边SD3以外的边侧，在半导体芯片CP2的表面(主面)上，焊盘电极P2a配置在与半导体芯片CP1相对的边SD5侧。由此，能够容易且可靠地经由导线BW1、半导体芯片CP1的焊盘电极P1a、内部布线NH、焊盘电极P1b及导线BW2将半导体芯片CP2的焊盘电极P2a连接在引线LD1上。
另外，配置在半导体芯片CP1的边SD2侧的焊盘电极P1b优选经由导线BW2与配置在封固部MR的侧面(边)MRc2上的引线LD1电连接。另外，配置在半导体芯片CP1的边SD4侧的焊盘电极P1b优选经由导线BW2与配置在封固部MR的侧面(边)MRc4上的引线LD1电连接。另外，若存在配置在半导体芯片CP1的边SD1侧的焊盘电极P1b，则该焊盘电极P1b优选经由导线BW2与配置在封固部MR的侧面(边)MRc1上的引线LD1电连接。即，针对经由导线BW2相互电连接的焊盘电极P1b和引线LD1，优选将引线LD1配置在沿着配置有该焊盘电极P1b的半导体芯片CP1的边(与该边相对)的封固部MR的侧面(边)上。由此，变得容易利用导线BW2连接半导体芯片CP1的焊盘电极P1b和引线LD1。因此，能够容易且可靠地经由导线BW2连接半导体芯片CP1的焊盘电极P1b和引线LD1。
另外，在本实施方式的半导体器件PKG中，由焊盘电极P2a、导线BW1、焊盘电极P1a、内部布线NH、焊盘电极P1b、导线BW2及引线LD1构成的导电路径设置1个以上，但也能够设置多个，在该情况下，在半导体芯片CP1中，还能够分别将焊盘电极P1b配置在多个边(这里为边SD2、SD4)。由此，能够将引线LD1分别配置在半导体器件PKG的多个侧面(这里为侧面MRc2、MRc4)上。
另外，在本实施方式中，在半导体芯片CP1中，将焊盘电极P1a、P1b之间电连接的内部布线NH优选沿着半导体芯片CP1的外周形成。另外，优选在半导体芯片CP1上形成有密封环SR，但在半导体芯片CP1上形成有密封环SR的情况下，将焊盘电极P1a、P1b之间电连接的内部布线NH优选在半导体芯片CP1中，沿着密封环SR形成在密封环SR的内侧(参照图21、图27及图28)。
由此，虽然在半导体芯片CP1上形成各种电路(这里是控制电路CLC、功率MOSFETQ1及感测MOSFETQ2)，但能够防止电连接焊盘电极P1a、P1b之间的内部布线NH成为障碍。由此，能够抑制伴随在半导体芯片CP1上设置焊盘电极P1a、P1b和将焊盘电极P1a、P1b之间电连接的内部布线NH而导致的半导体芯片CP1的面积的增加。因此，能够实现半导体芯片CP1的小型化(小面积化)，进而实现半导体器件PKG的小型化。另外，能够实现半导体芯片CP1的小型化(小面积化)，由此能够减少半导体芯片CP1的制造成本，进而能够减少半导体器件PKG的制造成本。
另外，在半导体芯片CP1中，连接焊盘电极P1a、P1b之间的内部布线NH(第一布线)包含布线M2A(第三布线)和布线M2A下层的布线M1A(第四布线)的情况下，优选地，布线M2A的厚度(T2)比布线M1A的厚度(T1)大，并且布线M1A的宽度(W1)比布线M2A的宽度(W2)大(参照上述图27～图29)。这里，布线M2A与焊盘电极P1a或焊盘电极P1b形成在同一层。针对厚度比布线M2A更小的布线M1A，通过增大布线M1A的宽度W1，能够抑制布线M1A的电阻(布线电阻)，针对厚度比布线M1A更大的布线M2A，通过减小布线M2A的宽度W2，能够抑制配置布线M2A所需的平面区域的面积。由此，能够以低电阻电连接焊盘电极P1a和焊盘电极P1b之间，并且实现半导体芯片CP1的小型化(小面积化)。
<变形例>
以下，对本实施方式的半导体器件PKG的变形例进行说明。
图35是表示本实施方式的半导体器件PKG的变形例的局部放大俯视透视图，与上述图9相当。图36是表示本实施方式的半导体器件PKG的变形例的电路图(电路框图)，与上述图19相当。这里，以下对图35及图36所示的变形例的半导体器件PKG标注附图标记PKG1并称为半导体器件PKG1。
图35及图36所示的变形例的半导体器件PKG1在以下方面与至此说明的上述半导体器件PKG不同。
即，在上述半导体器件PKG中，半导体芯片CP1的焊盘电极P1中的经由导线BW与半导体芯片CP2的焊盘电极P2电连接的焊盘电极P1都是焊盘电极P1a，其不与半导体芯片CP1内的电路电连接，而经由内部布线NH、焊盘电极P1b及导线BW2与引线LD1电连接。
与之相对，在图35及图36所示的变形例的半导体器件PKG1中，在半导体芯片CP1的焊盘电极P1中的经由导线BW与半导体芯片CP2的焊盘电极P2电连接的焊盘电极P1中，具有焊盘电极P1a和焊盘电极P1c。这里，焊盘电极P1a经由半导体芯片CP1的内部布线NH与焊盘电极P1电连接，而焊盘电极P1c经由半导体芯片CP1的内部布线(NH1)与形成在半导体芯片CP1上的某个电路(这里是上述控制电路CLC)电连接。在半导体芯片CP1中，电连接焊盘电极P1c和半导体芯片CP1内的电路(这里是上述控制电路CLC)的内部布线(NH1)能够通过上述布线M1、M2形成。
此外，半导体芯片CP2的焊盘电极P2中的经由导线BW(BW1)与半导体芯片CP1的焊盘电极P1a电连接的焊盘电极P2和焊盘电极P2a对应，经由导线BW(BW3)与半导体芯片CP1的焊盘电极P1c电连接的焊盘电极P2和焊盘电极P2c对应。另外，导线BW中的将半导体芯片CP2的焊盘电极P2a和半导体芯片CP1的焊盘电极P1a电连接的导线BW和导线BW1对应，将半导体芯片CP2的焊盘电极P2c和半导体芯片CP1的焊盘电极P1c电连接的导线BW与导线BW3对应。
即，在图35及图36所示的变形例的半导体器件PKG1中，半导体芯片CP2的焊盘电极P2a经由导线BW1与半导体芯片CP1的焊盘电极P1a电连接，再经由半导体芯片CP1的内部布线NH与半导体芯片CP1的焊盘电极P1b电连接，再经由导线BW2与引线LD1电连接。即，在变形例的半导体器件PKG1中，由焊盘电极P2a、导线BW1、焊盘电极P1a、内部布线NH、焊盘电极P1b、导线BW2及引线LD1构成的导电路径设置有1个以上，在图35及图36的情况下，设置有4个。
而且，在变形例的半导体器件PKG1中，半导体芯片CP2的焊盘电极P2c经由导线BW3与半导体芯片CP1的焊盘电极P1c电连接，再经由半导体芯片CP1的内部布线(NH1)与半导体芯片CP1内的电路(这里是上述控制电路CLC)电连接。即，在变形例的半导体器件PKG1中，从半导体芯片CP2的焊盘电极P2c经由导线BW3、焊盘电极P1c及半导体芯片CP1的内部布线(NH1)到半导体芯片CP1内的电路(这里是上述控制电路CLC)的导电路径设置有1个以上，在图35及图36的情况下，设置有2个。
也就是说，在上述实施方式的半导体器件PKG中，追加了从半导体芯片CP2的焊盘电极P2c经由将焊盘电极P2c、P1c之间进行连接的导线BW3、半导体芯片CP1的焊盘电极P1c及半导体芯片CP1的内部布线(NH1)到半导体芯片CP1内的电路(这里是控制电路CLC)的导电路径的结构与变形例的半导体器件PKG1对应。
变形例的半导体器件PKG1的其他结构与上述半导体器件PKG大致相同。
在这样的变形例的半导体器件PKG1中，也与上述半导体器件PKG同样地，设置从半导体芯片CP2的焊盘电极P2a经由导线BW1、半导体芯片CP1的焊盘电极P1a、内部布线NH、焊盘电极P1b及导线BW2到引线LD1的导电路径，由此能够得到与上述半导体器件PKG大致相同的效果。
以上，基于实施方式具体地说明了本发明人研发的实用新型，但本实用新型不限于所述实施方式，在不脱离其主旨的范围内能够进行各种变更。
除此以外，以下记载上述实施方式所记载的内容的一部分。
[备注1]
一种半导体器件的制造方法，具有：
(a)将具有第一焊盘、第二焊盘及将所述第一焊盘和所述第二焊盘进行电连接的第一布线的第一半导体芯片、以及具有第三焊盘的第二半导体芯片并列地配置在芯片搭载部上的工序；
(b)经由第一导线电连接所述第二半导体芯片的所述第三焊盘和所述第一半导体芯片的所述第一焊盘，并经由第二导线电连接所述第一半导体芯片的所述第二焊盘和第一引线的工序；和
(c)形成对所述第一、第二半导体芯片、所述第一引线的一部分、及所述第一、第二导线进行封固的封固体的工序，
所述第一引线与所述第一半导体芯片之间的距离比所述第一引线与所述第二半导体芯片之间的距离小，
所述第一焊盘、所述第二焊盘及所述第一布线与形成在所述第一半导体芯片内的任意电路均不电连接。
[备注2]
在备注1的半导体器件的制造方法中，
所述第一半导体芯片具有背面电极，
在所述(a)工序中，所述第一半导体芯片的所述背面电极通过导电性的第一接合材料与所述芯片搭载部接合，所述第二半导体芯片的背面通过绝缘性的第二接合材料与所述芯片搭载部接合。
[备注3]
在备注2的半导体器件的制造方法中，
在所述(a)工序中，在将所述第一半导体芯片的所述背面电极通过所述第一接合材料接合在所述芯片搭载部之后，将所述第二半导体芯片的背面经由所述第二接合材料接合在所述芯片搭载部。
[备注4]
在备注3的半导体器件的制造方法中，
所述第一半导体芯片包含功率晶体管和控制所述功率晶体管的控制电路，
所述第二半导体芯片是用于控制所述第一半导体芯片的半导体芯片。

Claims (14)

1.一种半导体器件，其具有：
第一半导体芯片；
第二半导体芯片；
多个引线；
多个导线；和
封固体，其封固所述第一半导体芯片、所述第二半导体芯片、所述多个引线的各自的一部分和所述多个导线，
所述半导体器件的特征在于，
所述第一半导体芯片具有第一焊盘、第二焊盘以及电连接所述第一焊盘和所述第二焊盘的第一布线，
所述第二半导体芯片具有第三焊盘，
所述第二半导体芯片的所述第三焊盘和所述第一半导体芯片的所述第一焊盘经由所述多个导线中的第一导线电连接，
所述第一半导体芯片的所述第二焊盘和所述多个引线中的第一引线经由所述多个导线中的第二导线电连接，
所述第一引线和所述第一半导体芯片之间的距离比所述第一引线和所述第二半导体芯片之间的距离小，
所述第一焊盘、所述第二焊盘及所述第一布线都不与形成在所述第一半导体芯片内的任意的电路电连接。
2.如权利要求1所述的半导体器件，其特征在于，
还具有搭载所述第一半导体芯片及所述第二半导体芯片的芯片搭载部，
所述第一半导体芯片和所述第二半导体芯片并列地配置在所述芯片搭载部上，
所述封固体封固所述芯片搭载部的一部分，
所述多个引线配置在所述芯片搭载部的周围。
3.如权利要求2所述的半导体器件，其特征在于，
所述第一半导体芯片包含多个电路，
所述第二半导体芯片是用于控制所述第一半导体芯片的半导体芯片。
4.如权利要求2所述的半导体器件，其特征在于，
所述第一半导体芯片包含功率晶体管和控制所述功率晶体管的控制电路，
所述第二半导体芯片控制所述第一半导体芯片。
5.如权利要求1所述的半导体器件，其特征在于，
具有搭载所述第一半导体芯片及所述第二半导体芯片的芯片搭载部，
所述第一半导体芯片具有背面电极，
所述第一半导体芯片的所述背面电极通过导电性的第一接合材料接合在所述芯片搭载部，
所述第二半导体芯片的背面通过绝缘性的第二接合材料接合在所述芯片搭载部。
6.如权利要求1所述的半导体器件，其特征在于，
所述第一焊盘在所述第一半导体芯片的主面上，配置在与所述第二半导体芯片相对的第一边侧，
所述第三焊盘在所述第二半导体芯片的主面上，配置在与所述第一半导体芯片相对的第二边侧。
7.如权利要求6所述的半导体器件，其特征在于，
所述第二焊盘在所述第一半导体芯片的主面上，配置在所述第一边以外的第三边侧。
8.如权利要求7所述的半导体器件，其特征在于，
所述第一引线在所述封固体中，配置在沿着所述第一半导体芯片的所述第三边的第一侧面侧。
9.如权利要求1所述的半导体器件，其特征在于，
所述第一半导体芯片还具有第四焊盘，
所述第二半导体芯片还具有第五焊盘，
所述第二半导体芯片的所述第五焊盘和所述第一半导体芯片的所述第四焊盘经由所述多个导线中的第三导线电连接，
所述第一半导体芯片的所述第四焊盘经由形成在所述第一半导体芯片内的第二布线与所述第一半导体芯片内的电路电连接。
10.如权利要求1所述的半导体器件，其特征在于，
所述第一布线沿着所述第一半导体芯片的外周形成。
11.如权利要求1所述的半导体器件，其特征在于，
在所述第一半导体芯片上形成有密封环，
所述第一布线在所述第一半导体芯片中，沿所述密封环形成在所述密封环的内侧。
12.如权利要求1所述的半导体器件，其特征在于，
所述第一布线包含第三布线和与所述第三布线相比位于下层的第四布线。
13.如权利要求12所述的半导体器件，其特征在于，
所述第三布线的厚度比所述第四布线的厚度大，
所述第四布线的宽度比所述第三布线的宽度大。
14.如权利要求13所述的半导体器件，其特征在于，
所述第三布线与所述第一焊盘或所述第二焊盘形成在同一层。
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