JP2023075744A

JP2023075744A - 半導体装置

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Publication number: JP2023075744A
Application number: JP2021188837A
Authority: JP
Inventors: 慧林; Kei Hayashi
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2021-11-19
Filing date: 2021-11-19
Publication date: 2023-05-31
Anticipated expiration: 2041-11-19
Also published as: JP7655201B2

Abstract

【課題】コストの増加を抑制しながら誤点弧を抑制できる半導体装置を提供する。
【解決手段】半導体装置は、第１半導体基板と、第１制御電極と、第１主電極と、第２主電極とを有する第１半導体チップと、第２半導体基板と、第２制御電極と、第３主電極と、第４主電極とを有し、前記第１半導体チップに実装された第２半導体チップと、を有し、前記第１半導体基板は、第１主面と、前記第１主面とは反対側の第２主面と、を有し、前記第２半導体基板は、前記第１主面に対向する第３主面と、前記第３主面とは反対側の第４主面と、を有し、前記第１制御電極及び前記第１主電極は前記第１主面に設けられ、前記第２制御電極及び前記第３主電極は前記第４主面に設けられ、前記第４主電極は前記第３主面に設けられ、前記第１主電極と前記第４主電極とを電気的に接続する第１接続部材と、前記第１制御電極と前記第３主電極とを電気的に接続する第２接続部材と、を有する。
【選択図】図１

Description

本開示は、半導体装置に関する。

インバータ回路における誤点弧を抑制するためのミラークランプ回路を内蔵した炭化珪素半導体装置が提案されている（特許文献１）。

特開２０１６－１７４０３３号公報

ミラークランプ回路を内蔵する炭化珪素半導体装置の構造は、ミラークランプ回路を内蔵しない炭化珪素半導体装置よりも複雑なものとなる。このため、歩留まりが低下しやすい。また、ミラークランプ回路を内蔵する炭化珪素半導体装置を製造するためには、ミラークランプ回路の形成のためだけの工程が必要となる。これらのことから、ミラークランプ回路を内蔵する炭化珪素半導体装置の製造コストは、ミラークランプ回路を内蔵しない炭化珪素半導体装置の製造コストよりも大幅に増加する。

本開示は、コストの増加を抑制しながら誤点弧を抑制できる半導体装置を提供することを目的とする。

本開示の半導体装置は、第１半導体基板と、第１制御電極と、第１主電極と、第２主電極とを有する第１半導体チップと、第２半導体基板と、第２制御電極と、第３主電極と、第４主電極とを有し、前記第１半導体チップに実装された第２半導体チップと、を有し、前記第１半導体基板は、第１主面と、前記第１主面とは反対側の第２主面と、を有し、前記第２半導体基板は、前記第１主面に対向する第３主面と、前記第３主面とは反対側の第４主面と、を有し、前記第１制御電極及び前記第１主電極は前記第１主面に設けられ、前記第２制御電極及び前記第３主電極は前記第４主面に設けられ、前記第４主電極は前記第３主面に設けられ、前記第１主電極と前記第４主電極とを電気的に接続する第１接続部材と、前記第１制御電極と前記第３主電極とを電気的に接続する第２接続部材と、を有する。

本開示によれば、コストの増加を抑制しながら誤点弧を抑制できる。

図１は、第１実施形態に係る半導体装置を示す上面図である。図２は、第１実施形態に係る半導体装置を示す断面図である。図３は、第１実施形態に係る半導体装置を示す回路図である。図４は、第２実施形態に係る半導体装置を示す断面図である。図５は、第２実施形態に含まれる配線基板を示す上面図である。図６は、第２実施形態に含まれる配線基板を示す断面図である。

実施するための形態について、以下に説明する。

［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。以下の説明では、同一又は対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。

〔１〕本開示の一態様に係る半導体装置は、第１半導体基板と、第１制御電極と、第１主電極と、第２主電極とを有する第１半導体チップと、第２半導体基板と、第２制御電極と、第３主電極と、第４主電極とを有し、前記第１半導体チップに実装された第２半導体チップと、を有し、前記第１半導体基板は、第１主面と、前記第１主面とは反対側の第２主面と、を有し、前記第２半導体基板は、前記第１主面に対向する第３主面と、前記第３主面とは反対側の第４主面と、を有し、前記第１制御電極及び前記第１主電極は前記第１主面に設けられ、前記第２制御電極及び前記第３主電極は前記第４主面に設けられ、前記第４主電極は前記第３主面に設けられ、前記第１主電極と前記第４主電極とを電気的に接続する第１接続部材と、前記第１制御電極と前記第３主電極とを電気的に接続する第２接続部材と、を有する。

第１半導体チップがオフ状態になる時に、第２半導体チップをオン状態にすることで、第１半導体チップの第１制御電極と第１主電極とを短絡させ、誤点弧を抑制することができる。第１半導体チップにミラークランプ回路を内蔵させる必要がないため、ミラークランプ回路の作り込みに伴うコストの上昇を抑制できる。

〔２〕〔１〕において、前記第１接続部材は、前記第１主電極と前記第４主電極との間に設けられた第１はんだ層を有してもよい。この場合、第１主電極と第４主電極とを接続しやすい。

〔３〕〔１〕において、前記第１接続部材は、前記第１主電極の上に設けられた第２はんだ層と、前記第２はんだ層の上に設けられた配線基板と、前記配線基板の上に設けられた第３はんだ層と、を有し、前記配線基板は、前記第１主面に対向する第５主面と、前記第５主面とは反対側で前記第３主面に対向する第６主面とを備えた絶縁基板と、前記第５主面に設けられ、前記第２はんだ層により前記第１主電極に接続された第１導電層と、前記第６主面に設けられ、前記第３はんだ層により前記第４主電極に接続された第２導電層と、前記第１導電層と前記第２導電層とを電気的に接続する導電ビアと、を有してもよい。この場合、絶縁基板の熱伝導率が比較的低いため、第１半導体チップにて生じた熱の第２半導体チップへの伝達を抑制できる。

〔４〕〔１〕～〔３〕において、前記第１半導体チップは、第１導電型の電界効果トランジスタチップであり、前記第２半導体チップは、第２導電型の電界効果トランジスタチップであってもよい。この場合、第２半導体チップを第１半導体チップに対するミラークランプ回路として用いやすい。

〔５〕〔１〕～〔４〕において、前記第２接続部材は、前記第１制御電極と前記第３主電極とをつなぐボンディングワイヤを有してもよい。この場合、第１制御電極と第３主電極とを接続しやすい。

〔６〕〔１〕～〔５〕において、前記第１半導体チップは、炭化珪素半導体チップであり、前記第２半導体チップは、シリコン半導体チップであってもよい。この場合、第１半導体チップにより高速動作を実現しながら、第２半導体チップを第１半導体チップに対するミラークランプ回路として用いやすい。

〔７〕〔１〕～〔６〕において、前記第２主電極は前記第２主面に設けられていてもよい。この場合、第１半導体チップの構造を縦型構造とすることができ、良好な耐圧を得やすい。

〔８〕〔１〕～〔７〕において、前記第１制御電極に電気的に接続された第１外部端子と、前記第１主電極に電気的に接続された第２外部端子と、前記第２主電極に電気的に接続された第３外部端子と、前記第２制御電極に電気的に接続された第４外部端子と、前記第１半導体チップ及び前記第２半導体チップを封止する封止樹脂と、を有し、前記第１外部端子、前記第２外部端子、前記第３外部端子及び前記第４外部端子の各々の一部が前記封止樹脂に覆われてもよい。この場合、ディスクリートのパッケージを実現しやすい。

〔９〕〔１〕～〔８〕において、第１制御電極は、ゲート電極であり、第１主電極は、ソース電極であり、第２主電極は、ドレイン電極であり、第２制御電極は、ゲート電極であり、第３主電極は、ソース電極であり、第４主電極は、ドレイン電極であってもよい。この場合、第１半導体チップ及び前記第２半導体チップとして電界効果トランジスタを使用できる。

［本開示の実施形態の詳細］
以下、本開示の実施形態について詳細に説明するが、本実施形態はこれらに限定されるものではない。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。本明細書及び図面において、Ｘ１－Ｘ２方向、Ｙ１－Ｙ２方向、Ｚ１－Ｚ２方向を相互に直交する方向とする。Ｘ１－Ｘ２方向及びＹ１－Ｙ２方向を含む面をＸＹ面とし、Ｙ１－Ｙ２方向及びＺ１－Ｚ２方向を含む面をＹＺ面とし、Ｚ１－Ｚ２方向及びＸ１－Ｘ２方向を含む面をＺＸ面とする。便宜上、Ｚ１方向を上方向、Ｚ２方向を下方向とする。また、本開示において平面視とは、Ｚ１側から対象物を視ることをいう。

（第１実施形態）
まず、第１実施形態について説明する。図１は、第１実施形態に係る半導体装置を示す上面図である。図２は、第１実施形態に係る半導体装置を示す断面図である。図２は、図１中のII-II線に沿った断面を示す。

図１及び図２に示すように、第１実施形態に係る半導体装置１は、主として、第１半導体チップ１００と、第２半導体チップ２００と、リードフレーム３００と、封止樹脂４００とを有する。

第１半導体チップ１００は、例えばＭＯＳ型電界効果トランジスタ（field effect transistor：ＦＥＴ）チップである。第１半導体チップ１００は、炭化珪素基板１１０と、ゲート電極１２１と、ソース電極１２２と、ドレイン電極１２３とを有する。第１半導体チップ１００はＮチャネル型ＦＥＴであり、炭化珪素基板１１０は、ＦＥＴを構成する二つのＮ型領域と、一つのＰ型領域とを含む。ソース電極１２２は一方のＮ型領域に電気的に接続され、ドレイン電極１２３は他方のＮ型領域に電気的に接続されている。ゲート電極１２１はゲート絶縁膜を介してＰ型領域の電位を制御する。炭化珪素基板１１０は、第１主面１０１と、第１主面１０１とは反対側の第２主面１０２とを有する。ゲート電極１２１及びソース電極１２２は第１主面１０１に設けられ、ドレイン電極１２３は第２主面１０２に設けられている。炭化珪素基板１１０は第１半導体基板の一例である。炭化珪素基板１１０が、炭化珪素単結晶基板と、この炭化珪素単結晶基板の上に形成された炭化珪素エピタキシャル層とを含んでいてもよい。ゲート電極１２１は第１制御電極の一例であり、ソース電極１２２は第１主電極の一例であり、ドレイン電極１２３は第２主電極の一例である。第１半導体チップ１００は炭化珪素半導体チップでもある。第１半導体チップ１００のチャネルの導電型であるＮ型は第１導電型の一例である。

第２半導体チップ２００は、例えばＭＯＳ型ＦＥＴチップである。第２半導体チップ２００は、シリコン基板２１０と、ゲート電極２２１と、ソース電極２２２と、ドレイン電極２２３とを有する。第２半導体チップ２００はＰチャネル型ＦＥＴであり、シリコン基板２１０は、ＦＥＴを構成する二つのＰ型領域と、一つのＮ型領域とを含む。ソース電極２２２は一方のＰ型領域に電気的に接続され、ドレイン電極２２３は他方のＰ型領域に電気的に接続されている。ゲート電極２２１はゲート絶縁膜を介してＮ型領域の電位を制御する。シリコン基板２１０は、第３主面２０３と、第３主面２０３とは反対側の第４主面２０４とを有する。ゲート電極２２１及びソース電極２２２は第４主面２０４に設けられ、ドレイン電極２２３は第３主面２０３に設けられている。シリコン基板２１０は第２半導体基板の一例である。ゲート電極２２１は第２制御電極の一例であり、ソース電極２２２は第３主電極の一例であり、ドレイン電極２２３は第４主電極の一例である。第２半導体チップ２００はシリコン半導体チップでもある。第２半導体チップ２００のチャネルの導電型であるＰ型は第２導電型の一例である。

リードフレーム３００は、ダイパッド３１０と、第１リード３２１と、第２リード３２２と、第３リード３２３と、第４リード３２４とを有する。ダイパッド３１０は、Ｘ１－Ｘ２方向に平行な２辺と、Ｙ１－Ｙ２方向に平行な２辺とを備えた矩形状の平面形状を有する。第１リード３２１、第２リード３２２、第３リード３２３及び第４リード３２４は、ダイパッド３１０のＹ２側に設けられており、Ｙ１－Ｙ２方向に延びる。第１リード３２１、第２リード３２２、第３リード３２３及び第４リード３２４は互いに電気的に絶縁されている。第２リード３２２は第３リード３２３のＸ１側に設けられ、第１リード３２１は第２リード３２２のＸ１側に設けられ、第４リード３２４は第１リード３２１のＸ１側に設けられている。第３リード３２３はダイパッド３１０と一体化されており、ダイパッド３１０に電気的に接続されている。第１リード３２１は第１外部端子の一例であり、第２リード３２２は第２外部端子の一例であり、第３リード３２３は第３外部端子の一例であり、第４リード３２４は第４外部端子の一例である。

第１半導体チップ１００は、ダイパッド３１０の上に実装されている。ダイパッド３１０とドレイン電極１２３との間にはんだ層５１１が設けられ、ダイパッド３１０とドレイン電極１２３とがはんだ層５１１により互いに接合されている。ドレイン電極１２３は、はんだ層５１１を介してダイパッド３１０に電気的に接続されている。

ドレイン電極１２３は第２主面１０２のほぼ全体にわたって形成されている。ゲート電極１２１は、第１主面１０１のＸ１側の縁の近傍で、Ｙ１－Ｙ２方向の中心の近傍に設けられている。ソース電極１２２は、第１主面１０１の残部のほぼ全体にわたって形成されている。

平面視で、第２半導体チップ２００の寸法は、第１半導体チップ１００のソース電極１２２の一部に収まる程度である。第２半導体チップ２００は、第１半導体チップ１００の上に実装されている。第３主面２０３が第１主面１０１に対向する。ソース電極１２２とドレイン電極２２３との間にはんだ層５１２が設けられ、ソース電極１２２とドレイン電極２２３とがはんだ層５１２により互いに接合されている。ドレイン電極２２３は、はんだ層５１２を介してソース電極１２２に電気的に接続されている。はんだ層５１２は、第１接続部材及び第１はんだ層の一例である。

ドレイン電極２２３は第３主面２０３のほぼ全体にわたって形成されている。ゲート電極２２１は、第４主面２０４のＸ１側の縁の近傍で、Ｙ１－Ｙ２方向の中心の近傍に設けられている。ソース電極２２２は、第４主面２０４の残部のほぼ全体にわたって形成されている。

半導体装置１は、ボンディングワイヤ５２１と、ボンディングワイヤ５２２と、ボンディングワイヤ５２３と、ボンディングワイヤ５２４とを有する。ボンディングワイヤ５２１は、第２半導体チップ２００のソース電極２２２と第１リード３２１とを接続する。ボンディングワイヤ５２２は、第１半導体チップ１００のソース電極１２２と第２リード３２２とを接続する。ボンディングワイヤ５２３は、第１半導体チップ１００のゲート電極１２１と第２半導体チップ２００のソース電極２２２とを接続する。ボンディングワイヤ５２４は、第２半導体チップ２００のゲート電極１２１と第４リード３２４とを接続する。ボンディングワイヤ５２１、５２２、５２３及び５２４は、例えばアルミニウム（Ａｌ）ワイヤである。ボンディングワイヤ５２３は第２接続部材の一例である。

第１リード３２１は、ボンディングワイヤ５２１を介してソース電極２２２に電気的に接続され、ボンディングワイヤ５２１及び５２３を介してゲート電極１２１に電気的に接続されている。ボンディングワイヤ５２１とボンディングワイヤ５２３とが１本のボンディングワイヤから構成されていてもよい。第２リード３２２は、ボンディングワイヤ５２２を介してソース電極１２２に電気的に接続されている。第３リード３２３は、ダイパッド３１０及びはんだ層５１１を介してドレイン電極１２３に電気的に接続されている。第４リード３２４は、ボンディングワイヤ５２４を介してゲート電極２２１に電気的に接続されている。

ボンディングワイヤ５２１、５２２、５２３及び５２４の各々の本数は限定されず、例えば流れる電流の大きさを考慮して選択できる。例えば、ボンディングワイヤ５２１、５２３及び５２４の本数は１であり、ボンディングワイヤ５２２の本数は２であってもよい。

封止樹脂４００は、ダイパッド３１０、第１半導体チップ１００及び第２半導体チップ２００を封止している。第１リード３２１、第２リード３２２、第３リード３２３及び第４リード３２４の各々の一部が封止樹脂４００に覆われており、各々の残部が封止樹脂４００の外部に延びている。

ここで、第１実施形態に係る半導体装置１の回路構成について説明する。図３は、第１実施形態に係る半導体装置を示す回路図である。

図３に示すように、第１半導体チップ１００のゲート電極１２１及び第２半導体チップ２００のソース電極２２２が共通に第１リード３２１に接続されている。第１半導体チップ１００のソース電極１２２及び第２半導体チップ２００のドレイン電極２２３が共通に第２リード３２２に接続されている。第１半導体チップ１００のドレイン電極１２３が第３リード３２３に接続されている。第２半導体チップ２００のゲート電極２２１が第４リード３２４に接続されている。

第１半導体チップ１００及び第２半導体チップ２００のそれぞれに還流ダイオードが含まれていてもよい。

半導体装置１では、第２半導体チップ２００が第１半導体チップ１００に対するミラークランプ回路として機能する。すなわち、第１半導体チップ１００がオフ状態になる時に、第２半導体チップ２００をオン状態にすることで、第１半導体チップ１００のゲート電極１２１とソース電極１２２とを短絡させ、誤点弧を抑制することができる。

本実施形態によれば、第２半導体チップ２００が第１半導体チップ１００に適切に接続されているため、第１半導体チップ１００での誤点弧を抑制できる。従って、第１半導体チップ１００にミラークランプ回路を内蔵させる必要がないため、ミラークランプ回路の作り込みに伴うコストの上昇を抑制できる。半導体装置１は第２半導体チップ２００を含むが、第２半導体チップ２００としては、構造が簡易なシリコン半導体チップを使用できる。従って、第２半導体チップ２００の使用に伴うコストの上昇は、ミラークランプ回路の内蔵に伴うコストの上昇と比較して極めて小さい。

また、第１半導体チップ１００のゲート電極１２１と第２半導体チップ２００のソース電極２２２とはボンディングワイヤ５２３を用いて接続でき、第１半導体チップ１００のソース電極１２２と第２半導体チップ２００のドレイン電極２２３とははんだ層５１２を用いて接続できる。従って、ゲート電極１２１とソース電極２２２とが互いに近接するように配置することで、ボンディングワイヤ５２３を短くし、第１半導体チップ１００のゲートループの経路を短くして誤点弧を抑制しやすくできる。また、ボンディングワイヤ５２３が短く、それに伴ってインダクタンスが低減されることから、高速スイッチング動作に対しても有利である。

第１半導体チップ１００のソース電極１２２と第２半導体チップのドレイン電極２２３との間にはんだ層５１２が設けられることで、ソース電極１２２とドレイン電極２２３とを接続しやすい。

第１半導体チップ１００及び第２半導体チップ２００がＦＥＴチップであることで、第２半導体チップ２００を第１半導体チップ１００に対するミラークランプ回路として用いやすい。

第１半導体チップ１００のゲート電極１２１と第２半導体チップ２００のソース電極２２２とがボンディングワイヤ５２３によりつながれることで、ゲート電極１２１とソース電極２２２とを接続しやすい。

第１半導体チップ１００が炭化珪素半導体チップであり、第２半導体チップ２００がシリコン半導体チップであることで、第１半導体チップ１００により高速動作を実現しながら、第２半導体チップ２００を第１半導体チップ１００に対するミラークランプ回路として用いやすい。

第１半導体チップ１００のドレイン電極１２３が第２主面１０２に設けられることで、第１半導体チップ１００の構造を縦型構造とし、良好な耐圧を得やすくできる。

第１リード３２１、第２リード３２２、第３リード３２３及び第４リード３２４の各々の一部が封止樹脂４００に覆われていることで、ディスクリートのパッケージを実現しやすくできる。

（第２実施形態）
次に、第２実施形態について説明する。第２実施形態は、主として、第１接続部材の構成の点で第１実施形態と相違する。図４は、第２実施形態に係る半導体装置を示す断面図である。図５は、第２実施形態に含まれる配線基板を示す上面図である。図６は、第２実施形態に含まれる配線基板を示す断面図である。

第２実施形態に係る半導体装置２は、第１実施形態におけるはんだ層５１２に代えて、はんだ層７１１と、配線基板７１０と、はんだ層７１２とを有する。第２実施形態では、第１接続部材が、はんだ層７１１、配線基板７１０及びはんだ層７１２を有する。

例えば、配線基板７１０はプリント配線基板である。配線基板７１０は、絶縁基板７２０と、第１導電層７３１と、第２導電層７３２とを有する。絶縁基板７２０は、第５主面７２１と、第５主面７２１とは反対側の第６主面７２２とを有する。絶縁基板７２０は、第２半導体チップ２００と同程度の寸法を備えた矩形状の平面形状を有する。第５主面７２１の上に第１導電層７３１が設けられ、第６主面７２２の上に第２導電層７３２が設けられている。第１導電層７３１及び第２導電層７３２は、例えば銅（Ｃｕ）箔である。絶縁基板７２０の材料は、例えばガラス繊維を含んだエポキシ樹脂である。絶縁基板７２０の熱伝導率は、はんだの熱伝導率よりも低い。

絶縁基板７２０には、複数のスルーホール７２３が形成されており、スルーホール７２３内に導電ビア７２４が設けられている。導電ビア７２４は第１導電層７３１及び第２導電層７３２に接しており、第１導電層７３１と第２導電層７３２とは、導電ビア７２４を介して電気的に接続されている。導電ビア７２４の材料は、例えば銅である。なお、第１導電層７３１と第２導電層７３２との電気的な接続はスルーホール７２３を介した接続に限定されない。例えば、第１導電層７３１と第２導電層７３２との電気的な接続が、ブラインドビア等の導電ビアによる接続等であってもよい。

配線基板７１０は、第１半導体チップ１００の上に設けられている。第５主面７２１が第１主面１０１に対向する。ソース電極１２２と第１導電層７３１との間にはんだ層７１１が設けられ、ソース電極１２２と第１導電層７３１とがはんだ層７１１により互いに接合されている。はんだ層７１１は、第２はんだ層の一例である。

第２半導体チップ２００は、配線基板７１０の上に設けられている。第３主面２０３が第６主面７２２に対向する。第２導電層７３２とドレイン電極２２３との間にはんだ層７１２が設けられ、第２導電層７３２とドレイン電極２２３とがはんだ層７１２により互いに接合されている。はんだ層７１２は、第３はんだ層の一例である。

上述のように、第１導電層７３１と第２導電層７３２とは、導電ビア７２４を介して電気的に接続されている。従って、第２半導体チップ２００のドレイン電極２２３は、はんだ層７１２、配線基板７１０及びはんだ層７１１を介してソース電極１２２に電気的に接続されている。

他の構成は第１実施形態と同様である。

第２実施形態によっても第１実施形態と同様の効果が得られる。また、配線基板７１０に含まれる絶縁基板７２０の熱伝導率がはんだの熱伝導率よりも低いため、第２実施形態では、第１半導体チップ１００において発生した熱の第２半導体チップ２００への伝達を抑制できる。一般に、シリコンの耐熱性は炭化珪素の耐熱性よりも低い。従って、第２実施形態によれば、熱による第２半導体チップ２００の特性の変動を抑制して、信頼性を向上できる。

本開示において、第１半導体チップ１００として、絶縁ゲート型バイポーラトランジスタ（insulated gate bipolar transistor：ＩＧＢＴ）チップが用いられてもよい。ＩＧＢＴが用いられる場合、エミッタ電極が第１主電極の一例であり、コレクタ電極が第２主電極の一例である。

本開示に係る半導体装置は、ディスクリートとして用いられてもよく、モジュールとして用いられてもよい。

以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。

１、２：半導体装置
１００：第１半導体チップ
１０１：第１主面
１０２：第２主面
１１０：炭化珪素基板（第１半導体基板）
１２１：ゲート電極（第１制御電極）
１２２：ソース電極（第１主電極）
１２３：ドレイン電極（第２主電極）
２００：第２半導体チップ
２０３：第３主面
２０４：第４主面
２１０：シリコン基板（第２半導体基板）
２２１：ゲート電極（第２制御電極）
２２２：ソース電極（第３主電極）
２２３：ドレイン電極（第４主電極）
３００：リードフレーム
３１０：ダイパッド
３２１：第１リード（第１外部端子）
３２２：第２リード（第２外部端子）
３２３：第３リード（第３外部端子）
３２４：第４リード（第４外部端子）
４００：封止樹脂
５１１：はんだ層
５１２：はんだ層（第１接続部材）
５２１：ボンディングワイヤ
５２２：ボンディングワイヤ
５２３：ボンディングワイヤ（第２接続部材）
５２４：ボンディングワイヤ
７１０：配線基板
７１１：はんだ層
７１２：はんだ層
７２０：絶縁基板
７２１：第５主面
７２２：第６主面
７２３：スルーホール
７２４：導電ビア
７３１：第１導電層
７３２：第２導電層

Claims

第１半導体基板と、第１制御電極と、第１主電極と、第２主電極とを有する第１半導体チップと、
第２半導体基板と、第２制御電極と、第３主電極と、第４主電極とを有し、前記第１半導体チップに実装された第２半導体チップと、
を有し、
前記第１半導体基板は、
第１主面と、
前記第１主面とは反対側の第２主面と、
を有し、
前記第２半導体基板は、
前記第１主面に対向する第３主面と、
前記第３主面とは反対側の第４主面と、
を有し、
前記第１制御電極及び前記第１主電極は前記第１主面に設けられ、
前記第２制御電極及び前記第３主電極は前記第４主面に設けられ、
前記第４主電極は前記第３主面に設けられ、
前記第１主電極と前記第４主電極とを電気的に接続する第１接続部材と、
前記第１制御電極と前記第３主電極とを電気的に接続する第２接続部材と、
を有する半導体装置。
前記第１接続部材は、前記第１主電極と前記第４主電極との間に設けられた第１はんだ層を有する請求項１に記載の半導体装置。
前記第１接続部材は、
前記第１主電極の上に設けられた第２はんだ層と、
前記第２はんだ層の上に設けられた配線基板と、
前記配線基板の上に設けられた第３はんだ層と、
を有し、
前記配線基板は、
前記第１主面に対向する第５主面と、前記第５主面とは反対側で前記第３主面に対向する第６主面とを備えた絶縁基板と、
前記第５主面に設けられ、前記第２はんだ層により前記第１主電極に接続された第１導電層と、
前記第６主面に設けられ、前記第３はんだ層により前記第４主電極に接続された第２導電層と、
前記第１導電層と前記第２導電層とを電気的に接続する導電ビアと、
を有する請求項１に記載の半導体装置。
前記第１半導体チップは、第１導電型の電界効果トランジスタチップであり、
前記第２半導体チップは、第２導電型の電界効果トランジスタチップである請求項１から請求項３のいずれか１項に記載の半導体装置。
前記第２接続部材は、前記第１制御電極と前記第３主電極とをつなぐボンディングワイヤを有する請求項１から請求項４のいずれか１項に記載の半導体装置。
前記第１半導体チップは、炭化珪素半導体チップであり、
前記第２半導体チップは、シリコン半導体チップである請求項１から請求項５のいずれか１項に記載の半導体装置。
前記第２主電極は前記第２主面に設けられている請求項１から請求項６のいずれか１項に記載の半導体装置。
前記第１制御電極に電気的に接続された第１外部端子と、
前記第１主電極に電気的に接続された第２外部端子と、
前記第２主電極に電気的に接続された第３外部端子と、
前記第２制御電極に電気的に接続された第４外部端子と、
前記第１半導体チップ及び前記第２半導体チップを封止する封止樹脂と、
を有し、
前記第１外部端子、前記第２外部端子、前記第３外部端子及び前記第４外部端子の各々の一部が前記封止樹脂に覆われる請求項１から請求項７のいずれか１項に記載の半導体装置。
第１制御電極は、ゲート電極であり、
第１主電極は、ソース電極であり、
第２主電極は、ドレイン電極であり、
第２制御電極は、ゲート電極であり、
第３主電極は、ソース電極であり、
第４主電極は、ドレイン電極である請求項１から請求項８のいずれか１項に記載の半導体装置。