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JP7623066B2 - 半導体装置 - Google Patents

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JP7623066B2
JP7623066B2 JP2021145310A JP2021145310A JP7623066B2 JP 7623066 B2 JP7623066 B2 JP 7623066B2 JP 2021145310 A JP2021145310 A JP 2021145310A JP 2021145310 A JP2021145310 A JP 2021145310A JP 7623066 B2 JP7623066 B2 JP 7623066B2
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electrode
groove
semiconductor element
semiconductor chip
bonding material
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直己 武田
尚史 谷江
喜章 芦田
佑 春別府
智弘 恩田
真人 中村
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MINEBEA POWER SEMICONDUCTOR DEVICE INC.
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Priority to US17/874,603 priority patent/US20230074352A1/en
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    • H01L2224/33181—On opposite sides of the body
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    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/335—Material
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
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    • H01L2224/80205—Ultrasonic bonding
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80399—Material
    • H01L2224/804—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/80439—Silver [Ag] as principal constituent
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80399—Material
    • H01L2224/804—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/80444—Gold [Au] as principal constituent
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80399—Material
    • H01L2224/804—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/80455—Nickel [Ni] as principal constituent
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80399—Material
    • H01L2224/804—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/80464—Palladium [Pd] as principal constituent
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83439—Silver [Ag] as principal constituent
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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Description

本発明は、半導体装置に関する。
世界的にパワー半導体の普及が進み、スイッチング回路や整流回路に用いられる半導体装置では、大電流化、高放熱化、高信頼化といった多様な要求に対する実装技術が開発されている。
パワー半導体の実装技術としては、半導体素子の上下面に電極を設け、上面、下面ともに、少なくとも１つの電極を外部電極と接続する両面実装構造が知られている。半導体素子の上面及び下面に電極を有する例としては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属酸化膜半導体電界効果トランジスタ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲートバイポーラトランジスタ）等がある。
ＭＯＳＦＥＴは、一方の面にソース電極及びゲート電極を有し、他方の面にドレイン電極を有する。
ＩＧＢＴは、一方の面にエミッタ電極及びゲート電極を有し、他方の面にコレクタ電極を有する。なお、パワー半導体の素子には、通常、どちらか一方の面の外周部に表面保護膜が形成される。ＭＯＳＦＥＴではソース電極側に、ＩＧＢＴではエミッタ電極側に表面保護膜が形成される。ＩＧＢＴの場合、ダイオードを有するものであれば、Ｐ極もしくはＮ極の側のどちらか一方に表面保護膜が形成される。
このような両面実装構造の半導体装置の例として、特許文献１には、両電極面にそれぞれ電極を備えた半導体チップと、半導体チップの各電極面にそれぞれ配置され、電極を有する表面配線層を基板表面に備えた一対のモジュール基板と、を有する半導体モジュールであって、モジュール基板の表面配線層の電極に溝が形成されているものが開示されている。また、特許文献１には、モジュール基板の裏面配線層に格子状の溝が形成されている例が開示されている。特許文献１には、モジュール基板を構成する材料の熱膨張率の違いに起因する熱応力を緩和する効果についても記載されている。
特許文献２には、内面が対向するように設けられた放熱性を有する一対の金属電極と、両金属電極に挟まれるように設けられ両金属電極の内面に電気的に接続された半導体素子と、各金属電極の外面に設けられた放熱性を有するセラミック製の絶縁基板と、を備える半導体装置において、一対の金属電極の少なくとも一方の金属電極は、外面側から前記内面側へ向かって複数の層が熱膨張係数の低い順に積層されてなる積層構造を有する、半導体装置が開示されている。また、特許文献２には、一対の金属電極の少なくとも一方の金属電極にスリットが設けられている例が開示されている。特許文献２には、スリットにより、金属電極に発生する熱応力を緩和する効果も記載されている。
特開２０１４－１０７５０６号公報 特開２００７－１７３６８０号公報
Ｐｂは融点が低く、低弾性であることから、従来、半導体装置の接合材としてはＰｂを主成分とするはんだが多用されてきた。しかし、近年、環境への配慮から、Ｐｂの使用規制が強まっており、Ｐｂフリー材の開発が進められている。一般的なＰｂフリー材は、例えばＳｎ－ＳｂやＳｎ－Ａｇ－Ｃｕ等のＳｎを主成分とするはんだや、ＣｕやＡｇを用いた高温で焼結する接合材である。
これらのＰｂフリー材は、Ｐｂ入りはんだよりも高弾性であり、接合工程における加熱及び冷却により半導体素子の応力が増加する問題がある。
半導体素子でのクラックの発生等を防止するためには、応力低減が重要となる。特に、パワー半導体に多く用いられている両面実装構造では、大電流を流すために接合面積をできるだけ広くする必要があり、応力も増加しやすい傾向にある。
応力を下げる場合、はんだ接続時の半導体素子の熱変形が少なくなるように、半導体素子に接合する電極の形状の工夫を行う。一般に、半導体素子に接合する電極の面積を小さくすることで、半導体素子の熱変形を小さくできる。しかしながら、半導体素子と電極との伝熱面積が小さくなり、製品使用時の熱抵抗が上がり、放熱性能が下がる。したがって、接合工程における半導体素子の応力を低減しつつ、熱抵抗の増加を抑制することが課題である。
特許文献１に記載の半導体モジュールにおいては、特許文献１の図４、図９に示すように、ゲート電極（３０）に接合される基板電極（５２）に、他の部分より厚みが薄くなった溝（５５）が形成されており、裏面配線層（７０、７１）に格子状の溝（８０）が形成されている。しかしながら、接合部の面積が広いソース電極（３１）、ドレイン電極（３２）に接合される基板電極（５１、６１）には、溝（５５、８０）が形成されていない。このため、熱応力を緩和する効果が十分に得られないと考えられる。
特許文献２に記載の半導体装置においては、特許文献２の図７、図８に示すように、スリット（１６）が金属電極の端部に達していないため、スリットがない端部に半導体素子が接合されている場合、その端部付近においては半導体素子に伝わる熱応力が低減できないと考えられる。
本発明の目的は、半導体素子に発生する応力を低減し、かつ、熱抵抗の増加を抑え、信頼性の高い半導体装置を提供することにある。
本発明は、一方の面に第１の主電極を有し他方の面に第２の主電極及びゲート電極を有する半導体チップと、半導体チップの一方の面に第１の接合材を介して接続された第１の電極と、半導体チップの他方の面に第２の接合材を介して接続された第２の電極と、を有する半導体装置において、第１の電極は、板状の電極であり、半導体チップと重なる領域に溝を有し、溝は、第１の電極の厚さ方向に貫通した構成を有し、かつ、平面的に見たときに、前記半導体チップの端部近傍に、前記半導体チップの端部に沿う形状で、第１の電極の端部まで到達した形状であり、前記溝よりも前記半導体チップの中心側の領域を第１の領域とし、前記溝よりも前記半導体チップの端部側の領域を第２の領域としたとき、前記第１の領域と前記第２の領域のそれぞれにおいて、前記半導体チップと前記第１の電極とが前記第１の接合材により接続されているとともに、前記第１の領域を接合する前記第１の接合材と、前記第２の領域を接合する前記第１の接合材とが、前記溝によって分離されている。
本発明によれば、半導体素子に発生する応力を低減し、かつ、熱抵抗の増加を抑え、信頼性の高い半導体装置を提供することができる。
実施例１の半導体装置を示す模式縦断面図である。 図１の半導体素子１ａ並びにその上部及び下部に位置する部品を示す拡大縦断面図である。 図１の電子回路体１００を部分的に示す平面図である。 従来構造の半導体装置を示す部分縦断面図である。 実施例１の半導体装置を示す部分縦断面図である。 図５に示す半導体装置と同じ部分を幾何学的に示す縦断面図である。 実施例１の半導体素子に生じる熱応力を有限要素解析により推定した結果の一例を示すグラフである。 図６に示す半導体装置２００の熱抵抗を有限要素解析により推定した結果の一例を示すグラフである。 溝Ｔの位置を変えた半導体装置を部分的に示す縦断面図である。 比較例の電子回路体を部分的に示す平面図である。 図３に示す実施例と図１０に示す比較例とを対比した熱応力解析結果を示すグラフである。 実施例２の電子回路体を部分的に示す平面図である。 図１２のＢ－Ｂ’断面図である。 実施例２の半導体素子の端部付近を示す縦断面図である。 実施例３の電子回路体を部分的に示す平面図である。 図１５の構成による効果を示すグラフである。
本開示は、半導体装置の構造に係り、特に、電力制御用のパワー半導体の実装構造に適用して有効な技術に関する。本技術は、両面実装構造を有する半導体装置に特に有効である。
以下、本開示に係る半導体装置の実施例について、図面を参照して詳細に説明する。なお、本開示の内容は、実施例によって限定されるものではない。
図１は、実施例１の半導体装置を示す模式縦断面図である。
本図に示す半導体装置２００は、車載用交流発電機（オルタネータ）の整流素子として用いられるものである。
本図において、半導体装置２００は、電子回路体１００と、台座２ａを上部に有するベース２と、リードヘッダ３ａを下部に有するリード３と、を備えている。電子回路体１００は、整流機能を有する。電子回路体１００が占める範囲は、点線で示している。ベース２及びリード３は、電子回路体１００が外部の回路と電気的に接続するための端子となっている。台座２ａおよびベース２の上部に位置する一部と、リードヘッダ３ａおよびリード３の下部に位置する一部と、電子回路体１００とは、モールド樹脂５に覆われて封止されている。
電子回路体１００は、半導体素子１ａ（半導体チップ）と、コンデンサ１ｂと、制御回路チップ１ｃと、を備えている。また、併せて、電子回路体１００は、下部電極１ｇと、上部電極１ｄ（ソースブロック）と、リードフレーム１ｉと、を備えている。
台座２ａと電子回路体１００の下部電極１ｇとは、導電性接合材４ａを介して接続されている。また、リードヘッダ３ａと電子回路体１００の上部電極１ｄとは、導電性接合材４ｂを介して接続されている。なお、本明細書においては、下部電極１ｇは「第１の電極」と、上部電極１ｄは「第２の電極」とも呼ぶ。
本実施例においては、半導体素子１ａは、ＭＯＳＦＥＴである。ＭＯＳＦＥＴは、ドレイン電極Ｄ及びソース電極Ｓを有する。本図においては、ドレイン電極Ｄが下面部に設けられ、ソース電極Ｓが上面部に設けられている。すなわち、半導体素子１ａは、両面実装構造を有する。ドレイン電極Ｄが設けられた側の面を半導体素子１ａの「第一の主面」、ソース電極Ｓが設けられた側の面を半導体素子１ａの「第二の主面」と表記するものとする。
ドレイン電極Ｄは、第１の内部電極である下部電極１ｇの上面部に導電性接合材１ｐを介して接続されている。ただし、導電性接合材１ｐを用いない場合は、超音波接合などで接続してもよい。
ソース電極Ｓは、第２の内部電極である上部電極１ｄの下面部に導電性接合材１ｑを介して接続されている。ただし、導電性接合材１ｑを用いない場合は、超音波接合などで接続してもよい。
制御回路チップ１ｃは、支持体であるリードフレーム１ｉの上面部に導電性接合材を介して接続されている。
また、制御回路チップ１ｃに電源を供給するコンデンサ１ｂも、リードフレーム１ｉの上面部に導電性接合材を介して接続されている。コンデンサ１ｂは、例えばセラミックコンデンサを用いることができる。
下部電極１ｇの下面部は、モールド樹脂５で覆われることなく、電子回路体１００の下面部から露出している。下部電極１ｇの下面部は、導電性接合材４ａを介して台座２ａに接続されている。
上部電極１ｄの上面部は、電子回路体１００の上面部から露出している。上部電極１ｄの上面部は、導電性接合材４ｂを介してリードヘッダ３ａに接続されている。
導電性接合材１ｐ、１ｑ、４ａ、４ｂ等の材料は、一般に用いられるはんだ、Ａｕ、ＡｇもしくはＣｕを含む合金または導電性接着材等である。なお、はんだとしては、一般的な高鉛はんだ、共晶はんだ、鉛フリーはんだ等が用いられる。また、導電性接着材としては、Ａｇ、Ｃｕ、Ｎｉなどの金属フィラーが樹脂に混合されたもの、もしくは金属のみで構成されたものが用いられる。なお、導電性接合材１ｐ、１ｑ、４ａ、４ｂ等の材料は、同じ材料であってもよく、または違う材料でもよい。また、導電性接合材１ｐ、１ｑは、半導体素子１ａの上下で、同じ材料であってもよく、または違う材料でもよい。また、導電性接合材４ａ、４ｂの材料は、電子回路体１００の上下で、同じ材料であってもよく、または違う材料でもよい。
ベース２及びリード３並びに電子回路体１００の内部の下部電極１ｇ、上部電極１ｄ及びリードフレーム１ｉの材料としては、熱伝導率が高く導電性に優れるＣｕを主に用いるが、ＣｕＭｏ、４２アロイ、Ａｌ、Ａｕ、Ａｇなどでも構わない。このとき、導電性接合材との接続部分には、接続安定性を向上させるため、Ａｕ、Ｐｄ、Ａｇ、Ｎｉ等のメッキを施しておくのが望ましい。
制御回路チップ１ｃは、半導体素子１ａにワイヤ１ｆを介して電気的に接続されている。例えば半導体素子１ａがパワーＭＯＳＦＥＴの場合は、半導体素子１ａに形成されたゲート電極と制御回路チップ１ｃとをワイヤ１ｆで接続し、制御回路チップ１ｃがパワーＭＯＳＦＥＴのゲート電圧を制御する。これによって、スイッチング機能を有する半導体素子１ａに大電流を流すことができる。
また、コンデンサ１ｂは、リードフレーム１ｉ及びワイヤ１ｆによって、半導体素子１ａ及び制御回路チップ１ｃと電気的に接続される。このコンデンサ１ｂは、制御回路チップ１ｃの駆動に必要な電力を供給する機能を有する。
半導体素子１ａは、大電流をスイッチングする機能を有する。そのような半導体素子１ａの例であるスイッチング回路チップとしては、ＩＧＢＴ、ＧＴＯ（Ｇａｔｅ Ｔｕｒｎ－Ｏｆｆ ｔｈｙｒｉｓｔｏｒ：ゲートターンオフサイリスタ）及びパワーＭＯＳＦＥＴがある。また、半導体素子１ａは、大電流のオン・オフ制御をするサイリスタ等であってＳｉ、ＳｉＣ、ＳｉＮ、ＧａＡｓ等からなるものでもよい。
また、制御回路チップ１ｃは、大電流をスイッチングする半導体素子１ａを制御する半導体素子である。制御回路チップ１ｃ自体は、大電流をスイッチングする半導体素子を含まない半導体素子である。すなわち、制御回路チップ１ｃには、例えば論理回路、アナログ回路、ドライバ回路等が複数含まれ、必要に応じてマイクロプロセッサ等が形成された半導体素子である。また、半導体素子１ａに流れる大電流を制御する機能を併せ持つものであってもよい。
また、半導体素子１ａ、制御回路チップ１ｃ、コンデンサ１ｂ、下部電極１ｇ、上部電極１ｄ及び導電性接合材１ｐ、１ｑは、全体が樹脂１ｈに覆われ、封止されている。これらが電子回路体１００を構成している。
なお、下部電極１ｇの下面部、並びに上部電極１ｄの上面部は、電子回路体１００の樹脂１ｈに覆われることなく、電子回路体１００の外部に露出している。
したがって、電子回路体１００の上部電極１ｄの上面部は、導電性接合材４ｂを介してリードヘッダ３ａに電気的に接続することができる。また、電子回路体１００の下部電極１ｇの下面部は、導電性接合材４ａを介して台座２ａに電気的に接続することができる。
以上のように、電子回路体１００は、樹脂１ｈで封止され、一体的に構成されている。下部電極１ｇの露出した部分は、ベース２の台座２ａに導電性接合材４ａによって電気的に接続されている。上部電極１ｄの露出した部分は、リード３のリードヘッダ３ａに導電性接合材４ｂによって電気的に接続されている。そして、電子回路体１００の全体並びにベース２及びリード３の一部をモールド樹脂５で覆うことにより半導体装置２００を構成している。
また、製造時に電子回路体１００の上下を反転させることで、半導体装置２００のＰ、Ｎ極性を切り替えることができる。
本図に示すように、半導体素子１ａのソース電極Ｓと接続される上部電極１ｄを下部電極１ｇよりも厚くすることが望ましい。ここで、厚くするとは、台座２ａからリードヘッダ３ａに向かう方向において、長くすることを意味する。
このように上部電極１ｄを厚くすることにより上部電極１ｄの熱容量が大きくなるため、ソース電極Ｓを電流が流れる際の損失に伴う発熱を上部電極１ｄ側に吸収させることができる。これにより、半導体素子１ａの温度上昇を抑制することができる。
また、上部電極１ｄを厚くすることによって、コンデンサ１ｂの高さよりも上部電極１ｄを高くすることができ、上部電極１ｄを電子回路体１００の端子としてリードヘッダ３ａに接続することが可能となる。
図２は、図１の半導体素子１ａ並びにその上部及び下部に位置する部品を示す拡大縦断面図である。
図２に示すように、半導体素子１ａ（半導体チップ）は、下部電極１ｇ側の面（一方の面）にドレイン電極Ｄ（第１の主電極）を有し、上部電極１ｄ側の面（他方の面）にゲート電極Ｃ（図示せず、図３参照）及びソース電極Ｓ（第２の主電極）を有する。また、半導体素子１ａは、ゲート電極Ｃ側の面の外周部に表面保護膜Ｌ（ガードリング）を有する。
下部電極１ｇは、板状の電極である。
半導体素子１ａのソース電極Ｓ側の面は、上部電極１ｄの下面部に、導電性接合材１ｑを介して接続されている。また、ドレイン電極Ｄ側の面は、下部電極１ｇの上面部に、導電性接合材１ｐを介して接続されている。なお、導電性接合材１ｐ、１ｑは、単に「接合材」とも呼ぶ。また、導電性接合材１ｐを「第１の接合材」、導電性接合材１ｑを「第２の接合材」と呼び、区別してもよい。
上部電極１ｄの長さは、半導体素子１ａよりも短い。上部電極１ｄの端部および上部電極１ｄと半導体素子１ａとの接続部の端部はいずれも、半導体素子１ａの内側にある。また、半導体素子１ａに接続される下部電極１ｇの端部は、半導体素子１ａの端部より外側にある。また、下部電極１ｇには、溝Ｔが設けられている。溝Ｔは、下部電極１ｇの厚さ方向に貫通した構成を有する。下部電極１ｇの溝Ｔは、少なくとも一部が半導体素子１ａと重なっている。溝Ｔは、プレス加工やエッチングにより形成することができる。
まとめると、下部電極１ｇは、板状の電極であり、半導体素子１ａと重なる領域に溝Ｔを有する。
図３は、図１の電子回路体１００を部分的に示す平面図である。図３におけるＡ－Ａ’断面は、図２に対応している。
図３に示すように、半導体素子１ａ（半導体チップ）は、上部電極１ｄ側の面（他方の面）にゲート電極Ｃを有する。
溝Ｔは、下部電極１ｇの長手方向に沿って４本設けられ、下部電極１ｇの端部まで到達した形状である。言い換えると、溝Ｔは、第１の電極の厚さ方向に貫通した構成を有し、かつ、平面的に見たときに第１の電極の端部まで到達した形状である。
下部電極１ｇに設けられた溝Ｔは、下部電極１ｇの外周線Ｇ（図中、破線で強調している。）まで達している。溝Ｔが下部電極１ｇの端部にまで達していると、後述のとおり、熱応力による半導体素子１ａの変形を抑制することができる。
つぎに、半導体装置２００の部品である電子回路体１００の作製方法について説明する。
まず、下部電極１ｇ、導電性接合材、半導体素子１ａ、導電性接合材及び上部電極１ｄをこの順に積層する。これを加熱して導電性接合材を溶融し、導電性接合材１ｐ、１ｑの層を形成する。その後、常温まで冷却する。
冷却工程においては、上部電極１ｄ、下部電極１ｇおよび半導体素子１ａのすべてに熱ひずみが生じる。上部電極１ｄ及び下部電極１ｇがＣｕ、半導体素子１ａがＳｉである場合、それぞれの熱膨張率は１６．８×１０－６［Ｋ－１］、２．４×１０－６［Ｋ－１］であるため、上部電極１ｄ及び下部電極１ｇが半導体素子１ａよりも収縮する。これにより、曲げ変形が上部電極１ｄ、下部電極１ｇおよび半導体素子１ａに生じ、各部材に熱応力が発生する。
図４は、従来構造の半導体装置を示す部分縦断面図である。
本図においては、図２の領域Ｙに対応する部分を拡大して示している。
図４に示すように、従来構造では、下部電極１ｇの長さは、半導体素子１ａよりも長い。そして、上部電極１ｄの長さは、半導体素子１ａよりも短い。そのため、下部電極１ｇと半導体素子１ａとの間に設けられた導電性接合材１ｐの長さが、上部電極１ｄと半導体素子１ａとの間に設けられた導電性接合材１ｑよりも長くなっている。
下部電極１ｇ及び上部電極１ｄは、半導体素子１ａよりも冷却時に収縮するため、半導体素子１ａが受ける力は、導電性接合材１ｐからの方が導電性接合材１ｑからよりも大きくなる。したがって、冷却後における半導体素子１ａの形状は、上に凸となる。
本図に示す点ｐ１においては、半導体素子１ａの曲げ変形により矢印Ｔｂの引張り応力が生じると共に、導電性接合材１ｐから矢印Ｔｊの引張り応力も同時に生じるため、点ｐ１に応力が集中する。導電性接合材１ｐ、１ｑに鉛フリーはんだや焼結材など剛性が高い接合材を用いる場合、点ｐ１の応力は更に大きくなり、半導体素子１ａにクラックが入るリスクが高まる。
図５は、本実施例の半導体装置を示す部分縦断面図である。
本図においても、図２の領域Ｙに対応する部分を拡大して示している。
図５においては、下部電極１ｇに溝Ｔが設けられている。溝Ｔは、下部電極１ｇの厚さ方向に貫通している。溝Ｔにより、半導体素子１ａの領域Ｄ１、Ｄ２における応力が別々に生じるようになる。このため、応力は、従来構造と比較して小さくなる。これにより、点ｐ１の応力を大幅に低減することができる。
なお、溝Ｔが貫通していない場合、下部電極１ｇの連続した部分の影響が残るため、領域Ｄ１、Ｄ２に生じる応力の低減効果が十分には得られない。
また、溝Ｔの幅Ｕは、導電性接合材１ｐの厚さよりも広いことが望ましい。溝Ｔの幅Ｕが狭いと、製造時に導電性接合材１ｐが濡れ広がることで、溝Ｔが導電性接合材１ｐで埋まり、領域Ｄ１、Ｄ２間で下部電極１ｇが接合された状態となるため、その接合箇所を介して応力が伝わるようになる。このような構成となった場合には、応力低減効果が失われるため望ましくない。
溝Ｔを下部電極１ｇに設けることにより、導電性接合材１ｐに鉛フリーはんだや焼結材など剛性が高い鉛フリー接合材を用いる場合においても、高い信頼性を有する半導体装置を製造することができるようになる。
さらに、溝Ｔの位置を工夫し、例えば上部電極１ｄの端部と鉛直方向にそろえることで、半導体素子１ａの放熱経路を確保でき、熱抵抗の増加を抑えることができる。言い換えると、溝Ｔは、上部電極１ｄと重なる位置に設けられていることが望ましい。この場合、溝Ｔと半導体素子１ａとが重なり、更にその上方に上部電極１ｄが重なっていることが望ましい。
次に、図６～８を用いて、熱応力の低減効果及び熱抵抗の変化について定量的に説明する。
図６は、図５に示す半導体装置と同じ部分を幾何学的に示す縦断面図である。
図６においては、製造した半導体素子１ａに生じる熱応力及び熱抵抗を検討する際に用いる座標及びパラメータの定義を示している。
本図においては、半導体素子１ａの上面に平行であって溝Ｔの長手方向に直交する方向にｘ軸をとっている。上部電極１ｄにおける半導体素子１ａとの接続面の端部Ｅ－Ｅ’（図中、上部電極１ｄの右端）から、半導体素子１ａの端部までの距離をＷとおく。また、端部Ｅ－Ｅ’から、溝Ｔの中心線Ｆ－Ｆ’（溝Ｔの短手方向の幅の対称軸）までの距離をＪとする。溝Ｔの位置を変化させた場合について検討するため、Ｊをパラメータとする。なお、溝Ｔの中心線Ｆ－Ｆ’が上部電極１ｄの端部Ｅ－Ｅ’よりも半導体素子１ａの中心側（図中、左方）にある場合は、Ｊは負の値をとる。ここで、ＪをＷで割って規格化したパラメータをＸと定義する。
本図に示す例においては、Ｘ＝－０．４である。
図７は、半導体素子１ａに生じる熱応力を有限要素解析により推定した結果の一例を示すグラフである。横軸にＸ、縦軸に規格化した応力σをとっている。
上部電極１ｄ及び下部電極１ｇの材質はＣｕとし、半導体素子１ａの材質はＳｉとしている。導電性接合材１ｐの材質は、一般的な鉛フリー接合材であるＳｎを主成分とするはんだとしている。Ｘは、－２から２までの範囲で変化させている。また、縦軸のσは、図６の半導体素子１ａの点ｐ１（応力集中箇所）に生じる熱応力を分子とし、図４に示す従来構造で導電性接合材１ｐに柔らかい鉛はんだを用いた場合に点ｐ１に生じる応力を分母として規格化した値である。このため、図中、σ＝１を符号Ｐｂで示している。なお、Ｓｎを主成分とするはんだは、はんだに含まれる金属元素のうち、Ｓｎの含有量が他の金属元素の含有量のそれぞれよりも多いものである。
図７に示すとおり、応力は、Ｘが－０．４のときに最小となり、Ｘが－０．４から離れるに従い大きくなる。また、Ｘが０．３及び－１．２のとき、応力が従来構造の応力と同等にまで上昇する。
まとめると、第２の電極における半導体チップとの接続面の端部から半導体チップの端部までの距離をＷとし、第２の電極における半導体チップとの接続面の端部から、溝Ｔの中心線までの距離をＪとし、Ｊ／ＷをＸと定義したとき、溝Ｔの中心線の位置は、下記式（１）を満たす。
－１．２＜Ｘ＜０．３ …（１）
図８は、熱抵抗を有限要素解析により推定した結果の一例を示すグラフである。横軸にＸ、縦軸に規格化した熱抵抗θをとっている。Ｘは、－２から１までの範囲で変化させている。また、縦軸のθは、図６に示す半導体装置２００の熱抵抗を、図４に示す従来構造の電子回路体１００を有する半導体装置２００の熱抵抗を分母として規格化した値である。このため、図中、θ＝１を符号ＣＳで示している。ここで、熱抵抗は、半導体素子１ａが稼働して所定の発熱量を発生する定常状態における半導体装置２００の温度分布から算出した熱量の初期状態からの増分で定義する。この増分が大きいほど、外部への放熱が小さいと考えられるからである。
図８から、Ｘが大きいほど、すなわち溝Ｔの位置が下部電極１ｇの端部に近いほど、熱抵抗が大きいことがわかる。したがって、本図に示すＸの範囲では、溝Ｔの位置は、下部電極１ｇの内側にある方が熱抵抗を低く抑えられるため望ましい。
図７に示す熱応力及び図８に示す熱抵抗を考えると、Ｘが－０．４のとき、熱応力が最小でかつ熱抵抗も低く抑えられることがわかる。
図６のように溝ＴがＸ＝－０．４の位置に設けることにより、点ｐ１における応力の集中を抑制し、変形量を最小にすることができる。さらに、溝Ｔの直上には、上部電極１ｄが設置されているため、半導体素子１ａから上方に向かう放熱経路を確保でき、半導体素子１ａからの熱抵抗を抑制することができる。
本実施例においては、導電性接合材１ｐとしてＳｎを主成分とするはんだを用いている。Ｓｎを主成分とするはんだは、Ｐｂを主成分とするはんだと比較して、弾性率が高く、熱伝導率が高いため、図４のような従来構造に適用した場合、半導体素子１ａに生じる応力が増大し、熱抵抗は低下すると考えられる。ここで、問題となるのは応力であるが、本実施例のように溝Ｔを設けることにより、半導体素子１ａに生じる応力は、Ｐｂを主成分とするはんだを用いた従来構造と同等以下にまで抑制することができる。本実施例においては、溝Ｔを設けることにより熱抵抗が増加するが、Ｓｎを主成分とするはんだを用いているため、熱抵抗も抑制することができる。ＣｕやＡｇを用いた焼結金属等、その他のＰｂフリー接合材を用いた場合でも、Ｐｂよりも弾性率が高く、熱伝導率が高い場合、定性的には同様の傾向を得られると予想される。
なお、本実施例の効果は、Ｘ＝－０．４に限定されるものではない。
図９は、溝Ｔの位置を変えた半導体装置を部分的に示す縦断面図である。
本図においては、溝Ｔの中心線Ｆ－Ｆ’が端部Ｅ－Ｅ’の外側に位置するように溝Ｔを配置している。すなわち、Ｘ＝０．２５とした例である。この例の場合も、溝Ｔは、第２の電極と重なる位置に設けられていると言える。
本図においては、溝Ｔの直上には、上部電極１ｄが重なる領域がわずかであるため、半導体素子１ａから上方に向かう放熱経路は、図６に示すＸ＝－０．４よりも小さくなっているが、図８に示すように、熱抵抗の増加量は小さい。
図７から、図９の例のようにＸ＝０．２５としたとしても、従来構造の場合と同等の応力とすることができることがわかる。よって、電子回路体１００の制約上、Ｘ＝－０．４が実現できない場合でも、応力低減効果を得ることができる。
次に、溝Ｔが下部電極１ｇの端部まで達していることの必要性について説明する。
図１０は、比較例の電子回路体を部分的に示す平面図である。
本図においては、溝Ｔが下部電極１ｇの外周線Ｇまで達していない。溝Ｔ以外の構成は、図３と同様である。下部電極１ｇは、外周部領域Ｈ（図中、下部電極１ｇの端部に接する破線で示す長方形）でつながっている。このため、外周部領域Ｈの両側に生じる応力は、分断されることなく伝わり、半導体素子１ａに加わる応力を低減する効果は得られない。このため、半導体素子１ａの熱変形は大きくなりやすい。
図１１は、図３に示す実施例と図１０に示す比較例とを対比した熱応力解析結果を示すグラフである。実施例及び比較例ともに、鉛フリー接合材であるＳｎを主成分とするはんだを用いた場合を示している。縦軸には、図７と同様に規格化した応力σをとっている。なお、応力を規格化する際の分母としては、導電性接合材１ｐに鉛はんだを用いた場合における応力を用いている。
図１１に示すように、実施例Ｅｘの１．２２に対して、比較例Ｃｍは１．４８と高くなっている。この結果から、溝Ｔは、下部電極１ｇの端部にまで達していることが望ましいことがわかる。
次に、図１２～１４を用いて、実施例２に係る半導体装置を説明する。
図１２は、本実施例の電子回路体を部分的に示す平面図である。
本図においては、下部電極１ｇの幅が小さくなっており、その端部Ｔｅが半導体素子１ａの内側に位置するように構成している。下部電極１ｇには、溝Ｔが設けられている。
図１３は、図１２のＢ－Ｂ’断面図である。
図１３においては、下部電極１ｇの端部は、半導体素子１ａの内側に位置している。
図１４は、本実施例の半導体素子の端部付近を示す縦断面図である。
本図に示すように、下部電極１ｇは、半導体素子１ａの端部に位置する領域Ｄ２では接合されていない。このため、例えば、リフロー工程やフロー工程の冷却過程で下部電極１ｇが熱収縮した場合に、半導体素子１ａの端部では、下部電極１ｇからの応力を受けることがない。これにより、点ｐ１の応力を下げることができる。
なお、下部電極１ｇの端部を半導体素子１ａの端部よりも内側にする構成は、溝Ｔを設けた構成においても適用することができる。また、下部電極１ｇに溝Ｔを設けただけの構成と比べて、点ｐ１の応力を更に小さくすることができる。
図１５は、実施例３の電子回路体を部分的に示す平面図である。
本図においては、下部電極１ｇの長手方向に沿って端部に達する溝Ｔを設けるとともに、４本設けた溝Ｔのうちの２本に溝Ｔ２を設けている。溝Ｔ２は、下部電極１ｇの短手方向に沿って設けられている。また、溝Ｔ２は、溝Ｔの途中に溝Ｔに連通するように設けられている。言い換えると、溝Ｔは、分岐した溝Ｔ２を有する。
本実施例の構成は、図３に示す実施例１の構成に溝Ｔ２を追加したものである。
このような構成とすることにより、下部電極１ｇの長手方向及び短手方向における半導体素子１ａの熱変形をともに抑制することができ、半導体素子１ａに生じる応力を更に低減することができる。
図１６は、図１５の構成による効果を示すグラフである。条件は、図１１と同じである。
図１６に示すように、本実施例（Ｅｘ３）の熱応力σは、１．１７であり、実施例１（Ｅｘ１）よりも低くなっている。よって、溝Ｔに溝Ｔ２を追加すると、熱応力を更に低減する効果が得られる。
以下、本開示の半導体装置により得られる効果について、まとめて説明する。
本開示の半導体装置によれば、半導体素子に発生する応力を低減し、かつ、熱抵抗の増加を抑え、信頼性を向上することができる。
応力を低減することができるため、半導体素子の破損を防止することができる。
熱抵抗の増加を抑えることができるため、半導体素子の故障を防止することができる。
また、片面実装構造だけでなく、両面実装構造を有する半導体装置においても、温度上昇を抑制することができ、使用時の電流を多くしても故障しないようにすることができる。
１ａ：半導体素子、１ｂ：コンデンサ、１ｃ：制御回路チップ、１ｄ：上部電極、１ｐ、１ｑ：導電性接合材、１ｆ：ワイヤ、１ｇ：下部電極、１ｈ：樹脂、１ｉ：リードフレーム、２：ベース、２ａ：台座、３：リード、３ａ：リードヘッダ、４ａ、４ｂ：導電性接合材、５：モールド樹脂、１００：電子回路体、２００：半導体装置、Ｌ：表面保護膜、Ｔ、Ｔ２：溝、Ｓ：ソース電極、Ｃ：ゲート電極、Ｄ：ドレイン電極。

Claims (8)

  1. 一方の面に第１の主電極を有し他方の面に第２の主電極及びゲート電極を有する半導体チップと、
    前記半導体チップの前記一方の面に第１の接合材を介して接続された第１の電極と、
    前記半導体チップの前記他方の面に第２の接合材を介して接続された第２の電極と、を有する半導体装置において、
    前記第１の電極は、板状の電極であり、前記半導体チップと重なる領域に溝を有し、
    前記溝は、前記第１の電極の厚さ方向に貫通した構成を有し、かつ、平面的に見たときに、前記半導体チップの端部近傍に、前記半導体チップの端部に沿う形状で、前記第１の電極の端部まで到達した形状であり、
    前記溝よりも前記半導体チップの中心側の領域を第１の領域とし、前記溝よりも前記半導体チップの端部側の領域を第２の領域としたとき、前記第１の領域と前記第２の領域のそれぞれにおいて、前記半導体チップと前記第１の電極とが前記第１の接合材により接続されているとともに、前記第１の領域を接合する前記第１の接合材と、前記第２の領域を接合する前記第１の接合材とが、前記溝によって分離されている、半導体装置。
  2. 前記溝は、前記第１の接合材の厚さよりも幅が広い、請求項１記載の半導体装置。
  3. 前記溝は、前記第２の電極と重なる位置に設けられている、請求項１記載の半導体装置。
  4. 前記第２の電極における前記半導体チップとの接続面の端部から前記半導体チップの端部までの距離をＷとし、前記第２の電極における前記半導体チップとの前記接続面の前記端部から、前記溝の中心線までの距離をＪとし、前記溝の中心線が前記第２の電極の端部よりも前記半導体チップの中心側にある場合にはＪが負の値をとり、Ｊ／ＷをＸと定義したとき、
    前記溝の前記中心線の位置は、下記式（１）を満たす、請求項１記載の半導体装置。
    －１．２＜Ｘ＜０．３ …（１）
  5. 前記第１の接合材及び前記第２の接合材は、Ｓｎを主成分とするはんだである、請求項１記載の半導体装置。
  6. 前記第２の電極の端部は、平面的に見たときに前記半導体チップよりも内側にあり、前記第１の電極の前記端部は、平面的に見たときに前記半導体チップよりも外側にある、請求項１記載の半導体装置。
  7. 前記第２の電極の端部は、平面的に見たときに前記半導体チップよりも内側にあり、前記第１の電極の前記端部は、平面的に見たときに前記半導体チップよりも内側にある、請求項１記載の半導体装置。
  8. 前記溝は、前記溝に連通するように設けられ前記溝から分岐した溝を有する、請求項１記載の半導体装置。
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