[go: up one dir, main page]

CN112530894B - 功率模块及具有其的电子设备、键合金属片的制备方法 - Google Patents

功率模块及具有其的电子设备、键合金属片的制备方法 Download PDF

Info

Publication number
CN112530894B
CN112530894B CN202011344612.4A CN202011344612A CN112530894B CN 112530894 B CN112530894 B CN 112530894B CN 202011344612 A CN202011344612 A CN 202011344612A CN 112530894 B CN112530894 B CN 112530894B
Authority
CN
China
Prior art keywords
bonding
metal sheet
chip
power module
bonding metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011344612.4A
Other languages
English (en)
Other versions
CN112530894A (zh
Inventor
黄金鑫
黄晓梦
成秀清
石海忠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tongfu Microelectronics Technology Nantong Co ltd
Original Assignee
Tongfu Microelectronics Technology Nantong Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tongfu Microelectronics Technology Nantong Co ltd filed Critical Tongfu Microelectronics Technology Nantong Co ltd
Priority to CN202011344612.4A priority Critical patent/CN112530894B/zh
Publication of CN112530894A publication Critical patent/CN112530894A/zh
Application granted granted Critical
Publication of CN112530894B publication Critical patent/CN112530894B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401Disposition
    • H01L2224/40151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73221Strap and wire connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

本申请公开了一种功率模块及具有其的电子设备、键合金属片的制备方法,功率模块包括引线框架、芯片和键合金属片,芯片设置于引线框架,芯片和引线框架的第一引脚部通过键合金属片互连,键合金属片的部分覆盖芯片,且芯片被键合金属片所覆盖的部分具有第一引线键合部;其中,键合金属片设有露出第一引线键合部的避让通孔,且第一引线键合部和引线框架的第二引脚部通过穿过避让通孔的第一键合引线互连。本申请提供的功率模块及具有其的电子设备、键合金属片的制备方法,不仅能够实现芯片中被键合金属片所覆盖的第一引线键合部和引线框架的第二引脚部之间引线互连,且无需改变现有的模块封装工艺和封装结构,节约功能模块的设计成本和加工时间。

Description

功率模块及具有其的电子设备、键合金属片的制备方法
技术领域
本发明一般涉及半导体技术领域,具体涉及功率模块及具有其的电子设备、键合金属片的制备方法。
背景技术
随着IGBT模块朝向高功率、大电流方向发展,芯片与引线框架之间采用引线键合工艺和铜片键合工艺进行互连。铜片键合工艺为通过键合铜片对芯片和引线框架进行互连,引线键合工艺为通过键合引线对芯片和引线框架进行互连。芯片上的引线键合点设置于芯片上异于被键合铜片所覆盖的区域,以使键合铜片和键合引线之间相互错开。
随着IGBT模块的功能发展需求,需要芯片的部分引线键合点的位置调整到指定位置,如此会出现芯片被键合铜片覆盖的部分存在引线键合点的情况。由于键合铜片与芯片之间留有的间隙小,导致出现被键合铜片覆盖的引线键合点与引线框架之间无法通过正常的引线互连工艺进行互连的问题。
目前,为了解决上述的问题,则需要重新设计IGBT模块的封装工艺和封装结构以使芯片的引线键合点和芯片被键合铜片所覆盖的区域相互错开,如此不仅增加了IGBT模块的加工设计成本,还增加了IGBT模块的加工时间。
发明内容
鉴于现有技术中的上述缺陷或不足,期望提供一种功率模块及具有其的电子设备、键合金属片的制备方法。
第一方面,本申请提供一种功率模块,包括引线框架、芯片和键合金属片,芯片设置于引线框架,芯片和引线框架的第一引脚部通过键合金属片互连,键合金属片的部分覆盖芯片,且芯片被键合金属片所覆盖的部分具有第一引线键合部;
其中,键合金属片设有露出第一引线键合部的避让通孔,且第一引线键合部和引线框架的第二引脚部通过穿过避让通孔的第一键合引线互连。
进一步地,芯片包括位于顶端中部的门极端,第一引线键合部位于门极端,其中第一引脚部和第二引脚部绝缘设置。
进一步地,第一引线键合部的边界位于避让通孔的边界范围内。
进一步地,第一引线键合部的数量为两个以上,避让通孔的数量为两个以上,且每个避让通孔至少露出一个第一引线键合部。
进一步地,避让通孔的形状为多边形、圆形、椭圆形或者不规则形状。
进一步地,键合金属片的材质为铜、铝及其合金中的一种。
进一步地,功率模块为IGBT模块。
第二方面,本申请还提供一种电子设备,包括功率模块。
第三方面,本申请还提供一种键合金属片的制备方法,键合金属片为功率模块的键合金属片,包括:
在键合金属片形成避让通孔,避让通孔用于露出芯片中的第一引线键合部以及供连接第一引线键合部和引线框架的第二引脚的第一键合引线穿过。
进一步地,通过刻蚀工艺在键合金属片上形成避让通孔。
本申请提供的功率模块及具有其的电子设备、键合金属片的制备方法,通过在键合金属片设有避让通孔,避让通孔能够露出芯片中被键合金属片所覆盖的第一引线键合部,连接第一引线键合部和引线框架的第一键合引线可穿过避让通孔并在键合金属片的顶部进行布线,不仅实现芯片中被键合金属片所覆盖的第一引线键合部和引线框架第二引脚部之间能够引线互连,且还无需改变现有的模块封装工艺和封装结构,节约了功能模块的设计成本和加工时间。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述,本申请的其它特征、目的和优点将会变得更明显:
图1为本申请实施例提供的功率模块的部分结构示意图;
图2为本申请实施例提供的键合金属片制备方法的流程图。
具体实施方式
下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是,此处所描述的具体实施例仅仅用于解释相关发明,而非对该发明的限定。另外还需要说明的是,为了便于描述,附图中仅示出了与发明相关的部分。
请参考附图1,本申请提供一种功率模块,包括引线框架100、芯片200和键合金属片300,芯片200设置于引线框架100,芯片200和引线框架100的第一引脚部120通过键合金属片300互连,键合金属片300的部分覆盖芯片200,且芯片200被键合金属片300所覆盖的部分具有第一引线键合部211;
其中,键合金属片300设有露出第一引线键合部211的避让通孔310,且第一引线键合部211和引线框架100的第二引脚部130通过穿过避让通孔310的第一键合引线400互连。
在本实施例中,功率模块包括引线框架100、芯片200和键合连接件,引线框架100包括基岛部110和多个引脚部,芯片200设置于基岛部110,芯片200的引脚部通过键合连接件与引线框架100的引脚部实现互连。键合连接件包括键合金属片300和键合引线,键合金属片300和键合引线的数量可根据实际需求进行选择,本申请对此不作限定。键合金属片300具有第一键合部320和第二键合部330,第一键合部320用于与芯片200的引脚部键合,第二键合部330用于与引线框架100的第一引脚部120键合。芯片200与引线框架100通过键合金属片300互连时,不仅能够降低功率模块的热阻和导通电阻,还能够提高功率模块的电流承载能力和封装效率,进而提高功率模块的性能。
键合金属片300部分盖设于芯片200的顶端上,芯片200上被键合金属片300所覆盖的区域中具有第一芯片200引脚,第一芯片200引脚需要通过键合引线与引线框架100的第二引脚部130互连,具体地:第一芯片200引脚具有第一引线键合部211,第一键合引线400的一端与第一引线键合部211键合且另一端与引线框架100的第二引脚部130键合。
基于封装性能和封装尺寸的限制,键合金属片300与芯片200之间形成的间隙小,使得第一引线键合部211与引线框架100的第二引脚部130之间无法通过正常的引线互连工艺进行互连。在本实施例中,键合金属片300设有避让通孔310,避让通孔310沿键合金属片300的厚度方向贯穿设置。键合金属片300通过避让通孔310能够露出芯片200的第一引线键合部211且还可供第一键合引线400穿过键合金属片300并在键合金属片300的上方进行布线,不仅能够实现芯片200中被键合金属片300所覆盖的第一引线键合部211和引线框架100部的第二引脚部130之间引线互连,且还无需改变现有的模块封装工艺和封装结构,节约了功能模块的设计成本和加工时间。同时,避让通孔310还有助于第一键合引线400和第一引线键合部211的键合作业,提高两者键合作业的效率。
其中,避让通孔310的形状包括但不限于多边形、圆形、椭圆形或者不规则形状,键合金属片300的材质包括但不限于铜、铝及其合金,本申请对此均不作限制。
其中,芯片200上被键合金属片300所覆盖的第一芯片200引脚可为芯片200引脚中的部分或任一引脚,具体可根据芯片200封装设计所决定,本申请对此不作限制。
应当理解的是,引线框架100的第一引脚部120和第二引脚部130为引线框架100上的不同引脚部,其中第一引脚部120中的引脚数量和第二引脚部130中的引脚数量并无限制,例如可以为一个或以上。
在本申请的一些实施例中,芯片200包括位于顶端中部的门极端210,第一引线键合部211位于门极端210,其中第一引脚部120和第二引脚部130绝缘设置。
在本实施例中,芯片200上被键合金属片300所覆盖的部分可包括芯片200的顶端中部。基于功率模块的功能需求,芯片200上被键合金属片300覆盖的引脚部可为门极端210,且芯片200的门极端210被配置于顶端的中部。门极端210设有第一引线键合部211,门极端210的第一引线键合部211与引线框架100的第二引脚部130进行引线互连。如此,连接门极端210的第一引线键合部211与引线框架100的第二引脚部130的第一键合引线400可穿过位于门极端210上方的避让通孔310以在键合金属片300的上方进行走线,实现了门极端210在被键合金属片300覆盖的情况下实现门极端210与引线框架100的第二引脚部130的引线互连,且无需更换现有的模块封装工艺和封装结构。
其中,第一引脚部120和第二引脚部130绝缘设置,可避免芯片200的门极端210与其他芯片200引脚短接。其中,第一引脚部120和第二引脚部130绝缘方式可以为两者之间间隔设置等。
应当理解的是,芯片200被键合金属片300覆盖的部分并不限于上述的芯片200顶端的中部,还可以包括其他部分。
在本申请的一些实施例中,第一引线键合部211的边界位于避让通孔310的边界范围内。如此设置,能够在键合金属片300上形成比第一引线键合部211大的通道,不仅便于第一键合引线400在避让通孔310中的灵活走线,还便于第一键合引线400与第一引线键合部211之间的键合作业。
在本申请的一些实施例中,第一引线键合部211的数量为两个以上,避让通孔310的数量为两个以上,且每个避让通孔310至少露出一个第一引线键合部211。
在本实施例中,芯片200被键合金属片300所覆盖的部分可具有两个以上的第一芯片200引脚,即具有两个以上的第一引线键合部211,两个以上的第一引线键合部211间隔设置。对应地,键合金属片300可具有两个以上的避让通孔310,其中每个避让通孔310至少露出一个第一引线键合部211,如此设置能够避免单一的避让通孔310的开孔范围过大而导致键合金属片300的结构强度明显降低的情况出现。例如:两个以上的避让通孔310与两个以上的第一引线键合部211一一对应设置,如此能够避免位于同一个避让通孔310中的两个以上的第一键合引线400发生接触短路的风险。
此外,当芯片200中的部分第一引线键合部211之间相互紧邻设置时,该部分第一引线键合部211可通过同一个避让通孔310露出,如此有助于减少键合金属片300上的开孔数量,不仅提高加工效率且还可减少对自身结构强度的影响。
本申请还提供一种电子设备,包括功率模块。
其中,功率模块包括但不限于IGBT模块等,本申请对此不作限制。
本申请还提供一种键合金属片300的制备方法,键合金属片300为上述功率模块中的键合金属片300,制备方法包括:
在键合金属片300形成避让通孔310,避让通孔310用于露出芯片200中的第一引线键合部211以及供连接第一引线键合部211和引线框架100的第二引脚的第一键合引线400穿过。
其中,在键合金属片300上形成避让通孔310的工艺包括但不限于刻蚀工艺,本申请对此不作限制。
请参考附图2,在本申请的一些实施例中,键合金属片300的制备方法包括:
S100:对金属片体进行第一清洗处理,以去除金属片体表面的第一氧化物以及油脂等杂质;
S200:对金属片体进行冲压打弯,以形成键合金属片300在被封装于功率模块时的形状;
S300:在金属片体的表面进行贴膜,并进行曝光显影处理;
S400:对曝光显影的部位进行刻蚀处理形成避让通孔310;
S500:对金属片体进行第二清洗处理,以去除残留的刻蚀液体和金属残渣;
S600:对金属片体上在经过曝光显影后残留的膜进行清除,获得键合金属片300。
此外,本文如有涉及术语“第一”、“第二”仅用于描述目的,而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中,除非另有说明,“多个”的含义是两个或两个以上。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解,本申请中所涉及的发明范围,并不限于上述技术特征的特定组合而成的技术方案,同时也应涵盖在不脱离所述发明构思的情况下,由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (8)

1.一种功率模块,其特征在于,所述功率模块为IGBT模块,包括引线框架、芯片和键合金属片,所述芯片设置于所述引线框架,所述芯片和所述引线框架的第一引脚部通过所述键合金属片互连,所述键合金属片的部分覆盖所述芯片,且所述芯片被所述键合金属片所覆盖的部分具有第一引线键合部;
其中,所述键合金属片设有露出所述第一引线键合部的避让通孔,且所述第一引线键合部和所述引线框架的第二引脚部通过穿过所述避让通孔的第一键合引线互连,所述第一引线键合部的数量为两个以上,每个所述避让通孔至少露出相邻设置的两个所述第一引线键合部。
2.根据权利要求1所述的功率模块,其特征在于,所述芯片包括位于顶端中部的门极端,所述第一引线键合部位于所述门极端,其中所述第一引脚部和所述第二引脚部绝缘设置。
3.根据权利要求1所述的功率模块,其特征在于,所述第一引线键合部的边界位于所述避让通孔的边界范围内。
4.根据权利要求1所述的功率模块,其特征在于,所述避让通孔的形状为多边形、圆形、椭圆形或者不规则形状。
5.根据权利要求1所述的功率模块,其特征在于,所述键合金属片的材质为铜、铝及其合金中的一种。
6.一种电子设备,其特征在于,包括如权利要求1-5任意一项所述的功率模块。
7.一种键合金属片的制备方法,所述键合金属片为权利要求1-5任意一项所述的功率模块的键合金属片,其特征在于,包括:
在键合金属片形成避让通孔,所述避让通孔用于露出芯片中的第一引线键合部以及供连接所述第一引线键合部和引线框架的第二引脚的第一键合引线穿过。
8.根据权利要求7所述的键合金属片的制备方法,其特征在于,通过刻蚀工艺在所述键合金属片上形成所述避让通孔。
CN202011344612.4A 2020-11-25 2020-11-25 功率模块及具有其的电子设备、键合金属片的制备方法 Active CN112530894B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011344612.4A CN112530894B (zh) 2020-11-25 2020-11-25 功率模块及具有其的电子设备、键合金属片的制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011344612.4A CN112530894B (zh) 2020-11-25 2020-11-25 功率模块及具有其的电子设备、键合金属片的制备方法

Publications (2)

Publication Number Publication Date
CN112530894A CN112530894A (zh) 2021-03-19
CN112530894B true CN112530894B (zh) 2024-08-06

Family

ID=74993924

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011344612.4A Active CN112530894B (zh) 2020-11-25 2020-11-25 功率模块及具有其的电子设备、键合金属片的制备方法

Country Status (1)

Country Link
CN (1) CN112530894B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102856309A (zh) * 2011-06-30 2013-01-02 瑞萨电子株式会社 半导体器件

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1079400A (ja) * 1996-09-05 1998-03-24 Oki Electric Ind Co Ltd 半導体装置の実装方法及び半導体装置の構造
US7683464B2 (en) * 2005-09-13 2010-03-23 Alpha And Omega Semiconductor Incorporated Semiconductor package having dimpled plate interconnections
US8237268B2 (en) * 2007-03-20 2012-08-07 Infineon Technologies Ag Module comprising a semiconductor chip
JP6161251B2 (ja) * 2012-10-17 2017-07-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN106298739B (zh) * 2015-06-12 2018-11-13 万国半导体股份有限公司 一种功率器件及制备方法
CN111668104B (zh) * 2019-03-07 2022-07-01 无锡华润安盛科技有限公司 一种芯片封装结构及芯片封装方法
CN110890336A (zh) * 2019-12-06 2020-03-17 无锡电基集成科技有限公司 一种半导体器件封装结构
CN111326489A (zh) * 2020-04-08 2020-06-23 无锡电基集成科技有限公司 功率器件封装结构

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102856309A (zh) * 2011-06-30 2013-01-02 瑞萨电子株式会社 半导体器件

Also Published As

Publication number Publication date
CN112530894A (zh) 2021-03-19

Similar Documents

Publication Publication Date Title
US9620471B2 (en) Power semiconductor package with conductive clips
US7394150B2 (en) Semiconductor package including die interposed between cup-shaped lead frame and lead frame having mesas and valleys
JP5607758B2 (ja) 半導体をパッケージングする方法
KR101469770B1 (ko) 전력 소자 패키지 및 그 제조 방법
EP2930747A1 (en) Lead for connection to a semiconductor device
TW200818458A (en) Stackable packages for three-dimensional packaging of semiconductor dice
JPH0992776A (ja) リードフレームおよび半導体装置
JP2001326295A (ja) 半導体装置および半導体装置製造用フレーム
EP2863419B1 (en) Semiconductor device
US12113009B2 (en) Semiconductor device
US7851902B2 (en) Resin-sealed semiconductor device, manufacturing method thereof, base material for the semiconductor device, and layered and resin-sealed semiconductor device
JP3776427B2 (ja) 半導体装置及びその製造方法
JP4903205B2 (ja) フリップチップ・パッケージングされた半導体デバイス及び半導体ダイをパッケージングする方法
JP4159348B2 (ja) 回路装置の製造方法
CN112530894B (zh) 功率模块及具有其的电子设备、键合金属片的制备方法
EP0086724A2 (en) Integrated circuit lead frame with improved power dissipation
JP7648701B2 (ja) 半導体装置、その製造方法、及びモジュール
JP3881658B2 (ja) 中継部材、中継部材を用いたマルチチップパッケージ、及びその製造方法
JP3766312B2 (ja) 半導体装置及びその製造方法
US20230411273A1 (en) Semiconductor device
CN110707063B (zh) 具有可弯曲引线的引线框架
KR20180030772A (ko) 집적회로(ic) 패키지의 배면 적층식 다이
CN109904136B (zh) 用于具有j引线和鸥翼引线的集成电路装置的引线框
CN119008577A (zh) 半导体装置封装的键合焊盘设计
JPH08130286A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20221213

Address after: Office Area, Free Block, Floor 3, Building 11A, Zilang Science and Technology City, No. 60, Chongzhou Avenue, Development Zone, Nantong City, Jiangsu Province, 226010 (No. A07)

Applicant after: Tongfu Microelectronics Technology (Nantong) Co.,Ltd.

Address before: Room 337, No.42, Guangzhou road, Nantong Development Zone, Jiangsu 226000

Applicant before: Tongfu microelectronics technology research and development branch

GR01 Patent grant
GR01 Patent grant