JP5496001B2

JP5496001B2 - Ｄ級増幅回路

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Publication number: JP5496001B2
Application number: JP2010167755A
Authority: JP
Inventors: 泰蔵遠藤; 康之遠藤
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2010-07-27
Filing date: 2010-07-27
Publication date: 2014-05-21
Anticipated expiration: 2030-07-27
Also published as: JP2012029185A

Description

本発明は、ＰＷＭ変調回路の電源電圧の値と出力回路の電源電圧の値が異なるＤ級増幅回路にに関する。

図２に、従来のＤ級増幅回路およびその周辺回路の構成を示す。この回路全体は、Ｄ級増幅回路１０、スピーカ５０、リチウムイオン電池等のバッテリＢ１、そのバッテリＢ１の電圧ＶＤＤ１を降圧して電圧ＶＤＤ２を出力するレギュレータ６０、バッテリＢ１の電圧ＶＤＤ１を安定化させるキャパシタＣ１、レギュレータ６０の出力電圧ＶＤＤ２を安定化させるキャパシタＣ２などを備える。Ｄ級増幅回路１０は、アナログの音声信号を入力してＰＷＭ信号に変換するＰＷＭ変換回路２０、そのＰＷＭ信号を増幅する出力回路３０、その出力回路３０から出力するＰＷＭ信号をフィルタリングしてアナログ信号に平滑するフィルタ回路４０からなり、ＰＷＭ変換回路２０と出力回路３０は、レギュレータ６０の出力電圧ＶＤＤ２を電源電圧として動作する。

ところで、携帯機器の普及に伴い、Ｄ級増幅回路１０には、高出力を維持しつつ低消費電力を実現することが求められている。これを実現する方法として、図３のように、Ｄ級増幅回路１０のＰＷＭ変調回路２０と出力回路３０への供給電源電圧を異ならせる方法がある。具体的には、ＰＷＭ変調回路１０の電源電圧として、レギュレータ６０の出力電圧ＶＤＤ２（例えば１．８Ｖ）を供給する一方、出力回路３０にバッテリＢ１の電圧ＶＤＤ１（例えば３．７Ｖ）を供給する方法がある。このような方法をとることによって、出力電圧の振幅を３．７Ｖの電源から生成することで高出力を維持しつつ、ＰＷＭ変調回路２０の電源電圧を１．８Ｖと低く設定することでＰＷＭ変調回路２０の消費電力を最低限に抑制することが出来る。

図４に、Ｄ級増幅回路１０の一般的な回路構成を示す。ＰＷＭ変調回路２０は、ＯＰアンプ２１１と抵抗Ｒ_ＩＮとキャパシタＣ_ＦＢからなる積分回路２１、コンパレータ２２、発振回路２３、および基準電圧発生回路２４で構成される。また、出力回路３０は、レベルシフタ３１、プリドライバ３２、およびパワートランジスタ段３３で構成される。Ｒ_ＦＢは帰還抵抗である。

アナログ音声信号電圧Ｖ_ＩＮは、積分回路２１で積分され積分電圧Ｖ１となる。積分電圧Ｖ１は発振回路２３から出力された三角波電圧とコンパレータ２２で比較され、ＶＤＤ２とＶＳＳの２値からなる矩形波であるＰＷＭ変調信号電圧Ｖ２となる。電圧Ｖ２はレベルシフタ３１でＶＤＤ１とＶＳＳの２値からなる矩形波にレベル変換された電圧Ｖ３となる。電圧Ｖ３はプリドライバ３２でバッファリングされ、パワートランジスタ段３３から出力電圧Ｖoutとして出力する。そして、この出力電圧Ｖoutは、フィルタ回路４０によって高域成分がカットされ、復調されたアナログ信号電圧Ｖspkとなり、スピーカ５０を駆動する。Ｄ級増幅回路１０の各部の波形を図５に示した。この種の回路構成は、特許文献１に開示されている。さらに、２電源で使用する回路構成は、特許文献２に記載されている。

次に、発振回路２３と基準電圧発生回路２４の動作について、図６〜図８を用いて説明する。図６は発振回路２３のブロック図である。発振回路２３は、コンパレータ２３１，２３２、ＲＳフリップフロップ２３３、ＰＭＯＳトランジスタＭＰ７、ＮＭＯＳトランジスタＭＮ７、キャパシタＣ３で構成されている。発振回路２３の動作は、キャパシタＣ３の充電期間と放電期間に分けられる。また、トランジスタＭＰ７のソースには電流Ｉosc１を吐き出す電流源が接続され、トランジスタＭＮ７のソースには電流Ｉosc２を吸い込む電流源が接続される。

充電期間では、ＲＳフリップフロップ２３３のＱ出力はローレベルである。このとき、トランジスタＭＰ７はオン状態であるため、電流Ｉosc１によりキャパシタＣ３が充電され、発振電圧Ｖoscが上昇する。この発振電圧Ｖoscがコンパレータ２３２の基準電圧Ｖref２に到達すると、そのコンパレータ２３２の出力はローレベルからハイレベルに変化する。このハイレベルの電圧はＲＳフリップフロップ２３３のＳ入力に入力される。その結果、ＲＳフリップフロップ２３３のＱ出力はローレベルからハイレベルに変化する。よって、トランジスタＭＰ７はオフ状態、ＭＮ７はオン状態となり、発振回路２３は放電期間に移行する。

放電期間では、トランジスタＭＮ７がオン状態であるため、電流Iosc２によりキャパシタＣ３の電荷が放電され、発振電圧Ｖoscが下降する。この発振電圧Ｖoscがコンパレータ２３１の基準電圧Ｖref１に到達すると、そのコンパレータ２３２の出力はローレベルからハイレベルに変化する。このハイレベルの電圧はＲＳフリップフロップ２３３のＲ入力に入力される。その結果、ＲＳフリップフロップ２３３のＱ出力はハイレベルからローレベルに変化する。よって、トランジスタＭＰ７はオン状態、ＭＮ７はオフ状態となり、発振回路２３は充電期間に移行する。

発振回路２３は、以上の充電期間と放電期間の繰り返しにより、図７に示すような三角波の発振電圧Ｖoscを出力する。この三角波発振電圧Ｖoscの発振周波数ｆoscは、式（１）で表される。

ここで、Ｉosc１＝Ｉosc２＝Ｉoscであれば、式(１）は式（２）となり、発振周波数ｆoscは電流源電流Ｉoscに比例する。

図８は発振回路２３のコンパレータ２３１，２３２に入力される基準電圧Ｖref１，Ｖref２を発生する基準電圧発生回路２４の従来の構成である。抵抗Ｒ１１〜Ｒ１３で構成され、電源電圧ＶＤＤ１と接地電圧ＶＳＳの電位差を上記抵抗によって分圧することで、基準電圧Ｖref１，Ｖref２を発生する。

米国特許第６２６２６３２号明細書米国特許第７２６２６５８号明細書

ところで、電源電圧ＶＤＤ１はバッテリＢ１から供給される電圧であるため、図９に示すように、時間経過に従いその値が低下する。一方、電源電圧ＶＤＤ２はレギュレータ６０から供給されるため、ＶＤＤ１＝ＶＤＤ２になるまで、その値を維持する。電源電圧ＶＤＤ１が低下するとＰＷＭ変調回路２０のカットオフ周波数ｆｃが低下する。ｆｃは式（３）のように表される。Ａ_Ｍはコンパレータ２２の変調利得、Ａ_ＬＳはレベルシフタ３１の電圧利得である。

このとき、変調利得Ａ_Ｍは一定値を維持するが、電圧ＶＤＤ１の低下に伴い電圧利得Ａ_ＬＳが小さくなるため、上式(３)よりカットオフ周波数ｆｃが低下し、Ｄ級増幅回路１０の高域の再生能力が低下していく。そのため、バッテリＢ１の電圧低下に伴い音質の低下をもたらす問題があった。

図１０にＤ級増幅回路１０の利得の周波数特性を示す。周波数軸上にカットオフ周波数ｆｃ、人間の可聴域周波数（２０ｋＨｚ）、発振回路の発振周波数ｆoscを示した。同図に示すように、カットオフ周波数ｆｃは２０ｋＨｚ以上かつｆosc／２以下である必要がある。バッテリＢ１の電圧ＶＤＤ１が低下するとカットオフ周波数ｆｃが低下する関係にあり、それが２０ｋＨｚ以下になると、入力信号の可聴域における高域成分が減衰する。

本発明の目的は、高出力と低消費電力を両立するために出力回路をバッテリに直結し、ＰＷＭ変調回路の電源電圧をレギュレータから出力された低電圧に接続した場合において、バッテリの電圧が低下したときでも、カットオフ周波数が一定値を維持されるようにして、上記した問題を解決したＤ級増幅回路を提供することである。

上記目的を達成するために、請求項１にかかる発明は、第２の電源電圧で動作し、入力するアナログ信号電圧に対応した電圧と発振回路で生成した三角波電圧とを比較してＰＷＭ信号電圧を生成するＰＷＭ変調回路と、前記第２の電源電圧より高い第１の電源電圧で動作し、前記ＰＷＭ変調回路から出力する前記ＰＷＭ信号電圧のレベルを前記第２の電源電圧から前記第１の電源電圧のレベルに変換してから増幅する出力回路とを備え、前記発振回路で生成する前記三角波電圧の振幅を、前記第１の電源電圧の値に比例して変化させるようにしたＤ級増幅回路において、前記発振回路は、前記三角波電圧が第２の基準電圧より低いときはキャパシタを第１の電流で充電し、前記三角波電圧が第２の基準電圧に上昇すると前記キャパシタを第２の電流で放電し、前記三角波電圧が第２の基準電圧より低い第１の基準電圧にまで低下すると前記キャパシタを前記第１の電流で充電し、以後これを繰り返す動作を行って、前記キャパシタの電圧を前記三角波電圧とし、前記第１および第２の電流は、前記第１の電源電圧の値に比例して生成され、中間電圧が前記第２の電源電圧に比例して生成され、前記第１の基準電圧は、前記第１の電流に対応した値の電流が第１の抵抗に流れることにより、前記中間電圧から所定量だけ低い電圧となるように生成され、前記第２の基準電圧は、前記第２の電流に対応した値の電流が前記第１の抵抗と同値の第２の抵抗に流れることにより、前記中間電圧から前記所定量だけ高い電圧となるように生成される、ことを特徴とする。

本発明によれば、第１の電源電圧の値に比例して発振回路で生成される三角波電圧の振幅が変化するので、第１の電源電圧が変動しても、Ｄ級増幅回路のカットオフ周波数が一定値を維持するように自動制御される。このため、バッテリ駆動のＤ級増幅回路において、高出力と低消費電力を両立するために出力回路をバッテリに直結し、ＰＷＭ変調回路の電源電圧としてレギュレータから出力する低電圧に接続した場合でも、バッテリの出力電圧の時間変化に関わらず、高域の再生能力を保つことができる。また、第１の電源電圧が変動しても、発振回路の発振周波数が一定値を維持するように自動制御される。

本発明の実施例の基準電圧発生回路の回路図である。従来のＤ級増幅回路およびその周辺回路の構成を示すブロック図である。低電圧・高出力化を図った従来のＤ級増幅回路およびその周辺回路の構成を示すブロック図である。従来のＤ級増幅回路の回路構成を示す回路図である。図４のＤ級増幅回路の各部の動作波形を示す波形図である。図４のＤ級増幅回路の発振回路の構成を示す回路図である。図６の発振回路の出力波形を示す波形図である。図４のＤ級増幅回路の基準電圧発生回路の構成を示す回路図である。図６のＤ級増幅回路に供給される電源電圧の時間変化を示す図である。Ｄ級増幅回路の安定動作条件を示す周波数特性図である。

図１に本発明の１つの実施例の基準電圧発生回路２４を示す。この基準電圧発生回路２４には、電源電圧ＶＤＤ１と、その電圧ＶＤＤ１をレギュレータ６０で降圧した電圧ＶＤＤ２が入力する。２４１，２４２，２４３はオペアンプ、ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５はＰＭＯＳトランジスタ、ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４，ＭＮ５はＮＭＯＳトランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７は抵抗である。

以下に、図１の基準電圧回発生路２４の動作を説明する。まず、抵抗Ｒ１，Ｒ２により電圧ＶＤＤ１が分圧され、オペアンプ２４１の非反転入力端子に入力する。Ｒ１＝Ｒ２とすると、オペアンプ２４１の非反転入力端子にはＶＤＤ１／２の電圧が入力する。この電圧ＶＤＤ１／２がオペアンプを２４１とトランジスタＭＮ１で負帰還され、そのトランジスタＭＮ１のソースに表れる。この電圧をＶref０とすると、

となる。この電圧Ｖref０と抵抗Ｒ３によって流れる電流Ｉref０は、

となり、電圧ＶＤＤ１に比例した電流となる。

この電流Ｉref０は、トランジスタＭＰ１，ＭＰ２，ＭＮ２，ＭＮ３からなるカレントミラーでコピーされて、電流Ｉref１が発生し、また、トランジスタＭＰ１，ＭＰ２，ＭＰ３からなるカレントミラーでコピーされて、電流Ｉref２が発生する。このとき、Ｉref１＝Ｉref２に設定される。このうち電流Ｉref１は抵抗Ｒ６を流れ、また、電流Ｉref２は抵抗Ｒ７を流れる。

一方、抵抗Ｒ４，Ｒ５により電圧ＶＤＤ２が分圧され、中間電圧Ｖcomが発生する。Ｒ４＝Ｒ５とすると、

となる。この中間電圧Ｖcomは、オペアンプ２４２とトランジスタＭＮ４によって負帰還をかけられ、トランジスタＭＮ４のソースに表れる。同じように、中間電圧Ｖcomは、オペアンプ２４３とトランジスタＭＰ４によって負帰還をかけられ、トランジスタＭＰ４のソースに表れる。そして、電流Ｉref１と抵抗Ｒ６によって、中間電圧Ｖcomから「Ｉref１×Ｒ６」だけ電圧降下シフトされた基準電圧Ｖref１が、トランジスタＭＮ３のドレインから出力される。また、電流Ｉref２と抵抗Ｒ７によって、中間電圧Ｖcomから「Ｉref２×Ｒ７」だけ電圧上昇シフトされた基準電圧Ｖref２が、トランジスタＭＰ３のドレインから出力される。これらの基準電圧Ｖref１、Ｖref２は、図６に示した発振回路２３に入力する。

また、前記電流Ｉref０がトランジスタＭＰ１，ＭＰ２，ＭＰ５からなるカレントミラーでコピーされることで、電流Ｉosc１が出力する。同様に、前記電流Ｉref０がトランジスタＭＰ１，ＭＰ２，ＭＮ２，ＭＮ５からなるカレントミラーでコピーされることで、電流Ｉosc２が出力する。このとき、Ｉref０＝Ｉosc１＝Ｉosc２になるように設定される。これらの電流Ｉosc１，Ｉosc２は、図６に示した発振回路２３に入力する。

電流Ｉref１、Ｉref２は電圧ＶＤＤ１の値に比例するので、基準電圧Ｖref１，Ｖref２の中間電圧Ｖcomからのそれぞれのシフト量は同一であり、電圧ＶＤＤ１の値に比例する。このため、この基準電圧Ｖref１，Ｖref２を発振回路２３に入力することで、三角波の電圧振幅を電圧ＶＤＤ１の値に比例させることができる。このとき、ＰＷＭ変調回路２０の変調利得Ａ_Ｍは式（７）の関係で表される。式（７）の「Ｖref−Ｖcom」はシフト量である。なお、Ｖrefは、Ｖref１あるいはＶref２である。

例えば、電圧ＶＤＤ１が２倍になるときは、レベルシフタ３１の電圧利得Ａ_ＬＳが２倍になるが、シフト量（＝Ｖref−Ｖcom）が２倍になるので、ＰＷＭ変調回路２０の変調利得Ａ_Ｍは上式（７）より１／２になるように自動制御される。その結果、式（３）で示したカットオフ周波数ｆｃを、電圧ＶＤＤ１の変動にかかわらず一定に保つことができる。

また、Ｉref０＝Ｉosc１＝Ｉosc２であるため、その電流Ｉosc１とＩosc２はＶＤＤ１に比例する。よって、電圧ＶＤＤ１が２倍になることによって、シフト量（＝Ｖref−Ｖcom）が２倍になっても、Ｉosc１＝Ｉosc２が２倍になるように自動制御されるため、式（２）に示すｆoscの関係式から、発振周波数ｆoscを一定に保つことができる。

以上の結果、バッテリ駆動のＤ級増幅回路において、高出力と低消費電力を両立するために出力回路３０をバッテリに直結し、ＰＷＭ変調回路２０の電源電圧をレギュレータ６０から出力された低電圧ＶＤＤ２に接続した場合でも、バッテリの出力電圧ＶＤＤ１の時間変化に拘わらず、カットオフ周波数ｆｃを一定にすることができ、高域の再生能力を保つことができるとともに、発振回路の発振周波数を一定に保つことができる。また、ＶＤＤ１＝ＶＤＤ２に到達すると、ＶＤＤ２が減衰し始めるため、本発明の自動制御が機能しなくなるが、ＶＤＤ１＝ＶＤＤ２に到達する直前でバッテリ残量の減少を検知し、Ｄ級増幅回路１０の動作が停止するような機構を別に設ければ、支障は生じない。

１０：Ｄ級増幅回路
２０：ＰＷＭ変調回路、２１：積分回路、２１１：オペアンプ、２２：コンパレータ、２３：発振回路、２３１，２３２：コンパレータ、２３３：ＲＳフリップフロップ、２４：基準電圧発生回路、２１４〜２４３：オペアンプ
３０：出力回路、３１：レベルシフタ、３２：プリドライバ、３３：パワートランジスタ段
４０：フィルタ回路
５０：スピーカ
６０：レギュレータ

Claims

第２の電源電圧で動作し、入力するアナログ信号電圧に対応した電圧と発振回路で生成した三角波電圧とを比較してＰＷＭ信号電圧を生成するＰＷＭ変調回路と、前記第２の電源電圧より高い第１の電源電圧で動作し、前記ＰＷＭ変調回路から出力する前記ＰＷＭ信号電圧のレベルを前記第２の電源電圧から前記第１の電源電圧のレベルに変換してから増幅する出力回路とを備え、前記発振回路で生成する前記三角波電圧の振幅を、前記第１の電源電圧の値に比例して変化させるようにしたＤ級増幅回路において、
前記発振回路は、前記三角波電圧が第２の基準電圧より低いときはキャパシタを第１の電流で充電し、前記三角波電圧が第２の基準電圧に上昇すると前記キャパシタを第２の電流で放電し、前記三角波電圧が第２の基準電圧より低い第１の基準電圧にまで低下すると前記キャパシタを前記第１の電流で充電し、以後これを繰り返す動作を行って、前記キャパシタの電圧を前記三角波電圧とし、
前記第１および第２の電流は、前記第１の電源電圧の値に比例して生成され、
中間電圧が前記第２の電源電圧に比例して生成され、
前記第１の基準電圧は、前記第１の電流に対応した値の電流が第１の抵抗に流れることにより、前記中間電圧から所定量だけ低い電圧となるように生成され、
前記第２の基準電圧は、前記第２の電流に対応した値の電流が前記第１の抵抗と同値の第２の抵抗に流れることにより、前記中間電圧から前記所定量だけ高い電圧となるように生成される、
ことを特徴とするＤ級増幅回路。