JP4072148B2 - 演算増幅器 - Google Patents

Description

本発明は、演算増幅器、特にＭＯＳトランジスタ（以下、単に「ＭＯＳ」という）で構成され、かつ低電圧で比較的大きな出力電流を得ることができる演算増幅器に関するものである。

図２は、従来の演算増幅器の一例を示す構成図である。この演算増幅器は、反転入力端子１及び非反転入力端子２に入力された２つの入力信号の差の電圧を増幅する差動入力部１０、差動入力部１０の出力信号を増幅する増幅部２０Ｚ、増幅部２０Ｚで増幅された信号を低出力インピーダンスで出力端子３に出力する出力部３０Ｚ、及び各部に必要なバイアス電圧を生成するバイアス生成部４０で構成されている。

差動入力部１０は、ＰチャネルＭＯＳ（以下、「ＰＭＯＳ」という）１１を有しており、このＰＭＯＳ１１のソースが電源電圧ＶＤＤに接続されている。ＰＭＯＳ１１のゲートには、バイアス生成部４０からバイアス電圧ＶＢ１が与えられている。ＰＭＯＳ１１のドレインには、ＰＭＯＳ１２，１３のソースが接続されており、これらのＰＭＯＳ１２，１３のゲートが、反転入力端子１及び非反転入力端子２に、それぞれ接続されている。ＰＭＯＳ１２のドレインは、ＮチャネルＭＯＳ（以下、「ＮＭＯＳ」という）１４のドレインとゲート、及びＮＭＯＳ１５のゲートに接続されている。ＮＭＯＳ１４，１５のソースは、接地電圧ＧＮＤに接続されている。ＰＭＯＳ１３及びＮＭＯＳ１５のドレインは、ノードＮ１に接続され、このノードＮ１に差動入力部１０の信号Ｖ１が出力されるようになっている。

増幅部２０Ｚは、ＰＭＯＳ２６を有しており、このＰＭＯＳ２６のソースが電源電圧ＶＤＤに接続されている。ＰＭＯＳ２６のゲートには、バイアス生成部４０からバイアス電圧ＶＢ１が与えられている。ＰＭＯＳ２６のドレインは、ノードＮ２に接続され、このノードＮ２にＮＭＯＳ２７及びＰＭＯＳ２８のソースが接続されている。ＮＭＯＳ２７及びＰＭＯＳ２８のゲートには、バイアス生成部４０から、それぞれバイアス電圧ＶＢ２，ＶＢ３が与えられている。ＮＭＯＳ２７及びＰＭＯＳ２８のドレインはノードＮ３に接続され、このノードＮ３にＮＭＯＳ２９のドレインが接続されている。ＮＭＯＳ２９のゲートはノードＮ１に接続され、ソースは接地電圧ＧＮＤに接続されている。出力部３０Ｚは、ＰＭＯＳ３８とＮＭＯＳ３９で構成され、このＰＭＯＳ３８のソース、ゲート、及びドレインは、それぞれ電源電圧ＶＤＤ、ノードＮ２、及び出力端子３に接続されている。ＮＭＯＳ３９のドレイン、ゲート、及びソースは、それぞれ出力端子３、ノードＮ３、及び接地電圧ＧＮＤに接続されている。

このような演算増幅器では、反転入力端子１に印加された入力信号ＶＩ１と、非反転入力端子２に印加された入力信号ＶＩ２との差の電圧が、差動入力部１０で増幅され、信号Ｖ１としてのノードＮ１に出力される。信号Ｖ１は、増幅部２０Ｚによって増幅され、ノードＮ３から出力部３０ＺのＮＭＯＳ３９のゲートに与えられる。また、増幅部２０ＺのノードＮ２から、出力部３０ＺのＰＭＯＳ３８のゲートに対して、出力部３０Ｚに所定の出力電流を流すための信号が与えられる。これにより、入力信号ＶＩ１，１ＶＩ２の差の電圧が増幅され、出力端子３から出力電圧ＶＯが出力される。
なお、従来の演算増幅器を開示した特許文献としては以下のような文献がある。
特開昭６２−６８３０８号公報 特開平９−２１４２６１号公報 特開平７−１０６９６８号公報 特開平１０−１７８３２２号公報

しかしながら、従来のＭＯＳで構成された演算増幅器では、次のような課題があった。図３は、ＭＯＳの特性の一例を示す図である。この図３では、電源電圧ＶＤＤを２Ｖとした場合の、出力部３０ＺのＮＭＯＳ３９のゲート・ソース間電圧Ｖｇｓとドレイン電流Ｉｄの関係を、ＭＯＳのゲート幅Ｗをパラメータとして示している。なお、ゲート長Ｌは１μｍである。図３に示すように、ゲート・ソース間電圧Ｖｇｓが一定であれば、大きなドレイン電流Ｉｄを得るためには、ゲート幅Ｗを広くする必要がある。また、ゲート・ソース間電圧Ｖｇｓが大きいほど、所定のドレイン電流Ｉｄを得るために必要はゲート幅Ｗは、狭くなるということがわかる。

図２の構成の演算増幅器において、例えば３Ｖ等の低い電源電圧ＶＤＤで動作させて、大きな出力電流（例えば、２００ｍＡ）を得るためには、出力部３０ＺのＰＭＯＳ３８，ＮＭＯＳ３９のゲート幅Ｗを、それぞれ３ｍｍ程度にする必要がある。このため、出力部３０ＺのＭＯＳのサイズが極端に大きくなり、集積回路としてのパターン面積が大きくなるという課題があった。本発明は、前記従来技術が持っていた課題を解決し、電源電圧ＶＤＤが低くても、比較的小さなパターン面積で大きな出力電流を得ることができる演算増幅器を提供するものである。

前記課題を解決するために、本発明は、２つの入力信号の差の電圧に対応した第１の信号を生成する差動入力部と、前記第１の信号を電圧増幅して相補的な第２及び第３の信号を生成する増幅部と、第１の電源電圧と出力ノードとの間に接続されて前記第２の信号で導通状態が制御される第１のＭＯＳと、第２の電源電圧と前記出力ノードとの間に接続されて前記第３の信号で導通状態が制御される第２のＭＯＳとを備えた演算増幅器において、前記第１及び第２の電源電圧を昇圧して該第１及び第２の電源電圧よりも高い昇圧電圧を生成する昇圧部を設けると共に、前記増幅部を前記昇圧電圧で駆動することにより、前記第２または第３の信号の最大レベルの絶対値が前記第１または第２の電源電圧の絶対値よりも大きくなるように構成している。

本発明によれば、以上のように演算増幅器を構成したので、次のような作用が行われる。昇圧部において、第１及び第２の電源電圧よりも高い昇圧電圧が生成されて増幅部に供給される。この昇圧電圧で駆動される増幅部において、差動入力部から与えられた第１の信号が電圧増幅され、その最大レベルの絶対値が、第１または第２の電源電圧の絶対値よりも大きくなるような、相補的な第２及び第３の信号が生成される。第２の信号は第１のＭＯＳに与えられ、その導通状態が制御される。また、第３の信号は第２のＭＯＳに与えられ、その導通状態が制御される。そして、２つの入力信号の差の電圧に対応した出力電流が出力ノードから出力される。
本発明によれば、電源電圧で駆動される第１及び第２のＭＯＳを、第２及び第３の信号でそれぞれ制御するようにしているので、電源電圧が低くても、ＭＯＳのゲート幅を広くすることなく、大きな電流を流すことができるという効果がある。

第１の実施形態
図１は、本発明の第１の実施形態を示す演算増幅器の構成図である。この演算増幅器は、反転入力端子１及び非反転入力端子２に入力された２つの入力信号の差の電圧を増幅する差動入力部１０、差動入力部１０の出力信号を増幅する増幅部２０、増幅部２０で増幅された信号を低出力インピーダンスで出力端子３に出力する出力部３０、各部に必要なバイアス電圧を生成するバイアス生成部４０、及び電源電圧ＶＤＤを昇圧してこの電源電圧ＶＤＤの２〜４倍の昇圧電圧ＶＣＰを生成する昇圧部５０で構成されている。差動入力部１０は、ＰＭＯＳ１１を有しており、このＰＭＯＳ１１のソースが電源電圧ＶＤＤに接続されている。ＰＭＯＳ１１のゲートには、バイアス生成部４０からバイアス電圧ＶＢ１が与えられている。ＰＭＯＳ１１のドレインには、ＰＭＯＳ１２，１３のソースが接続されており、これらのＰＭＯＳ１２，１３のゲートが、それぞれ反転入力端子１及び非反転入力端子２に接続されている。ＰＭＯＳ１２のドレインは、ＮＭＯＳ１４のドレインとゲート、及びＮＭＯＳ１５のゲートに接続されている。ＮＭＯＳ１４，１５のソースは、接地電圧ＧＮＤに接続されている。ＰＭＯＳ１３及びＮＭＯＳ１５のドレインは、ノードＮ１に接続され、このノードＮ１に差動入力部１０の信号Ｖ１が出力されるようになっている。

増幅部２０は、ＰＭＯＳ２１とＮＭＯＳ２２を有している。ＰＭＯＳ２１のソースには昇圧部５０から昇圧電圧ＶＣＰが、ゲートにはバイアス生成部４０からバイアス電圧ＶＢ２が、それぞれ与えられている。ＰＭＯＳ２１のドレインはノードＮ２に接続され、このノードＮ２にＮＭＯＳ２２のドレインが接続されている。ＮＭＯＳ２２のソースは接地電圧ＧＮＤに接続され、ゲートには、差動入力部１０の信号Ｖ１が与えられている。出力部３０は、ＮＭＯＳ３１，３２を有している。ＮＭＯＳ３１のソースは電源電圧ＶＤＤに、ゲートはノードＮ２に、及びドレインは出力端子３に、ぞれぞれ接続されている。ＮＭＯＳ３２のドレインは出力端子３に、ゲートはノードＮ１に、及びソースは接地電圧ＧＮＤに、それぞれ接続されている。

図４は、図１中の昇圧部５０の一例を示す回路図である。この昇圧部５０は、ダイオード接続されて縦続に接続されたＮＭＯＳ５１ａ，５１ｂ，・・・，５１ｅを有しており、先頭のＮＭＯＳ５１ａのソースが電源電圧ＶＤＤ、最後のＮＭＯＳ５１ｅのドレインがノードＮ５に、それぞれ接続されている。ＮＭＯＳ５１ａ，５１ｂの接続点と、ＮＭＯＳ５１ｃ，５１ｄの接続点には、それぞれキャパシタ５２ａ，５２ｃを介してクロック信号ＣＬＫ１が与えられている。また、ＮＭＯＳ５１ｂ，５１ｃの接続点と、ＮＭＯＳ５１ｄ，５１ｅの接続点には、それぞれキャパシタ５２ｂ，５２ｄを介してクロック信号ＣＬＫ２が与えられるようになっている。クロック信号ＣＬＫ１，ＣＬＫ２は、例えば周波数２０ＭＨｚで、位相が１８０゜異なる信号である。ノードＮ５と接地電圧ＧＮＤの間には、ダイオード接続されたＮＭＯＳ５３ａ，５３ｂ，・・・，５３ｇが直列に接続されると共に、キャパシタ５４が接続されている。

このような昇圧部５０では、クロック信号ＣＬＫ１，ＣＬＫ２が与えられと、ダイオード接続されたＮＭＯＳ５１ａ〜５１ｅと、キャパシタ５２ａ〜５２ｄで構成される倍電圧整流回路によって、電源電圧ＶＤＤの数倍の直流電圧が生成されてノードＮ５に接続されたキャパシタ５４に蓄積される。一方、ダイオード接続されたＮＭＯＳ５３ａ〜５３ｇは、ノードＮ５の電圧を所定の電圧にクランプするためのものであり、これによってノードＮ５から所定の昇圧電圧ＶＣＰが出力されるようになっている。なお、増幅部２０に必要な電流は極めて小さいので、ＮＭＯＳ５１ａ〜５１ｅの概略のゲート幅Ｗは１０μｍ、ゲート長は１μｍであり、ＮＭＯＳ５３ａ〜５３ｇの概略のゲート幅Ｗは５０μｍ、ゲート長は１μｍである。また、キャパシタ５２ａ〜５２ｄの容量は約０．２ｐＦである。

図５は、図１の演算増幅器の動作波形図である。以下、この図５を参照しつつ、図１の動作を説明する。この演算増幅器の反転入力端子１及び非反転入力端子２に、それぞれ電源電圧ＶＤＤの１／２を中心とする入力信号ＶＩ１，ＶＩ２が入力される。また、出力端子３と電源電圧ＶＤＤ／２との間には、負荷が接続される。入力信号ＶＩ１，ＶＩ２の入力差電圧Ｖｉｎ（＝ＶＩ１−ＶＩ２）は、差動入力部１０で増幅され、ノードＮ１に信号Ｖ１が出力される。

図５の期間Ｔ１に示すように、入力差電圧Ｖｉｎが正のとき、信号Ｖ１は電源電圧ＶＤＤ／２以下となるので、増幅部２０のＮＭＯＳ２２及び出力部３０のＮＭＯＳ３２のオン抵抗が増加する。ＮＭＯＳ２２のオン抵抗が増加することにより、ＰＭＯＳ２１を介してノードＮ２に出力される信号Ｖ２の電圧は上昇する。信号Ｖ２は出力部３０のＮＭＯＳ３１のゲートに与えられるので、このＮＭＯＳ３１のオン抵抗は減少し、出力端子３の出力電圧ＶＯは、入力差電圧Ｖｉｎに応じて上昇する。ＰＭＯＳ２１のソースには、電源電圧ＶＤＤの２倍以上の電源電圧ＶＣＰが与えられているので、入力差電圧Ｖｉｎの上昇により、信号Ｖ２はこの電源電圧ＶＤＤ以上に上昇する。このため、ＮＭＯＳ３１のゲート・ソース間電圧Ｖｇｓが大きくなり、図３で示した特性により、このＮＭＯＳ３１は大きなドレイン電流を流すことが可能になる。ＮＭＯＳ３１に流れるドレイン電流は、出力端子３を通して負荷に供給される。

一方、図５の期間Ｔ２に示すように、入力差電圧Ｖｉｎが負のとき、信号Ｖ１は電源電圧ＶＤＤ／２以上になるので、増幅部２０のＮＭＯＳ２２及び出力部３０のＮＭＯＳ３２のオン抵抗は減少する。ＮＭＯＳ２２のオン抵抗が減少することにより、ＰＭＯＳ２１を介してノードＮ２に出力される信号Ｖ２は低下する。信号Ｖ２は出力部３０のＮＭＯＳ３１のゲートに与えられるので、このＮＭＯＳ３１のオン抵抗は増加し、出力端子３の出力電圧ＶＯは、入力差電圧Ｖｉｎに応じて、電源電圧ＶＤＤ／２以下に低下する。これにより、出力端子３を通して負荷側からＮＭＯＳ３２に電流が流れ込む。

以上のように、この第１の実施形態の演算増幅器は、電源電圧ＶＤＤを昇圧する昇圧部５０を有し、その昇圧電圧ＶＣＰまでＮＭＯＳ３１のゲート電圧を上昇させるように増幅部２０を構成している。これにより、ゲート幅Ｗの狭いＮＭＯＳ３１でも、大きな出力電流を供給することができる。

ここで、この演算増幅器と図２の演算増幅器のパターンにおけるゲート幅Ｗを比較する。図２の演算増幅器では、２００ｍＡの出力電流を得るためには、出力部３０ＺのＰＭＯＳ３８，ＮＭＯＳ３９のゲート幅Ｗを、それぞれ３ｍｍ程度にする必要がある。従って、出力部３０Ｚのゲート幅Ｗの合計は６ｍｍとなる。

一方、図１の演算増幅器では、同じ出力電流を得るための出力部３０のＮＭＯＳ３１，３２のゲート幅Ｗは、図３から明らかなように、それぞれ１ｍｍ程度である。但し、図１の演算増幅器には昇圧部５０が追加されているが、前述したように、この昇圧部５０の容量は極めて小さいので、そのゲート幅Ｗの合計は１ｍｍ程度である。従って、この演算増幅器の出力部３０と昇圧部５０のゲート幅Ｗの合計は３ｍｍとなる。このように、第１の実施形態の演算増幅器は、低い電源電圧ＶＤＤでも、比較的小さなパターン面積で大きな出力電流を得ることができるという利点がある。

第２の実施形態
図６は、本発明の第２の実施形態を示す演算増幅器の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。この演算増幅器は、差動入力部１０の前段に、入力信号ＶＩ１，ＶＩ２を所定の電圧だけシフトアップするためのシフト部６０を設けたものである。シフト部６０は、入力信号ＶＩ１をシフトアップするＰＭＯＳ６１及びＮＭＯＳ６２，６３の直列回路を有しており、このＰＭＯＳ６１のソースが昇圧電圧ＶＣＰに、ＮＭＯＳ６３のソースが接地電圧ＧＮＤに、それぞれ接続されている。ＰＭＯＳ６１のゲートにはバイアス電圧ＶＢが与えられ、ＮＭＯＳ６３のゲートは反転入力端子１に接続されている。ＮＭＯＳ６２のゲートは、ＰＭＯＳ６１及びこのＮＭＯＳ６２のドレインに接続されると共に、差動入力部１０のＰＭＯＳ１２のゲートに接続されている。

このシフト部６０は、同様に、入力信号ＶＩ２をシフトアップするＰＭＯＳ６４及びＮＭＯＳ６５，６６の直列回路を有しており、このＰＭＯＳ６４のソースが昇圧電圧ＶＣＰに、ＮＭＯＳ６６のソースが接地電圧ＧＮＤに、それぞれ接続されている。ＰＭＯＳ６４のゲートにはバイアス電圧ＶＢが与えられ、ＮＭＯＳ６６のゲートは非反転入力端子２に接続されている。ＮＭＯＳ６５のゲートは、ＰＭＯＳ６４及びこのＮＭＯＳ６５のドレインに接続されると共に、差動入力部１０のＰＭＯＳ１３のゲートに接続されている。差動入力部１０のＰＭＯＳ１１のソースは、電源電圧ＶＤＤに代えて昇圧電圧ＶＣＰに接続されている。その他の構成は、図１と同様である。

図７は、図６の演算増幅器の動作波形図である。以下、この図７を参照しつつ、図６の動作を説明する。この演算増幅器の反転入力端子１及び非反転入力端子２に、それぞれ電源電圧ＶＤＤの１／２を中心とする入力信号ＶＩ１，ＶＩ２が入力される。また、出力端子３と電源電圧ＶＤＤ／２との間には、負荷が接続される。入力信号ＶＩ１，ＶＩ２は、ともにシフト部６０において所定の電圧だけシフトアップされたあと、差動入力部１０に与えられて増幅される。差動入力部１０の電源には、昇圧電圧ＶＣＰが与えられているので、ノードＮ１の信号Ｖ１のレベルは、相対的にシフトアップされた電圧となる。

図７の期間Ｔ１に示すように、入力差電圧Ｖｉｎが正のとき、信号Ｖ１は電源電圧ＶＤＤ／２以下となるので、増幅部２０のＮＭＯＳ２２及び出力部３０のＮＭＯＳ３２のオン抵抗が増加する。ＮＭＯＳ２２のオン抵抗が増加することにより、ＰＭＯＳ２１を介してノードＮ２に出力される信号Ｖ２の電圧は上昇する。信号Ｖ２は出力部３０のＮＭＯＳ３１のゲートに与えられるので、このＮＭＯＳ３１のオン抵抗は減少し、出力端子３の出力電圧ＶＯは、入力差電圧Ｖｉｎに応じて上昇する。ＰＭＯＳ２１のソースには、電源電圧ＶＤＤの２倍以上の電源電圧ＶＣＰが与えられているので、入力差電圧Ｖｉｎの上昇により、信号Ｖ２はこの電源電圧ＶＤＤ以上に上昇する。このため、ＮＭＯＳ３１のゲート・ソース間電圧Ｖｇｓが大きくなり、図３で示した特性により、このＮＭＯＳ３１は大きな電流を流すことが可能になる。ＮＭＯＳ３１に流れる電流は、出力端子３を通して負荷に供給される。

一方、図５の期間Ｔ２に示すように、入力差電圧Ｖｉｎが負のとき、信号Ｖ１は電源電圧ＶＤＤ／２になるので、増幅部２０のＮＭＯＳ２２及び出力部３０のＮＭＯＳ３２のオン抵抗は減少する。ＮＭＯＳ２２のオン抵抗が減少することにより、ＰＭＯＳ２１を介してノードＮ２に出力される信号Ｖ２の電圧は低下する。信号Ｖ２は出力部３０のＮＭＯＳ３１のゲートに与えられるので、このＮＭＯＳ３１のオン抵抗は増加し、出力端子３の出力電圧ＶＯは、入力差電圧Ｖｉｎに応じて、電源電圧ＶＤＤ／２以下に低下する。これにより、出力端子３を通して負荷側からＮＭＯＳ３２に電流が流れ込む。このとき、ノードＮ１の信号Ｖ１は、シフトアップされているので、ＮＭＯＳ３２のゲート・ソース間電圧Ｖｇｓが大きくなり、図３で示した特性により、このＮＭＯＳ３２は大きなドレイン電流を流すことが可能になる。

以上のように、この第２の実施形態の演算増幅器は、電源電圧ＶＤＤを昇圧する昇圧部５０を有し、その昇圧電圧ＶＣＰまで出力部３０のＮＭＯＳ３１，３２のゲート電圧を上昇させるようにシフト部６０、差動入力部１０、及び増幅部２０を構成している。これにより、ゲート幅Ｗの狭いＮＭＯＳ３１，３２でも、大きな出力電流を得ることができるという利点がある。

第３の実施形態
図８は、本発明の第３の実施形態を示す演算増幅器の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。この演算増幅器は、図２中の差動入力部１０に代えて、構成の異なる差動入力部７０を備えている。差動増幅部７０は、ＮＭＯＳ７１を有しており、このＮＭＯＳ７１のソースが接地電圧ＧＮＤに接続され、ゲートにはバイアス電圧ＶＢ１が与えられている。ＮＭＯＳ７１のドレインにはＮＭＯＳ７２ａ，７２ｂのソースが接続され、これらのＮＭＯＳ７２ａ，７２ｂのゲートが反転入力端子１及び非反転入力端子２に、それぞれ接続されている。ＮＭＯＳ７２ａ，７２ｂのドレインは、それぞれＰＭＯＳ７３ａ，７３ｂを介して昇圧電圧ＶＣＰに接続されている。これらのＰＭＯＳ７３ａ，７３ｂには、電流ミラー回路を構成するＰＭＯＳ７４ａ，７４ｂが、それぞれ接続されている。

ＰＭＯＳ７４ｂのドレインは、ノードＮ１に接続され、このノードＮ１には、ＮＭＯＳ７５のゲートが接続されている。ＮＭＯＳ７５のソースは、昇圧電圧ＶＣＰに接続され、ドレインはＰＭＯＳ７６のゲートに接続されると共に、ＮＭＯＳ７７を介して接地電圧ＧＮＤに接続されている。ＰＭＯＳ７６のソースはＰＭＯＳ７４ａのドレインに接続され、ドレインはＮＭＯＳ７８のドレイン及びゲートと、ＮＭＯＳ７９のゲートに接続されている。ＮＭＯＳ７８のソースは接地電圧ＧＮＤに接続されている。また、ＮＭＯＳ７９のドレインはノードＮ１に、ソースは接地電圧ＧＮＤに、それぞれ接続されている。その他の構成は、図２と同様である。

この演算増幅器の動作は、基本的に図６の演算増幅器の動作と同じである。この演算増幅器では、入力信号ＶＩ１，ＶＩ２が与えられる差動入力部７０のＮＭＯＳ７２ａ，７２ｂの電流が、それぞれＰＭＯＳ７３ａ，７４ａ、及びＰＭＯＳ７３ｂ，７４ｂの電流ミラー回路で折り返される。これによって、ＮＭＯＳ７２ａ，７２ｂのドレイン電圧が等しくなる。更に、ＮＭＯＳ７５及びＰＭＯＳ７６により、ＰＭＯＳ７４ａ，７４ｂのドレイン電圧が等しくなるようにバイアスされる。ＰＭＯＳ７４ｂのドレイン、即ちノードＮ１の信号Ｖ１は、増幅部２０及び出力部３０に与えられる。これらの増幅部２０及び出力部３０の動作は、図６の演算増幅器における動作と同様である。

以上のように、この第３の実施形態の演算増幅器は、差動増幅部７０のＮＭＯＳ７２ａ，７２ｂのドレイン電圧を等しくするように構成しているので、オフセット電圧が小さくなり、誤差を少なくすることができるという利点がある。更に、ＮＭＯＳ７２ａ，７２ｂの電流を、それぞれＰＭＯＳ７３ａ，７４ａ、及びＰＭＯＳ７３ｂ，７４ｂの電流ミラー回路で折り返すようにしているので、ノードＮ１の信号Ｖ１の変動範囲を、接地電圧ＧＮＤ〜昇圧電圧ＶＣＰの範囲に拡大することができる。これにより、ゲート幅Ｗの狭いＮＭＯＳ３１，３２でも、より大きな出力電流を得ることができるという利点がある。

第４の実施形態
図９は、本発明の第４の実施形態を示す演算増幅器の構成図であり、図８中の要素と共通の要素には共通の符号が付されている。この演算増幅器は、図８中の差動入力部７０に代えて、構成の異なる差動入力部８０を備えている。差動増幅部８０は、ＰＭＯＳ８１を有しており、このＰＭＯＳ８１のソースが昇圧電圧ＶＣＰに接続され、ゲートにはバイアス電圧ＶＢが与えられている。ＰＭＯＳ８１のドレインにはＰＭＯＳ８２ａ，８２ｂのソースが接続され、これらのＰＭＯＳ８２ａ，８２ｂのゲートが反転入力端子１及び非反転入力端子２に、それぞれ接続されている。ＰＭＯＳ８２ａ，８２ｂのドレインは、それぞれＮＭＯ８３ａ，８３ｂを介して接地電圧ＧＮＤに接続されている。これらのＮＭＯＳ８３ａ，８３ｂには、電流ミラー回路を構成するＮＭＯＳ８４ａ，８４ｂが、それぞれ接続されている。

ＮＭＯＳ８４ｂのドレインは、ノードＮ１に接続され、このノードＮ１には、ＰＭＯＳ８５のゲートが接続されている。ＰＭＯＳ８５のソースは、接地電圧ＧＮＤに接続され、ドレインはＮＭＯＳ８６のゲートに接続されると共に、ＰＭＯＳ８７を介して昇圧電圧ＶＣＰに接続されている。ＮＭＯＳ８６のソースはＮＭＯＳ８４ａのドレインに接続され、ドレインはＰＭＯＳ８８のドレイン及びゲートと、ＰＭＯＳ８９のゲートに接続されている。ＰＭＯＳ８８のソースは昇圧電圧ＶＣＰに接続されている。また、ＰＭＯＳ８９のドレインはノードＮ１に、ソースは昇圧電圧ＶＣＰに、それぞれ接続されている。その他の構成は、図８と同様である。

この演算増幅器の動作は、基本的に図８の演算増幅器の動作と同じである。この演算増幅器では、入力信号ＶＩ１，ＶＩ２が与えられる差動入力部８０のＰＭＯＳ８２ａ，８２ｂの電流が、それぞれＮＭＯＳ８３ａ，８４ａ、及びＮＭＯＳ８３ｂ，８４ｂの電流ミラー回路で折り返される。これによって、ＰＭＯＳ８２ａ，８２ｂのドレイン電圧が等しくなる。更に、ＰＭＯＳ８５及びＮＭＯＳ８６により、ＮＭＯＳ８４ａ，８４ｂのドレイン電圧が等しくなるようにバイアスされる。ＮＭＯＳ８４ｂのドレイン、即ちノードＮ１の信号Ｖ１は、増幅部２０及び出力部３０に与えられる。これらの増幅部２０及び出力部３０の動作は、図８の演算増幅器における動作と同様である。

以上のように、この第４の実施形態の演算増幅器は、差動増幅部８０のＰＭＯＳ８２ａ，８２ｂのドレイン電圧を等しくするように構成しているので、オフセット電圧が小さくなり、誤差を少なくすることができるという利点がある。更に、ＰＭＯＳ８２ａ，８２ｂの電流を、それぞれＮＭＯＳ８３ａ，８４ａ、及びＮＭＯＳ８３ｂ，８４ｂの電流ミラー回路で折り返すようにしているので、ノードＮ１の信号Ｖ１の変動範囲を、接地電圧ＧＮＤ〜昇圧電圧ＶＣＰの範囲に拡大することができる。これにより、ゲート幅Ｗの狭いＮＭＯＳ３１，３２でも、より大きな出力電流を得ることができるという利点がある。

なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
（ａ） １つの電源電圧ＶＤＤで駆動する単一電源型のものを示したが、接地電圧ＧＮＤに対して、正と負の２つの電源電圧を用いる２電源型に対しても同様に適用できる。その場合、昇圧部は、正と負の昇圧電圧を生成する必要がある。
（ｂ） 昇圧部５０の構成は、図４の回路に限定されない。電源電圧ＶＤＤを昇圧して、この電源電圧ＶＤＤの数倍の昇圧電圧ＶＣＰを生成するものであれば、どのような回路構成でも良い。
（ｃ） 差動入力部１０等や増幅部２０の構成は、例示したものに限定されず、従来から用いられている各種の回路構成を適用することができる。

本発明の第１の実施形態を示す演算増幅器の構成図である。 従来の演算増幅器の一例を示す構成図である。 ＭＯＳの特性の一例を示す図である。 図１中の昇圧部５０の一例を示す回路図である。 図１の演算増幅器の動作波形図である。 本発明の第２の実施形態を示す演算増幅器の構成図である。 図６の演算増幅器の動作波形図である。 本発明の第３の実施形態を示す演算増幅器の構成図である。 本発明の第４の実施形態を示す演算増幅器の構成図である。

符号の説明

１０，７０，８０ 差動入力部
２０ 増幅部
３０ 出力部
３１，３２ ＮＭＯＳ
４０ バイアス部
５０ 昇圧部
６０ シフト部

Claims (5)

1. 第１の電源電圧および第２の電源電圧が与えられ、前記第１の電源電圧よりも高い昇圧電圧を生成する昇圧部と、
   ２つの入力信号の電位レベルをそれぞれシフトアップさせる電圧シフト部と、
   前記シフトアップされた２つの入力信号の電位差に対応した第１の信号を生成する差動入力部と、
   前記昇圧部に接続され、前記昇圧部の生成する前記昇圧電圧を電源として利用し、前記第１の信号の電圧を反転増幅して第２の信号を生成する増幅部と、
   前記第１の電源電圧と出力ノードとの間に接続され、前記第２の信号により導通状態の制御を受ける第１導電型のＭＯＳトランジスタと、前記第２電源電圧と前記出力ノードとの間に接続され、前記第１の信号により導通状態の制御を受ける第１導電型の第２のＭＯＳトランジスタにより構成される出力部とを含み、
   前記第２の信号の最大電圧レベルは、前記第１の電源電圧よりも大きいことを特徴とする演算増幅器。
2. 第１の電源電圧および第２の電源電圧が与えられ、前記第１の電源電圧よりも高い昇圧電圧を生成する昇圧部と、
   ２つの入力信号の電圧に応じた電流を生成する電圧−電流変換部と、前記生成された電流を折り返して出力する電流ミラー回路とを有し、該電流ミラー回路から出力される電流によって前記２つの入力信号の電位差に対応した第１の信号を生成する差動入力部と、
   前記昇圧部に接続され、前記昇圧部の生成する前記昇圧電圧を電源として利用し、前記第１の信号の電圧を反転増幅して第２の信号を生成する増幅部と、
   前記第１の電源電圧と出力ノードとの間に接続され、前記第２の信号により導通状態の制御を受ける第１導電型のＭＯＳトランジスタと、前記第２電源電圧と前記出力ノードとの間に接続され、前記第１の信号により導通状態の制御を受ける第１導電型の第２のＭＯＳトランジスタにより構成される出力部とを含み、
   前記第２の信号の最大電圧レベルは、前記第１の電源電圧よりも大きいことを特徴とする演算増幅器。
3. 前記差動入力部は前記昇圧部に接続され、前記昇圧部の生成する前記昇圧電圧を電源として利用する請求項１または２記載の演算増幅器。
4. 前記電圧シフト部は前記昇圧部に接続され、前記昇圧部の生成する前記昇圧電圧を電源として利用する請求項１記載の演算増幅器。
5. 前記第１導電型はＮ型であり、前記第１の電源電圧は回路駆動用の電源電圧であり、前記第２の電源電圧は接地電圧である請求項１または２記載の演算増幅器。

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