JP5119626B2

JP5119626B2 - 電気ヒューズ回路

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Description

本発明は、電気ヒューズ回路に関する。

図２８は、レーザーヒューズを有する半導体メモリチップを示す図である。近年の半導体メモリでは、レーザーヒューズを使用した冗長メモリセルを有し、不良メモリセルを冗長メモリセルへ置き換えることが一般的に行われている。レーザーヒューズは、配線層にレーザーを照射して切断することで書き込みを行う不揮発性のＲＯＭであり（例えば未切断状態なら電気的に導通状態で０、切断状態なら電気的に非導通状態で１）、このＲＯＭに不良メモリセルのアドレスを記憶させることで冗長メモリセルへの置き換えを行う。パッケージング時の熱などの影響で、メモリチップ１６０１内のＤＲＡＭのリフレッシュ特性が悪化するなどの現象が知られている。しかし、パッケージング後にレーザーＬＳの照射を行うことはできない。そこで電気的に書き込み可能な電気ヒューズを不揮発性のＲＯＭとして使用し、このＲＯＭに不良メモリセルのアドレスを記憶させることで冗長メモリセルへの置き換えを行う方法が検討されている。

図２９は、電気ヒューズ回路の構成例を示す図である。以下、電界効果トランジスタを単にトランジスタという。電気ヒューズキャパシタ１０１は、電圧ＶＲＲ及びノードｎ３間に接続される。ｎチャネルトランジスタ１０２は、保護トランジスタであり、ゲートが電圧ＶＰＰに接続され、ドレインがノードｎ３に接続され、ソースがノードｎ２に接続される。電圧ＶＰＰは、例えば３Ｖである。ｎチャネルトランジスタ１０３は、ライト回路であり、ゲートがライト信号ＷＲＴに接続され、ドレインがノードｎ２に接続され、ソースがグランドに接続される。

次に、リード回路１１０の構成を説明する。ｎチャネルトランジスタ１１１は、ゲートがリード信号ＲＤに接続され、ドレインがノードｎ２に接続され、ソースがノードｎ４に接続される。ｎチャネルトランジスタ１１３は、ゲートがノードｎ５に接続され、ドレインがノードｎ４に接続され、ソースが抵抗１１４を介してグランドに接続される。ｐチャネルトランジスタ１１２は、ゲートがノードｎ５に接続され、ソースが電圧ＶＩＩに接続され、ドレインがノードｎ４に接続される。電圧ＶＩＩは、例えば１．６Ｖである。否定論理積（ＮＡＮＤ）回路１１５は、電源電圧ＶＩＩに接続され、入力端子がノードｎ４及び信号ＲＳＴｂの線に接続され、出力端子がノードｎ５に接続される。否定（ＮＯＴ）回路１１６は、入力端子がノードｎ５に接続され、出力端子が信号ＥＦＡの線に接続される。

また、下記の特許文献１では、電流遮断回路は、電流経路が第１および第２のヒューズと直列接続された第１および第２の電界効果トランジスタと、前記第１の電界効果トランジスタのゲートに接続されたパッド電極と、電源と前記第１の電界効果トランジスタのゲートとの間に接続された負荷抵抗と、欠陥救済の要否に応じて前記第２の電界効果トランジスタの導通状態を決定するヒューズ回路とを備えている。

また、下記の特許文献２には、ＤＲＡＭの冗長行デコーダにおいて、各ヒューズの一方端子と接地電位ＧＮＤのラインとの間に、各々ゲートがともに対応のワード線に割当てられたプリデコード信号を受ける複数のＮチャネルＭＯＳトランジスタを直列接続する半導体記憶装置が記載されている。

特開２００２−１９７８８９号公報特開２００１−３３８４９５号公報

近年、ＧＩＤＬ（Gate Induce Drain Leak）電流と呼ばれるリーク電流がＭＯＳトランジスタに存在することが知られている。例えば、トランジスタ１０２のゲート電圧が０Ｖの状態でドレイン電圧を４Ｖ以上に上げると（ゲート・ドレイン間の電位差が４Ｖ以上になると）、ドレイン・バックゲート（バルク）間にリーク電流が発生するというものである。複数の電気ヒューズへの書き込み動作はシフトレジスタ等を使用して１つずつ行われるが、ある電気ヒューズへの書き込み動作が行われた後に別の電気ヒューズへの書き込み動作を行うとき、書き込み済みの電気ヒューズ回路の保護トランジスタ１０２はゲート電圧がＶＰＰ＝３Ｖ、ドレイン電圧がＶＲＲ＝８Ｖとなる。そのゲート・ドレイン間の電位差は５Ｖとなり、ＧＩＤＬ電流が発生する。半導体チップ内に設けられた８ＶのＶＲＲを発生する昇圧ポンプ回路は電流供給能力が小さく（数十μＡ程度）、数百μＡのＧＩＤＬ電流が発生すると８Ｖという高電圧を発生することができないため、書き込み動作が正常に行われない場合があるという課題がある。

また、絶縁膜破壊後の電気ヒューズ抵抗値のばらつきが大きいことも知られており、「書き込み動作は行われたが、抵抗値が大き過ぎて検出回路が導通と判断できない」といったことが起こる確率が十分低いとは言えず、十分な信頼性を得ることが難しいという課題がある。

また、電気ヒューズの書き込み動作には８Ｖといった高電圧を印加する必要があるが、ＭＯＳトランジスタのソース／ドレインを形成する拡散層とウエル間のＰＮ接合がその高電圧により破壊されてしまう危険があるという課題がある。

近年、電子部品の小型化を目的として、メモリチップとロジック（プロセッサ）チップを同一パッケージ内に実装したＳＩＰ（System In Package）等が知られているが、パッケージング工程でメモリチップが不良品になってしまうと同一パッケージ内に実装された高価なロジックチップも合わせて不良になってしまい、コスト高となってしまうという課題がある。

本発明の目的は、信頼性の高い電気ヒューズ回路を提供することである。

本発明の一観点によれば、電気ヒューズを構成するキャパシタと、ライト信号に応じて前記キャパシタの端子に電圧を印加することにより、前記キャパシタの絶縁膜を破壊するライト回路と、前記キャパシタの端子と前記ライト回路間に直列接続される少なくとも２個の第１及び第２のトランジスタとを有し、前記第１のトランジスタは、ｐ型基板上の第１のｎ型ウエル内の第１のｐ型ウエル内に設けられるｎチャネルトランジスタであり、前記第１のトランジスタのソースが前記第１のｎ型ウエル及び前記第１のｐ型ウエル及び前記第２のトランジスタに接続され、前記第２のトランジスタは、前記ｐ型基板上の第２のｎ型ウエル内の第２のｐ型ウエル内に設けられるｎチャネルトランジスタであり、前記第２のトランジスタのソースが前記第２のｎ型ウエル及び前記第２のｐ型ウエル及び前記ライト回路に接続されていることを特徴とする電気ヒューズ回路が提供される。

少なくとも２個のトランジスタの直列接続を設けることにより、ゲート及びドレイン間の電位差を小さくすることできるので、ＧＩＤＬ電流を防止し、キャパシタへの書き込み動作を正常に行うことができる。

（第１の実施形態）
図２７は、本発明の第１の実施形態による半導体メモリチップの構成例を示す図である。電気ヒューズ回路１５０１は、ノーマルメモリセルアレイ１５０３内の不良メモリセルのアドレスを記憶する不揮発性ＲＯＭであり、その不良メモリセルのアドレスをアドレス比較器１５０２に出力する。アドレス比較器１５０２は、その不良メモリセルのアドレスと入力されたアドレスとを比較し、両アドレスの比較結果をノーマルメモリセルアレイ１５０３及び冗長メモリセルアレイ１５０４に出力する。両アドレスが一致しないときには、ノーマルメモリセルアレイ１５０３は、入力アドレスに対応するメモリセルに対して、データＤＱをリード又はライトする。両アドレスが一致するときには、冗長メモリセルアレイ１５０４は、入力アドレスに対応するメモリセルに対して、データＤＱをリード又はライトする。これにより、ノーマルメモリセルアレイ１５０３内に不良メモリセルがあった場合、その不良メモリセルを冗長メモリセルアレイ１５０４内のメモリセルに置き換えることができる。

図１は、本実施形態による電気ヒューズ回路１５０１の構成例を示す図である。図１は、図２９に対して、ｎチャネル電界効果トランジスタ１２１を追加したものである。以下、電界効果トランジスタを単にトランジスタという。キャパシタ１０１は、電圧ＶＲＲ及びノードｎ３間に接続され、電気ヒューズを構成する。ｎチャネルトランジスタ１２１は、保護トランジスタであり、ゲートが電圧ＶＲＲＨに接続され、ドレインがノードｎ３に接続され、ソースがノードｎ１に接続される。電圧ＶＲＲＨは、例えば５．５Ｖである。ｎチャネルトランジスタ１０２は、保護トランジスタであり、ゲートが電圧ＶＰＰに接続され、ドレインがノードｎ１に接続され、ソースがノードｎ２に接続される。電圧ＶＰＰは、例えば３Ｖである。ｎチャネルトランジスタ１０３は、ライト回路であり、ゲートがライト信号ＷＲＴに接続され、ドレインがノードｎ２に接続され、ソースがグランド（基準電位）に接続される。トランジスタ１０２及び１２１のバックゲート（バルク）は、グランドに接続される。

次に、リード回路１１０の構成を説明する。ｎチャネルトランジスタ１１１は、ゲートがリード信号ＲＤに接続され、ドレインがノードｎ２に接続され、ソースがノードｎ４に接続される。ｎチャネルトランジスタ１１３は、ゲートがノードｎ５に接続され、ドレインがノードｎ４に接続され、ソースが抵抗１１４を介してグランド（基準電位）に接続される。ｐチャネルトランジスタ１１２は、ゲートがノードｎ５に接続され、ソースが電圧ＶＩＩに接続され、ドレインがノードｎ４に接続される。電圧ＶＩＩは、例えば１．６Ｖである。否定論理積（ＮＡＮＤ）回路１１５は、電源電圧ＶＩＩに接続され、入力端子がノードｎ４及び信号ＲＳＴｂの線に接続され、出力端子がノードｎ５に接続される。否定（ＮＯＴ）回路１１６は、入力端子がノードｎ５に接続され、出力端子が信号ＥＦＡの線に接続される。

図３０は電気ヒューズ回路２１５及びその周辺回路の構成例を示す図であり、図３１は電気ヒューズ回路の書き込み動作の例を示すタイミングチャートである。電気ヒューズ回路２１５は、図１の電気ヒューズ回路に対応する。昇圧（ポンプ）回路及びレベル制御回路２０１は、電圧の昇圧及びレベル制御を行い、電圧ＶＲＲ，ＶＲＲＨ，ＶＰＰ，ＶＩＩ等を複数のユニット回路２０３に供給する。電気ヒューズ制御回路２０２は、信号ＲＤ、ＲＳＴｂ、ＥＦ−ＷＲＩＴＥ、ＥＦ−ＳＴＡＲＴ、ＥＦ−ＣＬＫ、ＥＦ−ＳＴＲＢを複数のユニット回路２０３に出力する。各ユニット回路２０３は、フリップフロップ（ＦＦ）２１１、２１２、ＮＡＮＤ回路２１３、ＮＯＴ回路２１４及び電気ヒューズ回路２１５を有する。複数のユニット回路２０３内のフリップフロップ２１１は、アドレス信号Ａ０〜Ａ２及びバリッド信号ＶＡＬＩＤを入力し、アドレスレジスタ２０４を構成する。説明の簡単のため、３ビットのアドレス信号Ａ０〜Ａ２の場合を例に説明する。バリッド信号ＶＡＬＩＤは、アドレス信号Ａ０〜Ａ２に対応する電気ヒューズの記憶内容を有効にするか否かを示す信号である。例えば、不良メモリセルが存在せず、冗長メモリセルへの置き換えを行う必要がないときには、バリッド信号ＶＡＬＩＤをローレベルにすればよい。複数のユニット回路２０３内のフリップフロップ２１２は、シフトレジスタ２０５を構成する。

時刻ｔ１の前では、信号ＥＦ−ＳＴＲＢのパルスがフリップフロップ２１１のクロック端子に入力され、アドレス信号Ａ０〜Ａ２２がフリップフロップ２１１の入力端子に入力される。例えば、アドレス信号Ａ０がローレベル、アドレス信号Ａ１がハイレベル、アドレス信号Ａ２がローレベル、バリッド信号ＶＡＬＩＤがハイレベルであり、それらの信号を電気ヒューズに書き込む例を説明する。アドレス信号Ａ０のレジスタ２１１は、ローレベルを出力する。アドレス信号Ａ１のレジスタ２１１は、ハイレベルを出力する。アドレス信号Ａ２のレジスタ２１１は、ローレベルを出力する。バリッド信号ＶＡＬＩＤのレジスタ２１１は、ハイレベルを出力する。

時刻ｔ１以降、クロック信号ＣＬＫは、一定周波数のクロックパルスとなる。信号ＥＦ−ＷＲＩＴＥは、クロックＥＦ−ＣＬＫと同じ周期のパルスである。時刻ｔ１では、スタート信号ＥＦ−ＳＴＡＲＴをハイレベルからローレベルにする。すると、シフトレジスタ２１２は、スタート信号ＥＦ−ＳＴＡＲＴをシフトさせ、次のシフトレジスタ２１２に出力する。これにより、アドレス信号Ａ０のレジスタ２１２、アドレス信号Ａ１のレジスタ２１２、アドレス信号Ａ２のレジスタ２１２及びバリッド信号ＶＡＬＩＤのレジスタ２１２は、それぞれシフトされたパルスを出力する。

時刻ｔ１の後、アドレス信号Ａ０のＮＯＴ回路２１４は、ライト信号ＷＲＴとしてローベルを維持してパルスを出力しない。時刻ｔ２の後、アドレス信号Ａ１のＮＯＴ回路２１４は、ライト信号ＷＲＴとしてハイレベルのパルスを出力する。時刻ｔ３の後、アドレス信号Ａ２のＮＯＴ回路２１４は、ライト信号ＷＲＴとしてローベルを維持してパルスを出力しない。時刻ｔ４の後、バリッド信号ＶＡＬＩＤのＮＯＴ回路２１４は、ライト信号ＷＲＴとしてハイレベルのパルスを出力する。

図１において、上記ライト信号ＷＲＴがハイレベルになると、トランジスタ１０３がオンする。キャパシタ１０１には、高電圧ＶＲＲ（例えば８Ｖ）が印加される。電気ヒューズはキャパシタ１０１で構成され、何もしない状態では電気的に非導通状態である。このキャパシタ１０１の両端子間に高電圧（例えば８Ｖ）を印加すると、キャパシタ１０１の絶縁膜が破壊されて電気的に導通状態になる。この２つの状態をデータ０及び１に割り当てる。例えば、キャパシタ１０１の絶縁膜が破壊されていない状態で電気的に非導通なら０、絶縁膜が破壊された状態で電気的に導通なら１と割り当てる。このキャパシタ１０１は、不揮発性ＲＯＭとして使用することができる。

電気ヒューズの絶縁膜を破壊する動作（以後、これを書き込み動作と呼ぶ）を行うときに必要となる高電圧は、半導体チップ内に設けられた昇圧回路２０１により生成される。また、書き込み動作を行うときに複数のキャパシタ１０１に同時に書き込もうとすると、多大な電流が流れる可能性があるため、シフトレジスタ２０５を設け、１つずつキャパシタ１０１に書き込みを行う。

キャパシタ（電気ヒューズ）１０１への書き込み動作について説明する。まず、昇圧回路２０１は、複数のキャパシタ１０１の共通ノードの電圧ＶＲＲを高電圧（例えば８Ｖ）に昇圧する。このとき、キャパシタ１０１のもう一方の端子ノードｎ３はフローティング状態であるため、ノードｎ３の電位も上昇する。この状態ではまだキャパシタ１０１の両端子間の電位差は小さい。その後シフトレジスタ２０５で選択されたライト信号ＷＲＴの書き込みトランジスタ１０３をオンさせ、ノードｎ３をグランドとして、キャパシタ１０１の両端子間に高電圧を印加し、キャパシタ１０１の絶縁膜を破壊する。このとき、非選択のライト信号ＷＲＴに対応するキャパシタ１０１においては、ノードｎ３がフローティング状態のままであり、非選択のキャパシタ１０１の両端子間に高電圧が印加されない。

図３２は、電気ヒューズ回路を含む半導体メモリチップの電源起動時のタイミングチャートである。電源電圧ＶＤＤは、半導体メモリチップの電源電圧であり、例えば１．８Ｖである。電源起動により、電圧ＶＤＤ、ＶＲＲ及びＲＤが徐々に上昇する。やがて、電圧ＶＲＲは約１．６Ｖを維持する。信号ＲＳＴｂは、ローレベルを維持する。図１において、信号ＲＳＴｂがローレベルであるとき、ノードｎ５はハイレベルになる。すると、トランジスタ１１２がオフし、トランジスタ１１３がオンする。その結果、ノードｎ４はフローティング状態からローレベルになる。その後、信号ＲＳＴｂがローレベルからハイレベルになる。キャパシタ１０１が導通状態であるときには、ノードｎ４がハイレベルになり、出力信号ＥＦＡはハイレベルになる。これに対し、キャパシタ１０１が非導通状態であるときには、ノードｎ４がローレベルになり、出力信号ＥＦＡはローレベルになる。その後、電圧ＶＲＲ及びリード信号ＲＤがグランドになり、トランジスタ１１１はオフし、出力信号ＥＦＡは維持される。リード回路１１０は、上記の動作により、キャパシタ１０１の状態を信号ＥＦＡとして出力する。

図３０において、複数の電気ヒューズ回路２１５は、シフトレジスタ２０５によりタイミングをずらした書き込みが行なわれる。ある電気ヒューズ回路２１５内のキャパシタ１０１が書き込みにより導通状態になるを考える。次に、その他の電気ヒューズ回路２１５の書き込み処理を行う場合、電圧ＶＲＲは再び８Ｖになる。図１において、キャパシタ１０１が導通状態であれば、トランジスタ１２１のドレインノードｎ３の電圧は８Ｖになる。トランジスタ１２１のゲート電圧ＶＲＲＨは５．５Ｖである。上記のように、ゲート・ドレイン間の電位差が４Ｖ以上になると、ドレイン及びバックゲート間にＧＩＤＬ電流（リーク電流）が発生する。トランジスタ１２１のゲート・ドレイン間の電位差は８−５．５＝２．５Ｖになるので、リーク電流を防止することができる。

また、トランジスタ１２１は、ゲート電圧ＶＲＲＨが５．５Ｖであるので、ソースノードｎ１の電圧も５．５Ｖになる。トランジスタ１０２のドレインノードｎ１は、トランジスタ１２１のソースノードｎ１に接続されているので、５．５Ｖになる。トランジスタ１０２のゲート電圧ＶＰＰは３Ｖである。したがって、トランジスタ１０２のゲート・ドレイン間の電位差は５．５―３＝２．５Ｖになるので、ＧＩＤＬ電流を防止することができる。

８ＶのＶＲＲを発生する昇圧回路２０１は、電流供給能力が小さく（数十μＡ程度）、数百μＡのＧＩＤＬ電流が発生すると８Ｖという高電圧を発生することができず、書き込み動作が正常に行うことができない。本実施形態によれば、トランジスタ１０２及び１２１のＧＩＤＬ電流を防止することができるので、昇圧回路２０１は８ＶのＶＲＲを生成することができ、書き込み動作を正常に行うことができる。

以上のように、本実施形態は、電気ヒューズを構成するキャパシタ１０１と、ライト信号ＷＲＴに応じてキャパシタ１０１の端子に電圧を印加することにより、キャパシタ１０１の絶縁膜を破壊するライト回路１０３と、キャパシタ１０１及びライト回路１０３間に直列接続される少なくとも２個の第１及び第２のトランジスタ１２１，１０２とを有する。第１のトランジスタ１２１は、キャパシタ１０１に対して第２のトランジスタ１０２よりも近くに接続される。第１のトランジスタ１２１のゲート電圧ＶＲＲＨは、第２のトランジスタ１０２のゲート電圧ＶＰＰよりも高い。

（第２の実施形態）
図２は、本発明の第２の実施形態による電気ヒューズ回路１５０１の構成例を示す図である。図２は、図１に対して、トランジスタ１０２及び１２１のバックゲートの接続先が異なる。図１では、トランジスタ１０２及び１２１のバックゲートは、グランドに接続されている。そのため、トランジスタ１２１のドレインノードｎ３に８Ｖが印加されると、トランジスタ１２１はドレインノードｎ３及びバックゲート間の電位差が８−０＝８Ｖの高電圧になり、ＰＮ接合が破壊される恐れがある。

本実施形態（図２）では、トランジスタ１２１は、バックゲートがソースノードｎ１に接続される。トランジスタ１０２は、バックゲートがソースノードｎ２に接続される。キャパシタ１０１が書き込みにより導通状態になると、トランジスタ１２１のドレインノードｎ３は８Ｖになる。トランジスタ１２１は、ゲート電圧ＶＲＲＨが５．５Ｖであるので、ソースノードｎ１も５．５Ｖになる。トランジスタ１２１のバックゲートは、ソースノードｎ１に接続されているので、５．５Ｖになる。したがって、トランジスタ１２１は、ドレインノードｎ３及びバックゲート間の電位差が８−５．５＝２．５Ｖの低電圧になり、ＰＮ接合の破壊を防止することができる。

また、トランジスタ１０２のドレインノードｎ１は、トランジスタ１２１のソースノードｎ１に接続されているので、５．５Ｖになる。トランジスタ１０２は、ゲート電圧ＶＰＰが３Ｖであるので、ソースノードｎ２も３Ｖになる。トランジスタ１０２のバックゲートは、ソースノードｎ２に接続されているので、３Ｖになる。したがって、トランジスタ１０２は、ドレインノードｎ１及びバックゲート間の電位差が５．５−３＝２．５Ｖの低電圧になり、ＰＮ接合の破壊を防止することができる。

（第３の実施形態）
図３は、本発明の第３の実施形態による電気ヒューズ回路１５０１の構成例を示す図である。本実施形態は、第２の実施形態のトランジスタ１０２，１０３，１２１及びキャパシタ１０１の構造例を示す。図３は、上段が回路図を示し、下段がそれに対応する半導体基板の断面図を示す。キャパシタ１０１は、ｐチャネルトランジスタにより構成される。そのｐチャネルトランジスタ１０１は、ゲートがノードｎ３に接続され、ソース、ドレイン及びバックゲートが電圧ＶＲＲに接続される。

ｐ型基板３０１は、基準電位（グランド）ＶＳＳに接続される。ｐ型基板３０１には、トランジスタ１０１〜１０３，１２１が形成される。トランジスタ１０３のソースＳ及びドレインＤは、ｎ型拡散領域であり、ｐ型基板３０１内に形成される。ｎチャネルトランジスタ１０３は、ゲートＧがライト信号ＷＲＴに接続され、ソースＳが基準電位ＶＳＳに接続され、ドレインＤがノードｎ２に接続される。ｐ型基板３０１内には、３個のトランジスタ１０２，１２１，１０１のための３個のｎ型ウエル３０２が形成される。

ｎチャネルトランジスタ１０２の構成を説明する。トランジスタ１０２は、ｎ型ウエル３０２内に設けられる。ｐ型ウエル３０３は、ｎ型ウエル３０２内に形成される。ソースＳ及びドレインＤは、ｎ型拡散領域であり、ｐ型ウエル３０３内の設けられる。ｎ型ウエル３０２及びｐ型ウエル３０３は、ノードｎ２に接続される。トランジスタ１０２は、ソースＳがノードｎ２に接続され、ゲートが電圧ＶＰＰに接続され、ドレインＤがノードｎ１に接続される。

次に、ｎチャネルトランジスタ１２１の構成を説明する。トランジスタ１２１は、ｎ型ウエル３０２内に設けられる。ｐ型ウエル３０３は、ｎ型ウエル３０２内に形成される。ソースＳ及びドレインＤは、ｎ型拡散領域であり、ｐ型ウエル３０３内の設けられる。ｎ型ウエル３０２及びｐ型ウエル３０３は、ノードｎ１に接続される。トランジスタ１２１は、ソースＳがノードｎ１に接続され、ゲートが電圧ＶＲＲＨに接続され、ドレインＤがノードｎ３に接続される。

次に、ｐチャネルトランジスタ１０１の構成を説明する。トランジスタ１０１は、ｎ型ウエル３０２内に設けられる。ソースＳ及びドレインＤは、ｐ型拡散領域であり、ｎ型ウエル３０２内の設けられる。トランジスタ１０１は、ソースＳ及びドレインＤが電圧ＶＲＲに接続され、ゲートがノードｎ３に接続される。ｎ型ウエル３０２は、ソースＳ及びドレインＤに接続される。

以上のように、トランジスタ１０２及び１２１は、トリプルウエル構造を有するので、耐圧特性が優れている。トランジスタ１０２，１０３，１２１のゲート酸化膜（絶縁膜）は厚く、トランジスタ１０１のゲート酸化膜（絶縁膜）はそれらより薄い。

（第４の実施形態）
図４は、本発明の第４の実施形態による電圧生成回路の構成例を示す回路図である。この電圧生成回路は、電圧ＶＲＲ及びＶＰＰを基に電圧ＶＲＲＨを生成することができる。昇圧回路及びレベル制御回路２０１は、電圧ＶＲＲ及びＶＰＰを生成及する。電圧ＶＲＲは、０Ｖから８Ｖまでの間で変化する電圧である。電圧ＶＰＰは、３Ｖである。ダイオード４１１は、閾値電圧Ｖｔｈが例えば０．７Ｖであり、アノードが電圧ＶＲＲの端子に接続され、カソードが抵抗Ｒ１を介して電圧ＶＲＲＨの端子に接続される。抵抗Ｒ２は、電圧ＶＲＲＨ及び電圧ＶＰＰの端子間に接続される。

図６は、電圧ＶＲＲＨを示すグラフである。横軸が電圧ＶＲＲであり、縦軸がＶＲＲＨを示す。電圧ＶＲＲは０Ｖから８Ｖまでの間で変化する。電圧ＶＰＰは３Ｖ固定である。その場合、電圧ＶＲＲＨは、次式で表される。

ＶＲＲＨ＝（ＶＲＲ−Ｖｔｈ）×Ｒ２／（Ｒ１＋Ｒ２）＋ＶＰＰ×Ｒ１／（Ｒ１＋Ｒ２）

これにより、電圧ＶＲＲＨを、電圧ＶＰＰ及び電圧ＶＲＲの中間電位にすることができ、第１の実施形態のように、ＧＩＤＬ電流を防止することができる。

（第５の実施形態）
図５は、本発明の第５の実施形態による電圧生成回路の構成例を示す回路図であり、図４に対して、トランジスタ５１１，５１３及び抵抗５１２を追加したものである。ｎチャネルトランジスタ５１３は、ゲートがパワーオンリセット信号ＰＯＲに接続され、ソースが基準電位に接続され、ドレインが抵抗５１２を介して電圧ＶＲＲＨの端子に接続される。パワーオンリセット信号ＰＯＲは、電源起動時にハイレベルのパルスが発生する信号である。ｐチャネルトランジスタ５１１は、ゲートがトランジスタ５１３のドレインに接続され、ソースが電圧ＶＲＲＨに接続され、ドレインが電圧ＶＰＰに接続される。

抵抗Ｒ２は抵抗値が大きいため、電源起動時に電圧ＶＲＲＨが電圧ＶＰＰに達するまでの時間が長い。そこで、パワーオンリセット信号ＰＯＲを用いて、電源起動時だけ電圧ＶＲＲＨと電圧ＶＰＰとの間の抵抗を下げる。すなわち、電源起動時は、パワーオンリセット信号ＰＯＲがハイレベルになり、トランジスタ５１３がオンし、トランジスタ５１１がオンする。その結果、電圧ＶＲＲＨの端子は、トランジスタ５１１を介して電圧ＶＰＰの端子に接続される。これにより、電源起動時には、電圧ＶＲＲＨが高速に電圧ＶＰＰに到達する。電源起動後は、パワーオンリセット信号ＰＯＲがローレベルになり、トランジスタ５１３及び５１１がオフし、第４の実施形態と同じ動作をし、電圧ＶＲＲＨが生成される。

（第６の実施形態）
図７は、本発明の第６の実施形態による電気ヒューズ回路１５０１の構成例を示す図である。本実施形態（図７）は、図２９に対し、２組の回路７０１Ａ及び７０１Ｂを並列に接続したものである。

第１の回路７０１Ａ及び第２の回路７０２Ｂは、同じ構成を有する。以下、回路７０１Ａ及び７０１Ｂの構成を説明する。キャパシタ１０１は、電圧ＶＲＲ及びノードｎ３間に接続される。ｎチャネルトランジスタ１０２は、保護トランジスタであり、ゲートが電圧ＶＰＰに接続され、ドレインがノードｎ３に接続され、ソースがノードｎ２に接続される。電圧ＶＰＰは、例えば３Ｖである。ｎチャネルトランジスタ１０３は、ライト回路であり、ゲートがライト信号ＷＲＴ＜Ａ＞又はＷＲＴ＜Ｂ＞に接続され、ドレインがノードｎ２に接続され、ソースがグランドに接続される。ｎチャネルトランジスタ１１１は、リード回路であり、ゲートがリード信号ＲＤ＜Ａ＞又はＲＤ＜Ｂ＞に接続され、ドレインがノードｎ２に接続され、ソースがノードｎ４に接続される。第１の回路７０１Ａでは、トランジスタ１０３のゲートがライト信号ＷＲＴ＜Ａ＞に接続され、トランジスタ１１１のゲートがリード信号ＲＤ＜Ａ＞に接続される。第２の回路７０１Ｂでは、トランジスタ１０３のゲートがライト信号ＷＲＴ＜Ｂ＞に接続され、トランジスタ１１１のゲートがリード信号ＲＤ＜Ｂ＞に接続される。第１の回路７０１Ａ及び第２の回路７０１Ｂは、ノードｎ４に対して並列に接続される。

次に、検出及びラッチ回路（出力回路）７０２の構成を説明する。ｎチャネルトランジスタ１１３は、ゲートがノードｎ５に接続され、ドレインがノードｎ４に接続され、ソースが抵抗１１４を介してグランドに接続される。ｐチャネルトランジスタ１１２は、ゲートがノードｎ５に接続され、ソースが電圧ＶＩＩに接続され、ドレインがノードｎ４に接続される。電圧ＶＩＩは、例えば１．６Ｖである。ＮＡＮＤ回路１１５は、電源電圧ＶＩＩに接続され、入力端子がノードｎ４及び信号ＲＳＴｂの線に接続され、出力端子がノードｎ５に接続される。ＮＯＴ回路１１６は、入力端子がノードｎ５に接続され、出力端子が信号ＥＦＡの線に接続される。

基本的な動作は、第１の実施形態と同様である。キャパシタ１０１は、書き込みにより絶縁膜を破壊され、導通状態になる。しかし、複数の電気ヒューズ回路２１５内のキャパシタ１０１は、導通状態時の抵抗値にばらつきが生じる。抵抗値が低いキャパシタ１０１は、信号ＥＦＡがハイレベルとして出力される。しかし、キャパシタ１０１の絶縁膜が破壊されていても抵抗値が比較的高い場合には、信号ＥＦＡが誤ってローレベルとして出力されてしまう。

本実施形態では、第１の回路７０１Ａ及び第２の回路７０１Ｂのキャパシタ１０１に同じデータを書き込む。すなわち、回路７０１Ａ及び７０１Ｂのキャパシタ１０１は共に導通状態、又は共に非導通状態になる。ただし、ライト信号ＷＲＴ＜Ａ＞及びライト信号ＷＲＴ＜Ｂ＞のタイミングをずらし、異なるタイミングで第１の回路７０１Ａ及び第２の回路７０１Ｂのキャパシタ１０１に書き込みを行う。その詳細は、後に図１５を参照しながら説明する。

キャパシタ１０１のデータを読み出すときには、リード信号ＲＤ＜Ａ＞及びＲＤ＜Ｂ＞を同じタイミングでハイレベルにする。回路７０１Ａ及び７０１Ｂのキャパシタ１０１の両方の絶縁膜を書き込みにより破壊した場合、回路７０１Ａ及び７０１Ｂのキャパシタ１０１の抵抗値にばらつきが生じることがある。回路７０１Ａ及び７０１Ｂのキャパシタ１０１の両方の抵抗値が低い場合には、回路７０１Ａ及び７０１Ｂにより、ノードｎ４がハイレベルになり、信号ＥＦＡを正しくハイレベルにすることができる。また、回路７０１Ａのキャパシタ１０１の抵抗値が低く、回路７０１Ｂのキャパシタ１０１の抵抗値が高い場合にも、回路７０１Ａにより、ノードｎ４がハイレベルになり、信号ＥＦＡを正しくハイレベルにすることができる。また、回路７０１Ａのキャパシタ１０１の抵抗値が高く、回路７０１Ｂのキャパシタ１０１の抵抗値が低い場合にも、回路７０１Ｂにより、ノードｎ４がハイレベルになり、信号ＥＦＡを正しくハイレベルにすることができる。以上のように、キャパシタ１０１の抵抗値にばらつきがある場合でも、回路７０１Ａ及び７０１Ｂのキャパシタ１０１の少なくとも１個のキャパシタ１０１の抵抗値が低ければ、信号ＥＦＡを正しくハイレベルにすることができる。これにより、電気ヒューズ回路の信頼性を向上させることができる。

以上のように、本実施形態は、少なくとも２個の第１の回路７０１Ａのキャパシタ１０１及び第２の回路７０１Ｂのキャパシタ１０１と、第１の回路７０１Ａ及び第２の回路７０１Ｂのキャパシタ１０１の抵抗を基に１ビットのデータを出力する出力回路７０２とを有する。出力回路７０２は、第１の回路７０１Ａ及び第２の回路７０１Ｂのキャパシタ１０１のうちいずれかの抵抗が低ければ、低抵抗であることを示す信号ＥＦＡを出力する。また、出力回路７０２は、第１の回路７０１Ａのキャパシタ１０１の抵抗値に応じた電圧及び第２の回路７０１Ｂのキャパシタ１０１の抵抗値に応じた電圧を共通で検出する１個の検出回路を有する。

（第７の実施形態）
図８は、本発明の第７の実施形態による電気ヒューズ回路１５０１の構成例を示す図である。本実施形態が第６の実施形態と異なる点を説明する。図７では、回路７０１Ａのトランジスタ１１１のゲートはリード信号ＲＤ＜Ａ＞に接続され、回路７０１Ｂのトランジスタ１１１のゲートはリード信号ＲＤ＜Ｂ＞に接続される。このリード信号ＲＤ＜Ａ＞及びＲＤ＜Ｂ＞は同じ信号である。そこで、本実施形態では、回路７０１Ａ及び７０１Ｂのトランジスタ１１１のゲートを接続し、それらのゲートに同じリード信号ＲＤを供給する。本実施形態の動作は、第６の実施形態の動作と同じである。

（第８の実施形態）
図９は、本発明の第８の実施形態による電気ヒューズ回路１５０１の構成例を示す図である。本実施形態（図９）は、図７に対し、第１の実施形態と同様に、トランジスタ１２１を追加したものである。以下、本実施形態が第６の実施形態と異なる点を説明する。回路７０１Ａ及び７０１Ｂ内において、ｎチャネルトランジスタ１２１は、ゲートが電圧ＶＲＲＨに接続され、ドレインがノードｎ３に接続され、ソースがノードｎ１に接続される。キャパシタ１０１は、電圧ＶＲＲ及びノードｎ３間に接続される。トランジスタ１０２のドレインは、ノードｎ１に接続される。本実施形態は、第１及び第６の実施形態の両方の効果を有する。

以上のように、本実施形態は、第１の回路７０１Ａのキャパシタ１０１及びライト回路１０３間に直列接続される少なくとも２個の第１及び第２のトランジスタ１２１，１０２と、第２の回路７０１Ｂのキャパシタ１０１及びライト回路１０３間に直列接続される少なくとも２個の第３及び第４のトランジスタ１２１，１０２とを有する。

（第９の実施形態）
図１０は、本発明の第９の実施形態による電気ヒューズ回路１５０１の構成例を示す図である。本実施形態が第８の実施形態と異なる点を説明する。図７では、回路７０１Ａのトランジスタ１１１のゲートはリード信号ＲＤ＜Ａ＞に接続され、回路７０１Ｂのトランジスタ１１１のゲートはリード信号ＲＤ＜Ｂ＞に接続される。このリード信号ＲＤ＜Ａ＞及びＲＤ＜Ｂ＞は同じ信号である。そこで、本実施形態では、第７の実施形態と同様に、回路７０１Ａ及び７０１Ｂのトランジスタ１１１のゲートを接続し、それらのゲートに同じリード信号ＲＤを供給する。本実施形態の動作は、第８の実施形態の動作と同じである。

（第１０の実施形態）
図１１は、本発明の第１０の実施形態による電気ヒューズ回路１５０１の構成例を示す図である。本実施形態（図１１）は、図７に対し、検出及びラッチ回路７０２の代わりに、検出及びラッチ回路７０２Ａ及び７０２Ｂを設けたものである。

検出及びラッチ回路７０２Ａ及び７０２Ｂは、同じ構成を有し、図７のＮＯＴ回路１１６を削除したものである。以下、検出及びラッチ回路７０２Ａ及び７０２Ｂの構成を説明する。ｎチャネルトランジスタ１１３は、ゲートがノードｎ５に接続され、ドレインがノードｎ４に接続され、ソースが抵抗１１４を介して基準電位に接続される。ｐチャネルトランジスタ１１２は、ゲートがノードｎ５に接続され、ソースが電圧ＶＩＩに接続され、ドレインがノードｎ４に接続される。電圧ＶＩＩは、例えば１．６Ｖである。ＮＡＮＤ回路１１５は、電源電圧ＶＩＩに接続され、入力端子がノードｎ４及び信号ＲＳＴｂの線に接続され、出力端子がノードｎ５に接続される。

ＮＡＮＤ回路１１０１は、入力端子が回路７０２Ａ及び７０２Ｂのノードｎ５に接続され、出力端子が信号ＥＦＡの線に接続される。

図７では、検出及びラッチ回路７０２は、２個の回路７０１Ａ及び７０１Ｂに対して共通でデータの検出及びラッチを行う。本実施形態では、回路７０１Ａに対応する検出及びラッチ回路７０２Ａと、回路７０１Ｂに対応する検出及びラッチ回路７０２Ｂとを別に設ける。本実施形態の動作は、第６の実施形態と同様である。

以上のように、本実施形態の出力回路は、第１の回路７０１Ａのキャパシタ１０１の抵抗値に応じた電圧を検出する第１の検出回路７０２Ａと、第２の回路７０１Ｂのキャパシタ１０１の抵抗値に応じた電圧を検出する第２の検出回路７０２Ｂとを有する。

（第１１の実施形態）
図１２は、本発明の第１１の実施形態による電気ヒューズ回路１５０１の構成例を示す図である。本実施形態が第１０の実施形態と異なる点を説明する。図１１では、回路７０１Ａのトランジスタ１１１のゲートはリード信号ＲＤ＜Ａ＞に接続され、回路７０１Ｂのトランジスタ１１１のゲートはリード信号ＲＤ＜Ｂ＞に接続される。このリード信号ＲＤ＜Ａ＞及びＲＤ＜Ｂ＞は同じ信号である。そこで、本実施形態では、第７の実施形態と同様に、回路７０１Ａ及び７０１Ｂのトランジスタ１１１のゲートを接続し、それらのゲートに同じリード信号ＲＤを供給する。本実施形態の動作は、第１０の実施形態の動作と同じである。

（第１２の実施形態）
図１３は本発明の第１２の実施形態による電気ヒューズ回路２１５及びその周辺回路の構成例を示す図であり、図１５は電気ヒューズ回路の書き込み動作の例を示すタイミングチャートである。以下、本実施形態（図１３）が第１の実施形態（図３０）と異なる点を説明する。電気ヒューズ回路２１５は、図７又は図１１に示した電気ヒューズ回路である。電気ヒューズ制御回路２０２は、信号ＲＳＴｂ、ＥＦ−ＷＲＩＴＥ、ＥＦ−ＳＴＡＲＴ、ＥＦ−ＣＬＫ、ＥＦ−ＳＴＲＢの他、信号ＲＤ＜Ａ＞、ＲＤ＜Ｂ＞、Ａ−ＥＮｂ、Ｂ−ＥＮｂを複数のユニット回路２０３に出力する。否定論理和（ＮＯＲ）回路２１４Ａは、ＮＡＮＤ回路２１３の出力信号及びイネーブル信号Ａ−ＥＮｂの否定論理和信号をライト信号ＷＲＴ＜Ａ＞として電気ヒューズ回路２１５に出力する。ＮＯＲ回路２１４Ｂは、ＮＡＮＤ回路２１３の出力信号及びイネーブル信号Ｂ−ＥＮｂの否定論理和信号をライト信号ＷＲＴ＜Ｂ＞として電気ヒューズ回路２１５に出力する。

時刻ｔ１の前では、信号ＥＦ−ＳＴＲＢのパルスがフリップフロップ２１１のクロック端子に入力され、アドレス信号Ａ０〜Ａ２２がフリップフロップ２１１の入力端子に入力される。例えば、アドレス信号Ａ０がローレベル、アドレス信号Ａ１がハイレベル、アドレス信号Ａ２がローレベル、バリッド信号ＶＡＬＩＤがハイレベルであり、それらの信号を電気ヒューズに書き込む例を説明する。アドレス信号Ａ０のレジスタ２１１は、ローレベルを出力する。アドレス信号Ａ１のレジスタ２１１は、ハイレベルを出力する。アドレス信号Ａ２のレジスタ２１１は、ローレベルを出力する。バリッド信号ＶＡＬＩＤのレジスタ２１１は、ハイレベルを出力する。電気ヒューズ制御回路２０２は、イネーブル信号Ａ−ＥＮｂをローレベルにし、イネーブル信号Ｂ−ＥＮｂをハイレベルにする。

時刻ｔ１〜ｔ５では、イネーブル信号Ｂ−ＥＮｂはハイレベルであるので、すべてのユニット回路２０３のＮＯＲ回路２１４Ｂが出力するライト信号ＷＲＴ＜Ｂ＞はローレベルになる。これに対し、イネーブル信号Ａ−ＥＮｂはローレベルであるので、ライト信号ＷＲＴ＜Ａ＞はアドレス信号及びバリッド信号に応じてレベルが決まる。

時刻ｔ１の後、アドレス信号Ａ０のＮＯＲ回路２１４Ａは、ライト信号ＷＲＴ＜Ａ＞としてローベルを維持してパルスを出力しない。時刻ｔ２の後、アドレス信号Ａ１のＮＯＲ回路２１４Ａは、ライト信号ＷＲＴ＜Ａ＞としてハイレベルのパルスを出力する。時刻ｔ３の後、アドレス信号Ａ２のＮＯＲ回路２１４Ａは、ライト信号ＷＲＴ＜Ａ＞としてローベルを維持してパルスを出力しない。時刻ｔ４の後、バリッド信号ＶＡＬＩＤのＮＯＲ回路２１４Ａは、ライト信号ＷＲＴ＜Ａ＞としてハイレベルのパルスを出力する。

次に、時刻ｔ５の後では、電気ヒューズ制御回路２０２は、イネーブル信号Ａ−ＥＮｂをハイレベルにし、イネーブル信号Ｂ−ＥＮｂをローレベルにする。

時刻ｔ６〜ｔ１０では、イネーブル信号Ａ−ＥＮｂはハイレベルであるので、すべてのユニット回路２０３のＮＯＲ回路２１４Ａが出力するライト信号ＷＲＴ＜Ａ＞はローレベルになる。これに対し、イネーブル信号Ｂ−ＥＮｂはローレベルであるので、ライト信号ＷＲＴ＜Ｂ＞はアドレス信号及びバリッド信号に応じてレベルが決まる。

時刻ｔ６の後、アドレス信号Ａ０のＮＯＲ回路２１４Ｂは、ライト信号ＷＲＴ＜Ｂ＞としてローベルを維持してパルスを出力しない。時刻ｔ７の後、アドレス信号Ａ１のＮＯＲ回路２１４Ｂは、ライト信号ＷＲＴ＜Ｂ＞としてハイレベルのパルスを出力する。時刻ｔ８の後、アドレス信号Ａ２のＮＯＲ回路２１４Ｂは、ライト信号ＷＲＴ＜Ｂ＞としてローベルを維持してパルスを出力しない。時刻ｔ９の後、バリッド信号ＶＡＬＩＤのＮＯＲ回路２１４Ｂは、ライト信号ＷＲＴ＜Ｂ＞としてハイレベルのパルスを出力する。

以上のように、時刻ｔ１〜ｔ５において、第１の回路７０１Ａのキャパシタ１０１に対して書き込み処理を行い、それとは異なる時刻ｔ６〜ｔ１０において、第２の回路７０１Ｂのキャパシタ１０１に対して書き込み処理を行う。回路７０１Ａ及び７０１Ｂのキャパシタ１０１に同時に書き込もうとすると、多大な電流が流れる可能性があるため、回路７０１Ａ及び７０１Ｂのキャパシタ１０１は異なるタイミングで書き込み処理を行う。

また、１個の電気ヒューズ回路２１５には、第１の回路７０１Ａ及び第２の回路７０１Ｂを有し、その第１の回路７０１Ａ及び第２の回路７０１Ｂには同じアドレス信号又はバリッド信号のデータが書き込まれる。

以上のように、本実施形態によれば、第１のライト信号ＷＲＴ＜Ａ＞に応じて第１の回路７０１Ａのキャパシタ１０１の端子に電圧を印加することにより、第１の回路７０１Ａのキャパシタの絶縁膜を破壊する第１の回路７０１Ａのライト回路１０３と、第２のライト信号ＷＲＴ＜Ｂ＞に応じて第２の回路７０１Ｂのキャパシタ１０１の端子に電圧を印加することにより、第２の回路７０１Ｂのキャパシタ１０１の絶縁膜を破壊する第２の回路７０１Ｂのライト回路１０３とを有する。第１の回路７０１Ａ及び第２の回路７０１Ｂのライト回路１０３は、異なるタイミングで第１の回路７０１Ａのキャパシタ１０１及び第２の回路７０１Ｂのキャパシタ１０１に前記電圧を印加する。

（第１３の実施形態）
図１４は、本発明の第１３の実施形態による電気ヒューズ回路２１５及びその周辺回路の構成例を示す図である。以下、本実施形態（図１４）は、第１２の実施形態（図１３）に対して、リード信号ＲＤが異なる。以下、本実施形態が第１２の実施形態と異なる点を説明する。電気ヒューズ回路２１５は、図８又は図１２に示した電気ヒューズ回路である。電気ヒューズ制御回路２０２は、リード信号ＲＤ＜Ａ＞及びＲＤ＜Ｂ＞の代わりに、リード信号ＲＤを複数のユニット回路２０３に出力する。リード信号ＲＤは、図８又は図１２に示すように第１の回路７０１Ａ及び第２の回路７０１Ｂに入力される。

（第１４の実施形態）
図１６は、本発明の第１４の実施形態によるシステムインパッケージ（ＳＩＰ）の電子部品の構成例を示す図である。パッケージ４０１内には、メモリチップ４０２及びロジックチップ４０３が設けられる。メモリチップ４０２は、電気ヒューズ回路４０４を有する。メモリチップ４０２は図２７の半導体メモリチップに対応し、電気ヒューズ回路４０４は図２７の電気ヒューズ回路１５０１に対応する。ロジックチップ４０３は、メモリコントローラ４０５を有し、外部ピン４０６に接続される。メモリコントローラ４０５は、アドレス線、データ線及び制御線を介して、メモリチップ４０２を制御する。

図１７は、ロジックチップ４０３及びメモリチップ４０２間の接続線の例を示す図である。ロジックチップ４０３は、メモリチップ４０２に対して、信号／ＣＥ，／ＯＥ，／ＷＥ，／ＵＢ，／ＬＢ，Ａ０〜Ａ２２を出力する。また、ロジックチップ４０３は、メモリチップ４０２に対して、データＤＱを入出力する。信号／ＣＥは、チップイネーブル信号である。信号／ＯＥは、アウトプットイネーブル信号である。信号／ＷＥは、ライトイネーブル信号である。信号／ＵＢは、上位バイトイネーブル信号である。信号／ＬＢは、下位バイトイネーブル信号である。信号Ａ０〜Ａ２２は、２３ビットのアドレス信号である。

図１８は、ロジックチップ４０３内のメモリコントローラ４０５からメモリチップ４０２へ出力する電気ヒューズオペレーションコードの例を示す図である。

コードナンバ「０」は、アドレスストローブモードエントリのコードであり、アドレス信号Ａ０〜Ａ２２をすべて０にする。このコードは、図３０のアドレスレジスタ２０４へのアドレス信号取り込み開始を指示するためのコードである。

コードナンバ「１」は、アドレスストローブモードイグジット（ＥＸＩＴ）のコードであり、アドレス信号Ａ１〜Ａ２２を０にし、アドレス信号Ａ０を１にする。このコードは、図３０のアドレスレジスタ２０４へのアドレス信号取り込み終了を指示するためのコードである。

コードナンバ「２」は、電気ヒューズライトモードエントリのコードであり、アドレス信号Ａ０、Ａ２〜Ａ２２を０にし、アドレス信号Ａ１を１にする。このコードは、図３１の時刻ｔ１以降の電気ヒューズへの書き込み開始を指示するためのコードである。

コードナンバ「３」は、電気ヒューズライトモードイグジット（ＥＸＩＴ）のコードであり、アドレス信号Ａ２〜Ａ２２を０にし、アドレス信号Ａ０、Ａ１を１にする。このコードは、電気ヒューズへの書き込み終了を指示するためのコードである。

図１９は図１８の電気ヒューズオペレーションコードを入力する電気ヒューズ制御回路２０２（図３０）の構成例を示す回路図であり、図２０はその動作例を示すタイミングチャートである。電気ヒューズ制御回路２０２は、メモリチップ４０２内に設けられる。電気ヒューズオペレーションコードを入力するには、アドレス信号Ａ５〜Ａ２２を０にし、チップイネーブル信号／ＣＥをローレベルにし、ライトイネーブル信号／ＷＥをローレベルにし、アウトプットイネーブル信号／ＯＥとして４個のパルスを入力する。パワーオンリセット信号ＰＯＲは、電源投入時にハイレベルのパルスを有する信号である。パワーオンリセット信号ＰＯＲにより、リセット信号ＲＳＴは、４個のフリップフロップ（ＦＦ）をリセットする。出力イネーブル信号／ＯＥの４個のパルスにより、最終段のフリップフロップは信号ＴＥＳＴ−ＥＮＴＲＹとしてハイレベルのパルスを出力する。

図２１は、図１９に接続される電気ヒューズ制御回路２０２（図３０）の構成例を示す回路図である。上記の信号ＴＥＳＴ−ＥＮＴＲＹがハイレベルになり、アドレス信号Ａ２〜Ａ４が０になったとき、以下のように動作する。アドレス信号Ａ０及びＡ１が０のとき、図１８のコードナンバ「０」になり、信号ＭＯＤＥ＿ＡＤＤＳＴＲＢがハイレベルになる。アドレス信号Ａ０が１、Ａ１が０のとき、図１８のコードナンバ「１」になり、信号ＭＯＤＥ＿ＡＤＤＳＴＲＢがローレベルになる。アドレス信号Ａ０が０、Ａ１が１のとき、図１８のコードナンバ「２」になり、信号ＭＯＤＥ＿ＷＲＩＴＥ＿ＥＦＵＳＥがハイレベルになる。アドレス信号Ａ０及びＡ１が１のとき、図１８のコードナンバ「３」になり、信号ＭＯＤＥ＿ＷＲＩＴＥ＿ＥＦＵＳＥがローレベルになる。なお、パワーオンリセット信号ＰＯＲにより、電源投入時には、信号ＭＯＤＥ＿ＡＤＤＳＴＲＢ及びＭＯＤＥ＿ＷＲＩＴＥ＿ＥＦＵＳＥがローレベルにリセットされる。

図２２は図２１に接続される電気ヒューズ制御回路２０２（図３０）の構成例を示す回路図であり、図２３はその動作例を示すタイミングチャートである。信号ＭＯＤＥ＿ＡＤＤＳＴＲＢは、図２１の回路から入力される。信号ＭＯＤＥ＿ＡＤＤＳＴＲＢがハイレベルのとき、チップイネーブル信号／ＣＥをローレベルにし、ライトイネーブル信号／ＷＥをハイレベルにし、アウトプットイネーブル信号／ＯＥをローレベルからハイレベルに変化させることにより、信号ＥＦ−ＳＴＲＢにハイレベルのパルスが生じる。この信号ＥＦ−ＳＴＲＢが、図３０の信号ＥＦ−ＳＴＲＢである。

図２４は図２１に接続される電気ヒューズ制御回路２０２（図３０）の構成例を示す回路図であり、図２５はその動作例を示すタイミングチャートである。信号ＭＯＤＥ＿ＷＲＩＴＥ＿ＥＦＵＳＥは、図２１の回路から入力される。信号ＭＯＤＥ＿ＷＲＩＴＥ＿ＥＦＵＳＥがハイレベルのとき、上位バイトイネーブル信号／ＵＢとして一定周期のパルスを入力する。ノードＱ０及びＱ１は、それぞれ２個のフリップフロップの出力ノードの電圧を示す。この回路により、クロック信号ＥＦ−ＣＬＫ、ライト信号ＥＦ−ＷＲＩＴＥ及びプリチャージ信号ＰＲＥが生成される。クロック信号ＥＦ−ＣＬＫ及びライト信号ＥＦ−ＷＲＩＴＥが、図３０及び図３１のクロック信号ＥＦ−ＣＬＫ及びライト信号ＥＦ−ＷＲＩＴＥである。

図２６は、図１６のロジックチップ４０３内のメモリコントローラ４０５がメモリチップ４０２内の電気ヒューズ回路４０４への書き込みを行う処理例を示すフローチャートである。

ステップＳ１４０１では、メモリコントローラ４０５は、図１８のコードナンバ「０」のアドレスストローブモードエントリをメモリチップ４０２内の電気ヒューズ制御回路２０２に指示する。具体的には、メモリコントローラ４０５は、図２０に示す信号を電気ヒューズ制御回路２０２に出力する。

次に、ステップＳ１４０２では、メモリコントローラ４０５は、図２３に示す信号を電気ヒューズ制御回路２０２に出力する。すると、電気ヒューズ制御回路２０２は、アドレスレジスタ２０４にアドレス信号及びバリッド信号を取り込む。

次に、ステップＳ１４０３では、メモリコントローラ４０５は、図１８のコードナンバ「１」のアドレスストローブモードイグジットをメモリチップ４０２内の電気ヒューズ制御回路２０２に指示する。具体的には、メモリコントローラ４０５は、図２０に示す信号を電気ヒューズ制御回路２０２に出力する。それにより、電気ヒューズ制御回路２０２は、上記の取り込み処理を終了する。

次に、ステップＳ１４０４では、メモリコントローラ４０５は、図１８のコードナンバ「２」の電気ヒューズライトモードエントリをメモリチップ４０２内の電気ヒューズ制御回路２０２に指示する。具体的には、メモリコントローラ４０５は、図２０に示す信号を電気ヒューズ制御回路２０２に出力する。

次に、ステップＳ１４０５では、メモリコントローラ４０５は、図２５に示す上記バイトイネーブル信号／ＵＢをクロッキングさせて電気ヒューズ制御回路２０２に出力する。すると、電気ヒューズ制御回路２０２は、電気ヒューズ回路２１５への書き込み処理を行う。

次に、ステップＳ１４０６では、メモリコントローラ４０５は、図１８のコードナンバ「３」の電気ヒューズライトモードイグジットをメモリチップ４０２内の電気ヒューズ制御回路２０２に指示する。具体的には、メモリコントローラ４０５は、図２０に示す信号を電気ヒューズ制御回路２０２に出力する。それにより、電気ヒューズ制御回路２０２は、上記の書き込み処理を終了する。

以上のように、本実施形態は、図１６に示すように、電気ヒューズ４０４を搭載した半導体メモリチップ４０２と、半導体メモリチップ４０２とは異なる半導体チップ４０３と、半導体メモリチップ４０２及び半導体チップ４０３を共にパッケージングするパッケージ４０１とを有する。半導体メモリチップ４０２は、図２７に示すように、電気ヒューズ回路１５０１と、複数のメモリセルを含むノーマルメモリセルアレイ１５０３と、ノーマルメモリセルアレイ１５０３内のメモリセルを置き換えるためのメモリセルを有する冗長メモリセルアレイ１５０４とを有する。電気ヒューズ回路１５０１は、ノーマルメモリセルアレイ１５０３内の前記置き換えするメモリセルのアドレスを記憶する。半導体チップ４０３は、半導体メモリチップ４０２に対して電気ヒューズ回路４０４内のキャパシタ１０１への書き込み動作を制御するメモリコントローラ４０５を有する。また、電気ヒューズ回路１５０１は、上記第１〜第１３の実施形態の電気ヒューズ回路を適用することができる。

以上のように、第１〜第１４の実施形態によれば、電気ヒューズを搭載した半導体集積回路及びそれをパッケージングした電子部品の信頼性を高めることができる。また、半導体メモリチップと他の半導体チップを同一パッケージ内に実装したＳＩＰの歩留り向上の効果があるため、信頼性の高い安価な小型電子部品を提供することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の実施形態は、例えば以下のように種々の適用が可能である。

（付記１）
電気ヒューズを構成するキャパシタと、
ライト信号に応じて前記キャパシタの端子に電圧を印加することにより、前記キャパシタの絶縁膜を破壊するライト回路と、
前記キャパシタ及び前記ライト回路間に直列接続される少なくとも２個の第１及び第２のトランジスタと
を有することを特徴とする電気ヒューズ回路。
（付記２）
前記第１のトランジスタは、前記キャパシタに対して前記第２のトランジスタよりも近くに接続され、
前記第１のトランジスタのゲート電圧は、前記第２のトランジスタのゲート電圧よりも高いことを特徴とする付記１記載の電気ヒューズ回路。
（付記３）
前記キャパシタは、ソース及びドレインが相互に接続された第３のトランジスタにより構成され、
前記第１及び第２のトランジスタのゲート絶縁膜は、前記第３のトランジスタのゲート絶縁膜よりも厚いことを特徴とする付記１記載の電気ヒューズ回路。
（付記４）
前記第１及び第２のトランジスタのバックゲートは、基準電位に接続されていることを特徴とする付記１記載の電気ヒューズ回路。
（付記５）
前記第１のトランジスタはバックゲートがソースに接続され、前記第２のトランジスタはバックゲートがソースに接続されていることを特徴とする付記１記載の電気ヒューズ回路。
（付記６）
前記第１のトランジスタは、ｐ型基板上の第１のｎ型ウエル内の第１のｐ型ウエル内に設けられるｎチャネルトランジスタであり、そのソースが前記第１のｎ型ウエル及び前記第１のｐ型ウエルに接続され、
前記第２のトランジスタは、前記ｐ型基板上の第２のｎ型ウエル内の第２のｐ型ウエル内に設けられるｎチャネルトランジスタであり、そのソースが前記第２のｎ型ウエル及び前記第２のｐ型ウエルに接続されていることを特徴とする付記１記載の電気ヒューズ回路。
（付記７）
前記キャパシタは、第１の端子側が第１の電位に接続され、第２の端子側が前記第１及び第２のトランジスタの直列接続に接続され、
前記第２のトランジスタのゲートに第２の電位が供給され、
さらに、前記第１の電位及び前記第１のトランジスタのゲート間に接続される第１の抵抗及び第１のダイオードの直列接続回路と、
前記第１及び第２のトランジスタのゲート間に接続される第２の抵抗とを有することを特徴とする付記２記載の電気ヒューズ回路。
（付記８）
さらに、電源投入時に前記第１のトランジスタのゲート及び前記第２の電位を接続するための第３のトランジスタを有することを特徴とする付記７記載の電気ヒューズ回路。
（付記９）
少なくとも２個の電気ヒューズの第１及び第２のキャパシタと、
前記第１及び第２のキャパシタの抵抗を基に１ビットのデータを出力する出力回路と
を有することを特徴とする電気ヒューズ回路。
（付記１０）
さらに、第１のライト信号に応じて前記第１のキャパシタの端子に電圧を印加することにより、前記第１のキャパシタの絶縁膜を破壊する第１のライト回路と、
第２のライト信号に応じて前記第２のキャパシタの端子に電圧を印加することにより、前記第２のキャパシタの絶縁膜を破壊する第２のライト回路とを有し、
前記第１及び第２のライト回路は、異なるタイミングで前記第１のキャパシタ及び前記第２のキャパシタに前記電圧を印加することを特徴とする付記９記載の電気ヒューズ回路。
（付記１１）
前記出力回路は、前記第１及び第２のキャパシタのうちいずれかの抵抗が低ければ、低抵抗であることを示す信号を出力することを特徴とする付記９記載の電気ヒューズ回路。
（付記１２）
前記出力回路は、前記第１のキャパシタの抵抗値に応じた電圧及び前記第２のキャパシタの抵抗値に応じた電圧を共通で検出する１個の検出回路を有することを特徴とする付記９記載の電気ヒューズ回路。
（付記１３）
前記出力回路は、前記第１のキャパシタの抵抗値に応じた電圧を検出する第１の検出回路と、前記第２のキャパシタの抵抗値に応じた電圧を検出する第２の検出回路とを有することを特徴とする付記９記載の電気ヒューズ回路。
（付記１４）
さらに、前記第１のキャパシタ及び前記第１のライト回路間に直列接続される少なくとも２個の第１及び第２のトランジスタと、
さらに、前記第２のキャパシタ及び前記第２のライト回路間に直列接続される少なくとも２個の第３及び第４のトランジスタとを有することを特徴とする付記１０記載の電気ヒューズ回路。
（付記１５）
電気ヒューズを搭載した半導体メモリチップと、
前記半導体メモリチップとは異なる半導体チップと、
前記半導体メモリチップ及び前記半導体チップを共にパッケージングするパッケージと
を有することを特徴とする電子部品。
（付記１６）
前記半導体メモリチップは、
電気ヒューズ回路と、
複数のメモリセルを含むノーマルメモリセルアレイと、
前記ノーマルメモリセルアレイ内のメモリセルを置き換えるためのメモリセルを有する冗長メモリセルアレイとを有し、
前記電気ヒューズ回路は、前記ノーマルメモリセルアレイ内の前記置き換えするメモリセルのアドレスを記憶することを特徴とする付記１５記載の電子部品。
（付記１７）
前記電気ヒューズ回路は、
電気ヒューズを構成するキャパシタと、
ライト信号に応じて前記キャパシタの端子に電圧を印加することにより、前記キャパシタの絶縁膜を破壊するライト回路と、
前記キャパシタ及び前記ライト回路間に直列接続される少なくとも２個の第１及び第２のトランジスタとを有することを特徴とする付記１５記載の電子部品。
（付記１８）
前記電気ヒューズ回路は、
少なくとも２個の電気ヒューズの第１及び第２のキャパシタと、
前記第１及び第２のキャパシタの抵抗を基に１ビットのデータを出力する出力回路と
を有することを特徴とする付記１５記載の電子部品。
（付記１９）
前記半導体チップは、前記半導体メモリチップに対して電気ヒューズへの書き込み動作を制御するメモリコントローラを有することを特徴とする付記１５記載の電子部品。

本発明の第１の実施形態による電気ヒューズ回路の構成例を示す図である。本発明の第２の実施形態による電気ヒューズ回路の構成例を示す図である。本発明の第３の実施形態による電気ヒューズ回路の構成例を示す図である。本発明の第４の実施形態による電圧生成回路の構成例を示す回路図である。本発明の第５の実施形態による電圧生成回路の構成例を示す回路図である。電圧ＶＲＲＨを示すグラフである。本発明の第６の実施形態による電気ヒューズ回路の構成例を示す図である。本発明の第７の実施形態による電気ヒューズ回路の構成例を示す図である。本発明の第８の実施形態による電気ヒューズ回路の構成例を示す図である。本発明の第９の実施形態による電気ヒューズ回路の構成例を示す図である。本発明の第１０の実施形態による電気ヒューズ回路の構成例を示す図である。本発明の第１１の実施形態による電気ヒューズ回路の構成例を示す図である。本発明の第１２の実施形態による電気ヒューズ回路及びその周辺回路の構成例を示す図である。本発明の第１３の実施形態による電気ヒューズ回路及びその周辺回路の構成例を示す図である。電気ヒューズ回路の書き込み動作の例を示すタイミングチャートである。本発明の第１４の実施形態によるシステムインパッケージ（ＳＩＰ）の構成例を示す図である。ロジックチップ及びメモリチップ間の接続線の例を示す図である。ロジックチップ内のメモリコントローラからメモリチップへ出力する電気ヒューズオペレーションコードの例を示す図である。図１８の電気ヒューズオペレーションコードを入力する電気ヒューズ制御回路の構成例を示す回路図である。図１９の回路の動作例を示すタイミングチャートである。図１９に接続される電気ヒューズ制御回路の構成例を示す回路図である。図２１に接続される電気ヒューズ制御回路の構成例を示す回路図である。図２２の回路の動作例を示すタイミングチャートである。図２１に接続される電気ヒューズ制御回路の構成例を示す回路図である。図２４の回路の動作例を示すタイミングチャートである。図１６のロジックチップ内のメモリコントローラがメモリチップ内の電気ヒューズ回路への書き込みを行う処理例を示すフローチャートである。本発明の第１の実施形態による半導体メモリチップの構成例を示す図である。レーザーヒューズを有する半導体メモリチップを示す図である。電気ヒューズ回路の構成例を示す図である。電気ヒューズ回路及びその周辺回路の構成例を示す図である。電気ヒューズ回路の書き込み動作の例を示すタイミングチャートである。電気ヒューズ回路を含む半導体メモリチップの電源起動時のタイミングチャートである。

符号の説明

１０１キャパシタ
１０２，１０３，１１１〜１１３，１２１トランジスタ
１１０リード回路
１１４抵抗
１１５ＮＡＮＤ回路
１１６ＮＯＴ回路

Claims

電気ヒューズを構成するキャパシタと、
ライト信号に応じて前記キャパシタの端子に電圧を印加することにより、前記キャパシタの絶縁膜を破壊するライト回路と、
前記キャパシタの端子と前記ライト回路間に直列接続される少なくとも２個の第１及び第２のトランジスタとを有し、
前記第１のトランジスタは、ｐ型基板上の第１のｎ型ウエル内の第１のｐ型ウエル内に設けられるｎチャネルトランジスタであり、前記第１のトランジスタのソースが前記第１のｎ型ウエル及び前記第１のｐ型ウエル及び前記第２のトランジスタに接続され、
前記第２のトランジスタは、前記ｐ型基板上の第２のｎ型ウエル内の第２のｐ型ウエル内に設けられるｎチャネルトランジスタであり、前記第２のトランジスタのソースが前記第２のｎ型ウエル及び前記第２のｐ型ウエル及び前記ライト回路に接続されていることを特徴とする電気ヒューズ回路。
前記第１のトランジスタは、前記キャパシタの端子に対して前記第２のトランジスタよりも近くに接続され、
前記第１のトランジスタのゲート電圧は、前記第２のトランジスタのゲート電圧よりも高いことを特徴とする請求項１記載の電気ヒューズ回路。
前記キャパシタは、ソース及びドレインが相互に接続された第３のトランジスタにより構成され、
前記第１及び第２のトランジスタのゲート絶縁膜は、前記第３のトランジスタのゲート絶縁膜よりも厚いことを特徴とする請求項１又は２記載の電気ヒューズ回路。