JP2003007081A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 プログラム動作を短時間でかつ高信頼度に行
なうことが可能な半導体集積回路装置を提供する。 【解決手段】 プログラミング回路２００は、不良アド
レスをウエハ工程中においてプログラミングするための
ＬＴヒューズ読出回路２１０と、不良アドレスを電気的
にプログラミングするための電気ヒューズ回路２２０
と、電気ヒューズ回路２２０の使用の有無を記憶するた
めの電気ヒューズ回路２３０と、ＬＴヒューズによるプ
ログラムデータと電気ヒューズによるプログラムデータ
とを受けて切換えて出力するための選択回路２４０と、
選択回路２４０の切換えを指定するための電気ヒューズ
回路２５０と、選択回路２４０の出力とアドレスバッフ
ァ２０からの入力アドレスＡＤＤ＜ｎ：０＞とを比較す
る救済判定回路２６０とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリ回路等の
データを記憶させることが可能な半導体集積回路装置の
構成に関する。

【０００２】

【従来の技術】ダイナミック型ランダムアクセスメモリ
（以下、ＤＲＡＭと呼ぶ）等のメモリ回路に不良が存在
する場合は、そのようなメモリ回路を搭載する半導体集
積回路装置を、そのままでは製品としての出荷を行なう
ことができない。しかしながら、一方で、不良のない製
品を作るためには歩留りが極端に悪化するという問題が
ある。

【０００３】そこで、従来は、不良が発生しても余分な
メモリセルへ置換えることを可能なように、予め冗長メ
モリセルを設けておき、冗長救済置換を行なうことが一
般的である。

【０００４】すなわち、メモリセルを行および列方向に
アレイ状に配置したメモリ回路においては、予備の複数
の行ライン、列ラインを備えている。欠陥によって不良
になったメモリセル、あるいはラインを予備のラインで
置換えて救済することで、ウェハ上の良品チップ率を向
上させることが可能となる。

【０００５】この方式では、たとえば、ウェハ状態での
インラインテスト時に、不良アドレスは予めプログラム
しておき、チップに分離されアセンブリされた後の実使
用時には、入力される行アドレスおよび列アドレスを常
にモニタしておき、不良アドレスが入力されたことを検
知すると予備ラインと置換える構成とすることが必要で
ある。

【０００６】このような内部回路の例としては、たとえ
ば、文献：Journal of Solid StateCircuit Vol.SC-18
(1983) pp.441-446に述べられているようにポリシリコ
ン配線、アルミ配線などをレーザで切断するヒューズ・
バンク−アドレス検出回路が広く用いられている。

【０００７】図２９は、従来のヒューズ・バンク−アド
レス検出回路９０００の構成を説明するための回路図で
ある。

【０００８】内部ノードｎ１と接地電位との間には、互
いに直列に接続に接続されたヒューズ素子Ｆ１１とゲー
トに内部アドレス信号ａ１を受けるトランジスタＴ１１
の組が設けられる。内部アドレス信号ａ１の反転信号で
ある内部アドレス信号／ａ１や他の内部アドレス信号ａ
２，／ａ２〜ａｍ，／ａｍのそれぞれに対応しても、同
様なヒューズ素子Ｆ１２〜Ｆｍ２のうちの１つとトラン
ジスタＴ１２〜Ｔｍ２のうちの１つの組が、複数組設け
られている。

【０００９】内部ノードｎ１には、信号ＲＰにより活性
化されて、ノードｎ１のレベルをプリチャージするため
のプリチャージトランジスタＴＰが設けられる。

【００１０】すなわち、予備ラインのデコーダ（以下、
予備デコーダと呼ぶ）には、互いに相補な内部アドレス
が、トランジスタＴ１１〜Ｔｍ２のゲートに入力されて
いる。

【００１１】ヒューズ素子Ｆ１１〜Ｆｍ２のうち不良ア
ドレスに対応するヒューズ素子を、レーザで予め切断す
ることで、不良アドレスをプログラムする。入力アドレ
スとプログラムした不良アドレスが一致すると、不良ラ
インにつながる正規デコーダに、不活性化指示信号φＤ
Ａを出力して、予備ラインと不良ラインとを置換するよ
うに動作する。

【００１２】従来のヒューズ・バンク−アドレス検出回
路９０００では、必要となる高価なレーザカッターの装
置コスト、ヒューズ切断の精度といった問題点が存在す
る。これらを解決するためには、従来、電気ヒューズで
あるアンチヒューズを用いた、アンチヒューズ・アドレ
ス検出回路９１００が用いられる。

【００１３】図３０は、このようなアンチヒューズ・ア
ドレス検出回路９１００の構成を説明するための回路図
である。

【００１４】図３０を参照して、アンチヒューズ・アド
レス検出回路９１００は、内部ノードＮ１と入力ノード
が結合するインバータＩＮＶ１１０と、インバータＩＮ
Ｖ１１０の出力信号であるＳＯＵＴ信号を入力として受
けるインバータＩＮＶ１２０とを備える。インバータＩ
ＮＶ１２０は、電源電位Ｖｃｃと接地電位との間に直列
に結合されるＰチャネルＭＯＳトランジスタＰＱ１およ
びＮチャネルＭＯＳトランジスタＮＱ１とを備える。ト
ランジスタＰＱ１およびトランジスタＮＱ１のゲート
は、ともに信号ＳＯＵＴをゲートに受ける。インバータ
ＩＮＶ１１０とＩＮＶ１２０とでラッチ回路が構成され
る。ＮチャネルＭＯＳトランジスタＮＱ２は、内部ノー
ドＮ１と内部ノードＮ２との間に設けられ、トランジス
タＮＱ２のゲートは電源電位Ｖｃｃを受けている。

【００１５】また、ノードＮ２とプログラム信号Ｖｐｇ
ｍとの間には、アンチヒューズ素子として動作する容量
素子ＡＦ１が接続される。

【００１６】また、ノードＮ１と電源電位Ｖｃｃとの間
には、ＰチャネルＭＯＳトランジスタＰＱ３が設けら
れ、トランジスタＰＱ３のゲートには、プリチャージ信
号ＰＧが与えられる。ノードＮ１と接地電位との間に
は、ＮチャネルＭＯＳトランジスタＮＱ３が設けられ、
トランジスタＮＱ３のゲートには、信号ＳＡが入力され
る。

【００１７】図３１、図３２および図３３は、図３０に
示したアンチヒューズ・アドレス検出回路９１００の動
作を説明するためのタイミングチャートである。

【００１８】まず、図３１を参照して、ヒューズブロー
動作について説明する。時刻ｔ１において、プログラム
信号ＰＧを“Ｌ”レベルにし、トランジスタＰＱ３をオ
ン状態とする。これにより、インバータＩＮＶ１１０と
トランジスタＰＱ１およびＮＱ１で構成されるラッチ回
路の初期化が行われる。このとき、ノードＮ１は“Ｈ”
レベルになる。

【００１９】次に、時刻ｔ２において、プログラム信号
信号ＰＧを“Ｌ”レベルにし、その後、信号ＳＡを
“Ｈ”レベルとする。これによって、ラッチ回路のＮ１
ノードが“Ｌ”レベルで保持された後に、信号ＳＡを
“Ｌ”レベルとする。

【００２０】次に、時刻ｔ３で、信号Ｖｐｇｍとして高
電圧ＶＣＣＨを入力する。これにより、ノードＮ１は
“Ｌ”レベルであるために、トランジスタＮＱ２は導通
状態となり、ノードＮ２は“Ｌ”レベルになる。

【００２１】ヒューズ素子ＡＦ１の両端子間には、プロ
グラム電位Ｖｐｇｍの電位差が発生する。したがって、
高電圧が印加されたヒューズ素子ＡＦ１は、絶縁耐圧よ
り高い電圧である高電圧ＶＣＣＨが印加されることにな
るため、絶縁破壊が起こり、短絡する。

【００２２】時刻ｔ４で短絡が起こると、ノードＮ１は
徐々に“Ｈ”レベルになる。インバータＩＮＶ１１０の
論理しきい値を超えると、ラッチ回路の保持レベルは反
転する。ラッチ回路が反転し、ノードＮ１が、“Ｈ”レ
ベルになると、トランジスタＮＱ２は、そのゲートとノ
ードＮ１が等電位となって、トランジスタＮＱ２のゲー
トソース間電圧Ｖｇｓが０ボルトになることでオフ状態
となる。トランジスタＮＱ２が遮断状態となることによ
り、ヒューズ素子ＡＦ１がブローした後に、信号Ｖｐｇ
ｍが与えられるノードから接地には電流が流れなくな
る。

【００２３】ここで、ラッチ回路の保持レベルを反転す
るためにヒューズ抵抗をトランジスタＮＱ１のオン抵抗
と同程度にする必要がある。

【００２４】次に、図３２を参照して、ヒューズ素子Ａ
Ｆ１のブローをしない場合の動作について説明する。

【００２５】時刻ｔ１において、信号ＰＧを“Ｌ”レベ
ルにしラッチ回路を初期化する。時刻ｔ２において、信
号ＰＧを“Ｈ”レベルにする。これにより、ラッチ回路
のノードＮ１が“Ｈ”レベルに保持されることになる。

【００２６】さらに、時刻ｔ３において、信号Ｖｐｇｍ
として電源電圧Ｖｃｃよりも高電圧である電圧ＶＣＣＨ
を印加する。

【００２７】しかしながら、ノードＮ１は“Ｈ”レベル
であり、トランジスタＮＱ２のゲートには“Ｈ”レベル
（電源電位Ｖｃｃのレベル）が入力されている。したが
って、トランジスタＮＱ２のソースゲート間電圧は０Ｖ
であって、トランジスタＮＱ２はオフ状態である。これ
により、ノードＮ２は、トランジスタＮＱ２のドレイン
に高電圧Ｖｐｇｍを印加すると同時に、カップリングに
より電位Ｖｐｇｍまで上昇する。これにより、ノードＮ
２と電圧Ｖｐｇｍ間の電圧もほぼ０ボルトとなりヒュー
ズ素子は絶縁破壊されない。

【００２８】次に、図３３を参照して、アンチヒューズ
・アドレス検出回路９１００の読出動作について説明す
る。

【００２９】まず、信号Ｖｐｇｍと信号ＰＧは、“Ｈ”
レベル（電源電圧Ｖｃｃのレベル）にしておく。次に、
時刻ｔ１から時刻ｔ２の間に信号ＳＡを“Ｈ”レベルに
してラッチ回路を初期化する。これに応じて、ノードＮ
１は“Ｌ”レベルとなる。

【００３０】時刻ｔ２で、信号ＳＡが“Ｌ”レベルにな
ると、ヒューズブローをしていないときは、ノードＮ１
は“Ｌ”レベルの状態に保持される。

【００３１】一方、ヒューズがブローされているとき
は、ノードＮ１の電位は、トランジスタＮＱ２が導通状
態であって、ヒューズ素子ＡＦ１が短絡しているため
に、“Ｌ”レベルから電位Ｖｐｇｍと同じ電位まで上昇
する。このとき、ノードＮ１のレベルが、インバータＩ
ＮＶ１１０の論理しきい値を超えるとラッチが反転し
て、ノードＮ１のレベルは“Ｈ”レベルに保持される。
この２つのラッチ状態を用いて、アドレス判定、回路チ
ューニング等をプログラムすることができる。

【００３２】

【発明が解決しようとする課題】以上説明したように、
レーザトリミングによるヒューズは、ウェハ状態でＬＳ
Ｉの配線にレーザ光を当てることにより、配線をブロー
して不良アドレスをプログラムする。しかしながら、パ
ッケージ後に不良が発生した場合は、パッケージ内のＬ
ＳＩチップにレーザ光を照射することができないため、
レーザトリミングヒューズ（以下、ＬＴヒューズと呼
ぶ）では救済することができない。すなわち、このよう
な光学的に外部からヒューズに熱を加えることでヒュー
ズを切断する場合は、半導体集積回路をチップに分割し
てパッケージに格納した後にはトリミングできない。

【００３３】一方、電気ヒューズは、容量にストレスを
かけて壊すことにより状態をプログラムするため、不良
アドレスをプログラムするのに時間が必要であり、時間
に対するコストが上昇する問題がある。さらに、電気ヒ
ューズをブローするには高電圧を印加する必要がある。
高い信頼性でブローするためには、電圧を高くする必要
があるが、あまり電圧を高くしすぎると、ヒューズ素子
以外のトランジスタに電圧がかかり、破壊されてほしく
ないゲートまでを壊してしまうおそれがある。このた
め、あまり高い電圧を印加することはできないという問
題がある。

【００３４】すなわち、ＬＴヒューズは、ウェハ状態で
レーザ光を用いて配線を切断し、不良アドレスをプログ
ラム化する。しかしながら、パッケージ後の不良が発生
すると従来のＬＴヒューズだけでは不良アドレスを救済
することができないという問題があった。

【００３５】また、電気ヒューズだけでは容量にストレ
スをかけて破壊するというその構成のために、救済アド
レスをプログラムするのに時間が必要であり、プログラ
ミングの信頼性を維持しつつ、短時間化することが困難
であるという問題がある。

【００３６】本発明は上記のような問題点を解決するた
めになされたものであって、その目的は、プログラム動
作を短時間でかつ高信頼度に行なうことが可能な半導体
集積回路装置を提供することである。

【００３７】

【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、プログラムデータを記憶し、記憶したプ
ログラムデータに対応するデータを出力する半導体集積
回路装置であって、光学的に切断可能な複数のヒューズ
素子と、複数のヒューズ素子に対応して設けられ、対応
するヒューズ素子が切断されている否かに応じて、出力
レベルを変化させる複数のヒューズ読出し回路と、外部
から電気信号を印加することで、プログラムデータを記
憶することが可能な電気プログラム回路と、プログラム
データに対応するデータとして、複数のヒューズ読出し
回路の出力および電気プログラム回路からの出力のいず
れを出力するかを不揮発的に設定可能な切換回路とを備
える。

【００３８】請求項２記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置の構成に加えて、ヒュ
ーズ素子の各々の一方端は、所定の電位に放電可能であ
り、各複数のヒューズ読出し回路は、対応するヒューズ
素子の他方端をプリチャージするためのプリチャージ回
路と、対応するヒューズ素子の他方端の電位レベルに応
じて読出しデータを出力する第１の駆動回路とを含み、
電気プログラム回路は、電気的に導通状態および遮断状
態の一方の状態に不揮発的に設定可能な複数の電気ヒュ
ーズと、複数の電気ヒューズにそれぞれ対応し、かつ、
対応するヒューズ素子の他方端とそれぞれ結合して、プ
リチャージ回路によりプリチャージされる複数の内部ノ
ードと、電気ヒューズが切断されているか否かに応じ
て、複数の内部ノードの電位レベル変化させる第２の駆
動回路とを含む。

【００３９】請求項３記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置の構成に加えて、電気
プログラム回路は、電気的に導通状態および遮断状態の
一方の状態に不揮発的に設定可能な複数の電気ヒューズ
と、プリチャージ回路と、複数の電気ヒューズにそれぞ
れ対応し、かつ、プリチャージ回路によりプリチャージ
される複数の内部ノードと、電気ヒューズが切断されて
いるか否かに応じて、複数の内部ノードの電位レベル変
化させる駆動回路と、複数の電気ヒューズにそれぞれ対
応し、電気ヒューズが導通状態である場合に、対応する
電気ヒューズへの電流供給を遮断するための遮断回路
と、電気ヒューズと遮断回路との間に設けられ、プログ
ラム処理中に遮断回路に印加される電圧を緩和するため
の電圧緩和回路とを含む。

【００４０】請求項４記載の半導体集積回路装置は、プ
ログラムデータを記憶し、記憶したプログラムデータに
対応するデータを出力する半導体集積回路装置であっ
て、複数の第１のヒューズ素子を有し、外部から電気信
号を印加して複数の第１のヒューズ素子を切断すること
で、プログラムデータを記憶することが可能な第１のヒ
ューズプログラム回路と、複数の第２のヒューズ素子を
有し、外部から電気信号を印加して複数の第２のヒュー
ズ素子を切断することで、第１のヒューズプログラム回
路に記憶されたプログラムデータを書換え可能な第２の
ヒューズプログラム回路とを備える。

【００４１】請求項５記載の半導体集積回路装置は、複
数のメモリセルアレイが行列状に配列されたメモリセル
アレイを備え、メモリセルアレイは、正規メモリセルア
レイと予備メモリセルアレイとを含み、アドレス信号に
応じて、正規メモリセルアレイ中のメモリセルを選択す
るための正規メモリセル選択回路と、予め記憶されたプ
ログラムデータとアドレス信号との比較結果に応じて、
正規メモリセルアレイ中のメモリセルに代えて予備メモ
リセル中のメモリセルを選択する予備メモリセル選択回
路と、プログラムデータを不揮発的に記憶するためのプ
ログラム回路とを備え、プログラム回路は、光学的に切
断可能な複数のヒューズ素子と、複数のヒューズ素子に
対応して設けられ、対応するヒューズ素子が切断されて
いる否かに応じて、出力レベルを変化させる複数のヒュ
ーズ読出し回路と、外部から電気信号を印加すること
で、プログラムデータを記憶することが可能な電気プロ
グラム回路と、プログラムデータとして、複数のヒュー
ズ読出し回路の出力および電気プログラム回路からの出
力のいずれを出力するかを不揮発的に設定可能な切換回
路とを含む。

【００４２】請求項６記載の半導体集積回路装置は、請
求項５記載の半導体集積回路装置の構成に加えて、切換
回路は、プログラム回路によるプログラムデータの記憶
処理が行なわれているか否かを不揮発的に記憶するプロ
グラム状態記憶回路を含み、プログラム状態記憶回路の
出力に応じて、プログラム回路の出力とアドレス信号と
の比較を行ない、予備メモリセル選択回路へ選択指示を
出力する比較回路をさらに備える。

【００４３】請求項７記載の半導体集積回路装置は、請
求項５記載の半導体集積回路装置の構成に加えて、半導
体集積回路装置は、アドレス信号を受けて、互いに相補
な内部アドレス信号を生成するアドレスバッファをさら
に備え、プログラム回路は、互いに相補な内部アドレス
信号に対応するプログラムデータを記憶し、プログラム
回路の出力とアドレスバッファの出力との比較を行な
い、予備メモリセル選択回路へ選択指示を出力する比較
回路をさらに備える。

【００４４】請求項８記載の半導体集積回路装置は、請
求項５記載の半導体集積回路装置の構成に加えて、ヒュ
ーズ素子の各々の一方端は、所定の電位に放電可能であ
り、各複数のヒューズ読出し回路は、対応するヒューズ
素子の他方端をプリチャージするためのプリチャージ回
路と、対応するヒューズ素子の他方端の電位レベルに応
じて読出しデータを出力する第１の駆動回路とを含み、
電気プログラム回路は、電気的に導通状態および遮断状
態の一方の状態に不揮発的に設定可能な複数の電気ヒュ
ーズと、複数の電気ヒューズにそれぞれ対応し、かつ、
対応するヒューズ素子の他方端とそれぞれ結合して、プ
リチャージ回路によりプリチャージされる複数の内部ノ
ードと、電気ヒューズが切断されているか否かに応じ
て、複数の内部ノードの電位レベル変化させる第２の駆
動回路とを含む。

【００４５】請求項９記載の半導体集積回路装置は、請
求項５記載の半導体集積回路装置の構成に加えて、電気
プログラム回路は、電気的に導通状態および遮断状態の
一方の状態に不揮発的に設定可能な複数の電気ヒューズ
と、プリチャージ回路と、複数の電気ヒューズにそれぞ
れ対応し、かつ、プリチャージ回路によりプリチャージ
される複数の内部ノードと、電気ヒューズが切断されて
いるか否かに応じて、複数の内部ノードの電位レベル変
化させる駆動回路と、複数の電気ヒューズにそれぞれ対
応し、電気ヒューズが導通状態である場合に、対応する
電気ヒューズをへの電流供給を遮断するための遮断回路
と、電気ヒューズと遮断回路との間に設けられ、プログ
ラム処理中に遮断回路に印加される電圧を緩和するため
の電圧緩和回路とを含む。

【００４６】請求項１０記載の半導体集積回路装置は、
複数のメモリセルアレイが行列状に配列されたメモリセ
ルアレイを備え、メモリセルアレイは、正規メモリセル
アレイと予備メモリセルアレイとを含み、アドレス信号
に応じて、正規メモリセルアレイ中のメモリセルを選択
するための正規メモリセル選択回路と、予め記憶された
プログラムデータとアドレス信号との比較結果に応じ
て、正規メモリセルアレイ中のメモリセルに代えて予備
メモリセル中のメモリセルを選択する予備メモリセル選
択回路と、プログラムデータを不揮発的に記憶するため
のプログラム回路とを備え、プログラム回路は、複数の
第１のヒューズ素子を有し、外部から電気信号を印加し
て複数の第１のヒューズ素子を切断することで、プログ
ラムデータを記憶することが可能な第１のヒューズプロ
グラム回路と、複数の第２のヒューズ素子を有し、外部
から電気信号を印加して複数の第２のヒューズ素子を切
断することで、第１のヒューズプログラム回路に記憶さ
れたプログラムデータを書換え可能な第２のヒューズプ
ログラム回路とを含む。

【００４７】

【発明の実施の形態】以下、本発明の実施の形態につい
て図を用いて説明する。

【００４８】［実施の形態１］図１は、本発明のプログ
ラム回路を使用したＤＲＡＭ１０００の構成を示す概略
ブロック図である。

【００４９】なお、以下の説明で明らかとなるように、
本発明に係るプログラム回路は、半導体チップ上にＤＲ
ＡＭ１０００のみが集積化されている場合だけでなく、
半導体チップ上にＤＲＡＭとロジック回路が集積化され
ている場合にも適用可能である。さらには、ＤＲＡＭの
ようなメモリ回路の冗長救済に適用する場合だけでな
く、半導体チップ上に集積化される集積回路において、
ウェハ工程からアセンブリ工程終了後、製品出荷前まで
に、回路動作の指定等のために不揮発的にデータのプロ
グラミングを行なう必要がある製品に適用可能なもので
ある。

【００５０】アドレスバッファ２０は、アドレス信号入
力端子群１０を介して、行および列アドレス信号を受け
取る。アドレスバッファ２０は、アドレス信号Ａ０〜Ａ
ｎに基づいて、行アドレスを受け取ったときは、ロウ系
のプリデコード信号であるＲＡ＜０＞〜ＲＡ＜ｉ＞
（ｉ：自然数）を発生する。また、アドレスバッファ２
０は、列アドレスを受け取ったときは、プリデコード信
号ＣＡ＜０＞〜ＣＡ＜ｉ＞を発生する。

【００５１】コマンドデコード回路２２は、アドレスバ
ッファ２０からの信号と、外部制御信号入力端子群１２
を介して受け取るコマンド信号、たとえば、ロウアドレ
スストローブ信号／ＲＡＳ、コラムアドレスストローブ
信号／ＣＡＳ、ライトイネーブル信号／ＷＥ等を入力
し、ＤＲＡＭ各部の動作を制御するための内部制御信号
ｉｎｔ．Ｃｏｍｄを出力する。内部制御信号ｉｎｔ．Ｃ
ｏｍｄは、後に説明するようにプログラム回路の制御を
行なうための信号、たとえば、信号ＰＧ、信号ｐｒｍ
Ｅ、信号Ｖｐｇｍ、信号ＮＲＳＴ等を含む。

【００５２】クロック発生回路２４は、コマンドデコー
ダ回路２２からの信号に基づいて、ＤＲＡＭ１０００各
部の動作の基準となるクロック信号ｉｎｔ．ＣＬＫを発
生する。

【００５３】メモリセルアレイ１００は、図示省略して
いるが、行列状に配列された複数のメモリセルと、この
メモリセルの行に対応して設けられる複数のワード線
と、メモリセルの列に対応して設けられ、メモリセルへ
のデータの伝達またはメモリセルからのデータの読出し
を行なうための複数のビット線対とを備える。

【００５４】また、このビット線対を介して読み出され
たメモリセルのデータは、センスアンプ帯５０内に設け
られるセンスアンプにより増幅される。

【００５５】さらに、メモリセルアレイ１００は、正規
メモリセルアレイＲＭＣ内の欠陥メモリセルを置換して
救済するための予備メモリセル行ＳＲと予備メモリセル
列ＳＣとを備える。

【００５６】ロウデコーダ３０は、アドレスバッファ２
０から入力されたプリデコード信号ＲＡ＜０＞〜ＲＡ＜
Ｉ＞を受けて、ワード線の活性可信号とセンスアンプ活
性化信号を発生する。一方、コラムデコーダ４０は、プ
リデコード信号ＣＡ＜０＞〜ＣＡ＜ｉ＞と行系の制御信
号であるブロック選択信号とコラムバンク信号とに対し
て論理積演算を行なうことで、メモリセルの列（ビット
線対）を選択するための信号であって、かつ、内部電源
レベルへレベル変換された信号ＶＡＣＳＬを発生する。

【００５７】さらに、スペアロウデコーダ３２は、アド
レスバッファ２０からのプリデコード信号ＲＡ＜０＞〜
ＲＡ＜ｉ＞を受けて、予めプログラムされた不良アドレ
スと一致する場合、ロウデコーダ３０の行選択動作を禁
止して、代わりに予備メモリセル行ＳＲ内のメモリセル
行を選択する。同様に、スペアコラムデコーダ４２は、
アドレスバッファ２０からのプリデコード信号ＣＡ＜０
＞〜ＣＡ＜ｉ＞を受けて、予めプログラムされた不良ア
ドレスと一致する場合、コラムデコーダ４０の列選択動
作を禁止して、代わりに予備メモリセル列ＳＣ内のメモ
リセル列を選択する。

【００５８】センスアンプ帯５０は、ロウデコーダ３０
で選択されたワード線と信号ＶＡＣＳＬとで選択された
メモリセルへのアクセスを行なう。この選択されたメモ
リセルからの信号は、グローバルＩＯ線ＧＩＯを通じ
て、メモリセルアレイ１００の外部との間で読出あるい
は書込を行なうことが可能である。

【００５９】ＧＩＯ線ライトドライバ／リードアンプ帯
５２は、グローバルＩＯ線ＧＩＯにより伝達されたデー
タの読出を行なったり、グローバルＩＯ線へデータを書
込む際に、グローバルＩＯ線の電位レベルをドライブす
る。

【００６０】また、ＧＩＯ線ライトドライバ／リードア
ンプ帯５２は、データ入出力回路５４を介して、メモリ
セルアレイ１００から読出したデータをＤＲＡＭ１００
０の外部に出力する。また、ＧＩＯ線ライトドライバ／
リードアンプ帯５２は、外部からデータ入出力端子群１
６に対して与えられたデータＤＱ＜０：ｎ＞を、データ
入出力回路５４を介して受け取り、このデータＤＱ＜
０：ｎ＞に基づいて、ＧＩＯ線の電位レベルを駆動す
る。

【００６１】ＤＲＡＭ１０００は、さらに、外部電源電
圧ｅｘｔ．Ｖｄｄを受けて降圧し、内部電源電圧Ｖｃｃ
を生成する内部降圧回路６０を備える。

【００６２】スペアロウデコーダ３２およびスペアコラ
ムデコーダ４２は、以下に説明するようなプログラム回
路を備えて、ウエハ工程中においてはＬＴヒューズをレ
ーザトリミングすることにより、また、アセンブリ後に
は、コマンドデコーダ２２からの制御信号に応じて電気
ヒューズをプログラミングすることにより、不良アドレ
スを不揮発的に記憶するものとする。

【００６３】つまり、ＬＴヒューズと電気ヒューズの双
方を用いることとすると、ウェハ状態において対処可能
なプログラミングを行なう場合は、ＬＴヒューズでアド
レスをプログラムし、パッケージ後に不良が出た場合
は、電気ヒューズで対処するということが可能である。
このような構成を用いれば、ＬＴヒューズにより高速に
プログラムを行なうことが可能になり、かつ、電気ヒュ
ーズはパッケージ後にプログラムをすることも可能とな
る。このため、時間短縮とパッケージ後の歩留りの両方
を向上させることができる。

【００６４】図２および図３は、ＬＴヒューズと電気ヒ
ューズの双方を用いて、欠陥メモリセルの救済を行なう
処理を示す概念図である。

【００６５】たとえば、メモリセルアレイ１００におい
ては、行方向にワード線ＷＬが２本、コラム方向に２本
のメモリセル列を救済可能なように予備メモリセル行と
予備メモリセル列が設けられているものとする。

【００６６】図２においては、ウエハ工程でのテスト結
果に基づいて、ＬＴヒューズでプログラミングすること
により、不良箇所を２スペアロウおよび２スペアコラム
で救済している。

【００６７】図３は、このようなＬＴヒューズによる救
済後に、パッケージ後に１個のメモリセルが不良になっ
た場合を示す。

【００６８】ここで、使用可能な予備のメモリセル行お
よび予備のメモリセル列が、ウエハ工程でのＬＴヒュー
ズによるプログラミングで置換のために使用されてい
る。このため、単純に、ＬＴヒューズでのプログラミン
グに加えて、電気ヒューズによるプログラミングを行な
っただけでは、不良メモリセルの救済はできない。

【００６９】しかしながら、ＬＴヒューズのプログラム
結果をリセットし、電気ヒューズで再プログラムするこ
とが可能であれば、パッケージ後に出た不良を救済する
ことができる場合がある。

【００７０】図３においては、このように図２で示した
ＬＴヒューズのプログラム結果をリセットし、電気ヒュ
ーズにより新たに置換されるべきアドレスをプログラミ
ングしなおした場合に、２本の予備のメモリセル行およ
び２本の予備のメモリセル列で不良メモリセルを置換す
る場合を示す。

【００７１】本発明のプログラミング回路では、ＬＴヒ
ューズでプログラムし、ウェハ状態で救済したが、パッ
ケージ後に不良が発生すると救済が困難な場合があるの
で、ＬＴヒューズでプログラムした結果をリセットし
て、電気ヒューズで再プログラムすることを可能とす
る。

【００７２】図４は、このように、パッケージ後に電気
ヒューズで再プログラムできるプログラミング回路２０
０の構成を示す概略ブロック図である。

【００７３】このようなプログラミング回路２００が、
スペアロウデコーダ３２およびスペアコラムデコーダ４
２内に設けられている。

【００７４】図４を参照して、プログラミング回路２０
０は、不良アドレスをウエハ工程中においてプログラミ
ングするためのＬＴヒューズ読出回路２１０と、不良ア
ドレスを電気的にプログラミングするための電気ヒュー
ズ回路２２０と、電気ヒューズ回路２２０の使用の有無
を記憶するための電気ヒューズ回路２３０と、ＬＴヒュ
ーズによるプログラムデータと電気ヒューズによるプロ
グラムデータとを受けて切換えて出力するための選択回
路２４０と、選択回路２４０の切換えを指定するための
電気ヒューズ回路２５０と、選択回路２４０の出力とア
ドレスバッファ２０からの入力アドレスＡＤＤ＜ｎ：０
＞とを比較する救済判定回路２６０とを備える。

【００７５】ここで、入力アドレスＡＤＤ＜ｎ：０＞と
は、プリデコード信号ＲＡ＜０＞〜ＲＡ＜ｉ＞または、
プリデコード信号ＣＡ＜０＞〜ＣＡ＜ｉ＞を意味するも
のとする。

【００７６】救済判定回路２６０は、選択回路２４０か
らのプログラムアドレスと入力アドレスＡＤＤ＜ｎ：０
＞とを比較した結果に応じてＭＩＳＳ信号を出力する。
救済判定回路２６０は、プログラムアドレスと入力アド
レスが一致すれば、“Ｈ”レベルを出力し、冗長メモリ
に置換える処理を行なうことを指示する。

【００７７】図５および図６は、ＬＴヒューズ読出回路
２１０中において、プログラムアドレスの１ビット分に
対応する読出部分回路２１２の構成を示す回路図であ
る。

【００７８】図５は、ＬＴヒューズをブローしないとき
の回路であり、図６は、ＬＴヒューズをブローしたとき
の回路の状態を示す。

【００７９】図５を参照して、読出部分回路２１２は、
電源電位Ｖｃｃと接地電位との間に直列に接続されるＰ
チャネルＭＯＳトランジスタＴＰ１１、ＬＴヒューズ素
子Ｆ１１およびＮチャネルＭＯＳトランジスタＴＮ１１
とを備える。トランジスタＴＰ１１およびＴＮ１１のゲ
ートは、コマンドデコーダ回路２２から出力される内部
制御信号ＮＲＳＴを受ける。

【００８０】読出部分回路２１２は、さらに、トランジ
スタＴＰ１１とＬＴヒューズ素子Ｆ１１との接続ノード
Ｎ１１と電源電位Ｖｃｃとの間に接続されるＰチャネル
ＭＯＳトランジスタＴＰ１２と、ノードＮ１１の電位レ
ベルを反転して出力するインバータＩＮＶ１１と、イン
バータＩＮＶ１１の出力をさらに反転して信号ＰＡＤＤ
＿ＬＴを出力するインバータＩＮＶ１２とを備える。ト
ランジスタＴＰ１２のゲートは、インバータＩＮＶ１１
の出力を受ける。

【００８１】また、信号ＰＡＤＤ＿ＬＴは、ＬＴヒュー
ズ読出回路２１０から出力されるヒューズプログラムア
ドレスＰＡＤＤ＿ＬＴ＜ｎ＋１：０＞のいずれか１ビッ
トの信号を表す。

【００８２】図６においては、ヒューズ素子Ｆ１１がレ
ーザによりブローされているので、ノードＮ１１とトラ
ンジスタＴＮ１１とは、電気的に接続していない。

【００８３】図７は、図５および図６に示したような２
つの状態における読出処理を説明するためのタイミング
チャートである。

【００８４】図７を参照して、時刻ｔ１において、信号
ＮＲＳＴを“Ｌ”レベルにし、回路を初期化する。

【００８５】続いて、時刻ｔ２において、信号ＮＲＳＴ
を“Ｈ”レベルにすると、ブローが行なわれていれば、
信号ＰＡＤＤ＿ＬＴは“Ｈ”レベルが保持される。

【００８６】また、ブローしていなければ、信号ＮＲＳ
Ｔが”Ｈ”レベルになるのに応じて、トランジスタＴＮ
１１がオン状態となり、ノードＮ１１を放電するので、
信号ＰＡＤＤ＿ＬＴは、“Ｌ”状態になる。この２値を
用いてアドレスのプログラムを行なうことができる。

【００８７】次に、図８は、電気ヒューズ部分回路３０
０の構成を示す回路図である。図８に示した電気ヒュー
ズ回路は、図４に示した電気ヒューズ回路２２０、電気
ヒューズ回路２３０および電気ヒューズ回路２５０で用
いられる回路である。

【００８８】図８を参照して、電気ヒューズ部分回路３
００は、コマンドデコーダ回路２２からの内部制御信号
ｐｒｍＥとアドレスバッファ２０からのアドレス信号Ａ
ＤＤとを受けるＮＡＮＤ回路ＮＡＧ１１と、ＮＡＮＤ回
路ＮＡＧ１１の出力とコマンドデコーダ回路２２からの
内部制御信号ＮＲＳＴとを受けるＮＡＮＤ回路ＮＡＧ１
２と、電源電位Ｖｃｃと接地電位との間に直列に接続さ
れるＰチャネルＭＯＳトランジスタＰＱ３０およびＮチ
ャネルＭＯＳトランジスタＮＱ３０とを備える。トラン
ジスタＰＱ３０のゲートは、コマンドデコーダ回路２２
からのプリチャージ信号ＰＧを受ける。トランジスタＰ
Ｑ３０とトランジスタＮＱ３０との接続ノードをノード
Ｎ３１と呼ぶことにする。

【００８９】電気ヒューズ部分回路３００は、さらに、
コマンドデコーダ回路２２からのプログラム信号Ｖｐｇ
ｍが与えられるノードとノードＮ３１との間に直列に接
続されるアンチヒューズ素子として動作する容量素子Ａ
Ｆ１１とＮチャネルＭＯＳトランジスタＮＱ２０とを備
える。トランジスタＮＱ２０のゲートは、電源電位ＮＱ
２０を受ける。アンチヒューズ素子ＡＦ１０とトランジ
スタＮＱ２０の接続ノードをノードＮ２０と呼ぶことに
する。

【００９０】ここで、プログラム信号Ｖｐｇｍは、たと
えば、外部電源電圧ｅｘｔ．Ｖｄｄのレベルあるいはそ
れよりも高いレベルを有するものとする。このようなプ
ログラム信号Ｖｐｇｍは、プログラム動作において、制
御信号入力端子群１２の中のいずれかの端子を介して、
外部から与えることが可能である。

【００９１】電気ヒューズ部分回路３００は、さらに、
内部ノードＮ３１と入力ノードが結合するインバータＩ
ＮＶ２０と、インバータＩＮＶ２０の出力信号である／
ＳＯＵＴ信号を入力として受けるインバータＩＮＶ２１
とを備える。インバータＩＮＶ２１は、電源電位Ｖｃｃ
と接地電位との間に直列に結合されるＰチャネルＭＯＳ
トランジスタＰＱ１０およびＮチャネルＭＯＳトランジ
スタＮＱ１０とを備える。トランジスタＰＱ１０および
トランジスタＮＱ１０のゲートは、ともに信号／ＳＯＵ
Ｔをゲートに受けるインバータＩＮＶ２１の出力ノード
は、ノードＮ３１と結合する。インバータＩＮＶ２０と
ＩＮＶ２１とでラッチ回路が構成される。

【００９２】電気ヒューズ部分回路３００は、さらに、
インバータＩＮＶ２０の出力を受けて、信号ＳＯＵＴを
出力するインバータＩＮＶ２２を備える。

【００９３】電気ヒューズ部分回路３００が、電気ヒュ
ーズ回路２２０内で用いられる場合は、信号ＳＯＵＴ
は、電気ヒューズによりプログラミングされる不良アド
レスＰＡＤＤ＿ＡＮ＜ｎ＋１：０＞のうち、第０〜第ｎ
ビットの信号ＰＡＤＤ＿ＡＮ＜ｎ：０＞いずれか１ビッ
トの信号を表す。

【００９４】また、電気ヒューズ部分回路３００が、電
気ヒューズ回路２３０内で用いられる場合は、信号ＳＯ
ＵＴは、電気ヒューズによりプログラミングされる不良
アドレスＰＡＤＤ＿ＡＮ＜ｎ＋１：０＞のうち、第（ｎ
＋１）ビット目の信号ＰＡＤＤ＿ＡＮ＜ｎ＋１＞を表
す。ここで、信号ＰＡＤＤ＿ＡＮ＜ｎ＋１＞は、電気ヒ
ューズによるプログラミングが行なわれているか否かを
示す信号である。これに対して、信号ＰＡＤＤ＿ＡＮ＜
ｎ：０＞は、アドレスバッファ２０からの内部アドレス
信号と比較されるべき信号である。

【００９５】次に、電気ヒューズ部分回路３００の動作
について説明する。図９および図１０は、電気ヒューズ
部分回路３００のブロー動作を説明するためのタイミン
グチャートである。図９は、電気ヒューズがブローされ
るときの手続きを示し、図１０は、電気ヒューズがブロ
ーされないときの手続きを示す。

【００９６】図９および図１０を参照して、以下、ま
ず、ブロー動作について説明する。時刻ｔ１において、
信号ＰＧを“Ｌ”レベルにして電気ヒューズのラッチ回
路をリセットする。

【００９７】次に、時刻ｔ２において、信号ｐｇｍＥ信
号を“Ｈ”レベルにすることで電気ヒューズにプログラ
ムするアドレス信号ＡＤＤを入力する。

【００９８】このとき、アドレス信号ＡＤＤが“Ｈ”レ
ベルであれば、ラッチ回路のノードＮ３１は“Ｌ”レベ
ルを保持することになる。

【００９９】また、アドレス信号ＡＤＤが“Ｌ”レベル
であれば、ラッチ回路のノードＮ３１は“Ｈ”レベルを
保持することになる。

【０１００】この状態で、時刻ｔ３において、プログラ
ム電圧Ｖｐｇｍとして高電圧を印加すると、図９に示す
ように、ノードＮ３１が“Ｌ”レベルのときには、電気
ヒューズはブローされ容量が抵抗に変化する。

【０１０１】一方、図１０に示すように、ノードＮ３１
が“Ｈ”レベルであれば、トランジスタＮＱ２０が遮断
状態であるので、電気ヒューズに負荷がかからず、電気
ヒューズはブローされない。

【０１０２】次に、図９を参照して、時刻ｔ４におい
て、電気ヒューズがブローされていれば、プログラム電
圧Ｖｐｇｍから電流が流れて、ノードＮ３１は“Ｈ”レ
ベル（電圧Ｖｃｃレベル）になる。このとき、トランジ
スタＮＱ２０が遮断状態となり、以後は電流がカットさ
れる。

【０１０３】図１１は、電気ヒューズ部分回路３００の
読出動作を説明するためのタイミングチャートである。

【０１０４】時刻ｔ１において、信号ＮＲＳＴを“Ｌ”
レベルとする。これにより、ノードＮ３１が“Ｌ”レベ
ルとなった状態でラッチされる。

【０１０５】続いて、時刻ｔ２で信号ＮＲＳＴを“Ｈ”
レベルにすると、電気ヒューズ素子ＡＦ１０がブローさ
れていなければノードＮ３１は“Ｌ”レベルの状態を保
持する。

【０１０６】一方、電気ヒューズ素子ＡＦ１０がブロー
されていれば、電気ヒューズ素子ＡＦ１０は抵抗体に変
化している。したがって、時刻ｔ２において信号ＮＲＳ
Ｔが“Ｈ”レベルになると、プログラム電圧Ｖｐｇｍが
“Ｈ”レベルであるために、ノードＮ３１のレベルは、
“Ｈ”レベルへと変化する。これに応じて、時刻ｔ３で
ラッチ回路が反転し、ノードＮ３１が“Ｈ”レベルに固
定される。

【０１０７】このように、２つのラッチされた結果を救
済判定回路２６０で入力アドレスと比較することによ
り、冗長置換したいアドレスかどうかの判定を行なう。

【０１０８】［電気ヒューズ回路２５０の動作］次に、
ＬＴヒューズのプログラムのアドレスで判定するか、電
気ヒューズのプログラムで判定するかを切換えるための
電気ヒューズ回路２５０の動作について説明する。

【０１０９】通常、電気ヒューズ回路２５０は、出力信
号ＳＥＬを“Ｌ”レベルとして出力している。一方、ア
センブリ後に、新たな欠陥ビットが発見され、電気ヒュ
ーズ回路２２０および２３０によりアドレスのプログラ
ミングを行なう際には、外部制御信号およびアドレス信
号の組み合わせに基づいて、コマンドデコーダ回路２２
から出力される信号ＰＧ，信号ｐｒｍＥ、信号Ｖｐｇ
ｍ，信号ＮＲＳＴおよびアドレス信号ＡＤＤの代わりに
受け取るコマンドデコーダ回路２２からの信号Ｆｕｓｅ
＿ＳＥＴより、プログラミングを行なう。これにより、
プログラミング後は、電気ヒューズ回路２５０は、出力
信号ＳＥＬを“Ｈ”レベルとして出力している。

【０１１０】［選択回路２４０の構成］図１２は、選択
回路２４０の構成を示す回路図である。

【０１１１】図１２を参照して、選択回路２４０は、電
気ヒューズ回路２５０からの信号ＳＥＬを受けて反転し
て出力するインバータＩＮＶ３０と、インバータＩＮＶ
３０の出力を受けて反転して出力するインバータＩＮＶ
３１と、ＬＴヒューズ読出回路２１０からのプログラム
アドレス信号ＰＡＤＤ＿ＬＴ＜ｎ＋１：０＞を受け取っ
て、インバータＩＮＶ３０およびＩＮＶ３１の信号によ
り制御されて、電気ヒューズ回路２５０からの信号ＳＥ
Ｌが”Ｌ”では導通状態となり、信号ＳＥＬが”Ｈ”で
は遮断状態となるゲート回路ＧＴ３０と、電気ヒューズ
回路２２０および２３０からのプログラムアドレス信号
ＰＡＤＤ＿ＡＮ＜ｎ＋１：０＞を受け取って、インバー
タＩＮＶ３０およびＩＮＶ３１の信号により制御され
て、電気ヒューズ回路２５０からの信号ＳＥＬが”Ｈ”
では導通状態となり、信号ＳＥＬが”Ｌ”では遮断状態
となるゲート回路ＧＴ３１とを備える。

【０１１２】ゲート回路ＧＴ３０およびゲート回路３１
からの出力が、プログラムアドレス信号ＰＡＤＤ＜ｎ＋
１：０＞として、救済判定回路２６０に与えられる。

【０１１３】したがって、選択回路２４０は、通常は、
電気ヒューズ回路２５０が出力信号ＳＥＬを“Ｌ”レベ
ルとして出力しているときは、ＬＴヒューズによるプロ
グラムアドレスを救済判定回路２６０に出力している。

【０１１４】しかしながら、パッケージ後に不良が発生
し、アドレスを再プログラムする場合、電気ヒューズ回
路２５０の電気ヒューズをブローし、信号ＳＥＬを
“Ｈ”レベルにする。これにより、選択回路２４０は、
電気ヒューズによるプログラムアドレスを救済判定回路
２６０に送るように切換えられる。

【０１１５】ここで、選択回路２４０から出力されるプ
ログラムアドレス信号ＰＡＤＤ＜ｎ＋１：０＞のうち、
第（ｎ＋１）ビットの信号ＰＡＤＤ＜ｎ＋１＞は、冗長
置換するためにＬＴヒューズまたは電気ヒューズをブロ
ーしたか、しないかを判断するための信号である。この
アドレス信号ＰＡＤＤ＜ｎ＋１＞に対応するＬＴヒュー
ズまたは電気ヒューズをブローしなければ冗長置換は行
なわれない。

【０１１６】図１３は、このような救済判定回路２６０
の構成を説明するための回路図である。

【０１１７】図１３を参照して、救済判定回路２６０
は、アドレスバッファ２０からの内部アドレス信号ＡＤ
Ｄ＜０＞〜ＡＤＤ＜ｎ＞を、それぞれ一方入力に受ける
排他的論理和回路２６２．０〜２６２．ｎを備える。排
他的論理和回路２６２．０〜２６２．ｎは、それぞれ他
方入力に選択回路２４０からのプログラムアドレス信号
ＰＡＤＤ＜０＞〜ＰＡＤＤ＜ｎ＞（＝ＰＡＤＤ＜ｎ：０
＞）を受けて、それぞれ排他的否定論理和演算の結果で
ある信号ＥＸＮＯＲ＜０＞〜ＥＸＮＯＲ＜ｎ＞を出力す
る。

【０１１８】救済判定回路２６０は、さらに、選択回路
２４０からのプログラムアドレス信号ＰＡＤＤ＜ｎ＋１
＞を受けて反転するインバータＩＮＶ４１と、インバー
タＩＮＶ４１の出力を反転するインバータＩＮＶ４２
と、インバータＩＮＶ４１の出力と信号ＥＸＮＯＲ＜０
＞〜ＥＸＮＯＲ＜ｎ＞とを受けて、論理積演算の結果を
信号ＭＩＳＳとして出力するＡＮＤ回路２６４とを備え
る。

【０１１９】したがって、ＡＮＤ回路２６４からの信号
ＭＩＳＳは、プログラムアドレス信号ＰＡＤＤ＜ｎ＋１
＞が”Ｈ”であって、アドレスバッファ２０からの内部
アドレス信号ＡＤＤ＜０＞〜ＡＤＤ＜ｎ＞と選択回路２
４０からのプログラムアドレス信号ＰＡＤＤ＜０＞〜Ｐ
ＡＤＤ＜ｎ＞とが一致する場合は、”Ｈ”レベルとな
る。それ以外の場合は、信号ＭＩＳＳは”Ｌ”レベルと
なる。

【０１２０】図１４は、ＬＴヒューズブローの結果と救
済の結果との対応関係を示す図である。

【０１２１】ここで、ＬＴヒューズをブローすると、Ｌ
Ｔヒューズ読出回路２１０中のブローされたビットに対
応する読出部分回路２１２には、“Ｈ”レベルが記憶さ
れる。また、ブローしていなければ、読出部分回路２１
２には、“Ｌ”レベルのデータが記憶される。したがっ
て、読出部分回路２１２からは、この記憶したデータの
レベルに対応する読出しデータＰＡＤＤ＿ＬＴが出力さ
れる。

【０１２２】この読出部分回路２１２の２つの状態によ
りプログラムされたプログラムアドレスＰＡＤＤと入力
アドレスＡＤＤとを比較する。

【０１２３】上述のとおり、プログラムアドレスＰＡＤ
Ｄと入力アドレスＡＤＤとが一致すれば、信号ＭＩＳＳ
は、”Ｈ”レベルとなって予備メモリセル行または予備
メモリセル列により冗長救済が行なわれる。これに対し
て、一致しない場合は、信号ＭＩＳＳは”Ｌ”レベルと
なって冗長救済が行なわれず、正規のメモリセルアレイ
の行または列が選択される。

【０１２４】次に、図１５は、電気ヒューズブローの結
果と救済の結果との対応関係を示す図である。

【０１２５】電気ヒューズの場合も、電気ヒューズをブ
ローしなければ、電気ヒューズ部分回路３００には、
“Ｌ”レベルのデータが記憶される。また、ブローする
と、電気ヒューズ部分回路３００には、“Ｈ”レベルの
データが記憶される。

【０１２６】したがって、電気ヒューズ部分回路３００
からは、この記憶したデータのレベルに対応する読出し
データＰＡＤＤ＿ＡＮが出力される。他の動作は、ＬＴ
ヒューズの場合と同様である。

【０１２７】このような構成を用いることで、電気ヒュ
ーズの特徴であるパッケージ後の救済が可能である。

【０１２８】また、ＬＴヒューズはウェハ上で高速にヒ
ューズブローすることができるので、製造時間の短縮が
可能となる。

【０１２９】以上２つの特徴により、歩留りの向上と製
造コストの低減が可能となる。また、ＬＴヒューズで救
済した結果をリセットし、パッケージ後に出た不良を電
気ヒューズで改めて救済することが可能となるので、歩
留りを向上させることが可能である。

【０１３０】［実施の形態２］実施の形態１では、ＬＴ
ヒューズと電気ヒューズとは、互いに分離した回路中に
配置される構成となっていた。しかしながら、回路規模
を抑制するためには、電気ヒューズとＬＴヒューズを同
じラッチ回路でプリチャージして読出す構成とした方が
都合がよい。

【０１３１】図１６は、このような実施の形態２のプロ
グラミング回路４００の構成を説明するための概略ブロ
ック図である。

【０１３２】プログラミング回路４００は、ハイブリッ
ドヒューズ回路４１０と、ハイブリッドヒューズ回路４
２０と、電気ヒューズ回路４３０と、救済判定回路４４
０とを備える。

【０１３３】実施の形態１と同様に、このようなプログ
ラミング回路４００が、図１に示したＤＲＡＭ１０００
中のスペアロウデコーダ３２およびスペアコラムデコー
ダ４２内に設けられている。

【０１３４】ハイブリッドヒューズ回路４１０は、後に
説明するように、実施の形態１の図４に示したＬＴヒュ
ーズ読出回路２１０の機能とと電気ヒューズ回路２２０
の機能とを合わせた回路である。

【０１３５】ハイブリッドヒューズ回路４２０は、ヒュ
ーズ回路３１０の使用の有無を記憶するための回路であ
る。

【０１３６】電気ヒューズ回路４３０は、後に説明する
ように、ハイブリッドヒューズ回路４１０および４２０
中のＬＴヒューズの接続される放電トランジスタを制御
するための信号ＬＴ＿ＲＥＳＥＴのレベルを記憶するた
めの回路である。電気ヒューズ回路４３０は、この信号
ＬＴ＿ＲＥＳＥＴのレベルを記憶するために、実施の形
態１の図８に示した電気ヒューズ部分回路３００を備え
ている。

【０１３７】ここでも、入力アドレスＡＤＤ＜ｎ：０＞
とは、アドレスバッファ２０からのプリデコード信号Ｒ
Ａ＜０＞〜ＲＡ＜ｉ＞またはプリデコード信号ＣＡ＜０
＞〜ＣＡ＜ｉ＞を意味するものとする。

【０１３８】救済判定回路４４０は、ハイブリッドヒュ
ーズ回路４１０からのプログラムアドレスと入力アドレ
スＡＤＤ＜ｎ：０＞とを比較した結果に応じて、ＭＩＳ
Ｓ信号を出力する。救済判定回路４４０は、プログラム
アドレスと入力アドレスが一致すれば、“Ｈ”レベルを
出力し、冗長メモリに置換える処理を行なうことを指示
する。

【０１３９】図１７は、ハイブリッドヒューズ回路４１
０または４２０中のヒューズ部分回路４５０の構成を示
す回路図である。

【０１４０】図１７に示したヒューズ部分回路４５０
は、実施の形態１の図８に示した電気ヒューズ部分回路
３００に加えて、インバータＩＮＶ２０の出力ノードに
接続されるＬＴヒューズ回路４５２を備える。

【０１４１】ＬＴヒューズ回路４５２は、インバータＩ
ＮＶ２０の出力ノードと接地電位との間に直列に接続さ
れるチャネルＭＯＳトランジスタＮＱ４０およびＬＴヒ
ューズ素子Ｆ４０とを備える。ＮチャネルＭＯＳトラン
ジスタＮＱ４０は、ＬＴ＿ＲＥＳＴ信号をゲートに受け
る。

【０１４２】電気ヒューズ部分回路３００の動作は実施
の形態１の動作と同様であるのでその説明は繰返さな
い。

【０１４３】ヒューズ部分回路４５０が、ハイブリッド
ヒューズ回路４１０で用いられる場合は、信号ＳＯＵＴ
は、ＬＴヒューズＦ４０または電気ヒューズＡＦ１０に
よりプログラミングされる不良アドレスＰＡＤＤ＜ｎ＋
１：０＞のうち、第０〜第ｎビットの信号ＰＡＤＤ＜
ｎ：０＞いずれか１ビットの信号を表す。

【０１４４】また、ヒューズ部分回路４５０が、ハイブ
リッドヒューズ回路４２０内で用いられる場合は、信号
ＳＯＵＴは、ＬＴヒューズＦ４０または電気ヒューズＡ
Ｆ１０によりプログラミングされる不良アドレスＰＡＤ
Ｄ＜ｎ＋１：０＞のうち、第（ｎ＋１）ビット目の信号
ＰＡＤＤ＜ｎ＋１＞を表す。ここで、信号ＰＡＤＤ＜ｎ
＋１＞は、ＬＴヒューズＦ４０または電気ヒューズＡＦ
１０によるプログラミングが行なわれているか否かを示
す信号である。

【０１４５】図１８は、ヒューズ部分回路４５０の読出
動作を説明するためのタイミングチャートである。

【０１４６】以下では、ＬＴヒューズを使用するときの
動作について説明する。このときは、信号ＬＴ＿ＲＥＳ
Ｔは“Ｈ”レベルとされる。

【０１４７】次に、時刻ｔ１で信号ＮＲＳＴを“Ｌ”レ
ベルにし、ラッチ回路を初期化する。このとき、ノード
Ｎ３１のレベルは“Ｌ”レベルである。

【０１４８】次に、時刻ｔ２で、信号ＮＲＳＴを“Ｈ”
レベルレベルにすると、ＬＴヒューズＦ４０がブローさ
れていれば、ノードＮ３１のレベルは“Ｌ”レベルに保
持される。

【０１４９】ＬＴヒューズをブローしていなければ、Ｌ
ＴヒューズＦ４０が導通しているので、時刻ｔ２以後に
おいて、信号／ＳＯＵＴは“Ｌ”レベル状態となり、ノ
ードＮ３１は“Ｈ”レベルに保持される。

【０１５０】上述のとおり、電気ヒューズ回路４３０
は、ＬＴヒューズＦ４０でプログラムしたアドレスの代
わりに、電気ヒューズＡＦ１０でプログラムしたアドレ
スを使用するように切換えるものである。電気ヒューズ
ＡＦ１０でプログラムしたアドレスを使用する場合は、
信号ＬＴ＿ＲＥＳＴは”Ｌ”レベルとされる。

【０１５１】次に、ハイブリッドヒューズ回路４２０
は、ＬＴヒューズの組あるいは電気ヒューズの組を使用
したかしなかったかを、コマンドデコーダ回路２２から
の信号Ｕｓｅｄ＿ｓｅｔに応じて記憶するためのプログ
ラム回路である。この回路の出力ＰＡＤＤ＜ｎ＋１＞
は、信号ＬＴ＿ＲＥＳＴで切換わり、ＬＴヒューズおよ
び電気ヒューズのいずれも使用しなければ、常に“Ｌ”
レベル状態が保持される。

【０１５２】図１９および図２０は、ヒューズブローの
結果と救済結果の対応関係を示す図である。

【０１５３】図１９は、ＬＴヒューズＦ４０を使用する
場合の救済結果の対応関係を示す図である。

【０１５４】まず、図１９を参照して、ＬＴヒューズＦ
４０をブローすると、ノードＮ３１のレベルとして
“Ｌ”レベルのデータが記憶される。また、ＬＴヒュー
ズＦ４０をブローしない場合は、ノードＮ３１のレベル
として“Ｈ”レベルのデータが記憶される。

【０１５５】救済判定回路４４０は、この２つの状態に
基づいて出力されるプログラムアドレス信号ＰＡＤＤと
入力アドレスＡＤＤとを比較する。

【０１５６】図２０は、ＬＴヒューズＦ４０を使用せ
ず、電気ヒューズＦＡ１０を使用する場合の救済結果の
対応関係を示す図である。

【０１５７】電気ヒューズの場合は、電気ヒューズＦＡ
１０をブローしなければ、ノードＮ３１のレベルとして
“Ｌ”レベルのデータが記憶される。また、電気ヒュー
ズＦＡ１０をブローすると、ノードＮ３１のレベルとし
て“Ｈ”レベルのデータが記憶されることになる。

【０１５８】このような構成とすることで実施の形態１
の構成の奏する効果に加えて、ＬＴヒューズと電気ヒュ
ーズが同じプリチャージ回路を共有するので、回路素子
数を削減することができる。

【０１５９】［実施の形態３］図２１は、実施の形態３
のプログラム回路５００の構成を示す概略ブロック図で
ある。

【０１６０】実施の形態１と同様に、このようなプログ
ラミング回路５００が、図１に示したＤＲＡＭ１０００
中のスペアロウデコーダ３２およびスペアコラムデコー
ダ４２内に設けられている。

【０１６１】ただし、実施の形態３においては、プログ
ラミング回路５００は、アドレスバッファ２０から、プ
リデコードの結果出力される互いに相補な内部行アドレ
ス信号ＲＡ＜０＞〜ＲＡ＜ｎ＞（ｎ：自然数）および／
ＲＡ＜０＞〜／ＲＡ＜ｎ＞と、互いに相補な内部列アド
レス信号ＣＡ＜０＞〜ＣＡ＜ｎ＞および／ＣＡ＜０＞〜
／ＣＡ＜ｎ＞を受けて動作するものとする。

【０１６２】図２１においては、内部行アドレス信号Ｒ
Ａ＜０＞〜ＲＡ＜ｎ＞および／ＲＡ＜０＞〜／ＲＡ＜ｎ
＞、または、内部列アドレス信号ＣＡ＜０＞〜ＣＡ＜ｎ
＞および／ＣＡ＜０＞〜／ＣＡ＜ｎ＞を総称して、内部
アドレス信号ＡＤＤ＜ｎ：０＞および／ＡＤＤ＜ｎ：０
＞と表すことにする。また、プログラミング回路５００
においては、プログラムアドレスＰＡＤＤ＜ｎ：０＞お
よび／ＰＡＤＤ＜ｎ：０＞も同じように、以下に説明す
るように、ＬＴヒューズ、あるいは電気ヒューズにより
プログラムする。

【０１６３】図２１を参照して、プログラミング回路５
００は、不良アドレスＰＡＤＤ＜ｎ：０＞＿ＬＴをウエ
ハ工程中においてプログラミングするためのＬＴヒュー
ズ読出回路５１０．１と、不良アドレス／ＰＡＤＤ＜
ｎ：０＞＿ＬＴをウエハ工程中においてプログラミング
するためのＬＴヒューズ読出回路５１０．２と、不良ア
ドレスＰＡＤＤ＜ｎ：０＞＿ＡＮを電気的にプログラミ
ングするための電気ヒューズ回路５２０．１と、不良ア
ドレス／ＰＡＤＤ＜ｎ：０＞＿ＡＮを電気的にプログラ
ミングするための電気ヒューズ回路５２０．２と、ＬＴ
ヒューズによるプログラムデータと電気ヒューズによる
プログラムデータとを受けて切換えてプログラムアドレ
スＰＡＤＤ＜ｎ：０＞および／ＰＡＤＤ＜ｎ：０＞とし
て出力するための選択回路５４０と、選択回路５４０の
切換えを指定するための電気ヒューズ回路５５０と、選
択回路５４０の出力とアドレスバッファ２０からの入力
アドレスＡＤＤ＜ｎ：０＞および／ＡＤＤ＜ｎ：０＞と
を比較する救済判定回路５６０とを備える。

【０１６４】救済判定回路５６０は、選択回路５４０か
らのプログラムアドレスＰＡＤＤ＜ｎ：０＞および／Ｐ
ＡＤＤ＜ｎ：０＞と入力アドレスＡＤＤ＜ｎ：０＞およ
び／ＡＤＤ＜ｎ：０＞とを比較した結果に応じてＭＩＳ
Ｓ信号を出力する。救済判定回路５６０は、プログラム
アドレスと入力アドレスが一致すれば、“Ｈ”レベルを
出力し、冗長メモリに置換える処理を行なうことを指示
する。

【０１６５】このように、プログラム回路５００では、
プリデコードされたアドレス信号ＡＤＤ＜ｎ：０＞、／
ＡＤＤ＜ｎ：０＞を使用するため、実施の形態１の電気
ヒューズ回路２３０のようにヒューズによるプログラミ
ングの使用の有無を記憶するためのプログラム回路が不
用になる。

【０１６６】図２２は、選択回路５４０の構成を示す回
路図である。図２２を参照して、選択回路５４０は、電
気ヒューズ回路５５０からの信号ＳＥＬを受けて反転し
て出力するインバータＩＮＶ５０と、インバータＩＮＶ
５０の出力を受けて反転して出力するインバータＩＮＶ
５１と、ＬＴヒューズ読出回路５１０．１および５１
０．２からのプログラムアドレス信号ＰＡＤＤ＿ＬＴ＜
ｎ：０＞および／ＰＡＤＤ＿ＬＴ＜ｎ：０＞を受け取っ
て、インバータＩＮＶ５０およびＩＮＶ５１の信号によ
り制御されて、電気ヒューズ回路５５０からの信号ＳＥ
Ｌが”Ｌ”では導通状態となり、信号ＳＥＬが”Ｈ”で
は遮断状態となるゲート回路ＧＴ５０と、電気ヒューズ
回路５２０．１および５２０．２からのプログラムアド
レス信号ＰＡＤＤ＿ＡＮ＜ｎ：０＞および／ＰＡＤＤ＿
ＡＮ＜ｎ：０＞を受け取って、インバータＩＮＶ５０お
よびＩＮＶ５１の信号により制御されて、電気ヒューズ
回路５５０からの信号ＳＥＬが”Ｈ”では導通状態とな
り、信号ＳＥＬが”Ｌ”では遮断状態となるゲート回路
ＧＴ５１とを備える。

【０１６７】ゲート回路ＧＴ５０およびゲート回路５１
からの出力が、プログラムアドレス信号ＰＡＤＤ＜ｎ：
０＞および／ＰＡＤＤ＜ｎ：０＞として、救済判定回路
５６０に与えられる。

【０１６８】図２３は、このような救済判定回路５６０
の構成を説明するための回路図である。

【０１６９】図２３を参照して、救済判定回路５６０
は、アドレスバッファ２０からの内部アドレス信号ＡＤ
Ｄ＜０＞〜ＡＤＤ＜ｎ＞（＝ＡＤＤ＜ｎ：０＞）を、そ
れぞれ一方入力に受ける排他的論理和回路２６２．１０
〜２６２．１ｎと、アドレスバッファ２０からの内部ア
ドレス信号／ＡＤＤ＜０＞〜／ＡＤＤ＜ｎ＞（＝／ＡＤ
Ｄ＜ｎ：０＞）を、それぞれ一方入力に受ける排他的論
理和回路２６２．２０〜２６２．２ｎとを備える。

【０１７０】排他的論理和回路２６２．１０〜２６２．
１ｎは、それぞれ他方入力に選択回路５４０からのプロ
グラムアドレス信号ＰＡＤＤ＜０＞〜ＰＡＤＤ＜ｎ＞
（＝ＰＡＤＤ＜ｎ：０＞）を受けて、それぞれ排他的否
定論理和演算の結果である信号ＥＸＮＯＲ＜０＞〜ＥＸ
ＮＯＲ＜ｎ＞を出力する。

【０１７１】一方、排他的論理和回路２６２．２０〜２
６２．２ｎは、それぞれ他方入力に選択回路５４０から
のプログラムアドレス信号／ＰＡＤＤ＜０＞〜／ＰＡＤ
Ｄ＜ｎ＞（＝／ＰＡＤＤ＜ｎ：０＞）を受けて、それぞ
れ排他的否定論理和演算の結果である信号／ＥＸＮＯＲ
＜０＞〜／ＥＸＮＯＲ＜ｎ＞を出力する。

【０１７２】救済判定回路２６０は、さらに、信号ＥＸ
ＮＯＲ＜０＞〜ＥＸＮＯＲ＜ｎ＞を受けて、論理積演算
の結果を出力するＡＮＤ回路５６４．１と、信号／ＥＸ
ＮＯＲ＜０＞〜／ＥＸＮＯＲ＜ｎ＞を受けて、論理積演
算の結果を出力するＡＮＤ回路５６４．２と、ＡＮＤ回
路５６４．１および５６４．２の出力を受けて論積演算
した結果を信号ＭＩＳＳとして出力するＡＮＤ回路５６
６とを備える。

【０１７３】したがって、ＡＮＤ回路５６６からの信号
ＭＩＳＳは、アドレスバッファ２０からの内部アドレス
信号ＡＤＤ＜ｎ：０＞および／ＡＤＤ＜ｎ：０＞とプロ
グラムアドレスＰＡＤＤ＜ｎ：０＞および／ＰＡＤＤ＜
ｎ：０＞とが一致する場合は、”Ｈ”レベルとなる。そ
れ以外の場合は、信号ＭＩＳＳは”Ｌ”レベルとなる。

【０１７４】以上のような構成でも実施の形態１のプロ
グラム回路２００と同様の効果を奏することが可能であ
る。

【０１７５】［実施の形態４］図２４は、実施の形態４
のプログラム回路６００の構成を説明するための概略ブ
ロック図である。

【０１７６】実施の形態４のプログラム回路６００は、
実施の形態３のプログラム回路５００と同様に、アドレ
スバッファ２０から、プリデコードの結果出力される互
いに相補な内部行アドレス信号ＲＡ＜０＞〜ＲＡ＜ｎ＞
（ｎ：自然数）および／ＲＡ＜０＞〜／ＲＡ＜ｎ＞と、
互いに相補な内部列アドレス信号ＣＡ＜０＞〜ＣＡ＜ｎ
＞および／ＣＡ＜０＞〜／ＣＡ＜ｎ＞を受けて動作す
る。

【０１７７】ただし、実施の形態４のプログラム回路６
００では、プログラムアドレス信号ＰＡＤＤ＿ＡＮ＜
ｎ：０＞および／ＰＡＤＤ＿ＡＮ＜ｎ：０＞の記憶にあ
たり、図１６に示した実施の形態２のプログラム回路４
００と同様に、ＬＴヒューズと電気ヒューズとが同じプ
リチャージ回路を共有する構成を採用している。

【０１７８】すなわち、プログラム回路６００は、ハイ
ブリッドヒューズ回路６１０と、ハイブリッドヒューズ
回路６２０と、電気ヒューズ回路４３０と、救済判定回
路５６０とを備える。

【０１７９】ハイブリッドヒューズ回路６１０および６
２０は、ハイブリッドヒューズ回路４１０および４２０
の構成に加えて、相補な内部アドレス信号を記憶できる
だけの個数のヒューズ部分回路４５０が設けられている
ものとする。さらに、電気ヒューズ回路４３０は、実施
の形態２と同様の構成であり、救済判定回路５６０は実
施の形態３と同様の構成である。

【０１８０】以上のような構成とすることで、回路素子
数を削減しつつ、実施の形態３のプログラム回路５００
と同様の効果を奏することが可能である。

【０１８１】［実施の形態５］図２５は、実施の形態５
の電気ヒューズ部分回路７００の構成を示す回路図であ
る。実施の形態５の電気ヒューズ部分回路７００は、図
８に示した電気ヒューズ部分回路３００の代わりに使用
することが可能である。

【０１８２】実施の形態５の電気ヒューズ部分回路７０
０の構成が、図８に示した電気ヒューズ部分回路３００
の構成と異なる点は、ノードＮ２０と電気ヒューズＡＦ
１０との間にトランジスタＮＱ４０が接続されているこ
とである。トランジスタＮＱ４０のゲートは外部電源電
圧ｅｘｔ．Ｖｄｄを受ける。外部電源電圧ｅｘｔ．Ｖｄ
ｄは、内部電源電圧Ｖｃｃよりも高い電圧である。

【０１８３】言いかえると、電気ヒューズＡＦ１０とト
ランジスタＮＱ４０との接続ノードＮ３０とプログラム
電圧Ｖｐｇｍが与えられるノードとの間に電気ヒューズ
ＡＦ１０が接続されている。

【０１８４】図２６は、図２５に示した電気ヒューズ部
分回路７００のブロー動作を説明するためのタイミング
チャートである。

【０１８５】時刻ｔ１において、信号ＰＧを“Ｌ”レベ
ルにし、トランジスタＰＱ３０を導通状態とする。これ
により、インバータＩＮＶ２０とインバータＩＮＶ２１
とで構成されるラッチ回路が初期化される。このとき、
ノードＮ３１は“Ｈ”レベルとなる。

【０１８６】次に、時刻ｔ２で、信号ＰＧを“Ｌ”レベ
ルとし、その後、ＮＡＮＤ回路ＮＡＧ１２の出力信号Ｓ
Ａを“Ｈ”レベルにする。これに応じて、ラッチ回路の
ノードＮ３１は“Ｌ”レベルを保持する。ラッチ回路へ
のレベルの保持が終了すると、信号ＳＡを“Ｌ”レベル
にする。

【０１８７】続いて、時刻ｔ３で、プログラム電圧Ｖｐ
ｇｍとして高電圧ＶＣＣＨを入力する。これにより、ノ
ードＮ３１は“Ｌ”レベルであるので、トランジスタＮ
Ｑ２０およびＮＱ４０は導通状態になり、ノードＮ２０
およびノードＮ３０も“Ｌ”レベルになる。つまり、電
気ヒューズ素子ＡＦ１０の両端間にはプログラム電圧Ｖ
ｐｇｍの電位差が発生する。

【０１８８】次に、高電圧が印加された電気ヒューズ素
子ＡＦ１０は、耐圧より高い電圧である高電位ＶＣＣＨ
が印加されているため、絶縁破壊が起こって短絡する。

【０１８９】時刻ｔ４で短絡が起こると、ノードＮ１３
は徐々に“Ｈ”レベルへと変化し、インバータＩＮＶ２
０の論理しきい値を超えると、ラッチ回路の保持するレ
ベルが反転する。

【０１９０】ラッチ回路の保持するレベルが反転し、ノ
ードＮ３１が“Ｈ”レベルになると、トランジスタＮＱ
２０は、ゲートとノードＮ３１は等電位となるので、ト
ランジスタＮＱ２０のゲートソース間電圧は０Ｖにな
る。このため、トランジスタＮＱ２０が遮断状態とな
る。

【０１９１】トランジスタＮＱ４０も、トランジスタＮ
Ｑ２０と同じように、ノードＮ２０が外部電源電圧ｅｘ
ｔ．Ｖｄｄなると、ゲートソース間の電圧が０Ｖとなる
ため遮断状態となる。

【０１９２】両トランジスタＮＱ２０およびＮＱ４０が
遮断状態となることにより、電気ヒューズＡＦ１０がブ
ローした後に、プログラム電圧Ｖｐｇｍが印加されるノ
ードから接地に向かって電流が流れることがなくなる。

【０１９３】このときの各トランジスタのゲートドレイ
ン間電圧Ｖｇｄは、トランジスタＮＱ４０においては、
Ｖｇｄ３＝（Ｖｐｇｍ−ｅｘｔ．Ｖｄｄ）となる。

【０１９４】一方、トランジスタＮＱ２０では、Ｖｇｄ
２＝（ｅｘｔ．Ｖｄｄ−Ｖｃｃ）となり、分圧されるこ
とになる。

【０１９５】また、ラッチ回路の保持レベル、すなわち
ノードＮ３１のレベルを反転するために、電気ヒューズ
ＡＦ１０のオン抵抗（短絡状態での抵抗）をトランジス
タＮＱ１０のオン抵抗と同程度にする必要がある。この
ラッチ回路の保持レベルの反転を確認するまでヒューズ
ブロー動作を続ければ、ヒューズブロー時の抵抗管理が
でき、品質の向上につながる。

【０１９６】また、トランジスタＮＱ２０およびＮＱ４
０をノードＮ３０とノードＮ３１との間に挿入すること
により、図８の電気ヒューズ部分回路３００に比べて、
トランジスタＮＱ２０のゲート酸化膜にかかっていた電
圧を分散できるので、より高いプログラム電圧Ｖｐｇｍ
を印加することができ、安定したブロー動作を行なうこ
とができる。

【０１９７】［実施の形態６］図２７は、実施の形態６
のＤＲＡＭ１１００の構成を説明するための概略ブロッ
ク図である。図１に示した実施の形態１のＤＲＡＭ１０
００の構成と異なる点は、外部電源電位ｅｘｔ．Ｖｄｄ
を受けて、昇圧電位Ｖｐｐを生成する昇圧回路６２が設
けられている点である。その他の構成は、ＤＲＡＭ１１
００と同様であるので、同一部分には同一符号を付して
その説明は繰り返さない。

【０１９８】図２８は、実施の形態６の電気ヒューズ部
分回路８００の構成を示す回路図であり、実施の形態５
の図２５と対比される図である。

【０１９９】実施の形態６の電気ヒューズ部分回路８０
０の構成が、実施の形態５の電気ヒューズ部分回路７０
０の構成と異なる点は、トランジスタＮＱ４０のゲート
に昇圧電位Ｖｐｐが与えられている点である。その他の
点は、実施の形態５の電気ヒューズ部分回路７００の構
成と同様であるので、同一部分には同一符号を付してそ
の説明は繰り返さない。

【０２００】実施の形態６の電気ヒューズ部分回路８０
０では、トランジスタＮＱ４０のゲートに昇圧電位Ｖｐ
ｐが印加されているので、より高いプログラム電圧Ｖｐ
ｇｍを印加することが可能である。

【０２０１】したがって、より高いプログラム電圧によ
り電気ヒューズＡＦ１０をブローできるために、より確
実にブローを行なうことができる。

【０２０２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０２０３】

【発明の効果】請求項１および４記載の半導体集積回路
装置は、ウェハ状態ではヒューズ素子を用いてプログラ
ミングを行ない、パッケージ後には電気ヒューズを用い
て救プログラミングを行なうことができるので、ヒュー
ズ素子によるプログラミング後に生じた変化に対応して
プログラム情報の変更が可能である。このため、最終的
な歩留まりを向上させることができる。

【０２０４】請求項２記載の半導体集積回路装置は、請
求項１に記載の半導体集積回路装置の奏する効果に加え
て、回路規模の縮小を図ることが可能である。

【０２０５】請求項３記載の半導体集積回路装置は、請
求項１に記載の半導体集積回路装置の奏する効果に加え
て、電気ヒューズのブローを高信頼性で行なうことが可
能である。

【０２０６】請求項５〜７および１０記載の半導体集積
回路装置は、ウェハ状態ではヒューズ素子を用いてプロ
グラミングを行なって不良の救済を行ない、パッケージ
後には電気ヒューズを用いて救済を行なう。これによ
り、効率よく歩留りの向上を図ることが可能となる。ま
た、ヒューズ素子で救済したものを再度電気ヒューズで
プログラムしなおすことが可能で、アセンブリ後であっ
ても、フレキシブルにプログラムを行なうことが可能で
ある。

【０２０７】請求項８記載の半導体集積回路装置は、請
求項５に記載の半導体集積回路装置の奏する効果に加え
て、回路規模の縮小を図ることが可能である。

【０２０８】請求項９記載の半導体集積回路装置は、請
求項５に記載の半導体集積回路装置の奏する効果に加え
て、電気ヒューズのブローを高信頼性で行なうことが可
能である。

【図面の簡単な説明】

【図１】 本発明のプログラム回路を使用したＤＲＡＭ
１０００の構成を示す概略ブロック図である。

【図２】 ＬＴヒューズと電気ヒューズの双方を用い
て、欠陥メモリセルの救済を行なう処理を示す第１の概
念図である。

【図３】 ＬＴヒューズと電気ヒューズの双方を用い
て、欠陥メモリセルの救済を行なう処理を示す第１の概
念図である。

【図４】 パッケージ後に電気ヒューズで再プログラム
できるプログラミング回路２００の構成を示す概略ブロ
ック図である。

【図５】 読出部分回路２１２の構成を示す第１の回路
図である。

【図６】 読出部分回路２１２の構成を示す第１の回路
図である。

【図７】 図５および図６に示したような２つの状態に
おける読出処理を説明するためのタイミングチャートで
ある。

【図８】 電気ヒューズ部分回路３００の構成を示す回
路図である。

【図９】 電気ヒューズ部分回路３００のブロー動作を
説明するための第１のタイミングチャートである。

【図１０】 電気ヒューズ部分回路３００のブロー動作
を説明するための第２のタイミングチャートである。

【図１１】 電気ヒューズ部分回路３００の読出動作を
説明するためのタイミングチャートである。

【図１２】 選択回路２４０の構成を示す回路図であ
る。

【図１３】 救済判定回路２６０の構成を説明するため
の回路図である。

【図１４】 ＬＴヒューズブローの結果と救済の結果と
の対応関係を示す図である。

【図１５】 電気ヒューズブローの結果と救済の結果と
の対応関係を示す図である。

【図１６】 実施の形態２のプログラミング回路４００
の構成を説明するための概略ブロック図である。

【図１７】 ハイブリッドヒューズ回路４１０または４
２０中のヒューズ部分回路４５０の構成を示す回路図で
ある。

【図１８】 ヒューズ部分回路４５０の読出動作を説明
するためのタイミングチャートである。

【図１９】 ヒューズブローの結果と救済結果の対応関
係を示す第１の図である。

【図２０】 ヒューズブローの結果と救済結果の対応関
係を示す第１の図である。

【図２１】 実施の形態３のプログラム回路５００の構
成を示す概略ブロック図である。

【図２２】 選択回路５４０の構成を示す回路図であ
る。

【図２３】 救済判定回路５６０の構成を説明するため
の回路図である。

【図２４】 実施の形態４のプログラム回路６００の構
成を説明するための概略ブロック図である。

【図２５】 実施の形態５の電気ヒューズ部分回路７０
０の構成を示す回路図である。

【図２６】 電気ヒューズ部分回路７００のブロー動作
を説明するためのタイミングチャートである。

【図２７】 実施の形態６のＤＲＡＭ１１００の構成を
説明するための概略ブロック図である。

【図２８】 実施の形態６の電気ヒューズ部分回路８０
０の構成を示す回路図であり、実施の形態５の図２５と
対比される図である。

【図２９】 従来のヒューズ・バンク−アドレス検出回
路９０００の構成を説明するための回路図である。

【図３０】 アンチヒューズ・アドレス検出回路９１０
０の構成を説明するための回路図である。

【図３１】 アンチヒューズ・アドレス検出回路９１０
０の動作を説明するための第１のタイミングチャートで
ある。

【図３２】 アンチヒューズ・アドレス検出回路９１０
０の動作を説明するための第２のタイミングチャートで
ある。

【図３３】 アンチヒューズ・アドレス検出回路９１０
０の動作を説明するための第３のタイミングチャートで
ある。

【符号の説明】

１０ アドレス信号入力端子群、１２ 外部制御信号入
力端子群、２０ アドレスバッファ、２２ コマンドデ
コード回路、２４ クロック発生回路、３０ロウデコー
ダ、３２ スペアロウデコーダ、４０ コラムデコー
ダ、４２ スペアコラムデコーダ、５０ センスアンプ
帯、５２ ＧＩＯ線ライトドライバ／リードアンプ帯、
５４ データ入出力回路、６０ 内部降圧回路、１００
メモリセルアレイ、ＳＲ 予備メモリセル行、ＳＣ
予備メモリセル列、ＧＩＯ グローバルＩＯ線、２０
０，４００，５００，６００ プログラム回路、３０
０，７００，８００ 電気ヒューズ部分回路、２１０
ＬＴヒューズ読出回路、２２０，２３０，２５０ 電気
ヒューズ回路、２４０，５４０ 選択回路、４１０、４
２０ ハイブリッドヒューズ回路、４３０ 電気ヒュー
ズ回路、２６０、４４０，５６０ 救済判定回路、１０
００，１１００ ＤＲＡＭ。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｖ Ｆターム(参考） 5F038 AV03 AV16 DF11 DT14 DT17 EZ20 5F064 BB14 FF27 FF42 FF45 5L106 AA01 CC03 CC04 CC12 CC13 GG05 5M024 AA91 BB07 BB40 DD80 HH10 MM11 MM12 MM15 MM20 PP01 PP02 PP03 PP07

Claims (10)

【特許請求の範囲】
1. 【請求項１】 プログラムデータを記憶し、記憶した前
   記プログラムデータに対応するデータを出力する半導体
   集積回路装置であって、 光学的に切断可能な複数のヒューズ素子と、 前記複数のヒューズ素子に対応して設けられ、対応する
   前記ヒューズ素子が切断されている否かに応じて、出力
   レベルを変化させる複数のヒューズ読出し回路と、 外部から電気信号を印加することで、前記プログラムデ
   ータを記憶することが可能な電気プログラム回路と、 前記プログラムデータに対応するデータとして、複数の
   ヒューズ読出し回路の出力および前記電気プログラム回
   路からの出力のいずれを出力するかを不揮発的に設定可
   能な切換回路とを備える、半導体集積回路装置。
2. 【請求項２】 前記ヒューズ素子の各々の一方端は、所
   定の電位に放電可能であり、 各前記複数のヒューズ読出し回路は、 前記対応するヒューズ素子の他方端をプリチャージする
   ためのプリチャージ回路と、 前記対応するヒューズ素子の他方端の電位レベルに応じ
   て読出しデータを出力する第１の駆動回路とを含み、 前記電気プログラム回路は、 電気的に導通状態および遮断状態の一方の状態に不揮発
   的に設定可能な複数の電気ヒューズと、 前記複数の電気ヒューズにそれぞれ対応し、かつ、前記
   対応するヒューズ素子の他方端とそれぞれ結合して、前
   記プリチャージ回路によりプリチャージされる複数の内
   部ノードと、 前記電気ヒューズが切断されているか否かに応じて、前
   記複数の内部ノードの電位レベル変化させる第２の駆動
   回路とを含む、請求項１記載の半導体集積回路装置。
3. 【請求項３】 前記電気プログラム回路は、 電気的に導通状態および遮断状態の一方の状態に不揮発
   的に設定可能な複数の電気ヒューズと、 プリチャージ回路と、 前記複数の電気ヒューズにそれぞれ対応し、かつ、前記
   プリチャージ回路によりプリチャージされる複数の内部
   ノードと、 前記電気ヒューズが切断されているか否かに応じて、前
   記複数の内部ノードの電位レベル変化させる駆動回路
   と、 前記複数の電気ヒューズにそれぞれ対応し、前記電気ヒ
   ューズが導通状態である場合に、対応する前記電気ヒュ
   ーズへの電流供給を遮断するための遮断回路と、 前記電気ヒューズと遮断回路との間に設けられ、プログ
   ラム処理中に前記遮断回路に印加される電圧を緩和する
   ための電圧緩和回路とを含む、請求項１記載の半導体集
   積回路。
4. 【請求項４】 プログラムデータを記憶し、記憶した前
   記プログラムデータに対応するデータを出力する半導体
   集積回路装置であって、 複数の第１のヒューズ素子を有し、外部から電気信号を
   印加して前記複数の第１のヒューズ素子を切断すること
   で、前記プログラムデータを記憶することが可能な第１
   のヒューズプログラム回路と、 複数の第２のヒューズ素子を有し、外部から電気信号を
   印加して前記複数の第２のヒューズ素子を切断すること
   で、前記第１のヒューズプログラム回路に記憶された前
   記プログラムデータを書換え可能な第２のヒューズプロ
   グラム回路とを備える、半導体集積回路装置。
5. 【請求項５】 複数のメモリセルアレイが行列状に配列
   されたメモリセルアレイを備え、 前記メモリセルアレイは、 正規メモリセルアレイと予備メモリセルアレイとを含
   み、 アドレス信号に応じて、前記正規メモリセルアレイ中の
   メモリセルを選択するための正規メモリセル選択回路
   と、 予め記憶されたプログラムデータと前記アドレス信号と
   の比較結果に応じて、前記正規メモリセルアレイ中のメ
   モリセルに代えて前記予備メモリセル中のメモリセルを
   選択する予備メモリセル選択回路と、 前記プログラムデータを不揮発的に記憶するためのプロ
   グラム回路とを備え、 前記プログラム回路は、 光学的に切断可能な複数のヒューズ素子と、 前記複数のヒューズ素子に対応して設けられ、対応する
   前記ヒューズ素子が切断されている否かに応じて、出力
   レベルを変化させる複数のヒューズ読出し回路と、 外部から電気信号を印加することで、前記プログラムデ
   ータを記憶することが可能な電気プログラム回路と、 前記プログラムデータとして、複数のヒューズ読出し回
   路の出力および前記電気プログラム回路からの出力のい
   ずれを出力するかを不揮発的に設定可能な切換回路とを
   含む、半導体集積回路装置。
6. 【請求項６】 前記切換回路は、 前記プログラム回路によるプログラムデータの記憶処理
   が行なわれているか否かを不揮発的に記憶するプログラ
   ム状態記憶回路を含み、 前記プログラム状態記憶回路の出力に応じて、前記プロ
   グラム回路の出力と前記アドレス信号との比較を行な
   い、前記予備メモリセル選択回路へ選択指示を出力する
   比較回路をさらに備える、請求項５記載の半導体集積回
   路装置。
7. 【請求項７】 前記半導体集積回路装置は、 前記アドレス信号を受けて、互いに相補な内部アドレス
   信号を生成するアドレスバッファをさらに備え、 前記プログラム回路は、前記互いに相補な内部アドレス
   信号に対応するプログラムデータを記憶し、 前記プログラム回路の出力と前記アドレスバッファの出
   力との比較を行ない、前記予備メモリセル選択回路へ選
   択指示を出力する比較回路をさらに備える、請求項５記
   載の半導体集積回路装置。
8. 【請求項８】 前記ヒューズ素子の各々の一方端は、所
   定の電位に放電可能であり、 各前記複数のヒューズ読出し回路は、 前記対応するヒューズ素子の他方端をプリチャージする
   ためのプリチャージ回路と、 前記対応するヒューズ素子の他方端の電位レベルに応じ
   て読出しデータを出力する第１の駆動回路とを含み、 前記電気プログラム回路は、 電気的に導通状態および遮断状態の一方の状態に不揮発
   的に設定可能な複数の電気ヒューズと、 前記複数の電気ヒューズにそれぞれ対応し、かつ、前記
   対応するヒューズ素子の他方端とそれぞれ結合して、前
   記前記プリチャージ回路によりプリチャージされる複数
   の内部ノードと、 前記電気ヒューズが切断されているか否かに応じて、前
   記複数の内部ノードの電位レベル変化させる第２の駆動
   回路とを含む、請求項５記載の半導体集積回路装置。
9. 【請求項９】 前記電気プログラム回路は、 電気的に導通状態および遮断状態の一方の状態に不揮発
   的に設定可能な複数の電気ヒューズと、 プリチャージ回路と、 前記複数の電気ヒューズにそれぞれ対応し、かつ、前記
   前記プリチャージ回路によりプリチャージされる複数の
   内部ノードと、 前記電気ヒューズが切断されているか否かに応じて、前
   記複数の内部ノードの電位レベル変化させる駆動回路
   と、 前記複数の電気ヒューズにそれぞれ対応し、前記電気ヒ
   ューズが導通状態である場合に、対応する前記電気ヒュ
   ーズをへの電流供給を遮断するための遮断回路と、 前記電気ヒューズと遮断回路との間に設けられ、プログ
   ラム処理中に前記遮断回路に印加される電圧を緩和する
   ための電圧緩和回路とを含む、請求項５記載の半導体集
   積回路。
10. 【請求項１０】 複数のメモリセルアレイが行列状に配
    列されたメモリセルアレイを備え、 前記メモリセルアレイは、 正規メモリセルアレイと予備メモリセルアレイとを含
    み、 アドレス信号に応じて、前記正規メモリセルアレイ中の
    メモリセルを選択するための正規メモリセル選択回路
    と、 予め記憶されたプログラムデータと前記アドレス信号と
    の比較結果に応じて、前記正規メモリセルアレイ中のメ
    モリセルに代えて前記予備メモリセル中のメモリセルを
    選択する予備メモリセル選択回路と、 前記プログラムデータを不揮発的に記憶するためのプロ
    グラム回路とを備え、 前記プログラム回路は、 複数の第１のヒューズ素子を有し、外部から電気信号を
    印加して前記複数の第１のヒューズ素子を切断すること
    で、前記プログラムデータを記憶することが可能な第１
    のヒューズプログラム回路と、 複数の第２のヒューズ素子を有し、外部から電気信号を
    印加して前記複数の第２のヒューズ素子を切断すること
    で、前記第１のヒューズプログラム回路に記憶された前
    記プログラムデータを書換え可能な第２のヒューズプロ
    グラム回路とを含む、半導体集積回路装置。