JP4115045B2

JP4115045B2 - 半導体記憶装置

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Publication number: JP4115045B2
Application number: JP18878799A
Authority: JP
Inventors: 充貴新納
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1999-07-02
Filing date: 1999-07-02
Publication date: 2008-07-09
Anticipated expiration: 2019-07-02
Also published as: US6178125B1; JP2001023393A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、冗長回路（スペア）を搭載し、不良メモリセルを救済置換できるような回路構成を持つ冗長回路付半導体記憶装置に関するものである。
【０００２】
【従来の技術】
冗長回路付半導体記憶装置は、不良ビットが内在する半導体記憶装置内のメモリセル列または行を、予備として形成しておいた冗長回路（以後スペアと呼ぶ）と置換することで、不良品を救済し良品とすることが可能である。
【０００３】
一般的には、冗長回路内に複数本形成した溶断可能な配線（以後フューズと呼ぶ）を、微細配線を溶断加工する装置（以後レーザトリマと呼ぶ）を用いて選択的にレーザ光線を照射し切断することで、置換したい不良メモリセル列または行だけに対して冗長回路を適用できるようにしている。以後このような方式をレーザトリミング方式と呼ぶ。
【０００４】
不良メモリセル列または行を置換するためにはレーザトリマを使わない他の方法もある。フューズに対し高電圧を外部から印加することにより抵抗体であるフューズを電気的に加熱切断する方法である。以後この方法を電気フューズ方式と呼び、使用するフューズのことを電気フューズと呼ぶ。電気フューズ方式の場合、半導体装置をパッケージングした後でも、外部から高電圧を印加して電気フューズを切断できるため、最終的な良品歩留まりを高めることが可能である。レーザトリミング方式の場合では、レーザ光線をフューズに照射することができないためパッケージング後には救済置換を実施できない。
【０００５】
図１３は、従来の冗長回路を搭載した半導体記憶装置の内部構成を示す図であり、主としてスペアがどのようにして選択されるかをブロック図で示したものである。
【０００６】
冗長回路付半導体記憶装置を外部試験装置（テスタ等）を使って試験することで、不良ビットを含んだメモリセル行または列が半導体記憶装置のどの位置に存在するか、すなわち不良ビットのアドレスがどこであるかを認識することが可能であることは広く知られている。
【０００７】
図１３を参照して、従来の半導体記憶装置は、メインメモリセル３５２と、アドレス信号ＡＤを受けてデコードしメインメモリセル３５２中の対応するアドレスのメモリセルを選択するためのメインアドレスデコーダ３５０と、不良メモリセルを救済時にフューズ選択アドレス信号ＢＳＥＬを受けてデコードして、通常動作時にはアドレスストローブ信号／ＡＳを受けてフューズ選択信号ＢＳＩＧを出力するフューズ選択回路３４４と、アドレス信号ＡＤおよびフューズ選択信号ＢＳＩＧを受けてスペアセレクト信号を出力する冗長回路プログラムフューズ３４６と、スペアセレクト信号を受けてメインアドレスデコーダ３５０を非活性化するデコーダ非活性化回路３４８と、スペアセレクト信号を受けてデコードするスペアアドレスデコーダ３５４と、スペアアドレスデコーダによって対応する部分が活性化されるスペアメモリセル３５６とを含む。
【０００８】
不良メモリセルのアドレスをスペアメモリセル３５６に置換して救済する場合は、冗長回路プログラムフューズ３４６に不良ビットに対応するアドレス情報を記憶させる（プログラムする）ことで不良ビットの救済が実現可能となる。不良ビットに対応するアドレス情報を記憶させるためには、アルミやポリシリコン等の配線材料によって形成された複数のフューズを、レーザトリミング方式の場合はレーザ光線にて、電気フューズ方式の場合はフューズ両端に高電圧を印加することによって選択的に切断することが行なわれる。
【０００９】
半導体記憶装置内のメインメモリセル３５２に外部からアクセスするためには、アドレス信号ＡＤを外部から印加し、メインアドレスデコーダ３５０を介して所望のメインメモリセル行または列にアクセスする。
【００１０】
一方、メインメモリセル３５２内に不良があったためにスペアメモリセル３５６に置換するときは、冗長回路プログラムフューズ３４６に不良メモリセルのアドレスに対応する情報が記録される。アドレスが外部より入力されると、冗長回路プログラムフューズ３４６に記録された情報対応するアドレスと入力されたアドレスとのアドレス比較がなされる。このアドレス比較の結果が一致である場合には、スペアが使用されるとみなされて、スペアセレクト信号ＳＰＳＥＬが冗長回路プログラムフューズ３４６から出力される。
【００１１】
なお、デコーダ非活性化回路３４８は、スペアが選択されてスペアセレクト信号ＳＰＳＥＬが出力された場合に、非活性化信号をメインアドレスデコーダ３５０に対して出力しメインアドレスデコーダ３５０を非活性化することでメインメモリセル３５２をアクセスしないようにするものである。
【００１２】
スペアセレクト信号ＳＰＳＥＬは、スペアアドレスデコーダ３５４によってデコードされ、その結果に基づきスペアメモリセル３５６が選択される。
【００１３】
以上により、特定のアドレス（置換したいアドレス）が入力された場合にスペアへの置換が可能となる。
【００１４】
次に、複数本あるスペアの選択方法と置換アドレスの記憶方法について説明する。
【００１５】
図１４は、スペアの選択方法を説明するための簡略的なブロック図である。
図１４では、説明の簡単のためメインメモリセル３５６のアドレス空間が２ビット分すなわち４アドレスであり、スペア本数が２ビット分すなわち４本である場合を例にして説明する。スペアは４本であるため、スペアセレクト信号ＳＰＳＥＬ０〜ＳＰＳＥＬ３の４つの信号があり、各々がスペアメモリセル３６０、３６１、３６２、３６３に対応している。たとえば、スペアメモリセル３６２を選択したい場合には、スペアセレクト信号ＳＰＳＥＬ２が活性化される。
【００１６】
４つのスペアメモリセル３６０〜３６３のいずれのメモリセルに接続させるかを指定するためには、外部あるいは半導体記憶装置内部で発生されるフューズ選択アドレス信号ＢＳＥＬが使用される。この例では、スペアが４つあるため、フューズ選択アドレス信号ＢＳＥＬが２ビットの信号ＢＳＥＬ０、ＢＳＥＬ１を含む。
【００１７】
フューズ選択アドレス信号ＢＳＥＬは、フューズ選択デコーダ３４４によりスペアメモリセルに対応する４つの信号にデコードされる。このフューズ選択信号ＢＳＩＧは４つの信号ビットＢＳＩＧ０、ＢＳＩＧ１、ＢＳＩＧ２、ＢＳＩＧ３を含んでおり、最初に置換アドレスを記憶させる場合にはＢＳＩＧ０が印加され、第２番目の置換アドレスが記憶させる場合には、ＢＳＩＧ１が印加され、第３、第４番目に置換アドレスを記憶させる場合には、ＢＳＩＧ２、ＢＳＩＧ３の順番に冗長置換回路プログラムフューズ３４６に印加される。つまり、第１回目にフューズ選択が行なわれる場合には、フューズ選択アドレス信号の内容は、ＢＳＥＬ０＝０，ＢＳＥＬ１＝０となっており、その場合には、フューズ選択信号ＢＳＩＧ０＝ＨとなりＢＳＩＧ１〜ＢＳＩＧ３＝Ｌとなる。
【００１８】
【発明が解決しようとする課題】
救済後の別工程すなわちパッケージング後の工程等で新たに発生した不良ビットを、未使用のスペアを使って追加で置換し救済したい場合がある。従来の電気フューズ方式を用いた冗長回路付半導体記憶装置では、１回目に置換した冗長回路のスペアの使用情報を半導体記憶装置の内部または外部記憶装置等に記憶させておかなければ、２回目の置換をした場合に、１回目の置換で使用したスペアアドレスと同じスペアアドレスを多重選択してしまう等により、救済できるケースでも救済できないという不具合が生じてしまう問題があった。
【００１９】
使用した冗長回路のスペア情報を半導体記憶装置内部に記憶しておく場合は、記憶情報が消去されないように、たとえばフラッシュメモリや強誘電体メモリ等の不揮発性メモリセルを使って記憶させておく手段が考えられるが、不揮発性メモリを組込むために多くの追加回路を必要とし、ひいては半導体記憶装置の面積が増加してしまう。
【００２０】
一方、外部記憶装置に記憶させておく等の手段の場合には、スペア使用情報の他に半導体装置それぞれのチップに対応する識別情報をも覚えておかなければならない。この場合、パッケージングの後にでもチップとスペア使用情報との対応づけが正しくできるように手段を講ずる必要があるため、認識処理工程等の追加が必要となり、半導体記憶装置の価格高騰に繋がる。
【００２１】
この発明の目的は、２度目のスペア置換工程において、使用するスペアが重複しないようなスペアアドレスの選択を優先的に行なうことができる半導体記憶装置を提供することである。
【００２２】
【課題を解決するための手段】
請求項１に記載の半導体記憶装置は、正規メモリセル領域を備え、正規メモリセル領域は、複数の正規メモリセルを各々が有する複数の正規メモリセル群を含み、正規メモリセル領域に対応して設けられ、アドレス信号を受けて正規メモリセル群のいずれかを選択するメインアドレスデコーダと、スペアメモリセル領域とをさらに備え、スペアメモリセル領域は、正規メモリセル群と置換して使用可能な、複数のスペアメモリセルを各々が有する複数のスペアメモリセル群を含み、スペアメモリセル領域に対応して設けられ、スペアアドレス信号を受けてスペアメモリセル群のいずれかを選択するスペアアドレスデコーダと、スペアメモリセル群と置換する正規メモリセル群の置換アドレスに対応する置換アドレスデータを保持し、アドレス信号が置換アドレスと一致するときはメインアドレスデコーダを非活性化し、スペアアドレス信号を出力する置換制御回路とをさらに備え、置換制御回路は、複数のスペアメモリセル群にそれぞれ対応して設けられ、置換アドレスデータを保持する複数のアドレス設定部と、設定部選択信号に応じて複数のアドレス設定部のいずれかを選択する、設定部選択回路とを含み、設定部選択回路は、正規メモリセル群をスペアメモリセル群に置換する置換動作が実施されたことを不揮発的に保持する保持回路を有し、設定部選択信号に対する複数のアドレス設定部の使用優先順を保持回路の保持情報に応じて決定する。
【００２３】
請求項１に記載の半導体記憶装置の設定部選択回路は、設定部選択信号を受けて保持回路の保持情報が置換未実施に対応するときはそのまま出力し、保持回路の保持情報が置換実施済に対応するときは設定部選択信号の各信号ビットを反転させて出力する変換回路と、変換回路の出力を受けてデコードし複数のアドレス設定部のいずれかを選択する設定部選択デコーダとをさらに有する。
【００２４】
請求項２に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の構成に加えて、変換回路は、設定部選択信号の各信号ビットを反転させる相補アドレス発生回路と、設定部選択信号と相補アドレス発生回路の出力とを受けて保持回路の保持情報に応じていずれか一方を選択して設定部選択デコーダに出力する選択回路とを有する。
【００２５】
請求項３に記載の半導体記憶装置は、請求項２に記載の半導体記憶装置の構成に加えて、相補アドレス発生回路は、設定部選択信号の各信号ビットをそれぞれ入力に受ける複数のインバータを有し、保持回路は、置換動作の終了時に電極間に所定の高電圧が与えられ電極間が導通状態となり保持回路の保持情報を保持するアンチフューズを有し、選択回路は、アンチフューズの電極間の導通状態に応じて設定部選択信号と相補アドレス発生回路の出力のいずれか一方を選択して出力する。
【００２６】
請求項４に記載の半導体記憶装置は、請求項２に記載の半導体記憶装置の構成に加えて、相補アドレス発生回路は、設定部選択信号の各信号ビットをそれぞれ入力に受ける複数のインバータを有し、保持回路は、置換動作の終了時に電極間に所定の高電圧が与えられ電極間が非導通状態となり保持回路の保持情報を保持する電気フューズを有し、選択回路は、電気フューズの電極間の導通状態に応じて設定部選択信号と相補アドレス発生回路の出力のいずれか一方を選択して出力する。
【００２７】
請求項５に記載の半導体記憶装置は、正規メモリセル領域を備え、正規メモリセル領域は、複数の正規メモリセルを各々が有する複数の正規メモリセル群を含み、正規メモリセル領域に対応して設けられ、アドレス信号を受けて正規メモリセル群のいずれかを選択するメインアドレスデコーダと、スペアメモリセル領域とをさらに備え、スペアメモリセル領域は、正規メモリセル群と置換して使用可能な、複数のスペアメモリセルを各々が有する複数のスペアメモリセル群を含み、スペアメモリセル領域に対応して設けられ、スペアアドレス信号を受けてスペアメモリセル群のいずれかを選択するスペアアドレスデコーダと、スペアメモリセル群と置換する正規メモリセル群の置換アドレスに対応する置換アドレスデータを保持し、アドレス信号が置換アドレスと一致するときはメインアドレスデコーダを非活性化し、スペアアドレス信号を出力する置換制御回路とをさらに備え、置換制御回路は、複数のスペアメモリセル群にそれぞれ対応して設けられ、置換アドレスデータを保持する複数のアドレス設定部と、設定部選択信号に応じて複数のアドレス設定部のいずれかを選択する、設定部選択回路とを含み、設定部選択回路は、正規メモリセル群をスペアメモリセル群に置換する置換動作が実施されたことを不揮発的に保持する保持回路を有し、設定部選択信号に対する複数のアドレス設定部の使用優先順を保持回路の保持情報に応じて決定する。設定部選択回路は、設定部選択信号を受けてデコードする設定部選択デコーダと、保持回路の保持情報が置換未実施に対応するときはそのまま出力し、保持回路の保持情報が置換実施済に対応するときは設定部選択デコーダの出力信号の各信号ビットの順番を入れ替えて出力する順番入換回路とをさらに含む。
【００２８】
請求項６に記載の半導体記憶装置は、請求項５に記載の半導体記憶装置の構成において、順番入換回路は、設定部選択デコーダの出力信号がｎビットの信号であるときに、上位から数えて第ｋビット目が活性化されると順番入換回路のｎビットの出力信号の下位から数えて第ｋビット目を活性化させる動作と、上位から数えて第ｋビット目が活性化されると順番入換回路のｎビットの出力信号の上位から数えて第ｋビット目を活性化させる動作とのいずれかを保持回路の保持情報に応じて選択して実行する（ｎは自然数、ｋはｎ以下の自然数）。
【００２９】
請求項７に記載の半導体記憶装置は、請求項６に記載の半導体記憶装置の構成に加えて、保持回路は、置換動作の終了時に電極間に所定の高電圧が与えられ電極間が導通状態となり保持回路の保持情報を保持するアンチフューズを有する。
【００３０】
請求項８に記載の半導体記憶装置は、請求項６に記載の半導体記憶装置の構成に加えて、保持回路は、置換動作の終了時に電極間に所定の高電圧が与えられ電極間が非導通状態となり保持回路の保持情報を保持する電気フューズを有する。
【００３１】
請求項９に記載の半導体記憶装置は、正規メモリセル領域を備え、正規メモリセル領域は、複数の正規メモリセルを各々が有する複数の正規メモリセル群を含み、正規メモリセル領域に対応して設けられ、アドレス信号を受けて正規メモリセル群のいずれかを選択するメインアドレスデコーダと、スペアメモリセル領域とをさらに備え、スペアメモリセル領域は、正規メモリセル群と置換して使用可能な、複数のスペアメモリセルを各々が有する複数のスペアメモリセル群を含み、スペアメモリセル領域に対応して設けられ、スペアアドレス信号を受けてスペアメモリセル群のいずれかを選択するスペアアドレスデコーダと、スペアメモリセル群と置換する正規メモリセル群の置換アドレスに対応する置換アドレスデータを保持し、アドレス信号が置換アドレスと一致するときはメインアドレスデコーダを非活性化し、スペアアドレス信号を出力する置換制御回路とをさらに備え、置換制御回路は、複数のスペアメモリセル群にそれぞれ対応して設けられ、置換アドレスデータを保持する複数のアドレス設定部と、設定部選択信号に応じて複数のアドレス設定部のいずれかを選択する、設定部選択回路とを含み、設定部選択回路は、正規メモリセル群をスペアメモリセル群に置換する置換動作が実施されたことを不揮発的に保持する保持回路を有し、設定部選択信号に対する複数のアドレス設定部の使用優先順を保持回路の保持情報に応じて決定する。保持回路の保持情報は、ウエハ状態において置換動作が終了したときに所定の初期状態から反転され、パッケージ状態において置換動作を再度実施するために置換アドレスデータを入力する第１の端子群と、パッケージ状態において置換動作を再度実施するために設定部選択信号を入力する第２の端子群とをさらに備え、各アドレス設定部は、設定部選択信号および置換アドレスデータに応じて選択され、置換アドレスデータに対応する情報を保持する複数のアドレスビット設定部を有する。
【００３４】
【発明の実施の形態】
以下において本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００３５】
［実施の形態１］
図１は、本発明の実施の形態１の半導体記憶装置１の構成を示す概略ブロック図である。
【００３６】
図１を参照して、半導体記憶装置１は、制御信号ｅｘｔ．／ＲＡＳ、ｅｘｔ．／ＣＡＳ、ｅｘｔ．／ＷＥをそれぞれ受ける制御信号入力端子２〜６と、アドレス入力端子群８と、データ信号を入力する入力端子Ｄｉｎと、データ信号を出力する出力端子Ｄｏｕｔと、接地電位Ｖｓｓが与えられる接地端子１２と、電源電位Ｅｘｔ．Ｖｃｃが与えられる電源端子１０とを備える。
【００３７】
半導体記憶装置１は、さらに、クロック発生回路２２と、行および列置換制御回路２４と、行デコーダ２６と、列デコーダ２８と、センスアンプ＋入出力制御回路３０と、メモリセルアレイ３２と、ゲート回路１８と、データ入力バッファ２０およびデータ出力バッファ３４とを備える。
【００３８】
クロック発生回路２２は、制御信号入力端子２、４を介して外部から与えられる外部行アドレスストローブ信号ｅｘｔ．／ＲＡＳと外部列アドレスストローブ信号ｅｘｔ．／ＣＡＳとに基づいた所定の動作モードに相当する制御クロックを発生し、半導体記憶装置全体の動作を制御する。
【００３９】
行および列置換制御回路２４は、外部から与えられるアドレス信号Ａ０〜Ａｉ（ｉは自然数）に基づいて生成したアドレス信号を行デコーダ２６および列デコーダ２８に与える。
【００４０】
行デコーダ２６と列デコーダ２８とによって指定されたメモリセルアレイ３２中のメモリセルは、センスアンプ＋入出力制御回路３０とデータ入力バッファ２０またはデータ出力バッファ２２とを介して入力端子Ｄｉｎまたは出力端子Ｄｏｕｔを通じて外部とデータをやり取りする。
【００４１】
半導体記憶装置１は、さらに、不良メモリセルを救済するためのスペア列３１と、スペア列を選択するためのスペア列デコーダ２９と、不良メモリセルを救済するためのスペア行３３と、スペア行３３を選択するためのスペア行デコーダ２７とを備える。
【００４２】
図１に示した半導体記憶装置１は、代表的な一例であり、たとえば同期型半導体記憶装置（ＳＤＲＡＭ）にも本発明は適用可能である。
【００４３】
図２は、図１に示した行および列置換制御回路２４の構成を説明するためのブロック図である。
【００４４】
図２を参照して、行および列置換制御回路２４は、置換すべきアドレスを記憶させるフューズを選択するために与えられるフューズ選択アドレス信号ＢＳＥＬを受け第１回目の置換実施時にはそのまま出力し、第２回目の置換実施時には相補アドレスを出力する相補アドレス発生回路４２と、相補アドレス発生回路の出力およびアドレスストローブ信号／ＡＳに応じてフューズ選択信号ＢＳＩＧを出力するフューズ選択回路４４と、外部から与えられるアドレス信号ＡＤおよびフューズ選択信号ＢＳＩＧに応じてスペアセレクト信号ＳＰＳＥＬを出力する置換アドレス設定回路４６と、スペアセレクト信号ＳＰＳＥＬが活性化されたときにメインアドレスデコーダ５０を非活性化するデコーダ非活性化回路４８とを含む。スペアセレクト信号ＳＰＳＥＬが活性化されると、スペアアドレスデコーダはスペアセレクト信号ＳＰＳＥＬをデコードし、対応するスペアメモリセル５６を活性化する。尚、説明の簡単のため図２は行系の制御、列系の制御に分離していないが、実際は、行デコーダ、列デコーダに対応して図２に示したブロックがそれぞれ設けられる。
【００４５】
図３は、図２における相補アドレス発生回路４２の構成を示す回路図である。
図３を参照して、相補アドレス発生回路４２は、フューズ選択アドレス信号ＢＳＥＬ０を受けて信号ＢＳＥＬ０ａを出力する回路４２＃０と、フューズ選択アドレス信号ＢＳＥＬ１を受けて信号ＢＳＥＬ１ａを出力する回路４２＃１とを含む。
【００４６】
回路４２＃０は、第１回目の冗長置換が終了した際に識別信号ＳＩＤをゲートに受けて活性化され高電圧ＢＶをノードＮ１に伝達するＮチャネルＭＯＳトランジスタ６８と、電源電位Ｖｃｃが与えられる電源ノードとノードＮ１との間に接続される抵抗６７と、ノードＮ１と接地ノードとの間に接続されるアンチフューズ６６とを含む。
【００４７】
置換するアドレスを記憶するため、特定のフューズに対しレーザ光線や電気信号を印加し、電気的性質を変えることをブローという。アンチフューズは電気フューズの一種であるが、ブローすることで電極間が導通する性質を持つ。
【００４８】
アンチフューズ６６は、特開平７−３７９８４号公報に示されるように、プログラム前に高抵抗を有し、適当な電圧を印加すると低抵抗へとその導通状態を変化させる要素である。アンチフューズは、キャパシタ型の構造を有しており、たとえば、アルミニウムのような２個の導電層の間に二酸化ケイ素のような薄い絶縁層を挟んだものである。そのままではキャパシタすなわちオープン回路であるが、高電圧を印加してブローすると絶縁層に導電性のパスが発生し、数ｋΩ程度の抵抗値を持つ抵抗素子となる。
【００４９】
すなわち、高電圧ＢＶがノードＮ１に与えられると、アンチフューズ６６は導通し以後ノードＮ１は接地ノードとほぼ等しい電位となる。したがって、ノードＮ１は、第１回目のフューズのブローが実施されるときにはＨレベルであるが、第１回目のフューズのブローが完了したときにブローされるため、第２回目のフューズのブローが必要になった場合にはノードＮ１はＬレベルとなっている。
【００５０】
回路４２＃０は、さらに、ノードＮ２とノードＮ３との間に接続されゲートにノードＮ１が接続されるＮチャネルＭＯＳトランジスタ６２と、ノードＮ２に与えられるフューズ選択アドレス信号ＢＳＥＬ０を受けて反転しノードＮ４に出力するインバータ７０と、ノードＮ４とノードＮ３との間に接続されゲートにノードＮ１が接続されるＰチャネルＭＯＳトランジスタ６４とを含む。
【００５１】
ノードＮ３からは、相補アドレス発生回路４２の出力である信号ＢＳＥＬ０ａが出力される。
【００５２】
図３では、フューズ選択アドレス信号ＢＳＥＬが含む２ビットの信号のうちフューズ選択アドレス信号ＢＳＥＬ０についてのみ詳細を示したが、フューズ選択アドレス信号ＢＳＥＬ１についても同様な回路４２＃１が設けられており、対応して信号ＢＳＥＬ１ａが出力される。この場合に、ノードＮ１の電位を決定する抵抗６７、アンチフューズ６６、ＮチャネルＭＯＳトランジスタ６８は、回路４２＃０、回路４２＃１の共用にしてもかまわない。
【００５３】
第１回目のフューズブロー時においては、ノードＮ１はＨレベルであるため、ＮチャネルＭＯＳトランジスタ６２が導通し、ノードＮ２に与えられたフューズ選択アドレス信号ＢＳＥＬ０はそのままノードＮ３に伝達される。一方、第２回目のフューズブロー時においては、ノードＮ１は、先に説明したようにＬレベルとなっているため、ＮチャネルＭＯＳトランジスタ６２は非導通状態であり、代わりにノードＮ４とノードＮ３との間に接続されるＰチャネルＭＯＳトランジスタ６４が導通状態となるため、フューズ選択アドレス信号ＢＳＥＬ０はインバータ７０によって反転される。つまり、信号ＢＳＥＬ０ａはフューズ選択アドレス信号ＢＳＥＬ０の反転された信号となる。
【００５４】
図４は、図２におけるフューズ選択回路４４の構成を示す回路図である。
図４を参照して、フューズ選択回路４４は、相補アドレス発生回路４２の出力信号である信号ＢＳＥＬ０ａ、ＢＳＥＬ１ａを受けてデコードするフューズ選択デコーダ８２と、行または列アドレスのストローブ信号／ＡＳを受けて反転するインバータ８４と、フューズ選択デコーダ８２の出力信号ＢＳＩＧ０ａとインバータ８４の出力とを受けてフューズ選択信号ＢＳＩＧ０を出力するＯＲ回路８６と、フューズ選択デコーダ８２の出力信号ＢＳＩＧ１ａとインバータ８４の出力信号とを受けてフューズ選択信号ＢＳＩＧ１を出力するＯＲ回路８８と、フューズ選択デコーダ８２の出力信号ＢＳＩＧ２ａとインバータ８４の出力信号とを受けてフューズ選択信号ＢＳＩＧ２を出力するＯＲ回路９０と、フューズ選択デコーダ８２の出力信号ＢＳＩＧ３ａとインバータ８４の出力信号とを受けてフューズ選択信号ＢＳＩＧ３を出力するＯＲ回路９２とを含む。
【００５５】
フューズ選択デコーダ８２は、信号ＢＳＥＬ０ａ、ＢＳＥＬ１ａを受けてデコードし、出力信号ＢＳＩＧ０ａ〜ＢＳＩＧ３ａのいずれかを活性化する。ＮＯＲ回路８６〜９２は、外部から行または列アドレスが入力されるときには、ストローブ信号／ＡＳの活性化に応じてフューズ選択信号ＢＳＩＧ０〜ＢＳＩＧ３をすべて活性化し、ストローブ信号／ＡＳが非活性化されているときは、外部から与えられるフューズ選択アドレス信号ＢＳＥＬに対応してデコードされた信号ＢＳＩＧ０ａ〜ＢＳＩＧ３ａをフューズ選択信号ＢＳＩＧ０〜ＢＳＩＧ３として出力する。
【００５６】
図５は、図２に示した置換アドレス設定回路４６の構成を示す回路図である。図５を参照して、置換アドレス設定回路４６は、アドレス信号Ａ０に対応して設けられ、フューズ選択信号ＢＳＩＧ０が活性化されたときに高電圧ＢＶによって内部にアドレス情報がプログラムされる設定部１１２と、アドレス／Ａ０に対応して設けられフューズ選択信号ＢＳＩＧ０が活性化されたときに高電圧ＢＶによって内部にアドレス情報が設定される設定部１１０と、アドレス信号Ａ１に対応して設けられフューズ選択信号ＢＳＩＧ０が活性化されたときに高電圧ＢＶによって内部にアドレス情報が設定される設定部１０８と、アドレス信号／Ａ１に対応して設けられフューズ選択信号ＢＳＩＧ０が活性化されたときに高電圧ＢＶによって内部にアドレス情報が設定される設定部１０６と、電源電位Ｖｃｃが与えられる電源ノードとノードＮ１０４との間に接続される抵抗１０２と、ノードＮ１０４にゲートが接続されスペアセレクト信号ＳＰＳＥＬ０をスペアアドレスデコーダ５４に伝達するＮチャネルＭＯＳトランジスタ１０４とを含む。
【００５７】
設定部１１２は、アドレス信号Ａ０によって活性化され高電圧ＢＶを伝達するＮチャネルＭＯＳトランジスタ１１２ａと、フューズ選択信号ＢＳＩＧ０によって活性化され通常動作時には電源電位Ｖｃｃを伝達し置換情報設定時にはＮチャネルＭＯＳトランジスタ１１２ａによって伝達される高電圧ＢＶをノードＮ１１２に伝達するＮチャネルＭＯＳトランジスタ１１２ｂと、ノードＮ１１２と接地ノードとの間に接続されるアンチフューズ１１２ｄと、ノードＮ１０４と接地ノードとの間に直列に接続されるＮチャネルＭＯＳトランジスタ１１２ｃ、１１２ｅとを含む。
【００５８】
ＮチャネルＭＯＳトランジスタ１１２ｃのゲートはノードＮ１１２に接続され、ＮチャネルＭＯＳトランジスタ１１２ｅのゲートにはアドレス信号Ａ０が与えられる。
【００５９】
設定部１１０は、アドレス信号／Ａ０によって活性化され高電圧ＢＶを伝達するＮチャネルＭＯＳトランジスタ１１０ａと、フューズ選択信号ＢＳＩＧ０によって活性化され通常動作時には電源電位Ｖｃｃを伝達し置換情報設定時にはＮチャネルＭＯＳトランジスタ１１０ａによって伝達される高電圧ＢＶをノードＮ１１０に伝達するＮチャネルＭＯＳトランジスタ１１０ｂと、ノードＮ１１０と接地ノードとの間に接続されるアンチフューズ１１０ｄと、ノードＮ１０４と接地ノードとの間に直列に接続されるＮチャネルＭＯＳトランジスタ１１０ｃ、１１０ｅとを含む。
【００６０】
ＮチャネルＭＯＳトランジスタ１１０ｃのゲートはノードＮ１１０に接続され、ＮチャネルＭＯＳトランジスタ１１０ｅのゲートにはアドレス信号／Ａ０が与えられる。
【００６１】
設定部１０８は、アドレス信号Ａ１によって活性化され高電圧ＢＶを伝達するＮチャネルＭＯＳトランジスタ１０８ａと、フューズ選択信号ＢＳＩＧ０によって活性化され通常動作時には電源電位Ｖｃｃを伝達し置換情報設定時にはＮチャネルＭＯＳトランジスタ１０８ａによって伝達される高電圧ＢＶをノードＮ１０８に伝達するＮチャネルＭＯＳトランジスタ１０８ｂと、ノードＮ１０８と接地ノードとの間に接続されるアンチフューズ１０８ｄと、ノードＮ１０４と接地ノードとの間に直列に接続されるＮチャネルＭＯＳトランジスタ１０８ｃ、１０８ｅとを含む。
【００６２】
ＮチャネルＭＯＳトランジスタ１０８ｃのゲートはノードＮ１０８に接続され、ＮチャネルＭＯＳトランジスタ１０８ｅのゲートにはアドレス信号Ａ１が与えられる。
【００６３】
設定部１０６は、アドレス信号／Ａ１によって活性化され高電圧ＢＶを伝達するＮチャネルＭＯＳトランジスタ１０６ａと、フューズ選択信号ＢＳＩＧ０によって活性化され通常動作時には電源電位Ｖｃｃを伝達し置換情報設定時にはＮチャネルＭＯＳトランジスタ１０６ａによって伝達される高電圧ＢＶをノードＮ１０６に伝達するＮチャネルＭＯＳトランジスタ１０６ｂと、ノードＮ１０６と接地ノードとの間に接続されるアンチフューズ１０６ｄと、ノードＮ１０４と接地ノードとの間に直列に接続されるＮチャネルＭＯＳトランジスタ１０６ｃ、１０６ｅとを含む。
【００６４】
ＮチャネルＭＯＳトランジスタ１０６ｃのゲートはノードＮ１０６に接続され、ＮチャネルＭＯＳトランジスタ１０６ｅのゲートにはアドレス信号／Ａ１が与えられる。
【００６５】
フューズがブローされていない場合は、フューズ選択信号ＢＳＩＧ０がＨレベルとなり、設定部１０６〜１１２が選択される。応じてＮチャネルＭＯＳトランジスタ１０６ｂ、１０８ｂ、１１０ｂ、１１２ｂが導通状態になると、電源電位ＶｃｃがノードＮ１０６、Ｎ１０８、Ｎ１１０、Ｎ１１２に与えられるため、応じてＮチャネルＭＯＳトランジスタ１０６ｃ、１０８ｃ、１１０ｃ、１１２ｃはすべて導通状態となる。
【００６６】
そして、ＮチャネルＭＯＳトランジスタ１０６ｅ、１０８ｅ、１１０ｅ、１１２ｅのいずれかは必ずアドレス情報に応じて導通状態となるため、ノードＮ１０４の電位は接地状態となり、その結果ＮチャネルＭＯＳトランジスタ１０４は非導通状態となり、スペアセレクト信号ＳＰＳＥＬ０はスペアアドレスデコーダ５４には出力されない。つまりアンチフューズをブローする前は、スペアデコーダ５４は使用されない。これに伴い、図２におけるデコーダ非活性化回路４８からの非活性化信号も出力されないため、メインアドレスデコーダ５０はアドレス信号に応じてメインメモリセル５２を選択する。
【００６７】
置換アドレスを記憶させる際には、複数本あるアンチフューズを選択的に高電圧で切断する。例として、置換したいメインメモリセルアドレス２番地（Ａ０＝０，Ａ１＝１）を、フューズ選択信号ＢＳＩＧ０を用いてスペアメモリセルに記憶させる場合を説明する。図５において、アドレス信号Ａ０，／Ａ０，Ａ１，／Ａ１はアドレス２番地を選択する場合にはそれぞれ（Ｌ，Ｈ，Ｈ，Ｌ）のレベルになる。すると、ＮチャネルＭＯＳトランジスタ１１２ｅ，１１０ｅ，１０８ｅ，１０６ｅはそれぞれ非導通，導通，導通，非導通の状態となる。同様に、ＮチャネルＭＯＳトランジスタ１１２ａ，１１０ａ，１０８ａ，１０６ａはそれぞれ非導通，導通，導通，非導通の状態となる。
【００６８】
一方、フューズ選択アドレス信号ＢＳＥＬは、このため、ＢＳＥＬ０＝０，ＢＳＥＬ１＝０に設定すると、図４に示したフューズ選択デコーダによってデコードされた結果、フューズ選択信号ＢＳＩＧ０が選択され活性化状態となり、それが図５に示す置換アドレス設定回路４６に入力される。
【００６９】
応じて、ＮチャネルＭＯＳトランジスタ１１２ｂ、１１０ｂ、１０８ｂ、１０６ｂはすべて導通状態となる。
【００７０】
このときに、アンチフューズをブローするに足る高電圧（たとえば６ボルト）を高電圧ＢＶとして印加することで、先に述べた導通状態となっているＮチャネルＭＯＳトランジスタ１１０ａ，１０８ａおよび１１０ｂ，１０８ｂを介してアンチフューズ１１０ｄ，１０８ｄに高電圧ＢＶが印加される。このためアンチフューズ１１０ｄ，１０８ｄはブローされ導通状態となる。
【００７１】
すると、ノードＮ１１０、ノードＮ１０８は常にＬレベルとなるため、ＮチャネルＭＯＳトランジスタ１１０ｃ、１０８ｃは導通することはなくなる。このことで、置換アドレスを記憶させたことになる。
【００７２】
以後、この半導体記憶装置に対しては、先に説明した置換したアドレス２番地（Ａ０＝０，Ａ１＝１）が印加されたときのみ、ノードＮ１０４は接地電位に結合されずＨレベルとなるため、スペアアドレスデコーダ５４にスペアセレクト信号ＳＰＳＥＬ０が印加されることになる。このときには対応するスペアメモリセルが選択されて図２に示したデコーダ非活性化回路４８の働きによりメインアドレスデコーダ５０はアドレス信号を受付けなくなるのである。
【００７３】
図５に示したような置換アドレス設定回路４６は、レーザによるヒューズの切断が必要ないため、外部から端子に与える電気信号のみで置換アドレスの設定を行なうことが可能である。したがって、ウエハ状態での置換実施後にパッケージに封止された後にも再度置換を行なうことができる。
【００７４】
なお、図５は、フューズ選択信号ＢＳＩＧ０に対応して設けられる設定部についてのみ示したが、フューズ選択信号ＢＳＩＧ１〜ＢＳＩＧ３に対応して同様な構成の設定部が設けられる。
【００７５】
図６は、実施の形態１において第１回目のフューズブロー時にフューズ選択アドレス信号ＢＳＥＬ０が入力されるとどのフューズ選択信号ＢＳＩＧが活性化されるかを示した図である。
【００７６】
図６を参照して、フューズ選択アドレス信号ＢＳＥＬ０が（ＢＳＥＬ１，ＢＳＥＬ０）＝（０，０）の場合には、フューズ選択信号ＢＳＩＧ０が活性化され他のフューズ選択信号は非活性化状態にあることを示す。また、（ＢＳＥＬ１，ＢＳＥＬ０）＝（０，１）の場合には、フューズ選択信号ＢＳＩＧ１が活性化され他のフューズ選択信号は非活性化される。（ＢＳＥＬ１，ＢＳＥＬ０）＝（１，０）の場合には、フューズ選択信号ＢＳＩＧ２が活性化され他のフューズ選択信号は非活性化される。（ＢＳＥＬ１，ＢＳＥＬ０）＝（１，１）の場合には、フューズ選択信号ＢＳＩＧ３が活性化され他のフューズ選択信号は非活性化される。
【００７７】
図７は、第２回目の置換が実施される際のフューズ選択アドレス信号ＢＳＥＬとフューズ選択信号との対応を示した図である。
【００７８】
第２回目の置換が実施される際には、図３に示したインバータ７０によってフューズ選択アドレス信号が反転されその後図２に示したフューズ選択回路４４によってデコードが実施されるため（ＢＳＥＬ１，ＢＳＥＬ０）＝（０，０）の場合はフューズ選択信号ＢＳＩＧ３が活性化される。
【００７９】
（ＢＳＥＬ１，ＢＳＥＬ０）＝（０，１）の場合には、フューズ選択信号ＢＳＩＧ２が活性化される。（ＢＳＥＬ１，ＢＳＥＬ０）＝（１，０）の場合には、フューズ選択信号ＢＳＩＧ１が活性化される。（ＢＳＥＬ１，ＢＳＥＬ０）＝（１，１）の場合には、フューズ選択信号ＢＳＩＧ０が活性化される。
【００８０】
つまり、図６、図７でわかるように、第１回目の救済時のフューズ選択信号はフューズ選択アドレス信号が増加するに従ってＢＳＩＧ０、ＢＳＩＧ１、ＢＳＩＧ２、ＢＳＩＧ３の順番で活性化される。そして、２回目の救済時においては、この順番は反転しフューズ選択信号ＢＳＩＧ３、ＢＳＩＧ２、ＢＳＩＧ１、ＢＳＩＧ０の順番で活性化されるようになる。
【００８１】
このことで、２回目の救済の場合には、未使用のスペアメモリセルを優先的に使用して置換することが可能である。なお、１回目の救済ですべてのスペアを使用した場合や、２回目に使用するスペアの本数が残りのスペアの本数よりも多いケースがあるが、これはもともと２回目の置換では救済できない場合なので、アドレスが多重選択される等で救済できないのもやむを得ない。この場合は後工程における検査において不良と判定され、その半導体記憶装置は出荷の対象から除外される。
【００８２】
このような構成にすることにより、１回目に置換した冗長回路のスペアの使用情報を半導体記憶装置内または外部の記憶装置等に記憶させておかなくても、２回目の置換が必要な場合になったときにスペアの多重選択により救済可能な半導体記憶装置を不良品にしてしまうということはなくなる。
【００８３】
［実施の形態１の変形例］
図８は、実施の形態１の変形例における相補アドレス発生回路４２ａの構成を示す回路図である。
【００８４】
図８を参照して、相補アドレス発生回路４２ａは、図３に示した相補アドレス発生回路４２の構成においてアンチフューズ６６に代えてフューズ素子６６ａを含む。他の部分は図３に示した相補アドレス発生回路４２と同様の構成を有するため説明は繰返さない。
【００８５】
フューズ素子６６ａは、ブローされる前は抵抗体である。ブロー時に高電圧が電極間に印加されると、フューズ素子６６ａは電流が流れ、加熱により切断される。抵抗６７をフューズ素子６６ａに比して十分抵抗を高く設定しておけば、ノードＮ１はブロー前はＬレベル、ブロー後はＨレベルになるので、実施の形態１の場合と同様ブロー前後で信号ＢＳＥＬ０ａの極性は反転する。
【００８６】
このようにしても、実施の形態１と同様、パッケージング後にさらにスペアと置換する第２回目の置換を実施する場合においても、１回目に使用したスペアとの多重選択により、救済可能な半導体記憶装置を不良にしてしまうということはなくなる。
【００８７】
［実施の形態２］
図９は、実施の形態２における置換制御回路２４ａの構成を示すブロック図である。
【００８８】
図９を参照して、置換制御回路２４ａは、フューズ選択回路４４、相補アドレス発生回路４２に代えて、フューズ選択回路４４ａとその後段に相補アドレス発生回路２０２とを備える点が図２に示した置換制御回路２４と異なる。他の構成は図２に示した置換制御回路２４と同様であるので説明は繰返さない。
【００８９】
図１０は、図９におけるフューズ選択回路４４ａの構成を示す回路図である。
図１０を参照して、フューズ選択回路４４ａは、図４に示したフューズ選択回路４４の構成において、フューズ選択デコーダがフューズ選択信号ＢＳＥＬ０、ＢＳＥＬ１を受けて、ＯＲ回路８６、８８、９０、９２が信号ＢＳＩＧ０ｂ、ＢＳＩＧ１ｂ、ＢＳＩＧ２ｂ、ＢＳＩＧ３ｂを出力する点が異なるが、他の構成は同様であるので説明は繰返さない。
【００９０】
図１１は、図９における相補アドレス発生回路２０２の構成を示す回路図である。
【００９１】
図１１を参照して、相補アドレス発生回路２０２は、識別信号ＳＩＤによって活性化されて高電圧ＢＶをノードＮ２１２に伝達するＮチャネルＭＯＳトランジスタ２１２と、ノードＮ２１２と接地ノードとの間に接続されるアンチフューズ２１４と、電源電位Ｖｃｃが与えられる電源ノードとノードＮ２１２との間に接続される抵抗２１３とを備える。第１回目のフューズブロー終了後に識別信号ＳＩＤが活性化されると、高電圧ＢＶがノードＮ２１２に印加されるためアンチフューズ２１４はブローされ非導通状態から導通状態になりその後ノードＮ２１２がＬになる。
【００９２】
相補アドレス発生回路２０２は、さらに、ゲートがノードＮ２１２に接続されノードＮ２１６とノードＮ２１７との間に接続されるＮチャネルＭＯＳトランジスタ２１６と、ゲートがノードＮ２１２に接続されノードＮ２１６とノードＮ２２９との間に接続されるＰチャネルＭＯＳトランジスタ２１８と、ゲートにノードＮ２１２が接続されノードＮ２２０とノードＮ２２１との間に接続されるＮチャネルＭＯＳトランジスタ２２０と、ゲートにノードＮ２１２が接続されノードＮ２２０とノードＮ２２５との間に接続されるＰチャネルＭＯＳトランジスタ２２２と、ノードＮ２１２にゲートが接続されノードＮ２２４とノードＮ２２５との間に接続されるＮチャネルＭＯＳトランジスタ２２４と、ノードＮ２１２にゲートが接続されノードＮ２２４とノードＮ２２１との間に接続されるＰチャネルＭＯＳトランジスタ２２６と、ゲートがノードＮ２１２に接続されノードＮ２２８とノードＮ２２９との間に接続されるＮチャネルＭＯＳトランジスタ２２８と、ノードＮ２１２にゲートが接続されノードＮ２２８とノードＮ２１７との間に接続されるＰチャネルＭＯＳトランジスタ２３０とを含む。
【００９３】
ノードＮ２１６、Ｎ２２０、Ｎ２２４、Ｎ２２８には図９に示したフューズ選択回路４４ａの出力であるフューズ選択信号ＢＳＩＧ０ｂ、ＢＳＩＧ１ｂ、ＢＳＩＧ２ｂ、ＢＳＩＧ３ｂがそれぞれ与えられる。また、ノードＮ２１７、Ｎ２２１、Ｎ２２５、Ｎ２２９からは図９に示した置換アドレス設定回路４６に対してそれぞれフューズ選択信号ＢＳＩＧ０、ＢＳＩＧ１、ＢＳＩＧ２、ＢＳＩＧ３が出力される。
【００９４】
実施の形態２においては、１回目の置換と２回目の置換の識別はアンチフューズ２１４の状態によって判別が可能となる。まず１回目の置換の場合は、アンチフューズ２１４はブローされていないため、ノードＮ２１２の電位は抵抗２１３を介して電源電位ＶｃｃにされるためＮチャネルＭＯＳトランジスタ２１６、２２０、２２４、２２８はすべて導通状態となり、一方ＰチャネルＭＯＳトランジスタ２１８、２２２、２２６、２３０は非導通状態となる。したがって、図９におけるフューズ選択回路４４ａの出力である信号ＢＳＩＧ０ｂ〜ＢＳＩＧ３ｂは、そのままＢＳＩＧ０〜ＢＳＩＧ３として置換アドレス設定回路４６に与えられる。このときの対応関係は図６に示した場合と同様となる。一方、第１回目の救済に必要な置換処理がすべて終わった後には、外部試験装置または図示しない内部回路において識別信号ＳＩＧが活性化されて応じてアンチフューズをブローするに足る高電圧たとえば６ボルトが高電圧ＢＶとしてアンチフューズの一方の電極に与えられる。応じてアンチフューズ２１４はブローされて導通状態となりノードＮ２１２の電位は以後Ｌレベルとなる。
【００９５】
２回目の置換の際は、ノードＮ２１２の電位がＬレベルであるため、ＮチャネルＭＯＳトランジスタ２１６、２２０、２２４、２２８は非導通状態となり、一方ＰチャネルＭＯＳトランジスタ２１８、２２２、２２６、２３０が導通状態となる。すなわち、フューズ選択信号ＢＳＩＧの出力先が変更され実施の形態１における図７に示した対応関係と同様の出力がされるようになる。
【００９６】
実施の形態２に示した冗長回路付半導体記憶装置においても、パッケージング後にさらにスペアと置換する第２回目の置換を実施する場合においても、１回目に使用したスペアとの多重選択により、救済可能な半導体記憶装置を不良にしてしまうということはなくなる。
【００９７】
なお、図１１においてはＮチャネルＭＯＳトランジスタ２１６、２２０、２２４、２２８およびＰチャネルＭＯＳトランジスタ２１８、２２２、２２６、２３０による接続切換回路によりフューズ選択信号の順序を入れ替えたが、論理回路やＲＯＭ等によって同様に対応関係を変更することも可能である。
【００９８】
［実施の形態２の変形例］
図１２は、実施の形態２の変形例における相補アドレス発生回路２０２ａの構成を示す回路図である。
【００９９】
図１２を参照して、相補アドレス発生回路２０２ａは、図１１に示した相補アドレス発生回路２０２の構成においてアンチフューズ２１４に代えてフューズ素子２１４ａを含む。他の部分は図１１に示した相補アドレス発生回路２０２と同様の構成を有するため説明は繰返さない。
【０１００】
フューズ素子２１４ａは、ブローされる前は抵抗体である。ブロー時に高電圧が電極間に印加されると、フューズ素子２１４ａには電流が流れ、加熱により切断される。抵抗２１３をフューズ素子２１４ａに比して十分抵抗を高く設定しておけば、ノードＮ２１２はブロー前はＬレベル、ブロー後はＨレベルになるので、実施の形態２の場合と同様ブロー前後で信号ＢＳＩＧ０の順番は入れ替わる。
【０１０１】
このようにしても、実施の形態２と同様、パッケージング後にさらにスペアと置換する第２回目の置換を実施する場合においても、１回目に使用したスペアとの多重選択により、救済可能な半導体記憶装置を不良にしてしまうということはなくなる。
【０１０２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０３】
【発明の効果】
請求項１，５，９に記載の半導体記憶装置は、スペア置換工程を再度実施する場合において、使用するスペアが重複しないようなスペアアドレスの選択を優先的に行なうことができる。
【０１０４】
請求項２に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置が奏する効果に加えて、２度目のスペア置換工程において、使用するスペアが重複しないようなスペアアドレスの変換を実施することができる。
【０１０５】
請求項３，４に記載の半導体記憶装置は、請求項２に記載の半導体記憶装置が奏する効果に加えて、１度目のスペア置換工程が施されたことを半導体記憶装置の内部に記録しておくことが可能である。
【０１０６】
請求項６に記載の半導体記憶装置は、請求項５に記載の半導体記憶装置が奏する効果に加えて、２度目のスペア置換工程において、使用するスペアが重複しないようなスペア選択信号の入換を実施することができる。
【０１０７】
請求項７，８に記載の半導体記憶装置は、請求項６に記載の半導体記憶装置が奏する効果に加えて、１度目のスペア置換工程が施されたことを半導体記憶装置の内部に記録しておくことが可能である。
【０１０８】
請求項９に記載の半導体記憶装置は、さらに、パッケージ状態においても、再度スペア置換工程を実施することが可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体記憶装置１の構成を示す概略ブロック図である。
【図２】図１に示した行および列置換制御回路２４の構成を説明するためのブロック図である。
【図３】図２における相補アドレス発生回路４２の構成を示す回路図である。
【図４】図２におけるフューズ選択回路４４の構成を示す回路図である。
【図５】図２に示した置換アドレス設定回路４６の構成を示す回路図である。
【図６】実施の形態１において第１回目のフューズブロー時にフューズ選択アドレス信号ＢＳＥＬ０が入力されるとどのフューズ選択信号ＢＳＩＧが活性化されるかを示した図である。
【図７】第２回目の置換が実施される際のフューズ選択アドレス信号ＢＳＥＬとフューズ選択信号との対応を示した図である。
【図８】図３に示した相補アドレス発生回路４２の他の構成例である、相補アドレス発生回路４２ａの構成を示す回路図である。
【図９】実施の形態２における置換制御回路２４ａの構成を示すブロック図である。
【図１０】図９におけるフューズ選択回路４４ａの構成を示す回路図である。
【図１１】図９における相補アドレス発生回路２０２の構成を示す回路図である。
【図１２】実施の形態２の変形例における相補アドレス発生回路２０２ａの構成を示す回路図である。
【図１３】従来の冗長回路を搭載した半導体記憶装置の内部構成を示す図であり、主としてスペアがどのようにして選択されるかを示したブロック図である。
【図１４】スペアの選択方法を説明するための簡略的なブロック図である。
【符号の説明】
１半導体記憶装置、１８ゲート回路、２０データ入力バッファ、２２クロック発生回路、２４行および列置換制御回路、２６行デコーダ、２７スペア行デコーダ、２８列デコーダ、２９スペア列デコーダ、３０センスアンプ＋入出力制御回路、３１スペア列、３２メモリセルアレイ、３３スペア行、３４データ出力バッファ、４２相補アドレス発生回路、４４フューズ選択回路、４６置換アドレス設定回路、４８デコーダ非活性化回路、５０メインアドレスデコーダ、５２メインメモリセル、５４スペアアドレスデコーダ、５６スペアメモリセル、６２，６８，１０４，１０６ａ〜１１２ａ，１０６ｂ〜１１２ｂ，１０６ｃ〜１１２ｃ，１０６ｅ〜１１２ｅ，２１６，２２０，２２４，２２８ＮチャネルＭＯＳトランジスタ、６４，２１８，２２２，２２６，２３０ＰチャネルＭＯＳトランジスタ、６６，１０６ｄ〜１１２ｄ，２１４アンチフューズ、６７，１０２，２１３抵抗、７０，８４インバータ、８６〜９２ＯＲ回路、１０６〜１１２設定回路、２０２相補アドレス発生回路。

Claims

正規メモリセル領域を備え、
前記正規メモリセル領域は、
複数の正規メモリセルを各々が有する複数の正規メモリセル群を含み、
前記正規メモリセル領域に対応して設けられ、アドレス信号を受けて前記正規メモリセル群のいずれかを選択するメインアドレスデコーダと、
スペアメモリセル領域とをさらに備え、
前記スペアメモリセル領域は、
前記正規メモリセル群と置換して使用可能な、複数のスペアメモリセルを各々が有する複数のスペアメモリセル群を含み、
前記スペアメモリセル領域に対応して設けられ、スペアアドレス信号を受けて前記スペアメモリセル群のいずれかを選択するスペアアドレスデコーダと、
前記スペアメモリセル群と置換する前記正規メモリセル群の置換アドレスに対応する置換アドレスデータを保持し、前記アドレス信号が前記置換アドレスと一致するときは前記メインアドレスデコーダを非活性化し、前記スペアアドレス信号を出力する置換制御回路とをさらに備え、
前記置換制御回路は、
前記複数のスペアメモリセル群にそれぞれ対応して設けられ、前記置換アドレスデータを保持する複数のアドレス設定部と、
設定部選択信号に応じて前記複数のアドレス設定部のいずれかを選択する、設定部選択回路とを含み、
前記設定部選択回路は、
前記正規メモリセル群を前記スペアメモリセル群に置換する置換動作が実施されたことを不揮発的に保持する保持回路を有し、前記設定部選択信号に対する前記複数のアドレス設定部の使用優先順を前記保持回路の保持情報に応じて決定し、
前記設定部選択回路は、
前記設定部選択信号を受けて前記保持回路の保持情報が置換未実施に対応するときはそのまま出力し、前記保持回路の保持情報が置換実施済に対応するときは前記設定部選択信号の各信号ビットを反転させて出力する変換回路と、
前記変換回路の出力を受けてデコードし前記複数のアドレス設定部のいずれかを選択する設定部選択デコーダとをさらに有する、半導体記憶装置。
前記変換回路は、
前記設定部選択信号の各信号ビットを反転させる相補アドレス発生回路と、
前記設定部選択信号と前記相補アドレス発生回路の出力とを受けて前記保持回路の保持情報に応じていずれか一方を選択して前記設定部選択デコーダに出力する選択回路とを有する、請求項１に記載の半導体記憶装置。
前記相補アドレス発生回路は、
前記設定部選択信号の各信号ビットをそれぞれ入力に受ける複数のインバータを有し、
前記保持回路は、
前記置換動作の終了時に電極間に所定の高電圧が与えられ電極間が導通状態となり前記保持回路の保持情報を保持するアンチフューズを有し、
前記選択回路は、前記アンチフューズの電極間の導通状態に応じて前記設定部選択信号と前記相補アドレス発生回路の出力のいずれか一方を選択して出力する、請求項２に記載の半導体記憶装置。
前記相補アドレス発生回路は、
前記設定部選択信号の各信号ビットをそれぞれ入力に受ける複数のインバータを有し、
前記保持回路は、
前記置換動作の終了時に電極間に所定の高電圧が与えられ電極間が非導通状態となり前記保持回路の保持情報を保持する電気フューズを有し、
前記選択回路は、前記電気フューズの電極間の導通状態に応じて前記設定部選択信号と前記相補アドレス発生回路の出力のいずれか一方を選択して出力する、請求項２に記載の半導体記憶装置。
正規メモリセル領域を備え、
前記正規メモリセル領域は、
複数の正規メモリセルを各々が有する複数の正規メモリセル群を含み、
前記正規メモリセル領域に対応して設けられ、アドレス信号を受けて前記正規メモリセル群のいずれかを選択するメインアドレスデコーダと、
スペアメモリセル領域とをさらに備え、
前記スペアメモリセル領域は、
前記正規メモリセル群と置換して使用可能な、複数のスペアメモリセルを各々が有する複数のスペアメモリセル群を含み、
前記スペアメモリセル領域に対応して設けられ、スペアアドレス信号を受けて前記スペアメモリセル群のいずれかを選択するスペアアドレスデコーダと、
前記スペアメモリセル群と置換する前記正規メモリセル群の置換アドレスに対応する置換アドレスデータを保持し、前記アドレス信号が前記置換アドレスと一致するときは前記メインアドレスデコーダを非活性化し、前記スペアアドレス信号を出力する置換制御回路とをさらに備え、
前記置換制御回路は、
前記複数のスペアメモリセル群にそれぞれ対応して設けられ、前記置換アドレスデータを保持する複数のアドレス設定部と、
設定部選択信号に応じて前記複数のアドレス設定部のいずれかを選択する、設定部選択回路とを含み、
前記設定部選択回路は、
前記正規メモリセル群を前記スペアメモリセル群に置換する置換動作が実施されたことを不揮発的に保持する保持回路を有し、前記設定部選択信号に対する前記複数のアドレス設定部の使用優先順を前記保持回路の保持情報に応じて決定し、
前記設定部選択回路は、
前記設定部選択信号を受けてデコードする設定部選択デコーダと、
前記保持回路の保持情報が置換未実施に対応するときはそのまま出力し、前記保持回路の保持情報が置換実施済に対応するときは前記設定部選択デコーダの出力信号の各信号ビットの順番を入れ替えて出力する順番入換回路とをさらに含む、半導体記憶装置。
前記順番入換回路は、前記設定部選択デコーダの出力信号がｎビットの信号であるときに、上位から数えて第ｋビット目が活性化されると前記順番入換回路のｎビットの出力信号の下位から数えて第ｋビット目を活性化させる動作と、上位から数えて第ｋビット目が活性化されると前記順番入換回路のｎビットの出力信号の上位から数えて第ｋビット目を活性化させる動作とのいずれかを前記保持回路の保持情報に応じて選択して実行する、請求項５に記載の半導体記憶装置（ｎは自然数、ｋはｎ以下の自然数）。
前記保持回路は、
前記置換動作の終了時に電極間に所定の高電圧が与えられ電極間が導通状態となり前記保持回路の保持情報を保持するアンチフューズを有する、請求項６に記載の半導体記憶装置。
前記保持回路は、
前記置換動作の終了時に電極間に所定の高電圧が与えられ電極間が非導通状態となり前記保持回路の保持情報を保持する電気フューズを有する、請求項６に記載の半導体記憶装置。
正規メモリセル領域を備え、
前記正規メモリセル領域は、
複数の正規メモリセルを各々が有する複数の正規メモリセル群を含み、
前記正規メモリセル領域に対応して設けられ、アドレス信号を受けて前記正規メモリセル群のいずれかを選択するメインアドレスデコーダと、
スペアメモリセル領域とをさらに備え、
前記スペアメモリセル領域は、
前記正規メモリセル群と置換して使用可能な、複数のスペアメモリセルを各々が有する複数のスペアメモリセル群を含み、
前記スペアメモリセル領域に対応して設けられ、スペアアドレス信号を受けて前記スペアメモリセル群のいずれかを選択するスペアアドレスデコーダと、
前記スペアメモリセル群と置換する前記正規メモリセル群の置換アドレスに対応する置換アドレスデータを保持し、前記アドレス信号が前記置換アドレスと一致するときは前記メインアドレスデコーダを非活性化し、前記スペアアドレス信号を出力する置換制御回路とをさらに備え、
前記置換制御回路は、
前記複数のスペアメモリセル群にそれぞれ対応して設けられ、前記置換アドレスデータを保持する複数のアドレス設定部と、
設定部選択信号に応じて前記複数のアドレス設定部のいずれかを選択する、設定部選択回路とを含み、
前記設定部選択回路は、
前記正規メモリセル群を前記スペアメモリセル群に置換する置換動作が実施されたことを不揮発的に保持する保持回路を有し、前記設定部選択信号に対する前記複数のアドレス設定部の使用優先順を前記保持回路の保持情報に応じて決定し、
前記保持回路の保持情報は、ウエハ状態において前記置換動作が終了したときに所定の初期状態から反転され、
パッケージ状態において前記置換動作を再度実施するために前記置換アドレスデータを入力する第１の端子群と、
パッケージ状態において前記置換動作を再度実施するために前記設定部選択信号を入力する第２の端子群とをさらに備え、
各前記アドレス設定部は、
前記設定部選択信号および前記置換アドレスデータに応じて選択され、前記置換アドレスデータに対応する情報を保持する複数のアドレスビット設定部を有する、半導体記憶装置。