JP3821637B2

JP3821637B2 - 半導体集積回路装置

Info

Publication number: JP3821637B2
Application number: JP2000254151A
Authority: JP
Inventors: 武裕長谷川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-08-24
Filing date: 2000-08-24
Publication date: 2006-09-13
Anticipated expiration: 2020-08-24
Also published as: US6542419B2; KR100433022B1; US20020047181A1; TW490842B; JP2002074980A; KR20020016538A

Description

【０００１】
【発明の属する技術分野】
この発明は、電気的にプログラムできるヒューズを持つ半導体集積回路装置に関する。
【０００２】
【従来の技術】
従来より、メモリを搭載した半導体集積回路では、不良メモリセルの救済を行うため冗長回路を備えている。冗長回路は、通常のセルアレイと別に設けられた不良セルを置換するための予備セルアレイと、不良セルのアドレスを記憶し、外部から入力されたアドレスと不良アドレスの一致検出を行って置換信号を出力するための不良アドレス記憶回路とから構成される。
【０００３】
不良アドレス記憶回路には通常、ヒューズが用いられる。この種のヒューズとしては代表的には、レーザ溶断型のヒューズが用いられる。そして、ウェハ段階でダイソートテストにより検出された不良アドレスに対応するフューズが切断され、不良アドレスが記憶されることになる。
【０００４】
レーザ溶断型ヒューズは、外部からレーザを照射して切断するため、集積回路チップをパッケージに封入した後に検出された不良には対応できない。パッケージに集積回路チップを封入した後にもプログラム可能とするには、電気的プログラムが可能なヒューズを用いることが必要である。その様なヒューズとして、薄い絶縁膜を用い、高電圧を印加して絶縁膜を破壊することにより導通させるキャパシタ型ヒューズを用いる方式が既に提案されている（例えば、ＵＳＰ５１１０７５４参照）。
【０００５】
しかし、上述した電気的プログラミングを行うキャパシタ型ヒューズを用いた場合には、集積回路チップのパッケージング後に、不良アドレスを解析するためのテストが必要になり、従ってテストコストが増大する。また、論理集積回路に搭載されたＤＲＡＭ（通称、ロジック混載ＤＲＡＭ）の場合、ＤＲＡＭ部のテストを行うためのピンが少なく、外部からアドレス及びデータを入力してＤＲＡＭ部のテストを行うことは難しい。
【０００６】
この様な難点を解消するために、電気的プログラムを行うヒューズと共に、メモリセルアレイを内部的にテストするためのＢＩＳＴ（Built In Self-test）回路をチップに搭載する方式が提案されている（例えば、ＵＳＰ５３１３４２４参照）。このＢＩＳＴ回路は外部からの起動により、自動的にセルアレイのテストを行い不良アドレスを検出する。検出された不良アドレスは、ヒューズ回路に転送されて、電気的プログラムが行われる。
【０００７】
【発明が解決しようとする課題】
しかし、従来提案されているＢＩＳＴ回路方式では、自動的に検出された不良アドレスを保持するための専用レジスタを用いている他、ヒューズ回路を制御するために、複雑な制御回路を必要としている。このため、集積回路チップの面積が大きくなるという難点がある。
【０００８】
この発明は、プログラムすべきヒューズアドレスを保持するための専用レジスタを用いることなく、効率的な電気的プログラム制御を可能としたヒューズ回路を備えた半導体集積回路装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】
この発明に係る半導体集積回路装置は、電気的にプログラムされるヒューズと、このヒューズのプログラムされた後のヒューズデータを保持するデータラッチ回路と、前記ヒューズのプログラムに先だって前記データラッチ回路にプログラムすべきデータをプリセットするデータプリセット回路と、前記データラッチ回路のデータ状態を監視して、前記ヒューズに対するプログラム動作の可否を選択するプログラム選択回路とを有することを特徴とする。
【００１０】
この発明において、好ましくは、ヒューズとデータラッチ回路の間には、プログラムされたヒューズデータを読み出して前記データラッチ回路に転送する読み出し回路を備える。そして、プログラム選択回路は、プログラム後の読み出し回路による読み出し動作でデータラッチ回路のプリセットされたデータ状態が反転したことを検出して、ヒューズに対する再度のプログラム動作を禁止する制御を行うものとする。
この発明において、更に好ましくは、ヒューズのプログラム動作を、ヒューズ破壊動作とその確認読み出し動作を１サイクルとして複数サイクルで行わせるプログラム制御回路を有するものとする。
【００１１】
この発明においては、電気的プログラムを行うヒューズに対して、プログラムされたヒューズデータを保持するためのデータラッチ回路を、プログラムすべきヒューズデータをプリセットするデータラッチ回路としても活用している。従って、プログラムすべきヒューズアドレスを保持するための専用レジスタを用いる必要がない。
【００１２】
しかも、プログラムすべきヒューズデータをプリセットしてデータラッチ回路の出力ノードを監視してプログラム動作を選択することにより、既にプログラムされたヒューズに対して再度のプログラム動作が行われないように制御することができ、無駄な電流を流すことなく、効率的な電気的プログラムが可能になる。特に、ヒューズプログラムを複数サイクルで行うようにすれば、ヒューズ特性にばらつきがある場合でも、格別大きなプログラム電圧を用いることなくヒューズ破壊を行うことが可能になる。
【００１３】
この発明に係る半導体集積回路装置はまた、電気的にプログラムされるヒューズと、このヒューズにプログラムすべきデータがラッチされるデータラッチ回路と、このデータラッチ回路のデータ状態を監視して、前記ヒューズに対するプログラム動作の可否を選択するプログラム選択回路と、前記ヒューズにプログラムされたヒューズデータを読み出して前記データラッチ回路に転送し、前記データラッチ回路のデータ状態を更新させる読み出し回路とを備え、前記プログラム選択回路は、プログラム後の前記読み出し回路による読み出し動作で前記データラッチ回路のデータ状態が反転したことを検出して、前記ヒューズに対する再度のプログラム動作を禁止する制御を行うことを特徴とする。
【００１４】
この発明によると、電気的プログラムを行うヒューズに対して、確認読み出し動作を行って再度のプログラム動作をするか否かというプログラム制御を行うことにより、無駄な電流を使用比することなく、効率的な電気的プログラムが可能になる。
【００１５】
この発明に係る半導体集積回路装置はまた、電気的にプログラムされる複数のヒューズと、これらのヒューズのプログラムされた後のヒューズデータを保持するための、各ヒューズ毎に設けられたデータラッチ回路と、前記各ヒューズのプログラムに先だって前記データラッチ回路にプログラムすべきヒューズデータをプリセットするデータプリセット回路と、前記各データラッチ回路のデータ状態を監視して、前記各ヒューズに対するプログラム動作の可否を選択するプログラム選択回路と、前記複数のヒューズを複数のグループに分けて、各グループ毎に一括してプログラムする動作を順次行うプログラム制御回路とを有することを特徴とする。
【００１６】
この発明は更に、ノーマルセルアレイとその不良救済のための予備セルアレイを有するメモリセルアレイと、このメモリセルアレイのメモリセル選択を行うデコード回路と、不良アドレスを記憶し、入力されたアドレスが不良アドレスと一致したときに置換信号を出力して前記予備セルアレイを選択すべく前記デコード回路を切換制御する不良アドレス記憶回路とを備えた半導体集積回路装置において、前記不良アドレス記憶回路は、電気的にプログラムされる複数のヒューズと、これらのヒューズのプログラムされた後のヒューズデータを保持するための、各ヒューズ毎に設けられたデータラッチ回路と、前記各ヒューズのプログラムに先だって前記データラッチ回路にプログラムすべき不良アドレスデータをプリセットするデータプリセット回路と、前記各データラッチ回路のデータ状態を監視して、前記各ヒューズに対するプログラム動作の可否を選択するプログラム選択回路と、前記複数のヒューズを複数のグループに分けて、各グループ毎に一括してプログラムする動作を順次行うプログラム制御回路とを有することを特徴とする。
【００１７】
ここで、グループ単位でのヒューズプログラム制御を行うプログラム制御回路は、具体的には、クロックにより制御されて、各グループのヒューズのプログラム動作を、ヒューズ破壊動作とその確認読み出し動作を１サイクルとして複数サイクルで行わせる制御を行うものとする。
【００１８】
また、プログラム制御回路は例えば、各グループ毎に、グループ内の複数のヒューズに対応する前記データラッチ回路のデータ状態を監視してそのグループ内のプログラムすべき全ヒューズのプログラム終了の判定を行う終了判定ゲートと、この終了判定ゲートから得られる判定信号に基づいて、各グループの前記プログラム選択回路を順次活性化する選択信号を出力する選択信号出力ゲートとを備えて構成される。
【００１９】
更に、メモリセルアレイとその不良セルを救済するための不良記憶回路を備えた集積回路の場合に、外部からの起動によりメモリセルアレイのテストを行い、不良アドレスを検出してその不良アドレスデータを不良アドレス記憶回路に転送するテスト回路を設けることにより、集積回路チップ内で自動テストを行い、その結果を不良アドレス記憶回路に転送して保持することが可能になる。
【００２０】
更にこの発明に係る半導体集積回路装置は、電気的にプログラムされる複数のヒューズと、これらのヒューズにプログラムすべきデータをラッチするための、各ヒューズ毎に設けられたデータラッチ回路と、各データラッチ回路のデータ状態を監視して、前記各ヒューズに対するプログラム動作の可否を選択するプログラム選択回路と、前記複数のヒューズを複数のグループに分けて、各グループ毎に一括してプログラムする動作を順次行うプログラム制御回路と、このプログラム制御回路による所定のグループ内の複数のヒューズに対するプログラム動作の後、各ヒューズにプログラムされたヒューズデータの読み出し動作を行う読み出し回路とを備え、前記プログラム制御回路は、各グループ毎に、前記読み出し回路による読み出し動作に基づいてそのグループ内のプログラムすべき全ヒューズのプログラム終了の判定を行う終了判定ゲートと、この終了判定ゲートから得られる判定信号に基づいて、各グループの前記プログラム選択回路を順次活性化する選択信号を出力する選択信号出力ゲートとを有することを特徴とする。
【００２１】
この発明によると、電気的にプログラムされる複数のヒューズをグループ分けして、各グループ毎に順次、一括プログラム動作とその後の確認読み出し動作のプログラム制御を行うことにより、無駄な電流を消費することなく、効率的な電気的プログラムが可能になる。
【００２２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の実施の形態による半導体集積回路チップに搭載されるヒューズ回路の等価回路構成を示している。複数のヒューズ回路ユニット１は、例えば不良（フェイル）アドレスを記憶するためのそれぞれ電気的プログラムを行うキャパシタ型のヒューズ１０と、プログラムされたヒューズデータを保持するためのデータラッチ回路１１とを有する。ヒューズ１０は、プログラム前は非導通であり、高電圧を印加してキャパシタ絶縁膜を破壊することにより、導通状態となる。ヒューズ１０の構造としては、ＭＯＳトランジスタと同様の工程で作られるＭＯＳキャパシタ、或いはＤＲＡＭのトレンチキャパシタと同様のキャパシタ等が用いられる。或いは電流を流して溶断するタイプのヒューズも用いうる。
【００２３】
複数のヒューズ回路ユニット１にそれぞれ含まれるヒューズ１０の一方のノードは共通に、高電圧印加回路２を構成する共通ノードＣＮに接続されている。この共通ノードＣＮに供給される高電圧は、外部からパッドを介して入力されるものでもよいし、或いは内部の高電圧発生回路から出力されるものでもよい。高電圧印加回路２は、共通ノードＣＮを負荷ＮＭＯＳトランジスタＱｎ９を介して接地するためのスイッチ用ＮＭＯＳトランジスタＱｎ８を有する。即ちプログラム信号ＰＲＯＧｐが“Ｌ”の間、ＮＭＯＳトランジスタＱｎ８がオンして、共通ノードＣＮは低レベルに設定される。プログラム信号ＰＲＯＧｐが“Ｈ”になると、ＮＭＯＳトランジスタＱｎ８がオフになり、共通ノードＣＮに印加された高電圧は、各ヒューズ回路ユニット１のヒューズ１０に同時に供給されることになる。
【００２４】
ヒューズ１０の他方のノードＡは、電源ＳＯＵＲＣＥにより駆動されるトランスファゲートＮＭＯＳトランジスタＱｎ２を介してノードＢに接続され、ノードＢは更に電源ＳＯＵＲＣＥにより駆動されるトランスファゲートＮＭＯＳトランジスタＱｎ３を介し、読み出し回路１５を構成するＮＭＯＳトランジスタＱｎ４を介してデータラッチ回路１１の出力ノード（モニターノード）ＦＵＡＤＤに接続されている。読み出し用ＮＭＯＳトランジスタＱｎ４は、ヒューズデータをデータラッチ回路１１に転送する際に読み出し制御信号ＦＰＵＮにより選択的にオン駆動される。
【００２５】
データラッチ回路１１は、この発明においては、プログラムされたヒューズデータを保持する機能と同時に、ヒューズプログラム時にプログラムすべきデータをプリセットして保持する機能を有する。データラッチ回路１１は、二つのインバータを逆並列接続して構成される。データラッチ回路１１の一方のインバータＩＮＶ１は通常のＣＭＯＳインバータであり、他方のインバータを構成するＰＭＯＳトランジスタＱｐ２とＮＭＯＳトランジスタＱｎ７の間には、データプリセットを行う際に用いられるスイッチング素子としてのＮＭＯＳトランジスタＱｎ６が挿入されている。
【００２６】
データラッチ回路１１のＮＭＯＳトランジスタＱｎ６のゲートは、プリチャージ信号ｂＦＰＵＰにより制御される。また、上述したヒューズデータ保持の機能とデータプリセット機能を持たせるべく、データラッチ回路１１の出力ノード（モニターノード）ＦＵＡＤＤに予め“Ｈ”をプリチャージするための、ＰＭＯＳトランジスタＱｐ１からなるプリチャージ回路１４と、プリチャージされたノードＦＵＡＤＤに対して、フェイルアドレスＦＡＡＤＤに応じて放電、非放電の制御を行うプリセット回路１２、及びプリセットされたノードＦＵＡＤＤをモニターしながらヒューズプログラム動作を制御するプログラム選択回路１３を備えている。プリチャージ用ＰＭＯＳトランジスタＱｐ１のゲートはプリチャージ信号ｂＦＰＵＰにより制御される。
【００２７】
プリセット回路１２は、ラッチ信号ＬＡＴＣＨｐとフェイルアドレスＦＡＡＤＤが入力されるＮＡＮＤゲートＧ２とその出力を反転するインバータＩＮＶ２、及びインバータＩＮＶ２の出力により制御されてノードＦＵＡＤＤを選択的に接地するためのＮＭＯＳトランジスタＱｎ５を有する。即ち、ラッチ信号ＬＡＴＣＨｐが“Ｈ”であり、同時にフェイルアドレスＦＡＡＤＤが“Ｈ”（ヒューズを破壊しない）の場合、ＮＭＯＳトランジスタＱｎ５がオンして、“Ｈ”にプリチャージされていたノードＦＵＡＤＤは“Ｌ”になる。フェイルアドレスＦＡＡＤＤが“Ｌ”（ヒューズを破壊する）の場合、ＮＭＯＳトランジスタＱｎ５はオンせず、ノードＦＵＡＤＤを“Ｈ”に保つ。
【００２８】
この様に、プリチャージ回路１４とプリセット回路１２によって、データラッチ回路１１には、プログラムに先立って、フェイルアドレスＦＡＡＤＤに応じて、ヒューズ破壊を行うアドレスでは“Ｈ”、ヒューズ破壊を行わないアドレスでは“Ｌ”なるヒューズデータが保持される。ヒューズ破壊を行うアドレスの“Ｈ”データは、ヒューズ破壊が終了するまで保持され、これによりヒューズ１０のプログラム制御が行われることになる。具体的には後述するように、プログラムはヒューズ１０の破壊特性を考慮して、ヒューズ破壊とその読み出し確認を１サイクルとして複数サイクルをもって行われ、プログラムが終了したアドレスではノードＦＵＡＤＤが“Ｌ”になる。
【００２９】
プログラム選択回路１３は、データラッチ回路１１の出力ノードＦＵＡＤＤを監視して、プログラム制御を行うもので、選択信号ＰＲＯＧ−Ｔｐと出力ノードＦＵＡＤＤの信号が入るＮＡＮＤゲートＧ１とその出力を反転するインバータＩＮＶ３及び、インバータＩＮＶ３の出力ＢＦＬＩＮにより制御されてノードＢを選択的に接地するＮＭＯＳトランジスタＱｎ１を有する。即ちノードＦＵＡＤＤが“Ｈ”のときに、選択信号ＰＲＯＧ−ＴｐによりノードＢを接地する働きをし、このときヒューズ１０はプログラムされる。即ちヒューズ１０に高電圧が印加されて絶縁膜が破壊され、ヒューズ１０は導通状態になる。ノードＦＵＡＤＤが“Ｌ”のときは、このプログラム選択回路１３によりノードＢは接地されることなくフローティングを保持し、ヒューズ１０は破壊されない。
【００３０】
ヒューズ１０が破壊されると、その後読み出し信号ＦＰＵＮが“Ｈ”になる確認読み出し動作で、ノードＦＵＡＤＤは“Ｌ”になる。つまり、ノードＦＵＡＤＤはノードＢを介し、導通したヒューズ１０を介して低レベルに設定された共通ノードＣＮに接続され、“Ｈ”を保持していたノードＦＵＡＤＤが“Ｌ”になる。これが、プログラム終了信号となる。一旦ヒューズ１０が破壊されると、プログラム選択回路１３は非活性となり、同じヒューズ１０に対してプログラミングの動作は繰り返さない。ヒューズ１０が破壊されなかった場合は、確認読み出しでノードＦＵＡＤＤが“Ｈ”のまま保持され、プログラムが繰り返される。
【００３１】
なお、図１の回路において、データラッチ回路１１をはじめ、各部のゲート回路、プリチャージ回路１４、転送ゲートトランジスタＱｎ２，Ｑｎ３の駆動電源ＳＯＵＲＣＥは、プログラム時に昇圧されるようになっている。これは、プログラム時の共通ノードＣＮの電圧が高いときに、ＮＭＯＳトランジスタＱｎ２，Ｑｎ３等のゲートに加わる電界を緩和するためのもので、プログラムする電圧に応じて適当に設定される。
【００３２】
次に、動作波形を参照しながら、図１のヒューズ回路のプログラム制御動作を具体的に説明する。プログラム制御は、ヒューズの破壊特性のばらつきを考慮して、１回のプログラム時間を制限した複数回のプログラムサイクルの繰り返しによるものとする。図２及び図３は、破壊すべきヒューズに対応するヒューズ回路ユニットでの動作波形であり、そのうち図２は、１回目のプログラム▲１▼でヒューズ破壊が成功した場合、図３は、２回目のプログラム▲２▼でヒューズ破壊が成功した場合を示している。また図４は、破壊しないヒューズに対応するヒューズ回路ユニットでの動作波形を示している。
【００３３】
電源を投入し、電源出力ＳＯＵＲＣＥが安定化するまでの間、プリチャージ信号ｂＦＰＵＰが“Ｌ”である。この間、データラッチ回路１１のＮＭＯＳトランジスタＱｎ６はオフであり、プリチャージ回路１４のＰＭＯＳトランジスタＱｐ１がオンして、データラッチ回路１１のノードＦＵＡＤＤは、電源ＳＯＵＲＣＥの上昇に追随して上昇して、“Ｈ”にプリチャージされる。その後プリチャージ信号ｂＦＰＵＰが“Ｈ”になり、プリチャージ回路１４はオフになる。そして、フェイルアドレスラッチのサイクルに入り、ラッチ信号ＬＡＴＣＨｐが“Ｈ”になり、フェイルアドレスＦＡＡＤＤが供給される。フェイルアドレスＦＡＡＤＤは、破壊すべきアドレスでは“Ｌ”（図２及び図３）、破壊しないアドレスでは“Ｈ”（図４の場合）になる。
【００３４】
そして、ラッチ信号ＬＡＴＣＨｐとフェイルアドレスＦＡＡＤＤｐの論理積により、破壊すべきヒューズアドレスではデータラッチ回路１１のノードＦＵＡＤＤは“Ｈ”を維持し（図２及び図３）、破壊しないヒューズアドレスではノードＦＵＡＤＤは“Ｌ”になる（図４）。このフェイルアドレスラッチのサイクルまで、プログラム信号ＰＲＯＧｐは“Ｌ”であり、共通ノードＣＮは低電位を保つ。
【００３５】
次に１回目のプログラムサイクル▲１▼に入り、プログラム信号ＰＲＯＧｐが“Ｈ”になって、共通ノードＣＮから各ヒューズ１０に高電圧が供給される。このとき同時に、電源ＳＯＵＲＣＥが昇圧される。これはトランジスタＱｎ２のドレイン・ソース間に大きな電圧がかかるのを抑制する上で好ましい。選択回路１３のトランジスタＱｎ１がオフの間、キャパシタ１０のノードＡは、共通ノードＣＮとのカップリングにより電位上昇し、その間ヒューズ１０には大きな電界はかからない。
【００３６】
その後、プログラム選択信号ＰＲＯＧ−Ｔｐが“Ｈ”になると、破壊すべきヒューズアドレスでは、プログラム選択回路１３によりプログラム選択信号ＢＦＬＩＮが“Ｈ”になる（図２及び図３）。破壊すべきでないヒューズアドレスでは、ノードＦＵＡＤＤが“Ｌ”であって、プログラム選択回路１３からプログラム選択信号ＢＦＬＩＮ＝“Ｈ”は出力されない（図４）。プログラム選択信号ＢＦＬＩＮが“Ｈ”のとき、ノードＢは接地され、ヒューズ１０のノードＡはトランジスタＱｎ２を介して接地される。これにより、ヒューズ１０には大きな電界がかかり、絶縁膜破壊の動作が行われる。プログラム選択信号ＢＦＬＩＮが“Ｌ”であるヒューズ１０には大きな電界はかからない。
【００３７】
プログラムサイクル▲１▼が終了すると、確認読み出しを行う。このとき、まずプログラム信号ＰＲＯＧｐを“Ｈ”として共通ノードＣＮを低レベルに落とし、その後読み出し信号ＦＰＵＮを“Ｈ”にして、ヒューズデータをデータラッチ回路１１に読み出す。ヒューズ１０が破壊されている場合には、データラッチ回路１１のノードＦＵＡＤＤは、トランジスタＱｎ４，Ｑｎ３，Ｑｎ２を介し、導通したヒューズ１０を介して共通ノードＣＮに接続され、“Ｌ”になる（図２）。
【００３８】
プログラム動作をしたにも拘わらず、ヒューズ１０が破壊されなかった場合は、ノードＦＵＡＤＤは“Ｈ”を維持する（図３）。即ちこの確認読み出しにおいて、ノードＦＵＡＤＤの“Ｈ”から“Ｌ”への変化はプログラム終了を意味し、ノードＦＵＡＤＤが“Ｈ”を維持することは、プログラムが失敗したことを示している。
【００３９】
次に、２回目のプログラムサイクル▲２▼に入り、１回目と同様のプログラム動作が行われる。１回目のプログラム動作でヒューズが破壊されていない場合には、図３に示すように、このプログラムサイクル▲２▼で再度、プログラム選択信号ＢＦＬＩＮ＝“Ｈ”が出力される。これにより、ヒューズ１０に高電界が印加され、絶縁膜破壊の動作が行われる。１回目のプログラム▲１▼で既にヒューズが破壊されている場合には、図２に示すようにこのプログラムサイクル▲２▼ではプログラム選択信号ＢＦＬＩＮ＝“Ｈ”が出力されず、ヒューズに高電界が印加されることはない。
【００４０】
その後、再度確認読み出しが行われる。２回目のプログラム▲２▼でヒューズが破壊された場合には、この確認読み出しでデータラッチ回路１１のノードＦＵＡＤＤは“Ｌ”になり、プログラム終了を知らせる（図３）。
【００４１】
以上のようにこの発明においては、プログラムされたヒューズデータを保持するためのデータラッチ回路１１は、ヒューズプログラムのためのフェイルアドレスラッチ回路としても活用されている。従って、ヒューズプログラムのための専用のフェイルアドレスラッチ回路は必要ない。
【００４２】
またプログラム動作の間、フェイルアドレスが保持されたデータラッチ回路１１のノードＦＵＡＤＤの状態をモニターすることにより、ヒューズがプログラムされたか否かを認識し、プログラム動作の回数をヒューズ毎に変更することができる。即ち、プログラム選択回路１３のフィードバック作用により、プログラムが終了したヒューズ毎にプログラム動作を止めることができる。この結果、あるプログラムサイクルで破壊されたヒューズには、以降のプログラムサイクルで電流が流れることはなく、無駄な消費電力が削減される。また無駄な電流が流れないことから、複数のヒューズに共通のノードＣＮのプログラム電圧の降下が防止され、常に安定したプログラム電圧の供給が行われる。
【００４３】
図１のヒューズ回路をＤＲＡＭチップ等に搭載した場合、前述のようにパッケージング後に外部からフェイルアドレスＦＡＡＤＤを供給することは難しい。従って実際には、図１のヒューズ回路は、内部的にセルアレイのテストを行ってフェイルアドレスを発生するＢＩＳＴ回路と共に集積回路チップに搭載することが望まれる。
【００４４】
図５は、その様な好ましい実施の形態におけるロジック混載ＤＲＡＭのＤＲＡＭ回路構成を示している。メモリセルアレイ１００は、ノーマルセルアレイとその不良救済のための冗長セルアレイとを含む。このメモリセルアレイ１００のカラム、ロウのメモリセル選択を行うのが、カラムデコーダ１０１とロウデコーダ１０２である。外部から供給されるアドレスは制御回路１０４を介してカラムデコーダ１０１及びロウデコーダ１０２に転送され、デコードされる。
【００４５】
カラムアドレス、ロウアドレスに対してそれぞれ、フェイルアドレスを記憶するためのヒューズ回路（ヒューズプログラム制御回路を含む）１０５，１０６が設けられている。またこれらのヒューズ回路１０５，１０６に対して、セルアレイテストを行ってフェイルアドレスを供給し、自動的にプログラミング制御を行うために、ＢＩＳＴ回路１０９が設けられている。カラム、ロウのアドレスコンパレータ１０７，１０８は、ヒューズ回路１０５，１０６にプログラムされたフェイルアドレスと外部から供給されるアドレスとの一致検出を行って、不良のノーマルセルと冗長セルとの置換制御を行うものである。即ち、ヒューズ回路１０５，１０６及びアドレスコンパレータ１０７，１０８の部分は、不良アドレスでデコード回路の切換制御を行うための不良アドレス記憶回路を構成している。
【００４６】
ＢＩＳＴ回路１０９は、外部からのテスト信号により起動されて、メモリセルアレイ１００のテストを行う。テストモードでは、ＢＩＳＴ回路１０９からテストデータが入出力回路１０３に入力され、メモリセルアレイ１００に書き込まれる。書き込まれたデータはその後読み出され、ＢＩＳＴ回路１０９内で期待値データとの比較が行われる。比較の結果、一致しない場合には、そのアドレスがフェイルアドレスとして、ヒューズ回路１０５，１０６に転送され、ヒューズプログラムに利用される。ヒューズ回路１０５，１０６からは、図１で説明したデータラッチ回路の出力ノードＦＵＡＤＤに得られるモニター信号がＢＩＳＴ回路１０９に転送され、このモニター信号によって、プログラム動作の制御、終了判定等が行われる。
【００４７】
ヒューズ回路１０５，１０６は、具体的に図６のように構成されている。ここでは、８ビットのデータで一つの欠陥を置き換える場合を想定して、図１で説明したヒューズ回路ユニット１が８の整数倍個配置される。図６には８ビットの救済単位に対応する８個のヒューズ回路ユニット１の範囲のみが示されている。８ビット分のヒューズ回路ユニット１には、それぞれＢＩＳＴ回路１０９から、フェイルアドレスＦＡＡＤＤ＜０＞−ＦＡＡＤＤ＜７＞が転送され、ラッチ信号ＬＡＴＣＨ＜０＞によりデータラッチ回路１１にラッチされる。
【００４８】
ヒューズ回路１０５，１０６は、ＢＩＳＴ回路１０９から送られるプログラム制御信号ＣＫＰＲＯｎ，ＲＳＴＳＦＴｐ，ＰＲＰＲＩＯＤｐ，ＶＥＲＩｐが転送されて、ヒューズ回路のプログラム制御を行うヒューズプログラム制御回路２００を有する。ヒューズプログラム制御回路２００は、各ヒューズ回路ユニット１の出力ノードＦＵＡＤＤ＜０＞−ＦＵＡＤＤ＜７＞の状態をモニターして、ヒューズ回路ユニット１のプログラム制御を行う。
【００４９】
図６の例では、プログラム制御は８ビットの救済単位に対して更に、４個ずつのヒューズ回路ユニットを１グループとして、グループ毎に順次プログラムを行うようにしている。即ち、プログラム制御回路２００は、４個ずつのヒューズ回路ユニットのグループにプログラム選択信号ＰＲＯＧ−Ｔｐ＜０＞，＜１＞，…を供給する。但し、同時にプログラムする１グループの範囲は４個に限られるわけではなく、ヒューズ特性に応じて決定されるものであり、例えば８個の救済単位を同時にプログラムするようにしてもよいし、１個のヒュース毎にプログラムしてもよい。
【００５０】
プログラム制御回路２００は具体的には、図７のように構成される。終了判定ゲート２０１は、ヒューズ回路ユニットのデータラッチ回路出力の４ビットずつに対して、それらのＯＲ論理によりプログラム終了を判定するものである。プログラム制御信号ＰＲＰＲＩＯＤｐは、プログラムの全期間にわたって“Ｈ”になる。この信号ＰＲＰＲＩＯＤｐを１グループのヒューズ回路ユニットのプログラム終了判定を待って次の４ビットのグループに伝えるために、クロックＣＫＳＱｐにより順次シフトするシフトレジスタ２０２が設けられている。
なお図７では、ラッチ信号ＬＡＴＣＨ＜０＞，＜１＞，…を発生する回路は省略されているが、これは８ビット毎にフェイルアドレスをデータラッチ回路に取り込むように動作させればよく、どの様な回路でもよい。
【００５１】
出力ノードＦＵＡＤＤ＜０＞−＜３＞の全てが“Ｌ”で、終了判定ゲート２０１から出力される判定信号ＤＯＮＥ＜ｉ＞が“Ｈ”（終了）になる。これにより、４ビットずつのシフトレジスタ２０２の間に設けられたＮＡＮＤゲート２０３が活性になり、シフトレジスタ２０２のノードＮｉの“Ｈ”状態が次のノードＮｉ＋１に伝えられる。そして、隣接するノードＮｉ，Ｎｉ＋１の間の論理により、プログラム選択信号ＰＲＯＧ−Ｔｐ＜ｉ＞は非活性になり、次のプログラム選択信号ＰＲＯＧ−Ｔｐ＜ｉ＋１＞が活性になるように、順次プログラム選択回路１２を活性化する選択信号出力ゲート２０５が設けられている。これにより、順次グループｉのヒューズがプログラムされる。各ノードＮｉにはリセット用トランジスタ２０４が設けられている。
【００５２】
図６及び図７のヒューズ回路／ヒューズプログラム制御回路構成を用いた場合の動作を、図８の動作波形を参照して次に説明する。動作は、図８に示すように、ヒューズデータラッチの期間と、プログラム及びプログラム確認の期間に分けられる。データラッチの期間に、この例では８ビットの欠陥救済単位のフェイルアドレスデータＦＡＡＤＤ＜０＞−＜７＞がＢＩＳＴ回路１０９から転送され、ラッチ信号ＬＡＴＣＨ＜０＞により８個のヒューズ回路ユニット１のデータラッチ回路に一括して転送保持される。これにより、データラッチ回路の出力ノードＦＵＡＤＤ＜０＞−＜７＞は、前述のようにプログラムすべきアドレスでは“Ｈ”、プログラムしないアドレスでは“Ｌ”になる。
【００５３】
次の８ビットのフェイルアドレスデータも同様に、次のラッチ信号ＬＡＴＣＨ＜１＞により次の８個のヒューズ回路にラッチされる。以下、同様の動作の繰り返しにより、フェイルアドレスデータが８ビットずつ入力されてラッチされる。
このフェイルアドレスラッチの期間の初期に、リセット信号ＲＳＴＳＦＴｐが“Ｈ”になり、リセットトランジスタ２０４がオンとなって、ノードＮｉは全て“Ｌ”、従って、フェイルアドレスラッチの期間プログラム選択信号ＰＲＯＧ−Ｔｐ＜ｉ＞は出力されない。
【００５４】
次に、プログラム期間に入り、まず信号ＰＲＰＲＩＯＤｐが“Ｈ”になる。図８では、４ビットずつのヒューズ回路ユニットに対して同時に、２サイクルずつのプログラムを行う場合を示している。まず、クロックＣＫＳＱｐが“Ｈ”になり、信号ＰＲＰＲＩＯＤｐがノードＮ０に転送される。そして、クロックＣＫＳＱｐのサイクル内にクロックＣＫＰＲＯｎが２回“Ｌ”となり、このクロックＣＫＰＲＯｎによって、ノードＮ０（＝“Ｈ”），Ｎ１（＝“Ｌ”）の論理により、選択信号出力ゲート２０５から最初の４ビットに対する２回のプログラム選択信号ＰＲＯＧ−Ｔｐ＜０＞＝“Ｈ”が出力される。
【００５５】
このプログラム選択信号ＰＲＯＧ−Ｔｐ＜０＞により、先に図１で説明したと同様に、４ビット分のヒューズ回路ユニットに対して同時に、２回のプログラムと確認読み出しが行われる。４ビット内のヒューズプログラムが全て成功すれば、出力ノードＦＵＡＤＤ＜０＞−＜３＞が全て“Ｌ”になる。図８では、最初のクロックＣＫＳＱｐのサイクルではヒューズ破壊に失敗し、次のクロックＣＫＳＱｐのサイクルでヒューズ破壊に成功した場合を示している。
【００５６】
４ビット分のプログラムが終了すると、図１で説明したように、読み出し信号ＦＰＵＮによりヒューズ回路ユニット１の４つの出力ノードＦＵＡＤＤ０＜０＞−＜３＞が全て“Ｌ”となる。そして、確認信号ＶＥＲＩｐ＝“Ｈ”により活性化されている終了判定ゲート２０１により、判定信号ＤＯＮＥ＜０＞＝“Ｈ”が出力される。これによりＮＡＮＤゲート２０３が活性になり、クロックＣＫＳＱｐによりノードＮ０の“Ｈ”が転送されて次のノードＮ１が“Ｈ”になる。そして、クロックＣＫＰＲＯｎに同期して、先の４ビット分に代わり、次の４ビット分に対するプログラム選択信号ＰＲＯＧ−Ｔｐ＝“Ｈ”が出力されて、ヒューズ回路ユニット１に対するプログラムと確認読み出しのサイクルが行われる。
【００５７】
図８では、クロックＣＫＳＱｐの１サイクルで、プログラム選択信号ＰＲＯＧ−Ｔｐ＜１＞により、４ビット分のプログラムが終了した場合、即ち確認読み出しにより、ＦＵＡＤＤ０＜４＞−＜７＞が全て、“Ｌ”になった場合を示している。以下、同様の動作が繰り返される。図８では、次の欠陥救済単位（８ビット）の最初の４ビット分について、クロックＣＫＳＱｐの１サイクルで、プログラム選択信号ＰＲＯＧ−Ｔｐ＜２＞によりプログラムが終了した場合、即ち確認読み出しにより、ＦＵＡＤＤ１＜０＞−＜３＞が全て、“Ｌ”になるまでの動作波形を示している。
【００５８】
この様にして、ＢＩＳＴ回路１０９から送られるフェイルアドレスと制御信号により、８ビットを救済単位とする多数のヒューズ回路ユニットを４ビット分ずつまとめてプログラムすることができる。またこの場合、４ビットずつのヒューズに対して、複数のプログラムと確認読み出しのサイクルを行う。これにより、無駄な電力を消費することなく、効率的なヒューズプログラミングが可能になる。即ち、前述のように、あるプログラムサイクルでヒューズ破壊が成功した場合、そのヒューズ回路ユニットについては、次のプログラムサイクルでは高電圧がかからないように、プログラム選択回路が働くからである。
【００５９】
その効果を具体的に、４つのヒューズに対して高いプログラム電圧を用いて１回のプログラムで破壊する場合を考える。この場合、４つのヒューズのうち、例えば３個は破壊しやすいものとする。このとき、先に３個のヒューズが破壊されると、それらのヒューズが導通して貫通電流が流れる。このため、プログラム電圧を供給する共通ノードＣＮの電圧降下が生じ、残りの１個のヒューズ破壊ができなくなる可能性がある。
これに対してこの発明の場合、複数サイクルのプログラムを行う。そして、あるサイクルでヒューズが破壊されたとすると、次のサイクルでは既に破壊されたヒューズに対してプログラム選択がなされない。従って、共通ノードＣＮの電圧降下がなく、残りのヒューズに対するプログラムが支障なく行われることになる。つまり、無駄な電流が流れないだけでなく、プログラム効率も優れたものとなる。
また、ヒューズのグループ毎にプログラムの終了が検出でき、それにより順次次のヒューズグループにプログラム動作が進んでいくので、外部よりプログラムされるヒューズの場所を意識する必要がない。そして、全てのプログラムが終了した時は、最後の４つのヒューズのプログラムの結果のＤＯＮＥ信号が“Ｈ”で、全てのヒューズのプログラムが終了したことを外部に知らせることができる。
【００６０】
この発明は、ＤＲＡＭに限らず、ＳＲＡＭ，ＥＥＰＲＯＭ等の冗長回路方式を採用する各種メモリを有する半導体集積回路に同様に適用することができる。
またこの発明によるヒューズ回路は冗長回路方式のメモリにおける不良アドレス記憶の用途に限らず、パッケージング後に集積回路チップ内部で電気的にデータを書き込んで不揮発に記憶する必要がある場合に有効である。
【００６１】
【発明の効果】
以上述べたようにこの発明によれば、ヒューズアドレスを保持するための専用レジスタを用いることなく、効率的な電気的プログラム制御を可能としたヒューズ回路を備えた半導体集積回路装置が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるヒューズ回路構成を示す図である。
【図２】同ヒューズ回路の動作波形を示す図である。
【図３】同ヒューズ回路の他の動作波形を示す図である。
【図４】同ヒューズ回路の他の動作波形を示す図である。
【図５】この発明の他の実施の形態によるＤＲＡＭ回路構成を示す図である。
【図６】同実施の形態のヒューズ回路／ヒューズプログラム制御回路の構成を示す図である。
【図７】同ヒューズプログラム制御回路の具体構成を示す図である。
【図８】同ヒューズ回路の動作波形を示す図である。
【符号の説明】
１…ヒューズ回路ユニット、２…高電圧印加回路、１０…ヒューズ、１１…データラッチ回路、１２…プリセット回路、１３…プログラム選択回路、１４…プリチャージ回路、１５…読み出し回路、１００…メモリセルアレイ、１０１…カラムデコーダ、１０２…ロウデコーダ、１０３…入出力回路、１０４…制御回路、１０５，１０６…ヒューズ回路（ヒューズプログラム制御回路）、１０７…カラムアドレスコンパレータ、１０８…ロウアドレスコンパレータ、１０９…ＢＩＳＴ回路。

Claims

電気的にプログラムされるヒューズと、
このヒューズのプログラムされた後のヒューズデータを保持するデータラッチ回路と、
前記ヒューズのプログラムに先だって前記データラッチ回路にプログラムすべきデータをプリセットするデータプリセット回路と、
前記データラッチ回路のデータ状態を監視して、前記ヒューズに対するプログラム動作の可否を選択するプログラム選択回路と
を有することを特徴とする半導体集積回路装置。
前記ヒューズと前記データラッチ回路の間に、プログラムされたヒューズデータを読み出して前記データラッチ回路に転送する読み出し回路を備え、
前記プログラム選択回路は、プログラム後の前記読み出し回路による読み出し動作で前記データラッチ回路にプリセットされたデータ状態が反転したことを検出して、前記ヒューズに対する再度のプログラム動作を禁止する制御を行うことを特徴とする請求項１記載の半導体集積回路装置。
電気的にプログラムされるヒューズと、
このヒューズにプログラムすべきデータがラッチされるデータラッチ回路と、
このデータラッチ回路のデータ状態を監視して、前記ヒューズに対するプログラム動作の可否を選択するプログラム選択回路と、
前記ヒューズにプログラムされたヒューズデータを読み出して前記データラッチ回路に転送し、前記データラッチ回路のデータ状態を更新させる読み出し回路とを備え、
前記プログラム選択回路は、プログラム後の前記読み出し回路による読み出し動作で前記データラッチ回路のデータ状態が反転したことを検出して、前記ヒューズに対する再度のプログラム動作を禁止する制御を行う
ことを特徴とする半導体集積回路装置。
前記ヒューズのプログラム動作を、ヒューズ破壊動作とその確認読み出し動作を１サイクルとして複数サイクルで行わせるプログラム制御回路を有する
ことを特徴とする請求項１又は３記載の半導体集積回路装置。
電気的にプログラムされる複数のヒューズと、
これらのヒューズのプログラムされた後のヒューズデータを保持するための、各ヒューズ毎に設けられたデータラッチ回路と、
前記各ヒューズのプログラムに先だって前記データラッチ回路にプログラムすべきヒューズデータをプリセットするデータプリセット回路と、
前記各データラッチ回路のデータ状態を監視して、前記各ヒューズに対するプログラム動作の可否を選択するプログラム選択回路と、
前記複数のヒューズを複数のグループに分けて、各グループ毎に一括してプログラムする動作を順次行うプログラム制御回路と
を有することを特徴とする半導体集積回路装置。
ノーマルセルアレイとその不良救済のための予備セルアレイを有するメモリセルアレイと、このメモリセルアレイのメモリセル選択を行うデコード回路と、不良アドレスを記憶し、入力されたアドレスが不良アドレスと一致したときに置換信号を出力して前記予備セルアレイを選択すべく前記デコード回路を切換制御する不良アドレス記憶回路とを備えた半導体集積回路装置において、前記不良アドレス記憶回路は、
電気的にプログラムされる複数のヒューズと、
これらのヒューズのプログラムされた後のヒューズデータを保持するための、各ヒューズ毎に設けられたデータラッチ回路と、
前記各ヒューズのプログラムに先だって前記データラッチ回路にプログラムすべき不良アドレスデータをプリセットするデータプリセット回路と、
前記各データラッチ回路のデータ状態を監視して、前記各ヒューズに対するプログラム動作の可否を選択するプログラム選択回路と、
前記複数のヒューズを複数のグループに分けて、各グループ毎に一括してプログラムする動作を順次行うプログラム制御回路と
を有しすることを特徴とする半導体集積回路装置。
前記プログラム制御回路は、クロックにより制御されて、各グループのヒューズのプログラム動作を、ヒューズ破壊動作とその確認読み出し動作を１サイクルとして複数サイクルで行わせる制御を行うことを特徴とする請求項５又は６記載の半導体集積回路装置。
前記プログラム制御回路は、各グループ毎に、グループ内の複数のヒューズに対応する前記データラッチ回路のデータ状態を監視してそのグループ内のプログラムすべき全ヒューズのプログラム終了の判定を行う終了判定ゲートと、
この終了判定ゲートから得られる判定信号に基づいて、各グループの前記プログラム選択回路を順次活性化する選択信号を出力する選択信号出力ゲートとを有する
ことを特徴とする請求項５又は６記載の半導体集積回路装置。
電気的にプログラムされる複数のヒューズと、
これらのヒューズにプログラムすべきデータをラッチするための、各ヒューズ毎に設けられたデータラッチ回路と、
各データラッチ回路のデータ状態を監視して、前記各ヒューズに対するプログラム動作の可否を選択するプログラム選択回路と、
前記複数のヒューズを複数のグループに分けて、各グループ毎に一括してプログラムする動作を順次行うプログラム制御回路と、
このプログラム制御回路による所定のグループ内の複数のヒューズに対するプログラム動作の後、各ヒューズにプログラムされたヒューズデータの読み出し動作を行う読み出し回路とを備え、
前記プログラム制御回路は、各グループ毎に、前記読み出し回路による読み出し動作に基づいてそのグループ内のプログラムすべき全ヒューズのプログラム終了の判定を行う終了判定ゲートと、
この終了判定ゲートから得られる判定信号に基づいて、各グループの前記プログラム選択回路を順次活性化する選択信号を出力する選択信号出力ゲートと
を有しすることを特徴とする半導体集積回路装置。
外部からの起動により前記メモリセルアレイのテストを行い、不良アドレスを検出してその不良アドレスデータを前記不良アドレス記憶回路に転送するテスト回路を有する
ことを特徴とする請求項６記載の半導体集積回路装置。