[go: up one dir, main page]

KR101240256B1 - 반도체 집적회로 - Google Patents

반도체 집적회로 Download PDF

Info

Publication number
KR101240256B1
KR101240256B1 KR1020110027575A KR20110027575A KR101240256B1 KR 101240256 B1 KR101240256 B1 KR 101240256B1 KR 1020110027575 A KR1020110027575 A KR 1020110027575A KR 20110027575 A KR20110027575 A KR 20110027575A KR 101240256 B1 KR101240256 B1 KR 101240256B1
Authority
KR
South Korea
Prior art keywords
fuse
test mode
signal
voltage
external signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020110027575A
Other languages
English (en)
Other versions
KR20120109205A (ko
Inventor
오상묵
임재혁
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110027575A priority Critical patent/KR101240256B1/ko
Priority to US13/219,636 priority patent/US8598943B2/en
Priority to TW100134427A priority patent/TWI541969B/zh
Priority to CN201110329165.XA priority patent/CN102708924B/zh
Publication of KR20120109205A publication Critical patent/KR20120109205A/ko
Application granted granted Critical
Publication of KR101240256B1 publication Critical patent/KR101240256B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

반도체 집적회로는 퓨즈 셋; 노멀 동작시 제 1 외부 신호를 인가 받도록 할당된 단자; 및 퓨즈 제어 동작 시에 상기 단자를 통해 제 2 외부 신호를 인가 받아 상기 퓨즈 셋에 인가하도록 구성된 제어부를 포함한다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 회로에 관한 것으로서, 특히 반도체 집적회로에 관한 것이다.
일반적으로 반도체 집적회로는 각종 설정 값 변경 또는 리페어 동작 등을 위하여 퓨즈(Fuse)를 사용하고 있다.
반도체 집적회로에서 사용되는 퓨즈는 레이저를 이용하여 컷팅하거나, 전기적인 특성을 이용하여 상태를 변환시킬 수 있다.
전기적인 특성을 이용하는 퓨즈를 전자 퓨즈(Electronic-Fuse)라 한다.
도 1에 도시된 바와 같이, 전자 퓨즈 중에서도 안티 퓨즈(Anti-Fuse)가 있다.
안티 퓨즈는 공통 연결된 소오스 및 드레인, 그리고 게이트에 럽쳐 바이어스 전압(Rupture Bias Voltage)를 인가하여 게이트 옥사이드(Gox: Gate Oxide)가 파괴되도록 함으로써 게이트와 소오스, 드레인 및 벌크(bulk)가 연결되도록 하는 방식의 퓨즈이다.
이때 종래 기술에서는 럽쳐 바이어스 전압으로서 퓨즈 양단에 큰 전압 차를 갖는 전압(VPPF, VBBF)을 인가하였다.
레이저 컷팅 방식의 퓨즈는 패키징(Packaging) 이후에는 사용할 수 없으나, 전자 퓨즈는 패키징 이후에도 사용할 수 있다.
이러한 전자 퓨즈는 전자 퓨즈가 적용된 회로 구성의 내부에 럽쳐 바이어스 전압을 생성하기 위한 회로를 구비하거나, 외부의 장비를 통해 전압을 제공받을 수 있다.
도 2에 도시된 바와 같이, 종래의 기술에 따른 반도체 집적회로(1)는 럽쳐 바이어스 전압을 내부에서 생성하도록 구성된 것이다.
반도체 집적회로(1)는 전원 제어 블록(12, 13) 및 퓨즈 셋(11)을 포함한다.
퓨즈 셋(11)은 복수일 수 있으며, 각 퓨즈 셋(11)은 복수의 전자 퓨즈를 포함한다.
전원 제어 블록(12, 13)은 각각 내부 전원(VPP, VBB)을 이용하여 럽쳐 바이어스 전압(VPPF, VBBF)을 생성한다.
이때 내부 전원(VPP, VBB)은 각각 VPP 펌프(도시 생략) 및 VBB 펌프(도시 생략)에 의해 내부적으로 생성된 전원이다.
이와 같이, 내부 전원을 이용하여 럽쳐 바이어스 전압(VPPF, VBBF)을 생성하는 방식은 정상적인 VPP 및 VBB를 생성하는 경우에 비해 더 많은 수의 차지 펌프(Charge Pump)를 필요로 하므로 회로 면적의 증가를 초래함은 물론이고, 정확하고 안정적인 럽쳐 바이어스 전압의 공급이 어렵다.
도 3에 도시된 바와 같이, 종래의 기술에 따른 반도체 집적회로(2)는 럽쳐 바이어스 전압(VPPF, VBBF)을 외부의 테스트 장비를 통해 제공받도록 구성된 것이다.
퓨즈 제어 회로(2)는 럽쳐 바이어스 전용 단자(16, 17), 전원 제어 블록(14, 15) 및 퓨즈 셋(11)을 포함한다.
럽쳐 바이어스 전용 단자(16, 17)는 노멀 동작에는 사용되지 않고, 퓨즈 럽쳐 동작에서만 외부의 테스트 장비로부터 럽쳐 바이어스 전압(VPPF, VBBF)을 제공받도록 구성된다.
럽쳐 바이어스 전용 단자(16, 17)는 FBGA(Fine Ball Grid Array)와 같은 패키지 볼(ball) 또는 패드가 될 수 있다.
전원 제어 블록(14, 15)은 럽쳐 바이어스 전용 단자(16, 17)를 통해 공급되는 럽쳐 바이어스 전압(VPPF, VBBF)을 퓨즈 셋(11)에 제공한다.
이와 같이, 외부의 테스트 장비를 통해 럽쳐 바이어스 전압(VPPF, VBBF)을 공급받는 방식은 럽쳐 바이어스 전용 단자(16, 17)가 필요하므로 전원 단자와 관련된 회로 설계가 복잡해지고, 면적 측면에서도 손해를 초래한다.
본 발명의 실시예는 안정적인 럽쳐 바이어스 전압의 공급이 가능하고 전원 단자와 관련된 회로 면적 및 설계의 효율을 높일 수 있도록 한 반도체 집적회로를 제공하고자 한다.
본 발명의 실시예는 퓨즈 셋; 노멀 동작시 제 1 외부 신호를 인가 받도록 할당된 단자; 및 퓨즈 제어 동작 시에 상기 단자를 통해 제 2 외부 신호를 인가 받아 상기 퓨즈 셋에 인가하도록 구성된 제어부를 포함함을 특징으로 한다.
본 발명의 실시예는 퓨즈 셋; 노멀 동작시 제 1 외부 신호를 인가 받도록 할당된 제 1 단자; 퓨즈 럽쳐(Fuse Rupture) 동작 시에 상기 제 1 단자를 통해 제 2 외부 신호를 인가 받아 상기 퓨즈 셋에 인가하도록 구성된 제 1 제어부; 상기 노멀 동작시 제 3 외부 신호를 인가 받도록 할당된 제 2 단자; 및 상기 퓨즈 럽쳐 동작 시에 상기 제 2 단자를 통해 제 4 외부 신호를 인가 받아 상기 퓨즈 셋에 인가하도록 구성된 제 2 제어부를 포함함을 다른 특징으로 한다.
본 발명의 실시예는 단자의 추가 생성 또는 추가 할당 없이도 퓨즈에 안정적인 럽쳐 바이어스 전압을 제공할 수 있다.
도 1은 일반적인 전자 퓨즈를 나타낸 단면도,
도 2는 종래의 기술에 따른 반도체 집적회로(1)의 블록도,
도 3은 종래의 기술에 따른 반도체 집적회로(2)의 블록도,
도 4는 본 발명의 실시예에 따른 반도체 집적회로(100)의 블록도,
도 5 내지 도 7은 도 4에 따른 반도체 집적회로(100)의 실시 예들(100-1 ~ 100-3)의 회로도,
도 8은 본 발명의 다른 실시예에 따른 반도체 집적회로(101)의 블록도,
도 9는 도 8의 반도체 집적회로(101)의 회로도,
도 10은 본 발명의 또 다른 실시예에 따른 반도체 집적회로(102)의 블록도,
도 11은 도 10의 반도체 집적회로(102)의 회로도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
본 발명의 실시예는 별도의 럽쳐 바이어스 전압용 단자를 사용하지 않고, 노멀 동작을 위해 할당된 단자를 통해 노멀 동작 시에는 제 1 외부 신호를 인가 받고, 퓨즈 제어 동작 즉, 퓨즈 럽쳐(Rupture) 동작 시에는 제 2 외부 신호를 인가 받아 선택된 퓨즈에 인가할 수 있도록 한 것이다.
본 발명의 실시예는 노멀 동작을 위해 할당된 단자들 중에서 테스트 동작 시에는 사용되지 않는 단자를 사용한 예를 든 것이며, 특히 제 1 외부 신호로서 기준 전압을 입력 받는 단자를 사용한 예를 든 것이다.
본 발명의 실시예는 제 2 외부 신호로서 럽쳐 바이어스 전압을 공급받도록 한 것이다.
이때 기준 전압용 단자로서, 반도체 집적회로(100)에 입력되는 데이터와 어드레스 각각의 값을 판별하기 위한 기준 전압(VREF_DQ, VREF_CA)을 입력 받기 위한 단자를 사용할 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 집적회로(100)의 블록도이다.
도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 집적회로(100)는 단자(VREF_DQ, VREF_CA)(130, 140), 제어부(200) 및 퓨즈 셋(500)을 포함한다.
단자(130)는 노멀 동작 시에는 반도체 집적회로(100)와 연결된 컨트롤러로부터 전압을 제공받는다. 노멀 동작시 컨트롤러는 설정된 레벨(예를 들어, VDD/2)의 기준 전압(VREF_DQ)을 단자(130)에 제공할 수 있다.
단자(130)는 퓨즈 럽쳐 동작 시에는 테스트 장비로부터 전압을 제공받을 수 있다. 퓨즈 럽쳐 동작시 테스트 장비는 노멀 동작과는 다른 레벨 즉, 도 3에서 설명한 VPPF와 동일한 레벨의 럽쳐 바이어스 전압(VRUPTP)을 단자(130)에 제공할 수 있다.
단자(140)는 노멀 동작 시에는 반도체 집적회로(100)와 연결된 컨트롤러로부터 전압을 제공받는다. 노멀 동작시 컨트롤러는 설정된 레벨(예를 들어, VDD/2)의 기준 전압(VREF_CA)을 단자(140)에 제공할 수 있다.
단자(140)는 퓨즈 럽쳐 동작 시에는 테스트 장비로부터 전압을 제공받을 수 있다. 퓨즈 럽쳐 동작시 테스트 장비는 노멀 동작과는 다른 레벨 즉, 도 3에서 설명한 VBBF와 동일한 레벨의 럽쳐 바이어스 전압(VRUPTB)을 단자(140)에 제공할 수 있다.
제어부(200)는 테스트 모드 신호(TM)에 응답하여 단자(130, 140)를 퓨즈 셋(500)과 전기적으로 연결시키도록 구성된다.
제어부(200)는 테스트 모드 신호(TM)의 활성화에 응답하여 단자(130, 140)를 퓨즈 셋(500)과 전기적으로 연결시킨다.
제어부(200)는 테스트 모드 신호(TM)의 비 활성화에 응답하여 단자(130)를 제 1 버퍼(110)와 연결시키고, 단자(140)를 제 2 버퍼(120)와 연결시킨다.
제어부(200)는 제 1 제어부(300) 및 제 2 제어부(400)를 포함한다.
제 1 제어부(300)는 테스트 모드 신호(TM, TMb)의 활성화에 응답하여 단자(130)를 통해 입력된 전압을 럽쳐 바이어스 전압(VRUPTP)으로서 퓨즈 셋(500)에 제공하도록 구성된다.
이때 테스트 모드 신호(TM)는 로직 하이(Logic High)일 경우 활성화, 로직 로우(Logic Low)일 경우 비 활성화된 것으로 정의할 수 있다. 테스트 모드 신호(TMb)는 테스트 모드 신호(TM)를 반전시켜 생성한 것으로서, 로직 하이일 경우 비 활성화, 로직 로우일 경우 활성화된 것으로 정의할 수 있다.
제 1 제어부(300)는 테스트 모드 신호(TM)의 비 활성화에 응답하여 단자(130)를 통해 입력된 전압을 기준 전압(VREF_DQIN)으로서 제 1 버퍼(110)에 제공하도록 구성된다.
제 1 제어부(300)는 내부 전압(VDD1)을 생성하여 퓨즈 셋(500)에 제공하도록 구성된다.
제 2 제어부(400)는 테스트 모드 신호(TM)의 활성화에 응답하여 단자(140)를 통해 입력된 전압을 럽쳐 바이어스 전압(VRUPTB)으로서 퓨즈 셋(500)에 제공하도록 구성된다.
제 2 제어부(400)는 테스트 모드 신호(TM)의 비 활성화에 응답하여 단자(140)를 통해 입력된 전압을 기준 전압(VREF_CAIN)으로서 제 2 버퍼(120)에 제공하도록 구성된다.
제 2 제어부(400)는 내부 전압(VSS1)을 생성하여 퓨즈 셋(500)에 제공하도록 구성된다.
이때 럽쳐 바이어스 전압(VRUPTP)은 VPP(펌핑 전압)에 비해 높은 레벨일 수 있다. 럽쳐 바이어스 전압(VRUPTB)은 벌크 바이어스 전압(VBB)에 비해 낮은 음 전압(negative voltage)일 수 있다.
럽쳐 바이어스 전압(VRUPTP, VRUPTB)은 도 3에서 설명한 럽쳐 바이어스 전압(VPPF, VBBF)와 동일한 레벨일 수 있다.
퓨즈 셋(500)은 복수일 수 있으며, 각 퓨즈 셋(500)은 복수의 전자 퓨즈를 포함할 수 있다.
퓨즈 셋(500)은 테스트 모드 신호(TM), 퓨즈 어드레스 신호(ADD<0:N>), 파워 업 신호(PWRUP), 럽쳐 바이어스 전압(VRUPTP, VRUPTB), 내부 전압(VDD1, VSS1)을 제공받도록 구성된다.
퓨즈 셋(500)은 퓨즈 어드레스 신호(ADD<0:N>)에 응답하여 선택된 퓨즈에 럽쳐 바이어스 전압(VRUPTP, VRUPTB)을 인가하여 퓨즈의 상태를 변화시키도록 구성된다.
퓨즈 셋(500)은 퓨즈 어드레스 신호(ADD<0:N>)에 응답하여 선택되지 않은 퓨즈에 럽쳐 바이어스 전압(VRUPTP, VRUPTB)의 공급을 차단하도록 구성된다.
제 1 및 제 2 버퍼(110, 120)는 각각 기준 전압(VREF_DQIN, VREF_CAIN)을 버퍼링하여 데이터 및 어드레스를 입력 받는 회로 구성(도시 생략)에 제공한다.
도 5는 도 4에 따른 반도체 집적회로(100)의 실시 예(100-1)의 회로도이다.
도 5에 도시된 바와 같이, 제 1 제어부(300)는 플로팅 방지부(310), 레벨 시프터(320), 내부 전압 생성부(330) 및 제 1 및 제 2 스위치(340, 350)를 포함한다.
플로팅 방지부(310)는 테스트 모드 신호(TM, TMb)가 활성화된 경우 생성한 전압(예를 들어, VDD/2)을 기준 전압(VREF_DQIN) 단자와 연결함으로써 기준전압 단자(VREF_DQIN)가 플로팅(floating)되는 것을 방지할 수 있다.
레벨 시프터(320)는 테스트 모드 신호(TM, TMb)에 응답하여 테스트 모드 신호(TMH, TMHb)를 생성하도록 구성된다.
레벨 시프터(320)는 접지 전압(VSS)과 기준 전압(VREF_DQ) 단자에 공급되는 전압을 이용하여 테스트 모드 신호(TMH, TMHb)를 생성한다.
테스트 모드 신호(TMH)는 테스트 모드 신호(TM)와 실질적으로 동일한 위상을 가지는 한편, 테스트 모드 신호(TM)에 비해 전압 레벨을 상향시킨 신호이다. 테스트 모드 신호(TMHb)는 테스트 모드 신호(TMH)를 반전시킨 신호이다.
예를 들어, 테스트 모드 신호(TM)가 접지 전압(VSS) ~ 외부 전압(VDD) 사이의 레벨을 가진다면, 테스트 모드 신호(TMH)는 VSS ~ 럽쳐 바이어스 전압(VRUPTP) 사이의 레벨을 가질 수 있다.
내부 전압 생성부(330)는 테스트 모드 신호(TM, TMb, TMH, TMHb)에 응답하여 외부 전압(VDD) 또는 단자(VREF_DQ)의 전압을 내부 전압(VDD1)으로서 출력하도록 구성된다.
내부 전압 생성부(330)는 테스트 모드 신호(TMH, TM)가 활성화된 경우, 단자(VREF_DQ)의 전압을 내부 전압(VDD1)으로서 출력한다. 이때 테스트 모드 신호(TMH, TM)가 활성화된 경우, 단자(VREF_DQ)의 전압으로서 럽쳐 바이어스 전압(VRUPTP)이 입력된다.
내부 전압 생성부(330)는 테스트 모드 신호(TMH, TM)가 비 활성화된 경우, 외부 전압(VDD)을 내부 전압(VDD1)으로서 출력한다.
제 1 스위치(340)는 테스트 모드 신호(TMH)가 비 활성화된 경우 단자(130)를 통해 입력된 전압을 기준 전압(VREF_DQIN)으로서 제 1 버퍼(110)에 제공한다.
제 2 스위치(350)는 테스트 모드 신호(TMH)가 활성화된 경우 단자(130)를 통해 입력된 전압을 럽쳐 바이어스 전압(VRUPTP)으로서 퓨즈 셋(500)에 제공한다.
제 2 제어부(400)는 플로팅 방지부(410), 레벨 시프터(420), 내부 전압 생성부(430) 및 제 4 및 제 5 스위치(440, 450)를 포함한다.
플로팅 방지부(410)는 테스트 모드 신호(TM, TMb)가 활성화된 경우 생성한 전압(예를 들어, VDD/2)을 기준 전압(VREF_CAIN) 단자와 연결함으로써 기준전압 단자(VREF_CAIN)가 플로팅(floating)되는 것을 방지할 수 있다.
레벨 시프터(420)는 테스트 모드 신호(TM, TMb)에 응답하여 테스트 모드 신호(TML, TMLb)를 생성하도록 구성된다.
레벨 시프터(420)는 외부 전압(VDD)과 기준 전압(VREF_CA) 단자에 공급되는 전압을 이용하여 테스트 모드 신호(TML, TMLb)를 생성한다.
테스트 모드 신호(TML)는 테스트 모드 신호(TM)와 실질적으로 동일한 위상을 가지는 한편, 테스트 모드 신호(TM)에 비해 전압 레벨을 강하시킨 신호이다. 테스트 모드 신호(TMLb)는 테스트 모드 신호(TML)를 반전시킨 신호이다.
예를 들어, 테스트 모드 신호(TM)가 VDD ~ VSS 사이의 레벨을 가진다면, 테스트 모드 신호(TMH)는 VDD ~ 럽쳐 바이어스 전압(VRUPTB) 사이의 레벨을 가질 수 있다.
이때 테스트 모드 신호(TM, TMb)는 외부에서 제공되는 것으로 외부 테스트 모드 신호라 할 수 있다. 한편, 테스트 모드 신호(TMH, TMHb, TML, TMLb)는 내부에서 생성한 것으로 내부 테스트 모드 신호라 할 수 있다.
내부 전압 생성부(430)는 테스트 모드 신호(TM, TMb, TML, TMLb)에 응답하여 외부 전압(VSS) 또는 단자(VREF_CA)의 전압을 내부 전압(VSS1)으로서 출력하도록 구성된다.
내부 전압 생성부(430)는 테스트 모드 신호(TML, TM)가 활성화된 경우, 단자(VREF_CA)의 전압을 내부 전압(VSS1)으로서 출력한다. 이때 테스트 모드 신호(TML, TM)가 활성화된 경우, 단자(VREF_CA)의 전압으로서 럽쳐 바이어스 전압(VRUPTB)이 입력된다.
내부 전압 생성부(430)는 테스트 모드 신호(TML, TM)가 비 활성화된 경우, 접지 전압(VSS)을 내부 전압(VSS1)으로서 출력한다.
제 4 스위치(440)는 테스트 모드 신호(TM)가 비 활성화된 경우 단자(140)를 통해 입력된 전압을 기준 전압(VREF_CAIN)으로서 제 2 버퍼(120)에 제공한다.
제 5 스위치(450)는 테스트 모드 신호(TM)가 활성화된 경우 단자(140)를 통해 입력된 전압을 럽쳐 바이어스 전압(VRUPTB)으로서 퓨즈 셋(500)에 제공한다.
퓨즈 셋(500)은 퓨즈(510), 퓨즈 상태 검출부(520) 및 복수의 스위치(550, 560)를 포함한다.
이때 도 5는 퓨즈 셋(500)에 포함된 복수의 퓨즈 중에서 하나의 퓨즈(510) 및 퓨즈(510)와 세트를 이루는 회로 구성(520, 550, 560) 만을 도시한 것이다. 즉, 퓨즈 셋(500)의 복수의 퓨즈의 수만큼의 회로 구성(520, 550, 560)이 필요할 수 있다.
퓨즈(510)로서 전자 퓨즈(Electronic-Fuse)가 사용될 수 있다.
퓨즈 상태 검출부(520)는 퓨즈(510)의 럽쳐가 정상적으로 이루어졌는지 판단하여 퓨즈 상태 신호(F_ADD)를 생성하도록 구성된다.
퓨즈 상태 검출부(520)는 센서(521), 트랜지스터들(522, 523) 및 인버터(524)를 포함한다.
트랜지스터(522)가 파워 업 신호(PWRUP)의 활성화에 응답하여 퓨즈(510)의 게이트(이하, 일단)를 외부 전압(VDD) 레벨로 프리차지 시킨다.
트랜지스터(523)가 퓨즈 럽쳐 동작 이후 즉, 테스트 모드 신호(TM)의 비 활성화 이후의 퓨즈(510)의 소오스와 드레인 및 벌크 단자가 연결된 단자(이하, 타단)(도 1 참조)와 접지 단자를 연결시킨다.
이때 정상적인 퓨즈 럽쳐가 이루어졌다면, 퓨즈(510)의 일단과 타단은 전기적으로 연결된 상태이다. 따라서 퓨즈(510)의 전압 레벨은 강하될 것이다.
한편, 정상적인 퓨즈 럽쳐가 이루어지지 못했다면, 퓨즈(510)의 일단과 타단은 전기적으로 연결되지 못하거나, 연결되더라도 정상적인 경우에 비해 퓨즈(510)의 전압 레벨을 강하시키지 못할 것이다.
따라서 센서(521)는 퓨즈(510)의 게이트의 전압 레벨 변화에 따라 퓨즈(510)의 럽쳐가 정상적으로 이루어졌는지 판단할 수 있으며, 그 판단 결과로서 퓨즈 상태 신호(F_ADD)를 생성한다.
제 3 및 제 6 스위치(550, 560)는 테스트 모드 신호(TM) 및 퓨즈 어드레스 신호(ADD<i>, 여기서 i 는 0 ~ N 중의 하나)에 응답하여 럽쳐 바이어스 전압(VRUPTP, VRUPTB)을 퓨즈(510)에 인가하도록 구성된다.
이때 퓨즈 어드레스 신호(ADD<i>)는 퓨즈(510)를 선택하기 위한 어드레스 신호이다.
제 3 스위치(550)는 테스트 모드 신호(TM) 및 퓨즈 어드레스 신호(ADD<i>)가 모두 활성화된 경우에만 럽쳐 바이어스 전압(VRUPTP)을 퓨즈(510)의 일단에 인가한다.
제 3 스위치(550)는 낸드 게이트(551) 및 트랜지스터(552)를 포함한다.
제 6 스위치(560)는 테스트 모드 신호(TM) 및 퓨즈 어드레스 신호(ADD<i>)가 모두 활성화된 경우에만 럽쳐 바이어스 전압(VRUPTB)을 퓨즈(510)의 타단에 인가한다.
제 6 스위치(560)는 낸드 게이트(561), 인버터(562) 및 트랜지스터(563)를 포함한다.
본 발명의 실시예는 퓨즈(510) 양단에 인가되는 럽쳐 바이어스 전압(VRUPTP, VRUPTB)의 전압차가 클수록 퓨즈 럽쳐가 안정적으로 이루어질 수 있다.
럽쳐 바이어스 전압(VRUPTP)으로서 펌핑 전압(VPP)에 비해 높은 전압, 럽쳐 바이어스 전압(VRUPTB)으로서 벌크 바이어스 전압(VBB)에 비해 낮은 음(negative) 전압이 인가될 수 있다.
본 발명의 실시예에서 퓨즈 럽쳐 동작 시에는 럽쳐 바이어스 전압(VRUPTP, VRUPTB)이 제 1 및 제 2 버퍼(110, 120)에 인가되지 않도록 해야 한다.
따라서 제 1 및 제 2 스위치(340, 350)를 구성하는 패스 게이트의 오프(off) 특성을 확보하기 위해 제 1 및 제 2 스위치(340, 350)의 게이트에 테스트 모드 신호(TM)에 비해 상향된 전압 레벨을 갖는 테스트 모드 신호(TMH)를 인가할 수 있다.
그리고 제 4 및 제 5 스위치(440, 450)를 구성하는 패스 게이트의 오프 특성을 확보하기 위해 제 4 및 제 5 스위치(440, 450)의 게이트에 테스트 모드 신호(TM)에 비해 강하된 전압 레벨을 갖는 테스트 모드 신호(TML)를 인가할 수 있다.
마찬가지로 제 3 스위치(550)의 트랜지스터(552)의 오프 특성을 확보하기 위해 낸드 게이트(551)의 전원 단자에 외부 전압(VDD) 대신에 럽쳐 바이어스 전압(VRUPTP)의 레벨을 갖는 내부 전압(VDD1)을 인가할 수 있다.
그리고 제 6 스위치(560)의 트랜지스터(563)의 오프 특성을 확보하기 위해 낸드 게이트(561) 및 인버터(562)의 접지 단자에 접지 전압(VSS) 대신에 럽쳐 바이어스 전압(VRUPTB)의 레벨을 갖는 내부 전압(VSS1)을 사용할 수 있다.
도 6은 도 4에 따른 반도체 집적회로(100)의 다른 실시 예(100-2)의 회로도이다.
도 6에 도시된 본 발명의 실시예는 제 1 제어부(301), 제 2 제어부(401) 및 퓨즈 셋(500)을 포함한다.
제 1 제어부(301)는 플로팅 방지부(310), 레벨 시프터(320), 내부 전압 생성부(330) 및 제 1 및 제 2 스위치(341, 351)를 포함한다.
이때 제 1 및 제 2 스위치(341, 351)는 트랜지스터로 이루어지며 테스트 모드 신호(TMb)로 제어된다.
플로팅 방지부(310), 레벨 시프터(320) 및 내부 전압 생성부(330)는 도 5와 동일하게 구성할 수 있다.
제 2 제어부(401)는 플로팅 방지부(410), 레벨 시프터(420), 내부 전압 생성부(430), 제 4 및 제 5 스위치(441, 451)를 포함한다.
이때 제 4 및 제 5 스위치(441, 451)는 트랜지스터로 이루어지며 테스트 모드 신호(TM)로 제어된다.
플로팅 방지부(410), 레벨 시프터(420) 및 내부 전압 생성부(430)는 도 5와 동일하게 구성할 수 있다.
퓨즈 셋(500)은 도 5와 동일하게 구성할 수 있다.
도 7은 도 4에 따른 반도체 집적회로(100)의 또 다른 실시 예(100-3)의 회로도이다.
도 7에 도시된 본 발명의 실시예는 제 1 제어부(302), 제 2 제어부(402) 및 퓨즈 셋(500)을 포함한다.
제 1 제어부(302)는 플로팅 방지부(311), 레벨 시프터(320), 내부 전압 생성부(330), 제 1 및 제 2 스위치(342, 352) 및 피드백 회로부(360)를 포함한다.
피드백 회로부(360)는 파워 업 신호(PWRUP)에 응답하여 생성한 노드 전압(Node_A, Node_B)을 피드백을 통해 유지시키도록 구성된다. 이때 테스트 모드 신호(TM)는 비 활성화된 상태이다.
피드백 회로부(360)는 테스트 모드 신호(TM)의 활성화에 응답하여 입력 받은 럽쳐 바이어스 전압(VRUPTP)을 이용하여 노드 전압(Node_A, Node_B)의 레벨을 가변시키도록 구성된다.
제 1 스위치(342)는 노드 전압(Node_A, Node_B)에 의해 제어된다.
제 2 스위치(352)는 테스트 모드 신호(TM, TMb)에 의해 제어된다.
레벨 시프터(320) 및 내부 전압 생성부(330)는 도 5와 동일하게 구성할 수 있다.
제 2 제어부(401)는 플로팅 방지부(411), 레벨 시프터(420), 내부 전압 생성부(430), 제 4 및 제 5 스위치(442, 452) 및 피드백 회로부(460)를 포함한다.
피드백 회로부(460)는 파워 업 신호(PWRUPb)에 응답하여 생성한 노드 전압(Node_C, Node_D)을 피드백을 통해 유지시키도록 구성된다. 이때 테스트 모드 신호(TM)는 비 활성화된 상태이다.
피드백 회로부(460)는 테스트 모드 신호(TM)의 활성화에 응답하여 입력 받은 럽쳐 바이어스 전압(VRUPTB)을 이용하여 노드 전압(Node_C, Node_D)의 레벨을 가변시키도록 구성된다.
제 4 스위치(442)는 노드 전압(Node_C, Node_D)에 의해 제어된다.
제 5 스위치(452)는 테스트 모드 신호(TM, TMb)에 의해 제어된다.
레벨 시프터(420) 및 내부 전압 생성부(430)는 도 5와 동일하게 구성할 수 있다.
퓨즈 셋(500)은 도 5와 동일하게 구성할 수 있다.
도 8에 도시된 본 발명의 다른 실시예에 따른 반도체 집적회로(101)는 노멀 동작시 기준 전압 공급을 위해 사용되는 단자(130)를 퓨즈 럽쳐 동작 시에 퓨즈의 일단에 인가되는 럽쳐 바이어스 전압(VRUPTP)을 공급받는 용도로도 사용할 수 있도록 한 것이다. 그리고 퓨즈의 타단에 인가되는 전압으로서 노멀 동작시에 사용되는 접지 전압(VSS)(또는 VBB)을 사용할 수 있다.
도 8에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 집적회로(101)는 단자(130), 제어부(201) 및 퓨즈 셋(501)을 포함한다.
본 발명의 다른 실시예는 제 1 버퍼(110)를 더 포함할 수 있다.
제 1 버퍼(110)는 기준 전압(VREF_DQIN)을 버퍼링하여 데이터를 입력 받는 회로 구성(도시 생략)에 제공할 수 있다.
도 9에 도시된 바와 같이, 제어부(201)는 플로팅 방지부(310), 레벨 시프터(320), 내부 전압 생성부(330) 및 제 1 및 제 2 스위치(340, 350)를 포함하며, 도 5의 제 1 제어부(300)와 동일하게 구성할 수 있다.
퓨즈 셋(501)은 퓨즈(510), 퓨즈 상태 검출부(520), 제 3 및 제 6 스위치(550, 570)를 포함한다.
제 6 스위치(570)는 낸드 게이트(571), 인버터(572) 및 트랜지스터(573)를 포함한다.
제 6 스위치(570)에서 낸드 게이트(571) 및 인버터(572)는 접지 전압(VSS)(또는 VBB)을 퓨즈(510)에 인가하기 위한 트랜지스터(573)를 제어하는 구성이므로 외부 전압(VDD)과 접지 전압(VSS)(또는 VBB)을 전원 전압으로 공급받는다.
퓨즈(510), 퓨즈 상태 검출부(520) 및 제 3 스위치(550)는 도 5의 퓨즈 셋(500)과 동일하게 구성할 수 있다.
도 10에 도시된 본 발명의 또 다른 실시예에 따른 반도체 집적회로(102)는 노멀 동작시 기준 전압 공급을 위해 사용되는 단자(140)를 퓨즈 럽쳐 동작 시에 퓨즈의 타단에 인가되는 럽쳐 바이어스 전압(VRUPTB)을 공급받는 용도로도 사용할 수 있도록 한 것이다. 그리고 퓨즈의 일단에 인가되는 전압으로서 노멀 동작시에 사용되는 외부 전압(VDD)(또는 VPP)을 사용할 수 있다.
도 11에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 집적회로(102)는 단자(140), 제어부(202) 및 퓨즈 셋(502)을 포함한다.
본 발명의 또 다른 실시예는 제 2 버퍼(120)를 더 포함할 수 있다.
제 2 버퍼(120)는 기준 전압(VREF_CAIN)을 버퍼링하여 어드레스를 입력 받는 회로 구성(도시 생략)에 제공할 수 있다.
도 11에 도시된 바와 같이, 제어부(202)는 플로팅 방지부(410), 레벨 시프터(420), 내부 전압 생성부(430), 제 1 및 제 2 스위치(440, 450)를 포함하며, 도 5의 제 2 제어부(400)와 동일하게 구성할 수 있다.
퓨즈 셋(502)은 퓨즈(510), 퓨즈 상태 검출부(520), 제 3 및 제 4 스위치(560, 580)를 포함한다.
스위치(580)는 낸드 게이트(581) 및 트랜지스터(582)를 포함한다.
스위치(580)에서 낸드 게이트(581)는 외부 전압(VDD)(또는 VPP)을 퓨즈(510)에 인가하기 위한 트랜지스터(582)를 제어하는 구성이므로 외부 전압(VDD)(또는 VPP)과 접지 전압(VSS)을 전원 전압으로 공급받는다.
퓨즈(510), 퓨즈 상태 검출부(520) 및 스위치(560)는 도 5의 퓨즈 셋(500)과 동일하게 구성할 수 있다.
한편, 도 5 내지 도 11을 참조하여 설명한 본 발명의 실시예들은 퓨즈 셋(500, 501, 502)에 스위치들(550, 560, 570, 580) 및 퓨즈 상태 검출부(520)가 포함되는 것으로 설명하였다.
그러나 이러한 설명은 하나의 예시일 뿐, 그 기능적인 측면 및 회로 설계의 변경 등을 고려하였을 때, 스위치들(550, 560, 570, 580) 및 퓨즈 상태 검출부(520)를 제어부(200, 201, 202)의 구성으로 포함시키는 것도 가능하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (30)

  1. 퓨즈 어드레스 신호와 테스트 모드 신호에 응답하여 선택된 퓨즈에 제 2 외부 신호를 인가하도록 구성된 퓨즈 셋;
    버퍼; 및
    노멀 동작시 단자를 통해 제 1 외부 신호를 입력받아 상기 버퍼에 제공하고, 퓨즈 제어 동작 시에 상기 단자를 통해 상기 제 2 외부 신호를 입력받아 상기 퓨즈 셋에 제공하도록 구성된 제어부를 포함하며,
    상기 제어부는
    상기 테스트 모드 신호에 응답하여 설정된 전압을 상기 버퍼에 인가하도록 구성된 플로팅 방지부를 더 포함하는 반도체 집적회로.
  2. 제 1 항에 있어서,
    상기 퓨즈 셋은
    복수의 전자 퓨즈(Electronic-Fuse)를 포함하는 반도체 집적회로.
  3. 제 1 항에 있어서,
    상기 제 1 외부 신호는 기준 전압을 포함하는 반도체 집적회로.
  4. 제 1 항에 있어서,
    상기 제 2 외부 신호는 럽쳐 바이어스 전압(Rupture Bias Voltage)을 포함하는 반도체 집적회로.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제어부는
    상기 테스트 모드 신호의 비 활성화에 응답하여 상기 단자를 상기 버퍼와 전기적으로 연결시키도록 구성된 제 1 스위치, 및
    상기 테스트 모드 신호의 활성화에 응답하여 상기 단자를 상기 퓨즈 셋과 전기적으로 연결시키도록 구성된 제 2 스위치를 포함하는 반도체 집적회로.
  8. 제 7 항에 있어서,
    상기 퓨즈 셋은
    상기 퓨즈 어드레스 신호와 상기 테스트 모드 신호에 응답하여 상기 제 2 외부 신호를 선택된 퓨즈에 인가하도록 구성된 제 3 스위치를 더 포함하는 반도체 집적회로.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 테스트 모드 신호의 활성화 레벨이 상기 제 2 외부 신호의 전압 레벨과 동일한 반도체 집적회로.
  11. 제 1 항에 있어서,
    상기 제어부는
    상기 테스트 모드 신호의 전압 레벨을 상기 제 2 외부 신호의 전압 레벨과 동일한 레벨로 시프트시키도록 구성된 레벨 시프터를 더 포함하는 반도체 집적회로.
  12. 제 8 항에 있어서,
    상기 제 3 스위치는
    상기 제 2 외부 신호와 동일한 전압 레벨의 내부 전압에 의해 제어되는 반도체 집적회로.
  13. 제 12 항에 있어서,
    상기 제어부는
    상기 테스트 모드 신호의 전압 레벨을 상기 제 2 외부 신호와 동일한 전압 레벨로 시프트시키도록 구성된 레벨 시프터, 및
    상기 테스트 모드 신호에 응답하여 상기 내부 전압을 생성하도록 구성된 내부 전압 생성부를 더 포함하는 반도체 집적회로.
  14. 퓨즈 어드레스 신호와 테스트 모드 신호에 응답하여 선택된 퓨즈에 제 2 외부 신호 또는 제 4 외부 신호를 인가하도록 구성된 퓨즈 셋;
    제 1 버퍼;
    제 2 버퍼;
    노멀 동작시 제 1 단자를 통해 제 1 외부 신호를 입력받아 상기 제 1 버퍼에 제공하고 퓨즈 럽쳐(Fuse Rupture) 동작 시에 상기 제 1 단자를 통해 상기 제 2 외부 신호를 입력받아 상기 퓨즈 셋에 제공하도록 구성된 제 1 제어부; 및
    상기 노멀 동작시 제 2 단자를 통해 제 3 외부 신호를 입력받아 상기 제 2 버퍼에 제공하고, 상기 퓨즈 럽쳐 동작 시에 상기 제 2 단자를 통해 상기 제 4 외부 신호를 입력받아 상기 퓨즈 셋에 제공하도록 구성된 제 2 제어부를 포함하며,
    상기 제 1 제어부는
    상기 테스트 모드 신호에 응답하여 설정된 전압을 상기 제 1 버퍼에 인가하도록 구성된 플로팅 방지부를 더 포함하는 반도체 집적회로.
  15. 제 14 항에 있어서,
    상기 퓨즈 셋은
    복수의 전자 퓨즈(Electronic-Fuse)를 포함하는 반도체 집적회로.
  16. 제 14 항에 있어서,
    상기 제 1 외부 신호는 기준 전압을 포함하는 반도체 집적회로.
  17. 제 14 항에 있어서,
    상기 제 2 외부 신호는 럽쳐 바이어스 전압(Rupture Bias Voltage)을 포함하는 반도체 집적회로.
  18. 삭제
  19. 제 14 항에 있어서,
    상기 제 1 제어부는
    상기 테스트 모드 신호의 비 활성화에 응답하여 상기 제 1 단자를 상기 제 1 버퍼와 전기적으로 연결시키도록 구성된 제 1 스위치, 및
    상기 테스트 모드 신호의 활성화에 응답하여 상기 제 1 단자를 상기 퓨즈 셋과 전기적으로 연결시키도록 구성된 제 2 스위치를 포함하는 반도체 집적회로.
  20. 제 19 항에 있어서,
    상기 퓨즈 셋은
    상기 퓨즈 어드레스 신호와 상기 테스트 모드 신호에 응답하여 상기 제 2 외부 신호를 선택된 퓨즈에 인가하도록 구성된 제 3 스위치를 더 포함하는 반도체 집적회로.
  21. 제 14 항에 있어서,
    상기 테스트 모드 신호의 활성화 레벨이 상기 제 2 외부 신호의 전압 레벨과 동일한 반도체 집적회로.
  22. 제 14 항에 있어서,
    상기 제 1 제어부는
    상기 테스트 모드 신호의 전압 레벨을 상기 제 2 외부 신호의 전압 레벨로 시프트시키도록 구성된 레벨 시프터를 더 포함하는 반도체 집적회로.
  23. 제 20 항에 있어서,
    상기 제 3 스위치는
    상기 제 2 외부 신호와 동일한 전압 레벨의 내부 전압에 의해 제어되는 반도체 집적회로.
  24. 제 23 항에 있어서,
    상기 제 1 제어부는
    상기 테스트 모드 신호의 전압 레벨을 상기 제 2 외부 신호의 전압 레벨로 시프트시키도록 구성된 레벨 시프터, 및
    상기 테스트 모드 신호에 응답하여 상기 내부 전압을 생성하도록 구성된 내부 전압 생성부를 더 포함하는 반도체 집적회로.
  25. 제 14 항에 있어서,
    상기 제 2 제어부는
    상기 테스트 모드 신호의 비 활성화에 응답하여 상기 제 2 단자를 상기 제 2 버퍼와 전기적으로 연결시키도록 구성된 제 1 스위치, 및
    상기 테스트 모드 신호의 활성화에 응답하여 상기 제 2 단자를 상기 퓨즈 셋과 전기적으로 연결시키도록 구성된 제 2 스위치를 포함하는 반도체 집적회로.
  26. 제 25 항에 있어서,
    상기 퓨즈 셋은
    상기 퓨즈 어드레스 신호와 상기 테스트 모드 신호에 응답하여 상기 제 4 외부 신호를 선택된 퓨즈에 인가하도록 구성된 제 3 스위치를 더 포함하는 반도체 집적회로.
  27. 제 14 항에 있어서,
    상기 테스트 모드 신호의 활성화 레벨이 상기 제 4 외부 신호의 전압 레벨과 동일한 반도체 집적회로.
  28. 제 14 항에 있어서,
    상기 제 2 제어부는
    상기 테스트 모드 신호의 전압 레벨을 상기 제 4 외부 신호의 전압 레벨로 시프트시키도록 구성된 레벨 시프터를 더 포함하는 반도체 집적회로.
  29. 제 26 항에 있어서,
    상기 제 3 스위치는
    상기 제 4 외부 신호와 동일한 전압 레벨의 내부 전압에 의해 제어되는 반도체 집적회로.
  30. 제 29 항에 있어서,
    상기 제 2 제어부는
    상기 테스트 모드 신호의 전압 레벨을 상기 제 4 외부 신호의 전압 레벨로 시프트시키도록 구성된 레벨 시프터, 및
    상기 테스트 모드 신호에 응답하여 상기 내부 전압을 생성하도록 구성된 내부 전압 생성부를 더 포함하는 반도체 집적회로.
KR1020110027575A 2011-03-28 2011-03-28 반도체 집적회로 Expired - Fee Related KR101240256B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020110027575A KR101240256B1 (ko) 2011-03-28 2011-03-28 반도체 집적회로
US13/219,636 US8598943B2 (en) 2011-03-28 2011-08-27 Semiconductor integrated circuit with stable rupture voltage fuse
TW100134427A TWI541969B (zh) 2011-03-28 2011-09-23 半導體積體電路
CN201110329165.XA CN102708924B (zh) 2011-03-28 2011-10-26 半导体集成电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110027575A KR101240256B1 (ko) 2011-03-28 2011-03-28 반도체 집적회로

Publications (2)

Publication Number Publication Date
KR20120109205A KR20120109205A (ko) 2012-10-08
KR101240256B1 true KR101240256B1 (ko) 2013-03-11

Family

ID=46901613

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110027575A Expired - Fee Related KR101240256B1 (ko) 2011-03-28 2011-03-28 반도체 집적회로

Country Status (4)

Country Link
US (1) US8598943B2 (ko)
KR (1) KR101240256B1 (ko)
CN (1) CN102708924B (ko)
TW (1) TWI541969B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102016727B1 (ko) * 2013-04-24 2019-09-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 외부전압 제어 방법
CN106328187A (zh) * 2016-08-31 2017-01-11 西安紫光国芯半导体有限公司 一种动态存储器芯片e‑fuse操作电压生成电路及方法
US10763662B2 (en) * 2017-10-10 2020-09-01 Littelfuse, Inc. Self-powered electronic fuse

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990076398A (ko) * 1998-03-31 1999-10-15 윤종용 반도체장치의 내부 정보 표시 회로
KR20000050770A (ko) * 1999-01-14 2000-08-05 윤종용 퓨즈를 구비한 입력 회로 및 이를 구비한 반도체 장치
KR100594204B1 (ko) * 1999-09-21 2006-06-28 삼성전자주식회사 공동 패드를 구비한 반도체장치의 입력회로
KR20110006238A (ko) * 2009-07-14 2011-01-20 삼성전자주식회사 리던던시 회로, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 리페어 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0249463A (ja) * 1988-05-27 1990-02-19 Matsushita Electron Corp 半導体装置
US5712577A (en) * 1996-04-18 1998-01-27 Electronics And Telecommunications Research Institute Anti-fuse programming circuit for user programmable integrated
KR100359855B1 (ko) * 1998-06-30 2003-01-15 주식회사 하이닉스반도체 가변전압발생기를이용한앤티퓨즈의프로그래밍회로
US6150864A (en) * 1998-08-24 2000-11-21 Yach; Randy L. Time delay circuit which is voltage independent
JP2002203901A (ja) * 2000-12-27 2002-07-19 Toshiba Microelectronics Corp フューズ回路
JP2002217295A (ja) * 2001-01-12 2002-08-02 Toshiba Corp 半導体装置
JP2003007081A (ja) * 2001-06-25 2003-01-10 Mitsubishi Electric Corp 半導体集積回路装置
JP2004178674A (ja) * 2002-11-26 2004-06-24 Toshiba Microelectronics Corp 半導体メモリ
US7699232B2 (en) * 2004-02-06 2010-04-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4828835B2 (ja) * 2005-02-09 2011-11-30 ルネサスエレクトロニクス株式会社 半導体製品の製造方法
DE102005019587B4 (de) * 2005-04-27 2007-05-10 Infineon Technologies Ag Fuse-Speicherzelle mit verbessertem Schutz gegen unberechtigten Zugriff
JP4764115B2 (ja) * 2005-09-09 2011-08-31 株式会社東芝 半導体集積回路
US7394715B1 (en) * 2006-01-11 2008-07-01 Mediatek Inc. Memory system comprising memories with different capacities and storing and reading method thereof
US7551497B2 (en) * 2007-09-20 2009-06-23 Mediatek Inc. Memory circuits preventing false programming
JP5571303B2 (ja) * 2008-10-31 2014-08-13 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP5629075B2 (ja) * 2009-09-16 2014-11-19 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US7932738B1 (en) * 2010-05-07 2011-04-26 Power Integrations, Inc. Method and apparatus for reading a programmable anti-fuse element in a high-voltage integrated circuit
US8305826B2 (en) * 2010-05-07 2012-11-06 Power Integrations, Inc. Method and apparatus for programming an anti-fuse element in a high-voltage integrated circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990076398A (ko) * 1998-03-31 1999-10-15 윤종용 반도체장치의 내부 정보 표시 회로
KR20000050770A (ko) * 1999-01-14 2000-08-05 윤종용 퓨즈를 구비한 입력 회로 및 이를 구비한 반도체 장치
KR100594204B1 (ko) * 1999-09-21 2006-06-28 삼성전자주식회사 공동 패드를 구비한 반도체장치의 입력회로
KR20110006238A (ko) * 2009-07-14 2011-01-20 삼성전자주식회사 리던던시 회로, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 리페어 방법

Also Published As

Publication number Publication date
KR20120109205A (ko) 2012-10-08
CN102708924A (zh) 2012-10-03
CN102708924B (zh) 2016-12-21
US8598943B2 (en) 2013-12-03
TWI541969B (zh) 2016-07-11
US20120249221A1 (en) 2012-10-04
TW201240049A (en) 2012-10-01

Similar Documents

Publication Publication Date Title
KR101608739B1 (ko) 리던던시 회로, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 리페어 방법
CN107665725B (zh) 电力开关电路
US20060200717A1 (en) Semiconductor device including fuse and method for testing the same capable of suppressing erroneous determination
US8477553B2 (en) Fuse circuit and semiconductor device having the same
KR20130110977A (ko) 반도체 장치 및 그의 구동 방법
KR101240256B1 (ko) 반도체 집적회로
US9466391B2 (en) Semiconductor device having fuse array with disconnectable voltage generator and method of operating the same
US8258856B2 (en) Antifuse circuit having protection circuit
US9557788B2 (en) Semiconductor memory device including array e-fuse
US9323260B2 (en) Internal voltage generation circuits and semiconductor devices including the same
KR101156030B1 (ko) 안티퓨즈 회로 및 그를 포함하는 반도체 집적회로
US8289070B2 (en) Fuse circuit
KR100802060B1 (ko) 과도한 특정 스트레스 항목의 인가를 방지하는 반도체메모리 장치 및 그것의 테스트 방법
US20140184239A1 (en) Semiconductor device with fuse sensing circuit
US9793009B2 (en) Repair information storage circuit and semiconductor apparatus including the same
US7902902B2 (en) Anti-fuse repair control circuit for preventing stress on circuit parts
US8854779B2 (en) Integrated circuit
KR100780619B1 (ko) 반도체 장치
US8717834B2 (en) Programming circuit using antifuse
US9589603B2 (en) Semiconductor device and operating method thereof
KR20110012420A (ko) 반도체 집적회로
US20130314149A1 (en) Anti-fuse circuit
KR100933804B1 (ko) 다중 모드 반도체 메모리에서 모드 선택 장치 및 방법
KR20120042273A (ko) 파워업 신호 생성 회로 및 이를 포함하는 반도체 장치
KR20120082635A (ko) 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20110328

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20120717

Patent event code: PE09021S01D

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20130121

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20130228

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20130304

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20160121

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20160121

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20170124

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20170124

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20180122

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20180122

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20200129

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20200129

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20210126

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20220125

Start annual number: 10

End annual number: 10

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20231211