JP2002203901A - フューズ回路 - Google Patents
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】安定したリード動作を得るための充分な読み出
し電流を確保できるフューズ回路を提供することを目的
としている。 【解決手段】複数個の電気フューズ素子Ｑ１の破壊と読
み出しを選択的に行うフューズ回路において、フューズ
素子破壊手段１４による電気フューズの破壊時及び読み
出し手段１１，１２，１９による電気フューズ素子の破
壊／非破壊状態の読み出し時に、電気フューズ素子をプ
ログラム（電気フューズ素子を破壊）する時の電流方向
とリード（電気フューズ素子の破壊／非破壊状態の読み
出し）する時の電流方向を同一にすることを特徴として
いる。これによって、充分な読み出し電流を確保でき、
電気フューズ素子からの読み出し時に安定した動作が得
られる。
し電流を確保できるフューズ回路を提供することを目的
としている。 【解決手段】複数個の電気フューズ素子Ｑ１の破壊と読
み出しを選択的に行うフューズ回路において、フューズ
素子破壊手段１４による電気フューズの破壊時及び読み
出し手段１１，１２，１９による電気フューズ素子の破
壊／非破壊状態の読み出し時に、電気フューズ素子をプ
ログラム（電気フューズ素子を破壊）する時の電流方向
とリード（電気フューズ素子の破壊／非破壊状態の読み
出し）する時の電流方向を同一にすることを特徴として
いる。これによって、充分な読み出し電流を確保でき、
電気フューズ素子からの読み出し時に安定した動作が得
られる。
Description
【０００１】
【発明の属する技術分野】この発明はフューズ回路に関
し、特に電気フューズ素子からの読み出し時に安定した
動作を得るために使用されるものである。
し、特に電気フューズ素子からの読み出し時に安定した
動作を得るために使用されるものである。
【０００２】
【従来の技術】フューズ素子は、完成された半導体装置
の回路構成を変更する１つの手段として広く用いられて
いる。従来のフューズ素子は、メタルまたはポリシリコ
ン等の材質で形成され、レーザー装置を用いて溶断する
のが一般的な手法であった。しかし、レーザー光を照射
してフューズ素子を溶断するため、フューズ素子が露出
している状態でなければならず、例えばパッケージに封
止した後では溶断できないという問題があった。
の回路構成を変更する１つの手段として広く用いられて
いる。従来のフューズ素子は、メタルまたはポリシリコ
ン等の材質で形成され、レーザー装置を用いて溶断する
のが一般的な手法であった。しかし、レーザー光を照射
してフューズ素子を溶断するため、フューズ素子が露出
している状態でなければならず、例えばパッケージに封
止した後では溶断できないという問題があった。
【０００３】この問題を改善したのが電気フューズ素子
である。電気フューズ素子は、フューズ素子にキャパシ
タもしくは高抵抗のポリシリコン等を用いて、入力ピン
からの直接入力またはチップ内部の制御回路から高電圧
を印加、もしくは大電流を流してフューズ素子を破壊す
るようにしたものである。
である。電気フューズ素子は、フューズ素子にキャパシ
タもしくは高抵抗のポリシリコン等を用いて、入力ピン
からの直接入力またはチップ内部の制御回路から高電圧
を印加、もしくは大電流を流してフューズ素子を破壊す
るようにしたものである。
【０００４】なお、狭義には高抵抗のポリシリコン等の
ように、通常は導通状態で破壊時には非導通になるフュ
ーズ素子を電気フューズ（electrical fuse）、キャパ
シタのように通常は非導通で破壊時に導通状態になるフ
ューズ素子をアンチフューズ（anti fuse）と呼ぶこと
もあるが、ここでは広義に両者を電気フューズ素子と呼
ぶことにする。
ように、通常は導通状態で破壊時には非導通になるフュ
ーズ素子を電気フューズ（electrical fuse）、キャパ
シタのように通常は非導通で破壊時に導通状態になるフ
ューズ素子をアンチフューズ（anti fuse）と呼ぶこと
もあるが、ここでは広義に両者を電気フューズ素子と呼
ぶことにする。
【０００５】図７は、フューズ素子にキャパシタを使用
した従来の電気フューズシステムの回路構成例を示して
いる。この電気フューズシステムは、フューズ・アドレ
ス・デコーダ１１、フューズセット（FuseSet）１２、
プログラム制御回路１３、電源変換回路１４及びベリフ
ァイ出力回路１５等から構成されている。上記フューズ
・アドレス・デコーダ１１には、フューズ・アドレスが
供給され、このフューズ・アドレス・デコーダ１１から
出力されるフューズ選択信号ＡＤＤｎはフューズセット
１２に供給される。フューズセット１２は、フューズ素
子としてのキャパシタＱ１、ＮＭＯＳトランジスタＱ
２，Ｑ３，Ｑ４、フューズ判定回路１６及びフューズラ
ッチ回路１７等から構成されており、必要とするフュー
ズ素子の数（ｎ個）だけ設けられている。
した従来の電気フューズシステムの回路構成例を示して
いる。この電気フューズシステムは、フューズ・アドレ
ス・デコーダ１１、フューズセット（FuseSet）１２、
プログラム制御回路１３、電源変換回路１４及びベリフ
ァイ出力回路１５等から構成されている。上記フューズ
・アドレス・デコーダ１１には、フューズ・アドレスが
供給され、このフューズ・アドレス・デコーダ１１から
出力されるフューズ選択信号ＡＤＤｎはフューズセット
１２に供給される。フューズセット１２は、フューズ素
子としてのキャパシタＱ１、ＮＭＯＳトランジスタＱ
２，Ｑ３，Ｑ４、フューズ判定回路１６及びフューズラ
ッチ回路１７等から構成されており、必要とするフュー
ズ素子の数（ｎ個）だけ設けられている。
【０００６】上記ＮＭＯＳトランジスタＱ３の電流通路
の一端は上記ベリファイ出力回路１５に接続され、電流
通路の他端はＮＭＯＳトランジスタＱ２，Ｑ４の電流通
路の一端に接続され、ゲートには上記フューズ・アドレ
ス・デコーダ１１から出力されるフューズ選択信号ＡＤ
Ｄｎが供給される。上記ＮＭＯＳトランジスタＱ２のゲ
ートには、フューズ判定回路切断信号ｂＡＦＣＬＯＳＥ
が供給される。上記ＮＭＯＳトランジスタＱ４のゲート
には電源Ｖｃｃが接続され、電流通路の他端がキャパシ
タＱ１の一方の電極に接続されている。
の一端は上記ベリファイ出力回路１５に接続され、電流
通路の他端はＮＭＯＳトランジスタＱ２，Ｑ４の電流通
路の一端に接続され、ゲートには上記フューズ・アドレ
ス・デコーダ１１から出力されるフューズ選択信号ＡＤ
Ｄｎが供給される。上記ＮＭＯＳトランジスタＱ２のゲ
ートには、フューズ判定回路切断信号ｂＡＦＣＬＯＳＥ
が供給される。上記ＮＭＯＳトランジスタＱ４のゲート
には電源Ｖｃｃが接続され、電流通路の他端がキャパシ
タＱ１の一方の電極に接続されている。
【０００７】上記フューズ判定回路１６は、ノアゲート
２１とナンドゲート２２で構成されている。上記ノアゲ
ート２１の一方の入力端にはプリチャージ信号ＡＦＰＲ
ＣＨが供給され、他方の入力端は上記ＮＭＯＳトランジ
スタＱ２の電流通路の他端に接続される。上記ナンドゲ
ート２２の一方の入力端にはフューズ判定回路切断信号
ｂＡＦＣＬＯＳＥが供給され、他方の入力端は上記ノア
ゲート２１の出力端に接続され、出力端は上記ＮＭＯＳ
トランジスタＱ２の電流通路の他端に接続される。そし
て、このＮＭＯＳトランジスタＱ２の電流通路の他端か
ら出力される信号ＡＦＵＳＥｎがフューズラッチ回路１
７に供給される。
２１とナンドゲート２２で構成されている。上記ノアゲ
ート２１の一方の入力端にはプリチャージ信号ＡＦＰＲ
ＣＨが供給され、他方の入力端は上記ＮＭＯＳトランジ
スタＱ２の電流通路の他端に接続される。上記ナンドゲ
ート２２の一方の入力端にはフューズ判定回路切断信号
ｂＡＦＣＬＯＳＥが供給され、他方の入力端は上記ノア
ゲート２１の出力端に接続され、出力端は上記ＮＭＯＳ
トランジスタＱ２の電流通路の他端に接続される。そし
て、このＮＭＯＳトランジスタＱ２の電流通路の他端か
ら出力される信号ＡＦＵＳＥｎがフューズラッチ回路１
７に供給される。
【０００８】上記フューズラッチ回路１７は、電源Ｖｃ
ｃと接地点Ｖｓｓ間に電流通路が直列接続されたＰＭＯ
ＳトランジスタＱ７、ＮＭＯＳトランジスタＱ８，Ｑ９
及びインバータ２３，２４，２５から構成されている。
上記ＰＭＯＳトランジスタＱ７のゲートにはプリチャー
ジ信号ＡＦＰＲＣＨと逆相の信号ｂＡＦＰＲＣＨが、上
記ＮＭＯＳトランジスタＱ８のゲートにはフューズラッ
チ信号ＡＦＬＡＴＣＨが、上記ＮＭＯＳトランジスタＱ
９のゲートには上記フューズ判定回路１６の出力信号Ａ
ＦＵＳＥｎがそれぞれ供給される。上記ＰＭＯＳトラン
ジスタＱ７とＮＭＯＳトランジスタＱ８の電流通路の接
続点には、インバータ２３の入力端及びインバータ２４
の出力端が接続される。上記インバータ２３の出力端及
び上記インバータ２４の入力端はそれぞれ、インバータ
２５の入力端に接続される。そして、このインバータ２
５の出力端から信号ＦＳＯＵＴｎが出力される。
ｃと接地点Ｖｓｓ間に電流通路が直列接続されたＰＭＯ
ＳトランジスタＱ７、ＮＭＯＳトランジスタＱ８，Ｑ９
及びインバータ２３，２４，２５から構成されている。
上記ＰＭＯＳトランジスタＱ７のゲートにはプリチャー
ジ信号ＡＦＰＲＣＨと逆相の信号ｂＡＦＰＲＣＨが、上
記ＮＭＯＳトランジスタＱ８のゲートにはフューズラッ
チ信号ＡＦＬＡＴＣＨが、上記ＮＭＯＳトランジスタＱ
９のゲートには上記フューズ判定回路１６の出力信号Ａ
ＦＵＳＥｎがそれぞれ供給される。上記ＰＭＯＳトラン
ジスタＱ７とＮＭＯＳトランジスタＱ８の電流通路の接
続点には、インバータ２３の入力端及びインバータ２４
の出力端が接続される。上記インバータ２３の出力端及
び上記インバータ２４の入力端はそれぞれ、インバータ
２５の入力端に接続される。そして、このインバータ２
５の出力端から信号ＦＳＯＵＴｎが出力される。
【０００９】一方、上記プログラム制御回路１３は、ナ
ンドゲート２６，２７とインバータ２８，２９とから構
成されている。上記ナンドゲート２６の第１乃至第３の
入力端にはそれぞれ、プログラムイネーブル信号ＰＲＯ
Ｇｅｎ、プログラム制御回路選択信号ＢＬＯＣＫｓｅｌ
及びプログラムパルス制御信号ＰＵＬＳＥｃｎｔが供給
される。このナンドゲート２６の出力信号ｂＰＵＬＳＥ
と、この信号をインバータ２９で反転した信号ＰＵＬＳ
Ｅとがそれぞれ、電源変換回路制御信号として上記電源
変換回路１４に供給される。また、上記ナンドゲート２
７の第１及び第２の入力端にはそれぞれ、上記プログラ
ムイネーブル信号ＰＲＯＧｅｎ及びプログラム制御回路
選択信号ＢＬＯＣＫｓｅｌが供給され、第３の入力端に
は上記プログラムパルス制御信号ＰＵＬＳＥｃｎｔがイ
ンバータ２８で反転されて供給される。このナンドゲー
ト２７から出力される信号ＶＥＲＩＦＹｃｎｔは、ベリ
ファイ出力回路１５に供給される。
ンドゲート２６，２７とインバータ２８，２９とから構
成されている。上記ナンドゲート２６の第１乃至第３の
入力端にはそれぞれ、プログラムイネーブル信号ＰＲＯ
Ｇｅｎ、プログラム制御回路選択信号ＢＬＯＣＫｓｅｌ
及びプログラムパルス制御信号ＰＵＬＳＥｃｎｔが供給
される。このナンドゲート２６の出力信号ｂＰＵＬＳＥ
と、この信号をインバータ２９で反転した信号ＰＵＬＳ
Ｅとがそれぞれ、電源変換回路制御信号として上記電源
変換回路１４に供給される。また、上記ナンドゲート２
７の第１及び第２の入力端にはそれぞれ、上記プログラ
ムイネーブル信号ＰＲＯＧｅｎ及びプログラム制御回路
選択信号ＢＬＯＣＫｓｅｌが供給され、第３の入力端に
は上記プログラムパルス制御信号ＰＵＬＳＥｃｎｔがイ
ンバータ２８で反転されて供給される。このナンドゲー
ト２７から出力される信号ＶＥＲＩＦＹｃｎｔは、ベリ
ファイ出力回路１５に供給される。
【００１０】また、上記電源変換回路１４は、ＰＭＯＳ
トランジスタＱ１０，Ｑ１１，Ｑ１４，Ｑ１５とＮＭＯ
ＳトランジスタＱ１２，Ｑ１３，Ｑ１６，Ｑ１７で構成
されている。上記トランジスタＱ１０〜Ｑ１３の電流通
路は、電源ＶＢＰと接地点Ｖｓｓ間に直列接続され、上
記トランジスタＱ１４〜Ｑ１７の電流通路は、電源ＶＢ
Ｐと接地点Ｖｓｓ間に直列接続されている。上記トラン
ジスタＱ１０のゲートはトランジスタＱ１４，Ｑ１５の
電流通路の接続点に接続され、上記トランジスタＱ１４
のゲートはトランジスタＱ１０，Ｑ１１の電流通路の接
続点に接続される。また、上記トランジスタＱ１１，Ｑ
１２，Ｑ１５，Ｑ１６のゲートは電源Ｖｃｃに接続され
る。上記トランジスタＱ１３のゲートには上記インバー
タ２９から出力される電源変換回路制御信号ＰＵＬＳＥ
が供給され、上記トランジスタＱ１７のゲートには上記
ナンドゲート２６から出力される電源変換回路制御信号
ｂＰＵＬＳＥが供給される。そして、上記トランジスタ
Ｑ１５，Ｑ１６の電流通路の接続点から出力されるスト
レス信号ＰＲＯＧが、フューズ素子としてのキャパシタ
Ｑ１の他方の電極に印加されるようになっている。
トランジスタＱ１０，Ｑ１１，Ｑ１４，Ｑ１５とＮＭＯ
ＳトランジスタＱ１２，Ｑ１３，Ｑ１６，Ｑ１７で構成
されている。上記トランジスタＱ１０〜Ｑ１３の電流通
路は、電源ＶＢＰと接地点Ｖｓｓ間に直列接続され、上
記トランジスタＱ１４〜Ｑ１７の電流通路は、電源ＶＢ
Ｐと接地点Ｖｓｓ間に直列接続されている。上記トラン
ジスタＱ１０のゲートはトランジスタＱ１４，Ｑ１５の
電流通路の接続点に接続され、上記トランジスタＱ１４
のゲートはトランジスタＱ１０，Ｑ１１の電流通路の接
続点に接続される。また、上記トランジスタＱ１１，Ｑ
１２，Ｑ１５，Ｑ１６のゲートは電源Ｖｃｃに接続され
る。上記トランジスタＱ１３のゲートには上記インバー
タ２９から出力される電源変換回路制御信号ＰＵＬＳＥ
が供給され、上記トランジスタＱ１７のゲートには上記
ナンドゲート２６から出力される電源変換回路制御信号
ｂＰＵＬＳＥが供給される。そして、上記トランジスタ
Ｑ１５，Ｑ１６の電流通路の接続点から出力されるスト
レス信号ＰＲＯＧが、フューズ素子としてのキャパシタ
Ｑ１の他方の電極に印加されるようになっている。
【００１１】更に、上記ベリファイ出力回路１５は、イ
ンバータ３０とＮＭＯＳトランジスタＱ５，Ｑ６とから
構成されている。上記各ＮＭＯＳトランジスタＱ５，Ｑ
６の電流通路の一端は接続されており、ＮＭＯＳトラン
ジスタＱ６の電流通路の他端は接地点Ｖｓｓに接続され
ている。上記ナンドゲート２７から出力される信号ＶＥ
ＲＩＦＹｃｎｔは、ＮＭＯＳトランジスタＱ６のゲート
に供給されるとともに、インバータ３０で反転されてＮ
ＭＯＳトランジスタＱ５のゲートに供給される。そし
て、このＮＭＯＳトランジスタＱ５の電流通路の他端か
らベリファイ出力を得るようになっている。
ンバータ３０とＮＭＯＳトランジスタＱ５，Ｑ６とから
構成されている。上記各ＮＭＯＳトランジスタＱ５，Ｑ
６の電流通路の一端は接続されており、ＮＭＯＳトラン
ジスタＱ６の電流通路の他端は接地点Ｖｓｓに接続され
ている。上記ナンドゲート２７から出力される信号ＶＥ
ＲＩＦＹｃｎｔは、ＮＭＯＳトランジスタＱ６のゲート
に供給されるとともに、インバータ３０で反転されてＮ
ＭＯＳトランジスタＱ５のゲートに供給される。そし
て、このＮＭＯＳトランジスタＱ５の電流通路の他端か
らベリファイ出力を得るようになっている。
【００１２】次に、上記のような構成において動作を説
明する。
明する。
【００１３】プログラム（フューズ素子の破壊）動作
は、プログラムしたいフューズ素子Ｑ１のアドレスをフ
ューズ・アドレス・デコーダ１１に入力し、フューズ選
択信号ＡＤＤｎを“Ｈ”レベルにしてトランジスタＱ３
をオンさせることで、プログラムを行いたい電気フュー
ズ素子Ｑ１を選択する。この際、フューズ判定回路切断
信号ｂＡＦＣＬＯＳＥを“Ｌ”レベルにしてトランジス
タＱ２をオフさせ、フューズ判定回路１６をフューズ素
子Ｑ１から電気的に分離する。次に、プログラムイネー
ブル信号ＰＲＯＧｅｎ、プログラム制御回路選択信号Ｂ
ＬＯＣＫｓｅｌ及びプログラムパルス制御信号ＰＵＬＳ
Ｅｃｎｔの各プログラム制御信号を“Ｈ”レベルにする
ことで、トランジスタＱ６をオンさせ、電源ＶＢＰから
接地点Ｖｓｓに電流パスを確保し、ストレス信号ＰＲＯ
Ｇを立ち上げてフューズ素子Ｑ１にストレスを印加す
る。この時、電源変換回路１４の電源電位ＶＢＰがスト
レス電位になる。
は、プログラムしたいフューズ素子Ｑ１のアドレスをフ
ューズ・アドレス・デコーダ１１に入力し、フューズ選
択信号ＡＤＤｎを“Ｈ”レベルにしてトランジスタＱ３
をオンさせることで、プログラムを行いたい電気フュー
ズ素子Ｑ１を選択する。この際、フューズ判定回路切断
信号ｂＡＦＣＬＯＳＥを“Ｌ”レベルにしてトランジス
タＱ２をオフさせ、フューズ判定回路１６をフューズ素
子Ｑ１から電気的に分離する。次に、プログラムイネー
ブル信号ＰＲＯＧｅｎ、プログラム制御回路選択信号Ｂ
ＬＯＣＫｓｅｌ及びプログラムパルス制御信号ＰＵＬＳ
Ｅｃｎｔの各プログラム制御信号を“Ｈ”レベルにする
ことで、トランジスタＱ６をオンさせ、電源ＶＢＰから
接地点Ｖｓｓに電流パスを確保し、ストレス信号ＰＲＯ
Ｇを立ち上げてフューズ素子Ｑ１にストレスを印加す
る。この時、電源変換回路１４の電源電位ＶＢＰがスト
レス電位になる。
【００１４】また、ベリファイ（破壊確認）動作は、上
記プログラム動作と同様にプログラムしたフューズ素子
Ｑ１を選択し、次にプログラム制御信号を入力するが、
プログラム動作と異なるのは信号ＰＵＬＳＥｃｎｔを
“Ｌ”レベルにしてトランジスタＱ５をオンさせ、電源
変換回路１４の接地点Ｖｓｓとベリファイ出力間に電流
パスを確保することである。ここでフューズ素子Ｑ１が
破壊されていればトランジスタＱ５を介して接地点Ｖｓ
ｓとベリファイ出力との間にＤＣ的な電流パスが発生す
るため、例えば外部パッド等で電流モニタが可能とな
る。
記プログラム動作と同様にプログラムしたフューズ素子
Ｑ１を選択し、次にプログラム制御信号を入力するが、
プログラム動作と異なるのは信号ＰＵＬＳＥｃｎｔを
“Ｌ”レベルにしてトランジスタＱ５をオンさせ、電源
変換回路１４の接地点Ｖｓｓとベリファイ出力間に電流
パスを確保することである。ここでフューズ素子Ｑ１が
破壊されていればトランジスタＱ５を介して接地点Ｖｓ
ｓとベリファイ出力との間にＤＣ的な電流パスが発生す
るため、例えば外部パッド等で電流モニタが可能とな
る。
【００１５】一方、リード（フューズ素子の破壊／非破
壊状態の読み出し）動作は、通常、電源電圧Ｖｃｃの立
ち上がりと共にフューズ判定回路１６のプリチャージ信
号ＡＦＰＲＣＨも“Ｈ”レベルにしておき、適当なタイ
ミングで“Ｌ”レベルのパルスを与え、信号ＡＦＵＳＥ
ｎを“Ｈ”レベルに充電してラッチする。この時、信号
ＡＤＤｎは“Ｌ”レベル、信号ｂＡＦＣＬＯＳＥは
“Ｈ”レベルにしておく。また、同時に信号ｂＡＦＰＲ
ＣＨが“Ｌ”レベルで、且つ信号ＡＦＬＡＴＣＨ（フュ
ーズラッチ信号）も“Ｌ”レベルのため、信号ＦＩＮＴ
も“Ｈ”レベルに充電されてラッチされる。信号ＡＦＵ
ＳＥｎと信号ＦＩＮＴがそれぞれ“Ｈ”レベルにラッチ
されると、信号ＡＦＰＲＣＨは“Ｌ”（ｂＡＦＰＲＣＨ
は“Ｈ”）レベルになる。リード動作では、上記プログ
ラム制御信号は全て“Ｌ”レベルのため、信号ＰＲＯＧ
は接地点Ｖｓｓの電位になっているので、フューズ素子
Ｑ１が破壊状態の時には、信号ＡＦＵＳＥｎは接地点Ｖ
ｓｓに導通して“Ｌ”レベルになり、フューズ素子Ｑ１
が非破壊状態の時には信号ＡＦＵＳＥｎは“Ｈ”レベル
を維持する。この信号ＡＦＵＳＥｎの状態が確定した後
に、信号ＡＦＬＡＴＣＨに“Ｈ”レベルのパルス信号を
与えると、フューズ素子Ｑ１が破壊されている時には、
信号ＦＩＮＴｎは“Ｈ”レベルの状態を維持して信号Ｆ
ＳＯＵＴｎは“Ｈ”レベルを出力する。これに対し、非
破壊時には信号ＦＩＮＴｎは“Ｌ”レベルに反転し、信
号ＦＳＯＵＴｎは“Ｌ”レベルを出力する。
壊状態の読み出し）動作は、通常、電源電圧Ｖｃｃの立
ち上がりと共にフューズ判定回路１６のプリチャージ信
号ＡＦＰＲＣＨも“Ｈ”レベルにしておき、適当なタイ
ミングで“Ｌ”レベルのパルスを与え、信号ＡＦＵＳＥ
ｎを“Ｈ”レベルに充電してラッチする。この時、信号
ＡＤＤｎは“Ｌ”レベル、信号ｂＡＦＣＬＯＳＥは
“Ｈ”レベルにしておく。また、同時に信号ｂＡＦＰＲ
ＣＨが“Ｌ”レベルで、且つ信号ＡＦＬＡＴＣＨ（フュ
ーズラッチ信号）も“Ｌ”レベルのため、信号ＦＩＮＴ
も“Ｈ”レベルに充電されてラッチされる。信号ＡＦＵ
ＳＥｎと信号ＦＩＮＴがそれぞれ“Ｈ”レベルにラッチ
されると、信号ＡＦＰＲＣＨは“Ｌ”（ｂＡＦＰＲＣＨ
は“Ｈ”）レベルになる。リード動作では、上記プログ
ラム制御信号は全て“Ｌ”レベルのため、信号ＰＲＯＧ
は接地点Ｖｓｓの電位になっているので、フューズ素子
Ｑ１が破壊状態の時には、信号ＡＦＵＳＥｎは接地点Ｖ
ｓｓに導通して“Ｌ”レベルになり、フューズ素子Ｑ１
が非破壊状態の時には信号ＡＦＵＳＥｎは“Ｈ”レベル
を維持する。この信号ＡＦＵＳＥｎの状態が確定した後
に、信号ＡＦＬＡＴＣＨに“Ｈ”レベルのパルス信号を
与えると、フューズ素子Ｑ１が破壊されている時には、
信号ＦＩＮＴｎは“Ｈ”レベルの状態を維持して信号Ｆ
ＳＯＵＴｎは“Ｈ”レベルを出力する。これに対し、非
破壊時には信号ＦＩＮＴｎは“Ｌ”レベルに反転し、信
号ＦＳＯＵＴｎは“Ｌ”レベルを出力する。
【００１６】図８は、上記図７に示した回路におけるキ
ャパシタＱ１の構成例を示すもので、トレンチ型のメモ
リセルと同様な構造のトレンチキャパシタの断面図であ
る。図８に示す如く、半導体基板（シリコン基板）３１
の深い位置には、埋設ウェル（buried well）からなる
埋め込みプレート３２が形成されるとともに、表面領域
にＳＴＩ構造の素子分離領域３３が形成されている。上
記シリコン基板３１の素子領域には、ディープトレンチ
３４が表面領域から上記埋め込みプレート３２を貫通す
る深さまで形成されている。このディープトレンチ３４
の内壁にはキャパシタ絶縁膜３５が形成され、埋め込み
電極３６で埋め込まれている。上記ディープトレンチ３
４の開口部近傍の基板３１の表面領域には、ｎ型拡散層
３７が設けられている。また、上記基板３１上には、層
間絶縁膜３８が形成され、この層間絶縁膜３８上にメタ
ル配線４０が形成されている。上記ｎ型拡散層３７上の
層間絶縁膜３８にはコンタクト３９が形成され、上記埋
め込み電極３６が上記ｎ型拡散層３７及びコンタクト３
９を介して上記メタル配線４０と電気的に接続される。
ャパシタＱ１の構成例を示すもので、トレンチ型のメモ
リセルと同様な構造のトレンチキャパシタの断面図であ
る。図８に示す如く、半導体基板（シリコン基板）３１
の深い位置には、埋設ウェル（buried well）からなる
埋め込みプレート３２が形成されるとともに、表面領域
にＳＴＩ構造の素子分離領域３３が形成されている。上
記シリコン基板３１の素子領域には、ディープトレンチ
３４が表面領域から上記埋め込みプレート３２を貫通す
る深さまで形成されている。このディープトレンチ３４
の内壁にはキャパシタ絶縁膜３５が形成され、埋め込み
電極３６で埋め込まれている。上記ディープトレンチ３
４の開口部近傍の基板３１の表面領域には、ｎ型拡散層
３７が設けられている。また、上記基板３１上には、層
間絶縁膜３８が形成され、この層間絶縁膜３８上にメタ
ル配線４０が形成されている。上記ｎ型拡散層３７上の
層間絶縁膜３８にはコンタクト３９が形成され、上記埋
め込み電極３６が上記ｎ型拡散層３７及びコンタクト３
９を介して上記メタル配線４０と電気的に接続される。
【００１７】上記埋め込みプレート３２はフューズ素子
としてのキャパシタＱ１の一方の電極に、キャパシタ絶
縁膜３５はキャパシタ絶縁膜に、埋め込み電極３６は他
方の電極にそれぞれ対応し、メタル配線４０は上記キャ
パシタＱ１の他方の電極に接続された配線にそれぞれ対
応する。
としてのキャパシタＱ１の一方の電極に、キャパシタ絶
縁膜３５はキャパシタ絶縁膜に、埋め込み電極３６は他
方の電極にそれぞれ対応し、メタル配線４０は上記キャ
パシタＱ１の他方の電極に接続された配線にそれぞれ対
応する。
【００１８】ところで、上述した図７に示すような従来
のフューズ回路におけるリード動作は、フューズ判定回
路１６の出力信号ＡＦＵＳＥｎを、予め“Ｈ”レベルに
充電しておき、フューズ素子Ｑ１が破壊している場合に
“Ｌ”レベルに引き抜き、出力ＡＦＵＳＥｎを反転する
回路構成のため、プログラム時にフューズ素子Ｑ１に流
れる電流（プログラム電流）の方向とリード時にフュー
ズ素子に流れる電流（リード電流）の方向が逆方向にな
っている。この電流方向の相違は、回路動作上は問題な
いが、フューズ素子であるキャパシタが例えば図８に示
したような構造であると安定したリード動作を得るため
の充分な読み出し電流を確保するのが難しくなる。
のフューズ回路におけるリード動作は、フューズ判定回
路１６の出力信号ＡＦＵＳＥｎを、予め“Ｈ”レベルに
充電しておき、フューズ素子Ｑ１が破壊している場合に
“Ｌ”レベルに引き抜き、出力ＡＦＵＳＥｎを反転する
回路構成のため、プログラム時にフューズ素子Ｑ１に流
れる電流（プログラム電流）の方向とリード時にフュー
ズ素子に流れる電流（リード電流）の方向が逆方向にな
っている。この電流方向の相違は、回路動作上は問題な
いが、フューズ素子であるキャパシタが例えば図８に示
したような構造であると安定したリード動作を得るため
の充分な読み出し電流を確保するのが難しくなる。
【００１９】この原因は、キャパシタの構造によっては
電気フューズ素子破壊後の電流特性が順方向（破壊電流
と同一方向）と逆方向（破壊電流と逆方向）で異なり、
逆方向電流は順方向電流に比べ極めて小さく、且つ電流
値のばらつきが大きいという現象に起因する。
電気フューズ素子破壊後の電流特性が順方向（破壊電流
と同一方向）と逆方向（破壊電流と逆方向）で異なり、
逆方向電流は順方向電流に比べ極めて小さく、且つ電流
値のばらつきが大きいという現象に起因する。
【００２０】すなわち、図８に示したトレンチキャパシ
タは、プログラム時には埋め込みプレート３２に高電圧
を印加してメタル配線４０側を接地点Ｖｓｓの電位に固
定して破壊する（この時に流れる電流方向を順方向とす
る）が、リード時には埋め込みプレート３２を接地点Ｖ
ｓｓの電位に固定してメタル配線４０側を“Ｈ”レベル
に充電しておき、トレンチキャパシタの破壊状態（導通
状態）を判断する（この時に流れる電流方向を逆方向と
する）。この逆方向リード電流はコンマ数μＡから数μ
Ａと小さく且つばらつきの範囲が大きく、電気フューズ
素子として安定動作が望めないという問題がある。
タは、プログラム時には埋め込みプレート３２に高電圧
を印加してメタル配線４０側を接地点Ｖｓｓの電位に固
定して破壊する（この時に流れる電流方向を順方向とす
る）が、リード時には埋め込みプレート３２を接地点Ｖ
ｓｓの電位に固定してメタル配線４０側を“Ｈ”レベル
に充電しておき、トレンチキャパシタの破壊状態（導通
状態）を判断する（この時に流れる電流方向を逆方向と
する）。この逆方向リード電流はコンマ数μＡから数μ
Ａと小さく且つばらつきの範囲が大きく、電気フューズ
素子として安定動作が望めないという問題がある。
【００２１】
【発明が解決しようとする課題】上記のように従来のフ
ューズ回路は、フューズ素子であるキャパシタの構造に
よっては安定したリード動作を得るための充分な読み出
し電流を確保するのが難しくなるという問題があった。
ューズ回路は、フューズ素子であるキャパシタの構造に
よっては安定したリード動作を得るための充分な読み出
し電流を確保するのが難しくなるという問題があった。
【００２２】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、安定したリード
動作を得るための充分な読み出し電流を確保できるフュ
ーズ回路を提供することにある。
れたもので、その目的とするところは、安定したリード
動作を得るための充分な読み出し電流を確保できるフュ
ーズ回路を提供することにある。
【００２３】
【課題を解決するための手段】この発明のフューズ回路
は、複数個の電気フューズ素子の破壊と、これら電気フ
ューズ素子の破壊／非破壊状態の読み出しを選択的に行
うフューズ回路であって、電気フューズ素子を破壊する
フューズ素子破壊手段と、前記電気フューズ素子の破壊
／非破壊状態を読み出す読み出し手段とを具備し、前記
フューズ素子破壊手段における電気フューズ素子を破壊
するための電流方向と前記読み出し手段における電気フ
ューズ素子の破壊／非破壊状態を読み出すための電流方
向を同一にしたことを特徴としている。
は、複数個の電気フューズ素子の破壊と、これら電気フ
ューズ素子の破壊／非破壊状態の読み出しを選択的に行
うフューズ回路であって、電気フューズ素子を破壊する
フューズ素子破壊手段と、前記電気フューズ素子の破壊
／非破壊状態を読み出す読み出し手段とを具備し、前記
フューズ素子破壊手段における電気フューズ素子を破壊
するための電流方向と前記読み出し手段における電気フ
ューズ素子の破壊／非破壊状態を読み出すための電流方
向を同一にしたことを特徴としている。
【００２４】また、この発明のフューズ回路は、複数個
の電気フューズ素子の破壊と、これら電気フューズ素子
の破壊／非破壊状態の読み出しを選択的に行うフューズ
回路であって、電気フューズ素子を破壊するフューズ素
子破壊手段と、前記電気フューズ素子の破壊／非破壊状
態を読み出す読み出し手段と、前記電気フューズ素子の
破壊状態を確認する破壊確認手段とを具備し、前記フュ
ーズ素子破壊手段における電気フューズ素子を破壊する
ための電流方向、前記読み出し手段における電気フュー
ズ素子の破壊／非破壊状態の読み出すための電流方向、
及び前記破壊確認手段における電気フューズ素子の破壊
状態を確認するための電流方向をそれぞれ同一にしたこ
とを特徴としている。
の電気フューズ素子の破壊と、これら電気フューズ素子
の破壊／非破壊状態の読み出しを選択的に行うフューズ
回路であって、電気フューズ素子を破壊するフューズ素
子破壊手段と、前記電気フューズ素子の破壊／非破壊状
態を読み出す読み出し手段と、前記電気フューズ素子の
破壊状態を確認する破壊確認手段とを具備し、前記フュ
ーズ素子破壊手段における電気フューズ素子を破壊する
ための電流方向、前記読み出し手段における電気フュー
ズ素子の破壊／非破壊状態の読み出すための電流方向、
及び前記破壊確認手段における電気フューズ素子の破壊
状態を確認するための電流方向をそれぞれ同一にしたこ
とを特徴としている。
【００２５】上記のような構成によれば、電気フューズ
素子をプログラム（電気フューズ素子を破壊）する時の
電流方向とリード（電気フューズ素子の破壊／非破壊状
態の読み出し）する時の電流方向を同一にするので、安
定したリード動作を得るための充分な読み出し電流を確
保できる。
素子をプログラム（電気フューズ素子を破壊）する時の
電流方向とリード（電気フューズ素子の破壊／非破壊状
態の読み出し）する時の電流方向を同一にするので、安
定したリード動作を得るための充分な読み出し電流を確
保できる。
【００２６】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。 ［第１の実施の形態］図１は、この発明の第１の実施の
形態に係るフューズ回路について説明するためのもの
で、フューズ素子にキャパシタを使用した電気フューズ
システムの回路構成例を示している。この電気フューズ
システムは、フューズ・アドレス・デコーダ１１、フュ
ーズセット（FuseSet）１２、プログラム／リード制御
回路１８、電源変換回路１４、ベリファイ出力回路１５
及びリード用電源回路１９等から構成されている。
いて図面を参照して説明する。 ［第１の実施の形態］図１は、この発明の第１の実施の
形態に係るフューズ回路について説明するためのもの
で、フューズ素子にキャパシタを使用した電気フューズ
システムの回路構成例を示している。この電気フューズ
システムは、フューズ・アドレス・デコーダ１１、フュ
ーズセット（FuseSet）１２、プログラム／リード制御
回路１８、電源変換回路１４、ベリファイ出力回路１５
及びリード用電源回路１９等から構成されている。
【００２７】上記フューズ・アドレス・デコーダ１１に
は、フューズ・アドレスが供給され、このフューズ・ア
ドレス・デコーダ１１から出力されるフューズ選択信号
ＡＤＤｎがフューズセット１２に供給される。フューズ
セット１２は、電気フューズ素子としてのキャパシタＱ
１、ＮＭＯＳトランジスタＱ２，Ｑ３，Ｑ４、フューズ
判定回路２０及びフューズラッチ回路１７等から構成さ
れており、必要とするフューズ素子の数（ｎ個）だけ設
けられている。また、上記キャパシタＱ１は、図８に示
したトレンチキャパシタと同様な構成になっている。
は、フューズ・アドレスが供給され、このフューズ・ア
ドレス・デコーダ１１から出力されるフューズ選択信号
ＡＤＤｎがフューズセット１２に供給される。フューズ
セット１２は、電気フューズ素子としてのキャパシタＱ
１、ＮＭＯＳトランジスタＱ２，Ｑ３，Ｑ４、フューズ
判定回路２０及びフューズラッチ回路１７等から構成さ
れており、必要とするフューズ素子の数（ｎ個）だけ設
けられている。また、上記キャパシタＱ１は、図８に示
したトレンチキャパシタと同様な構成になっている。
【００２８】上記ＮＭＯＳトランジスタＱ３の電流通路
の一端は上記ベリファイ出力回路１５に接続され、電流
通路の他端はＮＭＯＳトランジスタＱ２，Ｑ４の電流通
路の一端に接続され、ゲートには上記フューズ・アドレ
ス・デコーダ１１から出力されるフューズ選択信号ＡＤ
Ｄｎが供給される。上記ＮＭＯＳトランジスタＱ２のゲ
ートには、フューズ判定回路切断信号ｂＡＦＣＬＯＳＥ
が供給される。また、上記ＮＭＯＳトランジスタＱ４の
ゲートには電源Ｖｃｃが接続され、電流通路の他端がキ
ャパシタＱ１の一方の電極に接続されている。
の一端は上記ベリファイ出力回路１５に接続され、電流
通路の他端はＮＭＯＳトランジスタＱ２，Ｑ４の電流通
路の一端に接続され、ゲートには上記フューズ・アドレ
ス・デコーダ１１から出力されるフューズ選択信号ＡＤ
Ｄｎが供給される。上記ＮＭＯＳトランジスタＱ２のゲ
ートには、フューズ判定回路切断信号ｂＡＦＣＬＯＳＥ
が供給される。また、上記ＮＭＯＳトランジスタＱ４の
ゲートには電源Ｖｃｃが接続され、電流通路の他端がキ
ャパシタＱ１の一方の電極に接続されている。
【００２９】上記フューズ判定回路２０は、インバータ
４１、ノアゲート４２及びナンドゲート４３で構成され
ている。上記インバータ４１には上記フューズ判定回路
切断信号ｂＡＦＣＬＯＳＥが供給され、この出力信号が
ノアゲート４２の一方の入力単に供給される。上記ノア
ゲート４２の他方の入力端には、ナンドゲート４３から
出力される信号ＡＦＵＳＥｎが供給される。一方、上記
ナンドゲート４３の一方の入力端には上記プリチャージ
信号ＡＦＰＲＣＨと逆相の信号ｂＡＦＰＲＣＨが供給さ
れ、他方の入力端には上記ノアゲート４２から出力され
る信号ｂＡＦＵＳＥｎが供給されている。そして、この
ナンドゲート４３から出力される信号ＡＦＵＳＥｎがフ
ューズラッチ回路１７に供給される。
４１、ノアゲート４２及びナンドゲート４３で構成され
ている。上記インバータ４１には上記フューズ判定回路
切断信号ｂＡＦＣＬＯＳＥが供給され、この出力信号が
ノアゲート４２の一方の入力単に供給される。上記ノア
ゲート４２の他方の入力端には、ナンドゲート４３から
出力される信号ＡＦＵＳＥｎが供給される。一方、上記
ナンドゲート４３の一方の入力端には上記プリチャージ
信号ＡＦＰＲＣＨと逆相の信号ｂＡＦＰＲＣＨが供給さ
れ、他方の入力端には上記ノアゲート４２から出力され
る信号ｂＡＦＵＳＥｎが供給されている。そして、この
ナンドゲート４３から出力される信号ＡＦＵＳＥｎがフ
ューズラッチ回路１７に供給される。
【００３０】上記フューズラッチ回路１７は、電源Ｖｃ
ｃと接地点Ｖｓｓ間に電流通路が直列接続されたＰＭＯ
ＳトランジスタＱ７、ＮＭＯＳトランジスタＱ８，Ｑ９
及びインバータ２３，２４，２５とから構成されてい
る。上記ＰＭＯＳトランジスタＱ７のゲートにはプリチ
ャージ信号ＡＦＰＲＣＨと逆相の信号ｂＡＦＰＲＣＨ
が、上記ＮＭＯＳトランジスタＱ８のゲートにはフュー
ズラッチ信号ＡＦＬＡＴＣＨが、上記ＮＭＯＳトランジ
スタＱ９のゲートには上記フューズ判定回路１６の出力
信号ＡＦＵＳＥｎがそれぞれ供給される。上記ＰＭＯＳ
トランジスタＱ７とＮＭＯＳトランジスタＱ８の電流通
路の接続点には、インバータ２３の入力端及びインバー
タ２４の出力端が接続される。上記インバータ２３の出
力端及び上記インバータ２４の入力端はそれぞれ、イン
バータ２５の入力端に接続される。そして、このインバ
ータ２５の出力端から信号ＦＳＯＵＴｎが出力されるよ
うになっている。
ｃと接地点Ｖｓｓ間に電流通路が直列接続されたＰＭＯ
ＳトランジスタＱ７、ＮＭＯＳトランジスタＱ８，Ｑ９
及びインバータ２３，２４，２５とから構成されてい
る。上記ＰＭＯＳトランジスタＱ７のゲートにはプリチ
ャージ信号ＡＦＰＲＣＨと逆相の信号ｂＡＦＰＲＣＨ
が、上記ＮＭＯＳトランジスタＱ８のゲートにはフュー
ズラッチ信号ＡＦＬＡＴＣＨが、上記ＮＭＯＳトランジ
スタＱ９のゲートには上記フューズ判定回路１６の出力
信号ＡＦＵＳＥｎがそれぞれ供給される。上記ＰＭＯＳ
トランジスタＱ７とＮＭＯＳトランジスタＱ８の電流通
路の接続点には、インバータ２３の入力端及びインバー
タ２４の出力端が接続される。上記インバータ２３の出
力端及び上記インバータ２４の入力端はそれぞれ、イン
バータ２５の入力端に接続される。そして、このインバ
ータ２５の出力端から信号ＦＳＯＵＴｎが出力されるよ
うになっている。
【００３１】一方、上記プログラム／リード制御回路１
８には、プログラム制御信号とリード制御信号が供給さ
れ、信号ＰＵＬＳＥと信号ｂＰＵＬＳＥとがそれぞれ電
源変換回路制御信号として上記電源変換回路１４に供給
される。また、このプログラム／リード制御回路１８か
ら出力される信号ＶＥＲＩＦＹｃｎｔは、ベリファイ出
力回路１５に供給される。
８には、プログラム制御信号とリード制御信号が供給さ
れ、信号ＰＵＬＳＥと信号ｂＰＵＬＳＥとがそれぞれ電
源変換回路制御信号として上記電源変換回路１４に供給
される。また、このプログラム／リード制御回路１８か
ら出力される信号ＶＥＲＩＦＹｃｎｔは、ベリファイ出
力回路１５に供給される。
【００３２】上記電源変換回路１４は、電源ＶＢＰと接
地点Ｖｓｓ間の電圧で動作し、ストレス信号ＰＲＯＧ
を、電気フューズ素子としてのキャパシタＱ１の他方の
電極に印加する。
地点Ｖｓｓ間の電圧で動作し、ストレス信号ＰＲＯＧ
を、電気フューズ素子としてのキャパシタＱ１の他方の
電極に印加する。
【００３３】また、上記ベリファイ出力回路１５は、イ
ンバータ３０とＮＭＯＳトランジスタＱ５，Ｑ６とから
構成されている。上記各ＮＭＯＳトランジスタＱ５，Ｑ
６の電流通路の一端は接続されており、ＮＭＯＳトラン
ジスタＱ６の電流通路の他端は接地点Ｖｓｓに接続され
ている。上記ナンドゲート２７から出力される信号ＶＥ
ＲＩＦＹｃｎｔは、ＮＭＯＳトランジスタＱ６のゲート
に供給されるとともに、インバータ３０で反転されてＮ
ＭＯＳトランジスタＱ５のゲートに供給される。そし
て、このＮＭＯＳトランジスタＱ５の電流通路の他端か
らベリファイ出力を得るようになっている。
ンバータ３０とＮＭＯＳトランジスタＱ５，Ｑ６とから
構成されている。上記各ＮＭＯＳトランジスタＱ５，Ｑ
６の電流通路の一端は接続されており、ＮＭＯＳトラン
ジスタＱ６の電流通路の他端は接地点Ｖｓｓに接続され
ている。上記ナンドゲート２７から出力される信号ＶＥ
ＲＩＦＹｃｎｔは、ＮＭＯＳトランジスタＱ６のゲート
に供給されるとともに、インバータ３０で反転されてＮ
ＭＯＳトランジスタＱ５のゲートに供給される。そし
て、このＮＭＯＳトランジスタＱ５の電流通路の他端か
らベリファイ出力を得るようになっている。
【００３４】更に、上記リード用電源回路１９は、ＰＭ
ＯＳトランジスタＱ２０とＮＭＯＳトランジスタＱ２１
とで構成されている。上記ＰＭＯＳトランジスタＱ２０
の電流通路の一端は電源Ｖｃｃに接続され、ゲートには
リード制御信号が供給される。上記ＮＭＯＳトランジス
タＱ２１の電流通路の一端は上記ＰＭＯＳトランジスタ
Ｑ２０の電流通路の他端に接続され、電流通路の他端は
上記キャパシタＱ１の他方の電極に接続され、ゲートに
は電源Ｖｃｃが接続されている。
ＯＳトランジスタＱ２０とＮＭＯＳトランジスタＱ２１
とで構成されている。上記ＰＭＯＳトランジスタＱ２０
の電流通路の一端は電源Ｖｃｃに接続され、ゲートには
リード制御信号が供給される。上記ＮＭＯＳトランジス
タＱ２１の電流通路の一端は上記ＰＭＯＳトランジスタ
Ｑ２０の電流通路の他端に接続され、電流通路の他端は
上記キャパシタＱ１の他方の電極に接続され、ゲートに
は電源Ｖｃｃが接続されている。
【００３５】次に、上記のような構成において動作を説
明する。
明する。
【００３６】プログラム（フューズ素子の破壊）動作
は、プログラムしたいフューズ素子Ｑ１のアドレスをフ
ューズ・アドレス・デコーダ１１に入力してフューズ選
択信号ＡＤＤｎを“Ｈ”レベルにし、トランジスタＱ３
をオンすることで、プログラムを行いたい電気フューズ
素子を選択する。同時に、フューズ判定回路切断信号ｂ
ＡＦＣＬＯＳＥを“Ｌ”レベルにして、トランジスタＱ
２をオフさせ、フューズ判定回路２０をフューズ素子Ｑ
１から電気的に分離する。
は、プログラムしたいフューズ素子Ｑ１のアドレスをフ
ューズ・アドレス・デコーダ１１に入力してフューズ選
択信号ＡＤＤｎを“Ｈ”レベルにし、トランジスタＱ３
をオンすることで、プログラムを行いたい電気フューズ
素子を選択する。同時に、フューズ判定回路切断信号ｂ
ＡＦＣＬＯＳＥを“Ｌ”レベルにして、トランジスタＱ
２をオフさせ、フューズ判定回路２０をフューズ素子Ｑ
１から電気的に分離する。
【００３７】次に、プログラム制御信号をプログラム／
リード制御回路１８に供給し、この回路１８によりトラ
ンジスタＱ６をオンさせて、ＶＢＰからＶｓｓに電流パ
スを確保するとともに、電源変換回路制御信号ＰＵＬＳ
Ｅ，ｂＰＵＬＳＥによりストレス信号ＰＲＯＧをＶＢＰ
電位にしてフューズ素子Ｑ１にストレスを印加する。こ
の時、リード制御信号を“Ｈ”レベルにしてトランジス
タＱ２０をオフさせることにより、リード用電源回路１
９が動作しないようにしておく。
リード制御回路１８に供給し、この回路１８によりトラ
ンジスタＱ６をオンさせて、ＶＢＰからＶｓｓに電流パ
スを確保するとともに、電源変換回路制御信号ＰＵＬＳ
Ｅ，ｂＰＵＬＳＥによりストレス信号ＰＲＯＧをＶＢＰ
電位にしてフューズ素子Ｑ１にストレスを印加する。こ
の時、リード制御信号を“Ｈ”レベルにしてトランジス
タＱ２０をオフさせることにより、リード用電源回路１
９が動作しないようにしておく。
【００３８】また、ベリファイ（破壊確認）動作は、上
記プログラム動作と同様に、ベリファイしたいフューズ
素子Ｑ１のアドレスをフューズ・アドレス・デコーダ１
１に入力して選択する。次に、プログラム制御信号を入
力するが、プログラム動作と異なるのはリード制御信号
でストレス信号ＰＲＯＧがフローティングになるように
電源変換回路制御信号ＰＵＬＳＥ，ｂＰＵＬＳＥを電源
変換回路１４に入力し、同時にリード用電源回路１９を
動作させてストレス信号ＰＲＯＧを“Ｈ”レベル（この
場合Ｖｃｃ−ＶｔｈＮ）に充電する。ここで、リード制
御信号でトランジスタＱ５をオンさせる回路構成にして
おき、リード用電源回路１９の電源Ｖｃｃとベリファイ
出力間に電流パスを確保する。この際、フューズ素子Ｑ
１が破壊されていればトランジスタＱ５を介して電源Ｖ
ｃｃとベリファイ出力との間にＤＣ的な電流パスが発生
するため、例えば外部パッド等を用いて電流のモニタが
可能となる。
記プログラム動作と同様に、ベリファイしたいフューズ
素子Ｑ１のアドレスをフューズ・アドレス・デコーダ１
１に入力して選択する。次に、プログラム制御信号を入
力するが、プログラム動作と異なるのはリード制御信号
でストレス信号ＰＲＯＧがフローティングになるように
電源変換回路制御信号ＰＵＬＳＥ，ｂＰＵＬＳＥを電源
変換回路１４に入力し、同時にリード用電源回路１９を
動作させてストレス信号ＰＲＯＧを“Ｈ”レベル（この
場合Ｖｃｃ−ＶｔｈＮ）に充電する。ここで、リード制
御信号でトランジスタＱ５をオンさせる回路構成にして
おき、リード用電源回路１９の電源Ｖｃｃとベリファイ
出力間に電流パスを確保する。この際、フューズ素子Ｑ
１が破壊されていればトランジスタＱ５を介して電源Ｖ
ｃｃとベリファイ出力との間にＤＣ的な電流パスが発生
するため、例えば外部パッド等を用いて電流のモニタが
可能となる。
【００３９】一方、リード（フューズ素子の破壊／非破
壊状態の読み出し）動作は、リード開始のタイミングで
フューズ判定回路２０へ与えるプリチャージ信号ｂＡＦ
ＰＲＣＨとして“Ｌ”レベルのパルスを与え、信号ＡＦ
ＵＳＥｎを“Ｈ”レベルに充電し、信号ｂＡＦＵＳＥｎ
を“Ｌ”レベルにしてラッチする。このとき、フューズ
選択信号ＡＤＤｎは“Ｌ”レベル、フューズ判定回路切
断信号ｂＡＦＣＬＯＳＥは“Ｈ”レベルにしておく。ま
た、同時に信号ｂＡＦＰＲＣＨが“Ｌ”レベルで且つフ
ューズラッチ信号ＡＦＬＡＴＣＨも“Ｌ”レベルのた
め、信号ＦＩＮＴも“Ｈ”レベルに充電されラッチされ
る。信号ＡＦＵＳＥｎと信号ＦＩＮＴがそれぞれ“Ｈ”
レベルにラッチされると、信号ｂＡＦＰＲＣＨは“Ｈ”
レベルになる。リード動作ではベリファイ動作と同様に
リード制御信号によりストレス信号ＰＲＯＧを“Ｈ”レ
ベル（この場合Ｖｃｃ−ＶｔｈＮ）に充電するような構
成にしておくので、フューズ素子Ｑ１が破壊状態の時に
は信号ｂＡＦＵＳＥｎは信号ＰＲＯＧに導通して“Ｈ”
レベル（この場合Ｖｃｃ−ＶｔｈＮ）になり、フューズ
判定回路２０の状態を反転させて信号ＡＦＵＳＥｎを
“Ｌ”レベルにする。また、フューズ素子Ｑ１が非破壊
状態の時には信号ｂＡＦＵＳＥｎは“Ｌ”レベル、信号
ＡＦＵＳＥｎは“Ｈ”レベルを維持する。この信号ＡＦ
ＵＳＥｎの状態が確定した後に、信号ＡＦＬＡＴＣＨと
して“Ｈ”レベルのパルス信号を与えると、フューズ素
子Ｑ１が破壊されている時には、信号ＦＩＮＴｎが
“Ｈ”レベルの状態を維持して出力信号ＦＳＯＵＴｎは
“Ｈ”レベルとなるが、非破壊時には信号ＦＩＮＴｎは
“Ｌ”レベルに反転し、出力信号ＦＳＯＵＴｎは“Ｌ”
レベルとなる。
壊状態の読み出し）動作は、リード開始のタイミングで
フューズ判定回路２０へ与えるプリチャージ信号ｂＡＦ
ＰＲＣＨとして“Ｌ”レベルのパルスを与え、信号ＡＦ
ＵＳＥｎを“Ｈ”レベルに充電し、信号ｂＡＦＵＳＥｎ
を“Ｌ”レベルにしてラッチする。このとき、フューズ
選択信号ＡＤＤｎは“Ｌ”レベル、フューズ判定回路切
断信号ｂＡＦＣＬＯＳＥは“Ｈ”レベルにしておく。ま
た、同時に信号ｂＡＦＰＲＣＨが“Ｌ”レベルで且つフ
ューズラッチ信号ＡＦＬＡＴＣＨも“Ｌ”レベルのた
め、信号ＦＩＮＴも“Ｈ”レベルに充電されラッチされ
る。信号ＡＦＵＳＥｎと信号ＦＩＮＴがそれぞれ“Ｈ”
レベルにラッチされると、信号ｂＡＦＰＲＣＨは“Ｈ”
レベルになる。リード動作ではベリファイ動作と同様に
リード制御信号によりストレス信号ＰＲＯＧを“Ｈ”レ
ベル（この場合Ｖｃｃ−ＶｔｈＮ）に充電するような構
成にしておくので、フューズ素子Ｑ１が破壊状態の時に
は信号ｂＡＦＵＳＥｎは信号ＰＲＯＧに導通して“Ｈ”
レベル（この場合Ｖｃｃ−ＶｔｈＮ）になり、フューズ
判定回路２０の状態を反転させて信号ＡＦＵＳＥｎを
“Ｌ”レベルにする。また、フューズ素子Ｑ１が非破壊
状態の時には信号ｂＡＦＵＳＥｎは“Ｌ”レベル、信号
ＡＦＵＳＥｎは“Ｈ”レベルを維持する。この信号ＡＦ
ＵＳＥｎの状態が確定した後に、信号ＡＦＬＡＴＣＨと
して“Ｈ”レベルのパルス信号を与えると、フューズ素
子Ｑ１が破壊されている時には、信号ＦＩＮＴｎが
“Ｈ”レベルの状態を維持して出力信号ＦＳＯＵＴｎは
“Ｈ”レベルとなるが、非破壊時には信号ＦＩＮＴｎは
“Ｌ”レベルに反転し、出力信号ＦＳＯＵＴｎは“Ｌ”
レベルとなる。
【００４０】上記のような回路構成により、リード動作
時及びベリファイ動作時にフューズ素子Ｑ１を流れる電
流方向をプログラム動作時と同じにできるので、安定し
たリード動作を得るための充分な読み出し電流を確保で
き、電気フューズシステムの動作の安定化が図れる。し
かも、フューズ素子の破壊時及び読み出し時に、フュー
ズ素子Ｑ１の耐圧の高い側、すなわち埋め込みプレート
（埋設ウェル）３２から電圧を印加するので、電気フュ
ーズ素子の信頼性を向上でき、且つ回路的、パターン面
積的に小さくできる。
時及びベリファイ動作時にフューズ素子Ｑ１を流れる電
流方向をプログラム動作時と同じにできるので、安定し
たリード動作を得るための充分な読み出し電流を確保で
き、電気フューズシステムの動作の安定化が図れる。し
かも、フューズ素子の破壊時及び読み出し時に、フュー
ズ素子Ｑ１の耐圧の高い側、すなわち埋め込みプレート
（埋設ウェル）３２から電圧を印加するので、電気フュ
ーズ素子の信頼性を向上でき、且つ回路的、パターン面
積的に小さくできる。
【００４１】なぜなら、一般的に半導体基板上に複数の
キャパシタ素子を形成する場合、半導体基板上に形成さ
れたウェル領域を共通電位にしてキャパシタ素子を形成
する。ウェル領域には半導体基板への拡散（ジャンクシ
ョンリーク）等を防止するため、低濃度のｎ型もしくは
ｐ型の不純物をドープする。これに対して、絶縁膜を介
した他方の電極側は抵抗成分を低減するために高濃度の
ｎ型もしくはｐ型の不純物をドープする。このように、
半導体層で不純物濃度が異なるとき、不純物濃度が低い
ウェル領域から電圧を印加する方が絶縁膜を介した他方
の電極側から電圧を印加するより耐圧が高くなる。
キャパシタ素子を形成する場合、半導体基板上に形成さ
れたウェル領域を共通電位にしてキャパシタ素子を形成
する。ウェル領域には半導体基板への拡散（ジャンクシ
ョンリーク）等を防止するため、低濃度のｎ型もしくは
ｐ型の不純物をドープする。これに対して、絶縁膜を介
した他方の電極側は抵抗成分を低減するために高濃度の
ｎ型もしくはｐ型の不純物をドープする。このように、
半導体層で不純物濃度が異なるとき、不純物濃度が低い
ウェル領域から電圧を印加する方が絶縁膜を介した他方
の電極側から電圧を印加するより耐圧が高くなる。
【００４２】また、プログラムする時は、一方の電極に
高電圧を印加し、他方の電極を接地点Ｖｓｓに接続して
フューズ素子の破壊を行うが、ウェル領域の絶縁膜を介
した他方の電極側から高電圧を印加するには、高電圧ノ
ードを選択的にするか、各フューズ素子のウェル領域を
それぞれ分離して接地点Ｖｓｓを選択的にする必要があ
り、何れの場合も回路的、パターン面積的にペナルティ
ーが大きい。これに対し、複数のフューズ素子の共有ウ
ェル領域から高電圧を印加すれば、回路的、パターン面
積的に小さくて済む。
高電圧を印加し、他方の電極を接地点Ｖｓｓに接続して
フューズ素子の破壊を行うが、ウェル領域の絶縁膜を介
した他方の電極側から高電圧を印加するには、高電圧ノ
ードを選択的にするか、各フューズ素子のウェル領域を
それぞれ分離して接地点Ｖｓｓを選択的にする必要があ
り、何れの場合も回路的、パターン面積的にペナルティ
ーが大きい。これに対し、複数のフューズ素子の共有ウ
ェル領域から高電圧を印加すれば、回路的、パターン面
積的に小さくて済む。
【００４３】［第２の実施の形態］図２乃至図４はそれ
ぞれ、この発明の第２の実施の形態に係るフューズ回路
について説明するためのもので、フューズ素子にキャパ
シタを使用した電気フューズシステムの回路構成例を示
している。図５及び図６はそれぞれ上記図２乃至図４に
示した回路におけるリード動作時のタイミングチャート
である。
ぞれ、この発明の第２の実施の形態に係るフューズ回路
について説明するためのもので、フューズ素子にキャパ
シタを使用した電気フューズシステムの回路構成例を示
している。図５及び図６はそれぞれ上記図２乃至図４に
示した回路におけるリード動作時のタイミングチャート
である。
【００４４】図２及び図４において前記図１と同一構成
部には同じ符号を付してその詳細な説明は省略する。
部には同じ符号を付してその詳細な説明は省略する。
【００４５】図２に示す回路が図１に示した回路と異な
るのは、フューズ判定回路の制御回路５０及びリード用
ＶＢＰ回路８０が付加されている点、上記フューズ判定
回路の制御回路５０を設けたのに伴って、フューズ判定
回路２０’の論理構成を変えた点、リード用電源回路１
９’の構成を変えた点、プログラム制御回路１８’の具
体的な論理構成を示した点などである。
るのは、フューズ判定回路の制御回路５０及びリード用
ＶＢＰ回路８０が付加されている点、上記フューズ判定
回路の制御回路５０を設けたのに伴って、フューズ判定
回路２０’の論理構成を変えた点、リード用電源回路１
９’の構成を変えた点、プログラム制御回路１８’の具
体的な論理構成を示した点などである。
【００４６】すなわち、フューズ判定回路の制御回路５
０は、インバータ５１〜５４とナンドゲート５５〜５７
により構成されている。プログラムイネーブル信号ＰＲ
ＯＧｅｎは、インバータ５１の入力端及びナンドゲート
５５の一方の入力端に供給される。上記インバータ５１
から出力されるプログラムイネーブル信号ＰＲＯＧｅｎ
の反転信号ｂＰＲＯＧｅｎは、フューズ判定回路２０’
に供給される。また、プログラム制御回路選択信号ＢＬ
ＯＣＫｓｅｌは、上記インバータ５２を介して上記ナン
ドゲート５５の他方の入力端に供給される。このナンド
ゲート５５の出力信号は、ナンドゲート５６の一方の入
力端に供給される。上記ナンドゲート５６の他方の入力
端には、リード制御信号ＡＦＳＥＴＯＫが供給されてお
り、その出力信号はナンドゲート５７の一方の入力端に
供給される。上記ナンドゲート５７の他方の入力端に
は、フューズ回路を一時的もしくは恒久的に停止するた
めのフューズ回路停止信号ｂＡＦＫＩＬＬが供給され、
その出力信号はインバータ５３の入力端に供給される。
上記インバータ５３は、フューズ判定回路切断信号ｂＡ
ＦＣＬＯＳＥを上記トランジスタＱ２のゲートに供給す
るとともに、この信号をインバータ５４に供給する。上
記インバータ５４の出力信号ＡＦＣＬＯＳＥが、フュー
ズ判定回路２０’に供給される。
０は、インバータ５１〜５４とナンドゲート５５〜５７
により構成されている。プログラムイネーブル信号ＰＲ
ＯＧｅｎは、インバータ５１の入力端及びナンドゲート
５５の一方の入力端に供給される。上記インバータ５１
から出力されるプログラムイネーブル信号ＰＲＯＧｅｎ
の反転信号ｂＰＲＯＧｅｎは、フューズ判定回路２０’
に供給される。また、プログラム制御回路選択信号ＢＬ
ＯＣＫｓｅｌは、上記インバータ５２を介して上記ナン
ドゲート５５の他方の入力端に供給される。このナンド
ゲート５５の出力信号は、ナンドゲート５６の一方の入
力端に供給される。上記ナンドゲート５６の他方の入力
端には、リード制御信号ＡＦＳＥＴＯＫが供給されてお
り、その出力信号はナンドゲート５７の一方の入力端に
供給される。上記ナンドゲート５７の他方の入力端に
は、フューズ回路を一時的もしくは恒久的に停止するた
めのフューズ回路停止信号ｂＡＦＫＩＬＬが供給され、
その出力信号はインバータ５３の入力端に供給される。
上記インバータ５３は、フューズ判定回路切断信号ｂＡ
ＦＣＬＯＳＥを上記トランジスタＱ２のゲートに供給す
るとともに、この信号をインバータ５４に供給する。上
記インバータ５４の出力信号ＡＦＣＬＯＳＥが、フュー
ズ判定回路２０’に供給される。
【００４７】また、フューズ判定回路２０’は、オアゲ
ート６０とナンドゲート６１，６２とから構成されてい
る。上記オアゲート６０の一方の入力端には、上記イン
バータ５４から出力される信号ＡＦＣＬＯＳＥが供給さ
れ、他方の入力端には上記ナンドゲート６２から出力さ
れる信号ＡＦＵＳＥｎが供給される。このオアゲート６
０の出力信号は上記ナンドゲート６１の一方の入力端に
供給されており、このナンドゲート６１の他方の入力端
には上記インバータ５１から出力される信号ｂＰＲＯＧ
ｅｎが供給される。上記ナンドゲート６１から出力され
る信号ｂＡＦＵＳＥは、トランジスタＱ２の電流通路の
一端及びナンドゲート６２の一方の入力端に供給され
る。上記ナンドゲート６２の他方の入力端には、プリチ
ャージ信号ＡＦＰＲＣＨと逆相の信号ｂＡＦＰＲＣＨが
供給されるようになっている。この信号ｂＡＦＰＲＣＨ
は、信号ｂＡＦＫＩＬＬと信号ｂＡＦＳＥＴが供給され
るナンドゲート６３と、このナンドゲート６３の出力信
号を反転するインバータ６４とによって生成される。
ート６０とナンドゲート６１，６２とから構成されてい
る。上記オアゲート６０の一方の入力端には、上記イン
バータ５４から出力される信号ＡＦＣＬＯＳＥが供給さ
れ、他方の入力端には上記ナンドゲート６２から出力さ
れる信号ＡＦＵＳＥｎが供給される。このオアゲート６
０の出力信号は上記ナンドゲート６１の一方の入力端に
供給されており、このナンドゲート６１の他方の入力端
には上記インバータ５１から出力される信号ｂＰＲＯＧ
ｅｎが供給される。上記ナンドゲート６１から出力され
る信号ｂＡＦＵＳＥは、トランジスタＱ２の電流通路の
一端及びナンドゲート６２の一方の入力端に供給され
る。上記ナンドゲート６２の他方の入力端には、プリチ
ャージ信号ＡＦＰＲＣＨと逆相の信号ｂＡＦＰＲＣＨが
供給されるようになっている。この信号ｂＡＦＰＲＣＨ
は、信号ｂＡＦＫＩＬＬと信号ｂＡＦＳＥＴが供給され
るナンドゲート６３と、このナンドゲート６３の出力信
号を反転するインバータ６４とによって生成される。
【００４８】プログラム制御回路１８’は、ナンドゲー
ト７０〜７４とインバータ７５〜７８によって構成され
ている。リード制御信号ＡＦＳＥＴＯＫとベリファイ制
御信号ＡＦＶＥＲＩの反転信号ｂＡＦＶＥＲＩは、ナン
ドゲート７０に供給され、このナンドゲート７０の出力
信号がインバータ７５を介してナンドゲート７３の一方
の入力端に供給される。プログラムイネーブル信号ＰＲ
ＯＧｅｎとプログラム制御回路選択信号ＢＬＯＣＫｓｅ
ｌは、ナンドゲート７１に供給され、このナンドゲート
７１の出力信号がインバータ７６を介してナンドゲート
７２の一方の入力端及びナンドゲート７４の第１の入力
端に供給される。プログラムパルス制御信号ＰＵＬＳＥ
ｃｎｔは、上記ナンドゲート７２の他方の入力端に供給
されるとともに、インバータ７８を介してナンドゲート
７４の第２の入力端に供給される。ベリファイ制御信号
ＡＦＶＥＲＩは、上記ナンドゲート７４の第３の入力端
に供給されるとともに、インバータ７９に供給されて反
転信号ｂＡＦＶＥＲＩが生成される。
ト７０〜７４とインバータ７５〜７８によって構成され
ている。リード制御信号ＡＦＳＥＴＯＫとベリファイ制
御信号ＡＦＶＥＲＩの反転信号ｂＡＦＶＥＲＩは、ナン
ドゲート７０に供給され、このナンドゲート７０の出力
信号がインバータ７５を介してナンドゲート７３の一方
の入力端に供給される。プログラムイネーブル信号ＰＲ
ＯＧｅｎとプログラム制御回路選択信号ＢＬＯＣＫｓｅ
ｌは、ナンドゲート７１に供給され、このナンドゲート
７１の出力信号がインバータ７６を介してナンドゲート
７２の一方の入力端及びナンドゲート７４の第１の入力
端に供給される。プログラムパルス制御信号ＰＵＬＳＥ
ｃｎｔは、上記ナンドゲート７２の他方の入力端に供給
されるとともに、インバータ７８を介してナンドゲート
７４の第２の入力端に供給される。ベリファイ制御信号
ＡＦＶＥＲＩは、上記ナンドゲート７４の第３の入力端
に供給されるとともに、インバータ７９に供給されて反
転信号ｂＡＦＶＥＲＩが生成される。
【００４９】そして、上記ナンドゲート７３から出力さ
れる信号ＰＵＬＳＥと、この信号をインバータ７７で反
転した信号ｂＰＵＬＳＥとがそれぞれ、電源変換回路制
御信号として電源変換回路１４に供給される。また、上
記ナンドゲート７４の出力信号がベリファイ出力回路１
５に供給されるようになっている。
れる信号ＰＵＬＳＥと、この信号をインバータ７７で反
転した信号ｂＰＵＬＳＥとがそれぞれ、電源変換回路制
御信号として電源変換回路１４に供給される。また、上
記ナンドゲート７４の出力信号がベリファイ出力回路１
５に供給されるようになっている。
【００５０】リード用ＶＢＰ回路８０は、電流通路の一
端が電源Ｖｃｃに接続され、電流通路の他端が電源変換
回路１４のＶＢＰノードに接続され、ゲートに電源発生
回路制御信号ＡＦＮＧＴが供給されるＮＭＯＳトランジ
スタＱ３０で構成されている。
端が電源Ｖｃｃに接続され、電流通路の他端が電源変換
回路１４のＶＢＰノードに接続され、ゲートに電源発生
回路制御信号ＡＦＮＧＴが供給されるＮＭＯＳトランジ
スタＱ３０で構成されている。
【００５１】更に、プログラム制御回路１８’は、ＰＭ
ＯＳトランジスタＱ３１、ＮＭＯＳトランジスタＱ３
２、ナンドゲート８１及びインバータ８２で構成されて
いる。ナンドゲート８１には、ベリファイ制御信号ＡＦ
ＶＥＲＩの反転信号ｂＡＦＶＥＲＩとリード制御信号Ａ
ＦＳＥＴＯＫが供給され、その出力信号がインバータ８
２を介してＰＭＯＳトランジスタＱ３１のゲートに供給
される。このＰＭＯＳトランジスタＱ３１の電流通路の
一端は電源Ｖｃｃに接続され、電流通路の他端はＮＭＯ
ＳトランジスタＱ３２の電流通路の一端に接続されてい
る。上記ＭＯＳトランジスタＱ３２の電流通路の他端は
フューズ素子としてのキャパシタＱ１の他方の電極に接
続され、ゲートには電源発生回路制御信号ＡＦＮＧＴが
供給される。
ＯＳトランジスタＱ３１、ＮＭＯＳトランジスタＱ３
２、ナンドゲート８１及びインバータ８２で構成されて
いる。ナンドゲート８１には、ベリファイ制御信号ＡＦ
ＶＥＲＩの反転信号ｂＡＦＶＥＲＩとリード制御信号Ａ
ＦＳＥＴＯＫが供給され、その出力信号がインバータ８
２を介してＰＭＯＳトランジスタＱ３１のゲートに供給
される。このＰＭＯＳトランジスタＱ３１の電流通路の
一端は電源Ｖｃｃに接続され、電流通路の他端はＮＭＯ
ＳトランジスタＱ３２の電流通路の一端に接続されてい
る。上記ＭＯＳトランジスタＱ３２の電流通路の他端は
フューズ素子としてのキャパシタＱ１の他方の電極に接
続され、ゲートには電源発生回路制御信号ＡＦＮＧＴが
供給される。
【００５２】図３は、上記図２に示したフューズ判定回
路２０’について詳しく説明するためのもので、（ａ）
図は論理回路図、（ｂ）図はその詳細な回路構成を示す
回路図である。（ｂ）図に示す如く、この回路はＮＭＯ
ＳトランジスタＱ４１，Ｑ４３〜Ｑ４８，Ｑ５０，Ｑ５
１とＰＭＯＳトランジスタＱ４２，Ｑ４５，Ｑ４６，Ｑ
４９，Ｑ５２とで構成されている。ＰＭＯＳトランジス
タＱ４１の電流通路の一端とゲートは電源Ｖｃｃに接続
されている。このＰＭＯＳトランジスタＱ４１の電流通
路の他端と接地点Ｖｓｓ間には、ＰＭＯＳトランジスタ
Ｑ４２及びＮＭＯＳトランジスタＱ４３，Ｑ４４の電流
通路が直列接続されている。また、上記ＰＭＯＳトラン
ジスタＱ４１の電流通路の他端には、ＰＭＯＳトランジ
スタＱ４５の電流通路の一端が接続されている。このＰ
ＭＯＳトランジスタＱ４５の電流通路の他端には、ＰＭ
ＯＳトランジスタＱ４６の電流通路の一端が接続され、
電流通路の他端は上記ＰＭＯＳトランジスタＱ４２とＮ
ＭＯＳトランジスタＱ４３の電流通路の接続点に接続さ
れる。上記ＮＭＯＳトランジスタＱ４３，Ｑ４４の電流
通路の接続点には、ＮＭＯＳトランジスタＱ４７の電流
通路の一端が接続され、その電流通路の他端は接地点Ｖ
ｓｓに接続されている。上記ＰＭＯＳトランジスタＱ４
２とＮＭＯＳトランジスタＱ４３のゲートには、プログ
ラムイネーブル信号ＰＲＯＧｅｎの反転信号ｂＰＲＯＧ
ｅｎが供給され、上記ＰＭＯＳトランジスタＱ４５とＮ
ＭＯＳトランジスタＱ４７のゲートには、フューズ判定
回路切断信号ｂＡＦＣＬＯＳＥが供給される。そして、
上記ＰＭＯＳトランジスタＱ４２，Ｑ４６とＮＭＯＳト
ランジスタＱ４３の電流通路の接続点から信号ｂＡＦＵ
ＳＥｎを出力するようになっている。
路２０’について詳しく説明するためのもので、（ａ）
図は論理回路図、（ｂ）図はその詳細な回路構成を示す
回路図である。（ｂ）図に示す如く、この回路はＮＭＯ
ＳトランジスタＱ４１，Ｑ４３〜Ｑ４８，Ｑ５０，Ｑ５
１とＰＭＯＳトランジスタＱ４２，Ｑ４５，Ｑ４６，Ｑ
４９，Ｑ５２とで構成されている。ＰＭＯＳトランジス
タＱ４１の電流通路の一端とゲートは電源Ｖｃｃに接続
されている。このＰＭＯＳトランジスタＱ４１の電流通
路の他端と接地点Ｖｓｓ間には、ＰＭＯＳトランジスタ
Ｑ４２及びＮＭＯＳトランジスタＱ４３，Ｑ４４の電流
通路が直列接続されている。また、上記ＰＭＯＳトラン
ジスタＱ４１の電流通路の他端には、ＰＭＯＳトランジ
スタＱ４５の電流通路の一端が接続されている。このＰ
ＭＯＳトランジスタＱ４５の電流通路の他端には、ＰＭ
ＯＳトランジスタＱ４６の電流通路の一端が接続され、
電流通路の他端は上記ＰＭＯＳトランジスタＱ４２とＮ
ＭＯＳトランジスタＱ４３の電流通路の接続点に接続さ
れる。上記ＮＭＯＳトランジスタＱ４３，Ｑ４４の電流
通路の接続点には、ＮＭＯＳトランジスタＱ４７の電流
通路の一端が接続され、その電流通路の他端は接地点Ｖ
ｓｓに接続されている。上記ＰＭＯＳトランジスタＱ４
２とＮＭＯＳトランジスタＱ４３のゲートには、プログ
ラムイネーブル信号ＰＲＯＧｅｎの反転信号ｂＰＲＯＧ
ｅｎが供給され、上記ＰＭＯＳトランジスタＱ４５とＮ
ＭＯＳトランジスタＱ４７のゲートには、フューズ判定
回路切断信号ｂＡＦＣＬＯＳＥが供給される。そして、
上記ＰＭＯＳトランジスタＱ４２，Ｑ４６とＮＭＯＳト
ランジスタＱ４３の電流通路の接続点から信号ｂＡＦＵ
ＳＥｎを出力するようになっている。
【００５３】また、ＰＭＯＳトランジスタＱ４８の電流
通路の一端とゲートは電源Ｖｃｃに接続されている。こ
のＰＭＯＳトランジスタＱ４８の電流通路の他端と接地
点Ｖｓｓ間には、ＰＭＯＳトランジスタＱ４９及びＮＭ
ＯＳトランジスタＱ５０，Ｑ５１の電流通路が直列接続
されている。上記ＰＭＯＳトランジスタＱ４８の電流通
路の他端には、ＰＭＯＳトランジスタＱ５２の電流通路
の一端が接続され、このＰＭＯＳトランジスタＱ５２の
電流通路の他端は、上記ＰＭＯＳトランジスタＱ４９と
ＮＭＯＳトランジスタＱ５０の電流通路の接続点に接続
される。上記ＰＭＯＳトランジスタＱ４９とＮＭＯＳト
ランジスタＱ５０のゲートには、上記信号ｂＡＦＵＳＥ
ｎが供給され、上記ＰＭＯＳトランジスタＱ５２とＮＭ
ＯＳトランジスタＱ５１のゲートには、プリチャージ信
号ＡＦＰＲＣＨと逆相の信号ｂＡＦＰＲＣＨが供給され
る。そして、上記ＰＭＯＳトランジスタＱ４９，Ｑ５２
とＮＭＯＳトランジスタＱ５０の電流通路の接続点から
信号ＡＦＵＳＥｎを出力するとともに、上記ＮＭＯＳト
ランジスタＱ４４と上記ＰＭＯＳトランジスタＱ４６の
ゲートに供給するようになっている。
通路の一端とゲートは電源Ｖｃｃに接続されている。こ
のＰＭＯＳトランジスタＱ４８の電流通路の他端と接地
点Ｖｓｓ間には、ＰＭＯＳトランジスタＱ４９及びＮＭ
ＯＳトランジスタＱ５０，Ｑ５１の電流通路が直列接続
されている。上記ＰＭＯＳトランジスタＱ４８の電流通
路の他端には、ＰＭＯＳトランジスタＱ５２の電流通路
の一端が接続され、このＰＭＯＳトランジスタＱ５２の
電流通路の他端は、上記ＰＭＯＳトランジスタＱ４９と
ＮＭＯＳトランジスタＱ５０の電流通路の接続点に接続
される。上記ＰＭＯＳトランジスタＱ４９とＮＭＯＳト
ランジスタＱ５０のゲートには、上記信号ｂＡＦＵＳＥ
ｎが供給され、上記ＰＭＯＳトランジスタＱ５２とＮＭ
ＯＳトランジスタＱ５１のゲートには、プリチャージ信
号ＡＦＰＲＣＨと逆相の信号ｂＡＦＰＲＣＨが供給され
る。そして、上記ＰＭＯＳトランジスタＱ４９，Ｑ５２
とＮＭＯＳトランジスタＱ５０の電流通路の接続点から
信号ＡＦＵＳＥｎを出力するとともに、上記ＮＭＯＳト
ランジスタＱ４４と上記ＰＭＯＳトランジスタＱ４６の
ゲートに供給するようになっている。
【００５４】上述した図３のフューズ判定回路２０’の
詳細な回路例において、ＮＭＯＳトランジスタＱ４１，
Ｑ４８を設け、電源電圧としてこれらＮＭＯＳトランジ
スタのしきい値落ちした電位（Ｖｃｃ−ＶｔｈＮ）を用
いているのは、次のような理由によるものである。すな
わち、リード動作でフューズ素子Ｑ１が破壊状態の時に
は信号ｂＡＦＵＳＥｎを“Ｈ”レベルに充電するが、こ
の時の“Ｈ”レベル状態はゲートに電源電圧Ｖｃｃが印
加されているＮＭＯＳトランジスタＱ４によってＶｃｃ
−ＶｔｈＮの電位までしか上昇しない。このため、フュ
ーズ判定回路２０’の電源電圧をＶｃｃにすると、信号
ｂＡＦＰＲＣＨを“Ｌ”レベル（Ｖｓｓ）から“Ｈ”レ
ベル（Ｖｃｃ）にして信号ｂＡＦＵＳＥｎの“Ｈ”レベ
ル（Ｖｃｃ−ＶｔｈＮ）によってフューズ判定回路２
０’を反転させる時の初期状態では、２入力ＮＡＮＤロ
ジックはＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ
共にオン状態となり、信号ＡＦＵＳＥｎを“Ｌ”レベル
（Ｖｓｓ）にするのが遅れ、誤ったデータをラッチして
しまう可能性があるためである。
詳細な回路例において、ＮＭＯＳトランジスタＱ４１，
Ｑ４８を設け、電源電圧としてこれらＮＭＯＳトランジ
スタのしきい値落ちした電位（Ｖｃｃ−ＶｔｈＮ）を用
いているのは、次のような理由によるものである。すな
わち、リード動作でフューズ素子Ｑ１が破壊状態の時に
は信号ｂＡＦＵＳＥｎを“Ｈ”レベルに充電するが、こ
の時の“Ｈ”レベル状態はゲートに電源電圧Ｖｃｃが印
加されているＮＭＯＳトランジスタＱ４によってＶｃｃ
−ＶｔｈＮの電位までしか上昇しない。このため、フュ
ーズ判定回路２０’の電源電圧をＶｃｃにすると、信号
ｂＡＦＰＲＣＨを“Ｌ”レベル（Ｖｓｓ）から“Ｈ”レ
ベル（Ｖｃｃ）にして信号ｂＡＦＵＳＥｎの“Ｈ”レベ
ル（Ｖｃｃ−ＶｔｈＮ）によってフューズ判定回路２
０’を反転させる時の初期状態では、２入力ＮＡＮＤロ
ジックはＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ
共にオン状態となり、信号ＡＦＵＳＥｎを“Ｌ”レベル
（Ｖｓｓ）にするのが遅れ、誤ったデータをラッチして
しまう可能性があるためである。
【００５５】図４は、上記図２に示した回路の変形例を
示している。この回路は、フューズラッチ回路１７に代
えて、インバータ９８，９９を用いるもので、この回路
変更に伴ってフューズ判定回路の制御回路５０’の論理
構成の一部を変えている。他の基本的な構成は図２に示
した回路と同様であり実質的に同様な動作を行う。
示している。この回路は、フューズラッチ回路１７に代
えて、インバータ９８，９９を用いるもので、この回路
変更に伴ってフューズ判定回路の制御回路５０’の論理
構成の一部を変えている。他の基本的な構成は図２に示
した回路と同様であり実質的に同様な動作を行う。
【００５６】すなわち、フューズ判定回路の制御回路５
０’は、インバータ９１〜９４とナンドゲート９５〜９
７で構成されている。プログラムイネーブル信号ＰＲＯ
Ｇｅｎは、インバータ９１の入力端及びナンドゲート９
５の一方の入力端に供給される。上記インバータ９１か
ら出力されるプログラムイネーブル信号ＰＲＯＧｅｎの
反転信号ｂＰＲＯＧｅｎは、フューズ判定回路２０’に
供給される。また、プログラム制御回路選択信号ＢＬＯ
ＣＫｓｅｌは、上記ナンドゲート９５の他方の入力端に
供給される。このナンドゲート９５の出力信号は、ナン
ドゲート９６の一方の入力端に供給される。上記ナンド
ゲート９６の他方の入力端には、フューズ回路を一時的
もしくは恒久的に停止するためのフューズ回路停止信号
ｂＡＦＫＩＬＬが供給される。このフューズ回路停止信
号ｂＡＦＫＩＬＬは、ナンドゲート９７の第１の入力端
に供給され、第２の入力端にはリード制御信号ＡＦＳＥ
ＴＯＫが供給される。上記ナンドゲート９６の出力信号
ＡＦＣＬＯＳＥは、フューズ判定回路２０’に供給され
るとともに、インバータ９２を介して上記ナンドゲート
９７の第３の入力端に供給される。このナンドゲート９
７の出力信号は、インバータ９４を介し、フューズ判定
回路切断信号ｂＡＦＣＬＯＳＥとしてＮＭＯＳトランジ
スタＱ２のゲートに供給される。
０’は、インバータ９１〜９４とナンドゲート９５〜９
７で構成されている。プログラムイネーブル信号ＰＲＯ
Ｇｅｎは、インバータ９１の入力端及びナンドゲート９
５の一方の入力端に供給される。上記インバータ９１か
ら出力されるプログラムイネーブル信号ＰＲＯＧｅｎの
反転信号ｂＰＲＯＧｅｎは、フューズ判定回路２０’に
供給される。また、プログラム制御回路選択信号ＢＬＯ
ＣＫｓｅｌは、上記ナンドゲート９５の他方の入力端に
供給される。このナンドゲート９５の出力信号は、ナン
ドゲート９６の一方の入力端に供給される。上記ナンド
ゲート９６の他方の入力端には、フューズ回路を一時的
もしくは恒久的に停止するためのフューズ回路停止信号
ｂＡＦＫＩＬＬが供給される。このフューズ回路停止信
号ｂＡＦＫＩＬＬは、ナンドゲート９７の第１の入力端
に供給され、第２の入力端にはリード制御信号ＡＦＳＥ
ＴＯＫが供給される。上記ナンドゲート９６の出力信号
ＡＦＣＬＯＳＥは、フューズ判定回路２０’に供給され
るとともに、インバータ９２を介して上記ナンドゲート
９７の第３の入力端に供給される。このナンドゲート９
７の出力信号は、インバータ９４を介し、フューズ判定
回路切断信号ｂＡＦＣＬＯＳＥとしてＮＭＯＳトランジ
スタＱ２のゲートに供給される。
【００５７】次に、上記のような構成の電気フューズシ
ステムの動作を説明する。
ステムの動作を説明する。
【００５８】プログラム（フューズ素子破壊）動作は、
プログラムイネーブル信号ＰＲＯＧｅｎを“Ｈ”レベル
にして電気フューズシステムを動作可能にすると共に、
プログラムイネーブル信号の反転信号ｂＰＲＯＧｅｎの
“Ｌ”レベルを受けて信号ｂＡＦＵＳＥｎは“Ｈ”レベ
ルに充電される。同時に、フューズ判定回路切断信号ｂ
ＡＦＣＬＯＳＥは“Ｌ”レベルから“Ｈ”レベルになる
ためトランジスタＱ２はオンになり、フューズ判定回路
２０’とフューズ素子Ｑ１を電気的に接続する。これに
より、全てのフューズセット１２内のトランジスタＱ４
の両端はＶｃｃ−ＶｔｈＮに充電される。ここで、全て
のフューズセット１２内のトランジスタＱ４の両端をＶ
ｃｃ−ＶｔｈＮに充電するのは、ストレス信号ＰＲＯＧ
が全てのフューズセット１２に共通に接続されているの
でプログラム動作中に非選択のフューズ素子Ｑ３に印加
されるストレス（電位差）を緩和し、信頼性や特性を向
上するためである。
プログラムイネーブル信号ＰＲＯＧｅｎを“Ｈ”レベル
にして電気フューズシステムを動作可能にすると共に、
プログラムイネーブル信号の反転信号ｂＰＲＯＧｅｎの
“Ｌ”レベルを受けて信号ｂＡＦＵＳＥｎは“Ｈ”レベ
ルに充電される。同時に、フューズ判定回路切断信号ｂ
ＡＦＣＬＯＳＥは“Ｌ”レベルから“Ｈ”レベルになる
ためトランジスタＱ２はオンになり、フューズ判定回路
２０’とフューズ素子Ｑ１を電気的に接続する。これに
より、全てのフューズセット１２内のトランジスタＱ４
の両端はＶｃｃ−ＶｔｈＮに充電される。ここで、全て
のフューズセット１２内のトランジスタＱ４の両端をＶ
ｃｃ−ＶｔｈＮに充電するのは、ストレス信号ＰＲＯＧ
が全てのフューズセット１２に共通に接続されているの
でプログラム動作中に非選択のフューズ素子Ｑ３に印加
されるストレス（電位差）を緩和し、信頼性や特性を向
上するためである。
【００５９】次に、プログラムしたいフューズ素子Ｑ１
のアドレスをフューズ・アドレス・デコーダ１１に入力
してフューズ選択信号ＡＤＤｎを“Ｈ”レベルにし、ト
ランジスタＱ３をオンさせることでプログラムを行いた
い複数個のフューズセット１２の中から所望のフューズ
セットを選択する。同時に、チップ上に複数組存在する
フューズセットを選択するフューズセット選択アドレス
により、信号ＢＬＯＣＫｓｅｌを“Ｈ”レベルにする。
信号ＢＬＯＣＫｓｅｌが“Ｈ”レベルになることで信号
ｂＡＦＣＬＯＳＥは“Ｌ”レベルになり、トランジスタ
Ｑ２をオフし、選択されたフューズセット内のフューズ
判定回路２０’をフューズ素子Ｑ１から切断する。
のアドレスをフューズ・アドレス・デコーダ１１に入力
してフューズ選択信号ＡＤＤｎを“Ｈ”レベルにし、ト
ランジスタＱ３をオンさせることでプログラムを行いた
い複数個のフューズセット１２の中から所望のフューズ
セットを選択する。同時に、チップ上に複数組存在する
フューズセットを選択するフューズセット選択アドレス
により、信号ＢＬＯＣＫｓｅｌを“Ｈ”レベルにする。
信号ＢＬＯＣＫｓｅｌが“Ｈ”レベルになることで信号
ｂＡＦＣＬＯＳＥは“Ｌ”レベルになり、トランジスタ
Ｑ２をオフし、選択されたフューズセット内のフューズ
判定回路２０’をフューズ素子Ｑ１から切断する。
【００６０】次に、プログラムパルス制御信号ＰＵＬＳ
Ｅｃｎｔを“Ｈ”レベルにして、トランジスタＱ６をオ
ンさせ、ＶＢＰから接地点Ｖｓｓに電流パスを確保する
とともに、電源変換回路制御信号ＰＵＬＳＥとｂＰＵＬ
ＳＥをそれぞれ“Ｈ”レベルと“Ｌ”レベルにし、スト
レス信号ＰＲＯＧをＶＢＰ電位にして、フューズ素子Ｑ
１にストレスを印加する。この時、ベリファイ制御信号
ＡＦＶＥＲＩとリード制御信号ＡＦＳＥＴＯＫは共に
“Ｌ”レベル、ベリファイ制御信号ＡＦＶＥＲＩの反転
信号ｂＡＦＶＥＲＩは“Ｈ”レベルであるため、リード
用電源回路１９’は動作しない。また、この時、電源発
生回路制御信号ＡＦＮＧＴはＶｃｃレベルにしておき、
ＶＢＰをＶｃｃ以上に昇圧しても、リード用電源回路１
９’ではＰＭＯＳトランジスタにＶｃｃ以上の高電圧が
印加されることがないので、信頼性特性の問題がなくな
り、リード用ＶＢＰ回路８０ではＮＭＯＳトランジスタ
がカットオフするためＶＢＰとＶｃｃが導通しない。
Ｅｃｎｔを“Ｈ”レベルにして、トランジスタＱ６をオ
ンさせ、ＶＢＰから接地点Ｖｓｓに電流パスを確保する
とともに、電源変換回路制御信号ＰＵＬＳＥとｂＰＵＬ
ＳＥをそれぞれ“Ｈ”レベルと“Ｌ”レベルにし、スト
レス信号ＰＲＯＧをＶＢＰ電位にして、フューズ素子Ｑ
１にストレスを印加する。この時、ベリファイ制御信号
ＡＦＶＥＲＩとリード制御信号ＡＦＳＥＴＯＫは共に
“Ｌ”レベル、ベリファイ制御信号ＡＦＶＥＲＩの反転
信号ｂＡＦＶＥＲＩは“Ｈ”レベルであるため、リード
用電源回路１９’は動作しない。また、この時、電源発
生回路制御信号ＡＦＮＧＴはＶｃｃレベルにしておき、
ＶＢＰをＶｃｃ以上に昇圧しても、リード用電源回路１
９’ではＰＭＯＳトランジスタにＶｃｃ以上の高電圧が
印加されることがないので、信頼性特性の問題がなくな
り、リード用ＶＢＰ回路８０ではＮＭＯＳトランジスタ
がカットオフするためＶＢＰとＶｃｃが導通しない。
【００６１】また、ベリファイ（破壊確認）動作は、上
記プログラム動作と同様に、ベリファイしたいフューズ
素子Ｑ１のアドレスをフューズ・アドレス・デコーダ１
１に入力して選択する。ここで、プログラム動作と異な
るのはＶＢＰの電位をフローティングもしくはストレス
信号ＰＲＯＧと同じ電位にすること、及び信号ＡＦＮＧ
ＴをＶｃｃ＋ＶｔｈＮ以上の電位にすることである。こ
れをリード用の電源として使用する。次に、プログラム
制御回路１８’に信号ＰＲＯＧｅｎと信号ＢＬＯＣＫｓ
ｅｌを“Ｈ”レベル、信号ＰＵＬＳＥｃｎｔを“Ｌ”レ
ベル、ベリファィ制御信号ＡＦＶＥＲＩを“Ｈ”レベル
にして入力し、信号ＰＲＯＧとベリファイ出力間に電流
パスを確保する。また、信号ＡＦＶＥＲＩが“Ｈ”レベ
ルで信号ＰＵＬＳＥ，ｂＰＵＬＳＥはそれぞれ“Ｈ”レ
ベル，“Ｌ”レベルとなり電源変換回路１４の出力はフ
ローティングになるが、リード用電源回路１９’により
信号ＰＲＯＧはＶｃｃレベルに充電される。ここでフュ
ーズ素子Ｑ１が破壊されていればトランジスタＱ５を介
してＶｃｃとベリファイ出力との間にＤＣ的な電流パス
が発生するため、例えば外部パッド等で電流モニタが可
能となる。
記プログラム動作と同様に、ベリファイしたいフューズ
素子Ｑ１のアドレスをフューズ・アドレス・デコーダ１
１に入力して選択する。ここで、プログラム動作と異な
るのはＶＢＰの電位をフローティングもしくはストレス
信号ＰＲＯＧと同じ電位にすること、及び信号ＡＦＮＧ
ＴをＶｃｃ＋ＶｔｈＮ以上の電位にすることである。こ
れをリード用の電源として使用する。次に、プログラム
制御回路１８’に信号ＰＲＯＧｅｎと信号ＢＬＯＣＫｓ
ｅｌを“Ｈ”レベル、信号ＰＵＬＳＥｃｎｔを“Ｌ”レ
ベル、ベリファィ制御信号ＡＦＶＥＲＩを“Ｈ”レベル
にして入力し、信号ＰＲＯＧとベリファイ出力間に電流
パスを確保する。また、信号ＡＦＶＥＲＩが“Ｈ”レベ
ルで信号ＰＵＬＳＥ，ｂＰＵＬＳＥはそれぞれ“Ｈ”レ
ベル，“Ｌ”レベルとなり電源変換回路１４の出力はフ
ローティングになるが、リード用電源回路１９’により
信号ＰＲＯＧはＶｃｃレベルに充電される。ここでフュ
ーズ素子Ｑ１が破壊されていればトランジスタＱ５を介
してＶｃｃとベリファイ出力との間にＤＣ的な電流パス
が発生するため、例えば外部パッド等で電流モニタが可
能となる。
【００６２】なお、リード用ＶＢＰ回路８０は、ＶＢＰ
がフローティングの場合に信号ＰＲＯＧと同電位を発生
する回路であり、ＶＢＰの電位が信号ＰＲＯＧよりも低
くなると電源変換回路１４内のＰＭＯＳトランジスタで
発生するＰＮ接合の順方向電流を防止するものである。
また、信号ＡＦＮＧＴをＶｃｃ＋ＶｔｈＮ以上の電位に
するのは、破壊後のフューズ素子Ｑ１の両端に加える電
位差を大きくして、より大きなリード電流を確保するた
めである。
がフローティングの場合に信号ＰＲＯＧと同電位を発生
する回路であり、ＶＢＰの電位が信号ＰＲＯＧよりも低
くなると電源変換回路１４内のＰＭＯＳトランジスタで
発生するＰＮ接合の順方向電流を防止するものである。
また、信号ＡＦＮＧＴをＶｃｃ＋ＶｔｈＮ以上の電位に
するのは、破壊後のフューズ素子Ｑ１の両端に加える電
位差を大きくして、より大きなリード電流を確保するた
めである。
【００６３】次に、図５及び図６のタイミングチャート
によりリード（フューズ素子の破壊／非破壊状態の読み
出し）動作を説明する。図５はプログラム後、図６はプ
ログラム前のタイミングチャートである。まず、ベリフ
ァイ動作と同様にＶＢＰの電位をフローティングもしく
は信号ＰＲＯＧと同じ電位にし、合わせて信号ＡＦＮＧ
ＴをＶｃｃ＋ＶｔｈＮ以上の電位にして、これをリード
用の電源として使用する。またプログラム制御回路１
８’に入力される各信号ＰＲＯＧｅｎ，ＢＬＯＣＫｓｅ
ｌ，ＰＵＬＳＥｃｎｔ，ＡＦＶＥＲＩ及びＡＤＤｎは、
いずれも“Ｌ”レベルにしておく。リード開始は、リー
ド制御信号に同期してフューズ判定回路２０’のセット
信号ｂＡＦＳＥＴを“Ｌ”レベルして、フューズ判定回
路２０’のプリチャージ信号ｂＡＦＰＲＣＨを“Ｌ”レ
ベルにする。これにより、信号ＡＦＵＳＥｎを“Ｈ”レ
ベルに充電し、信号ｂＡＦＵＳＥｎを“Ｌ”レベルにし
てラッチし、合わせて信号ｂＡＦＰＲＣＨが“Ｌ”レベ
ルで且つフューズラッチ信号ＡＦＬＡＴＣＨも“Ｌ”レ
ベルのため、信号ＦＩＮＴも“Ｈ”レベルに充電されて
ラッチされる。また、リード完了信号ＡＦＳＥＴＯＫを
“Ｌ”レベルにすることで、リード用電源回路１９’に
より信号ＰＲＯＧをＶｃｃ電位に充電してフューズ素子
Ｑ１に電位を印加し、信号ｂＡＦＣＬＯＳＥを“Ｈ”レ
ベルにしてフューズ素子Ｑ１とフューズ判定回路２０’
の転送ゲートであるトランジスタＱ２をオンしプログラ
ム時と同じ方向に電流を流す。
によりリード（フューズ素子の破壊／非破壊状態の読み
出し）動作を説明する。図５はプログラム後、図６はプ
ログラム前のタイミングチャートである。まず、ベリフ
ァイ動作と同様にＶＢＰの電位をフローティングもしく
は信号ＰＲＯＧと同じ電位にし、合わせて信号ＡＦＮＧ
ＴをＶｃｃ＋ＶｔｈＮ以上の電位にして、これをリード
用の電源として使用する。またプログラム制御回路１
８’に入力される各信号ＰＲＯＧｅｎ，ＢＬＯＣＫｓｅ
ｌ，ＰＵＬＳＥｃｎｔ，ＡＦＶＥＲＩ及びＡＤＤｎは、
いずれも“Ｌ”レベルにしておく。リード開始は、リー
ド制御信号に同期してフューズ判定回路２０’のセット
信号ｂＡＦＳＥＴを“Ｌ”レベルして、フューズ判定回
路２０’のプリチャージ信号ｂＡＦＰＲＣＨを“Ｌ”レ
ベルにする。これにより、信号ＡＦＵＳＥｎを“Ｈ”レ
ベルに充電し、信号ｂＡＦＵＳＥｎを“Ｌ”レベルにし
てラッチし、合わせて信号ｂＡＦＰＲＣＨが“Ｌ”レベ
ルで且つフューズラッチ信号ＡＦＬＡＴＣＨも“Ｌ”レ
ベルのため、信号ＦＩＮＴも“Ｈ”レベルに充電されて
ラッチされる。また、リード完了信号ＡＦＳＥＴＯＫを
“Ｌ”レベルにすることで、リード用電源回路１９’に
より信号ＰＲＯＧをＶｃｃ電位に充電してフューズ素子
Ｑ１に電位を印加し、信号ｂＡＦＣＬＯＳＥを“Ｈ”レ
ベルにしてフューズ素子Ｑ１とフューズ判定回路２０’
の転送ゲートであるトランジスタＱ２をオンしプログラ
ム時と同じ方向に電流を流す。
【００６４】ここで、信号ｂＡＦＰＲＣＨを“Ｌ”レベ
ルの期間に信号ｂＡＦＣＬＯＳＥを“Ｈ”レベルにする
のは、信号ＡＦＳＥＴＯＫが“Ｌ”レベルでリード用電
源回路１９’は信号ＰＲＯＧをＶｃｃ電位に充電する
が、プログラムされていないフューズセットではフュー
ズ素子Ｑ１により信号ＰＲＯＧとトランジスタＱ４が容
量結合しているため、信号ＰＲＯＧをＶｃｃ電位に充電
する時にトランジスタＱ４の両端の電位が浮いてしまう
ので、信号ｂＡＦＰＲＣＨは“Ｈ”レベルの状態ではフ
ューズ判定回路２０’の状態が反転してしまう可能性が
有るため、フューズ判定回路２０’により接地点Ｖｓｓ
に引き抜くためである（図５，図６のの期間）。
ルの期間に信号ｂＡＦＣＬＯＳＥを“Ｈ”レベルにする
のは、信号ＡＦＳＥＴＯＫが“Ｌ”レベルでリード用電
源回路１９’は信号ＰＲＯＧをＶｃｃ電位に充電する
が、プログラムされていないフューズセットではフュー
ズ素子Ｑ１により信号ＰＲＯＧとトランジスタＱ４が容
量結合しているため、信号ＰＲＯＧをＶｃｃ電位に充電
する時にトランジスタＱ４の両端の電位が浮いてしまう
ので、信号ｂＡＦＰＲＣＨは“Ｈ”レベルの状態ではフ
ューズ判定回路２０’の状態が反転してしまう可能性が
有るため、フューズ判定回路２０’により接地点Ｖｓｓ
に引き抜くためである（図５，図６のの期間）。
【００６５】信号ｂＡＦＵＳＥｎの“Ｌ”レベルラッチ
と信号ＦＩＮＴの“Ｈ”レベルラッチが確定した後に、
信号ｂＡＦＳＥＴを“Ｈ”レベルにすることで、信号ｂ
ＡＦＰＲＣＨを“Ｈ”レベルにして信号ＡＦＵＳＥｎ，
ｂＡＦＵＳＥｎのセットを終了し、フューズ判定回路２
０’で信号ｂＡＦＵＳＥｎのレベルを検知して信号ＡＦ
ＵＳＥｎを確定する。この時、フューズ素子Ｑ１が破壊
状態の時には、信号ｂＡＦＵＳＥｎは信号ＰＲＯＧに導
通して“Ｈ”レベル（この場合Ｖｃｃ）になり、フュー
ズ判定回路２０’の状態を反転させて信号ＡＦＵＳＥｎ
を“Ｌ”レベルにする。また、フューズ素子Ｑ１が非破
壊状態の時には、信号ｂＡＦＵＳＥｎは“Ｌ”レベル、
信号ＡＦＵＳＥｎは“Ｈ”レベルを維持する（図５，図
６の）。
と信号ＦＩＮＴの“Ｈ”レベルラッチが確定した後に、
信号ｂＡＦＳＥＴを“Ｈ”レベルにすることで、信号ｂ
ＡＦＰＲＣＨを“Ｈ”レベルにして信号ＡＦＵＳＥｎ，
ｂＡＦＵＳＥｎのセットを終了し、フューズ判定回路２
０’で信号ｂＡＦＵＳＥｎのレベルを検知して信号ＡＦ
ＵＳＥｎを確定する。この時、フューズ素子Ｑ１が破壊
状態の時には、信号ｂＡＦＵＳＥｎは信号ＰＲＯＧに導
通して“Ｈ”レベル（この場合Ｖｃｃ）になり、フュー
ズ判定回路２０’の状態を反転させて信号ＡＦＵＳＥｎ
を“Ｌ”レベルにする。また、フューズ素子Ｑ１が非破
壊状態の時には、信号ｂＡＦＵＳＥｎは“Ｌ”レベル、
信号ＡＦＵＳＥｎは“Ｈ”レベルを維持する（図５，図
６の）。
【００６６】続いて、フューズ判定回路２０’でフュー
ズ素子Ｑ１の破壊／非破壊状態を判定し、信号ＡＦＵＳ
Ｅｎ，ｂＡＦＵＳＥｎのレベルを確定後、信号ＡＦＬＡ
ＴＣＨを“Ｈ”レベルにして、信号ＡＦＵＳＥｎが
“Ｈ”レベル（破壊状態）なら信号ＦＩＮＴを“Ｌ”レ
ベルに引き抜きラッチし、信号ＡＦＵＳＥｎが“Ｌ”レ
ベル（非破壊状態）なら信号ＦＩＮＴを“Ｈ”レベルの
ままでラッチして、それぞれの状態をフューズラッチ回
路１７から出力する（図５，図６のの期間）。
ズ素子Ｑ１の破壊／非破壊状態を判定し、信号ＡＦＵＳ
Ｅｎ，ｂＡＦＵＳＥｎのレベルを確定後、信号ＡＦＬＡ
ＴＣＨを“Ｈ”レベルにして、信号ＡＦＵＳＥｎが
“Ｈ”レベル（破壊状態）なら信号ＦＩＮＴを“Ｌ”レ
ベルに引き抜きラッチし、信号ＡＦＵＳＥｎが“Ｌ”レ
ベル（非破壊状態）なら信号ＦＩＮＴを“Ｈ”レベルの
ままでラッチして、それぞれの状態をフューズラッチ回
路１７から出力する（図５，図６のの期間）。
【００６７】上述したような一連の動作が終了後、信号
ＡＦＳＥＴＯＫを“Ｈ”レベルにして信号ＰＲＯＧをＶ
ｓｓレベルにし、トランジスタＱ２をオフしてリード動
作を終了する（図５，図６のの期間）。
ＡＦＳＥＴＯＫを“Ｈ”レベルにして信号ＰＲＯＧをＶ
ｓｓレベルにし、トランジスタＱ２をオフしてリード動
作を終了する（図５，図６のの期間）。
【００６８】上記リード開始信号は、従来例のように電
源電圧Ｖｃｃの立ち上がりに同期して発生しても良い
が、電源電圧Ｖｃｃが定格の電位まで上昇して充分安定
してからリード開始信号を出力する構成にすることで、
破壊後のフューズ素子Ｑ１のリード電流をより大きく確
保することが可能になる。例えば、一般的に半導体装置
は電源電圧Ｖｃｃの投入直後に各内部電源発生回路を駆
動して各内部電源を立ち上げる。その後、各内部電源が
所定の電位になったことを内部回路で検知して通常動作
の開始を可能にする信号を出力し、この信号を受け各内
部回路は動作可能になるように設定している。つまり、
この状態では電源電圧Ｖｃｃは充分に定格の電位まで上
昇し且つ安定しているので、この各内部回路の動作可能
信号に同期して上記リード開始信号を出力する。
源電圧Ｖｃｃの立ち上がりに同期して発生しても良い
が、電源電圧Ｖｃｃが定格の電位まで上昇して充分安定
してからリード開始信号を出力する構成にすることで、
破壊後のフューズ素子Ｑ１のリード電流をより大きく確
保することが可能になる。例えば、一般的に半導体装置
は電源電圧Ｖｃｃの投入直後に各内部電源発生回路を駆
動して各内部電源を立ち上げる。その後、各内部電源が
所定の電位になったことを内部回路で検知して通常動作
の開始を可能にする信号を出力し、この信号を受け各内
部回路は動作可能になるように設定している。つまり、
この状態では電源電圧Ｖｃｃは充分に定格の電位まで上
昇し且つ安定しているので、この各内部回路の動作可能
信号に同期して上記リード開始信号を出力する。
【００６９】また、例えばラムバスＤＲＡＭのように、
一連の通常動作を開始する毎に内部信号を初期状態にリ
セットするような信号を発生するデバイスでは、そのリ
セット信号に同期してリード開始信号を発生すること
で、より安定した状態の電源電圧でリード動作を行うこ
とが可能である。しかも、一連の通常動作を開始する毎
にフューズ回路のセットを行うので、仮に通常動作中に
ノイズ等の影響でフューズ回路が誤動作を起こしたとし
てもセットし直すことが可能なため、フューズ回路の動
作信頼性が向上する。
一連の通常動作を開始する毎に内部信号を初期状態にリ
セットするような信号を発生するデバイスでは、そのリ
セット信号に同期してリード開始信号を発生すること
で、より安定した状態の電源電圧でリード動作を行うこ
とが可能である。しかも、一連の通常動作を開始する毎
にフューズ回路のセットを行うので、仮に通常動作中に
ノイズ等の影響でフューズ回路が誤動作を起こしたとし
てもセットし直すことが可能なため、フューズ回路の動
作信頼性が向上する。
【００７０】更に、図２に示した実施の形態では、フュ
ーズ素子Ｑ１の破壊／非破壊状態を検知するフューズセ
ット１２をフューズ判定回路２０’とフューズラッチ回
路１７で構成したが、フューズ判定回路の制御回路５
０’を図４に示す変形例のような構成にすることでフュ
ーズラッチ回路１７を配置する必要がなくなり、回路構
成の簡単化が図れる。
ーズ素子Ｑ１の破壊／非破壊状態を検知するフューズセ
ット１２をフューズ判定回路２０’とフューズラッチ回
路１７で構成したが、フューズ判定回路の制御回路５
０’を図４に示す変形例のような構成にすることでフュ
ーズラッチ回路１７を配置する必要がなくなり、回路構
成の簡単化が図れる。
【００７１】なお、図４ではインバータ９８，９９を設
けたが、一方だけ設けても良い。
けたが、一方だけ設けても良い。
【００７２】また、上述した第１，第２の実施の形態で
はフューズ素子としてトレンチキャパシタを使用した
が、例えばスタック構造やＭＯＳ構造等の他の構造のキ
ャパシタについても同様の効果が得られる。また、いわ
ゆるアンチフューズでは無い電気フューズを用いても出
力ＦＳＯＵＴｎの極性が逆になるだけで実使用において
何の問題も無い。
はフューズ素子としてトレンチキャパシタを使用した
が、例えばスタック構造やＭＯＳ構造等の他の構造のキ
ャパシタについても同様の効果が得られる。また、いわ
ゆるアンチフューズでは無い電気フューズを用いても出
力ＦＳＯＵＴｎの極性が逆になるだけで実使用において
何の問題も無い。
【００７３】以上第１及び第２の実施の形態を用いてこ
の発明の説明を行ったが、この発明は上記各実施の形態
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。ま
た、上記各実施の形態には種々の段階の発明が含まれて
おり、開示される複数の構成要件の適宜な組み合わせに
より種々の発明が抽出され得る。例えば各実施の形態に
示される全構成要件からいくつかの構成要件が削除され
ても、発明が解決しようとする課題の欄で述べた課題の
少なくとも１つが解決でき、発明の効果の欄で述べられ
ている効果の少なくとも１つが得られる場合には、この
構成要件が削除された構成が発明として抽出され得る。
の発明の説明を行ったが、この発明は上記各実施の形態
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。ま
た、上記各実施の形態には種々の段階の発明が含まれて
おり、開示される複数の構成要件の適宜な組み合わせに
より種々の発明が抽出され得る。例えば各実施の形態に
示される全構成要件からいくつかの構成要件が削除され
ても、発明が解決しようとする課題の欄で述べた課題の
少なくとも１つが解決でき、発明の効果の欄で述べられ
ている効果の少なくとも１つが得られる場合には、この
構成要件が削除された構成が発明として抽出され得る。
【００７４】
【発明の効果】以上詳述したようにこの発明によれば、
リード動作時及びベリファイ動作時に電気フューズ素子
を流れる電流方向をプログラム動作時と同じにして安定
動作を確保すると共に、電気フューズ素子の信頼性を向
上できるフューズ回路が得られる。
リード動作時及びベリファイ動作時に電気フューズ素子
を流れる電流方向をプログラム動作時と同じにして安定
動作を確保すると共に、電気フューズ素子の信頼性を向
上できるフューズ回路が得られる。
【図１】この発明の第１の実施の形態に係るフューズ回
路について説明するためのもので、電気フューズ素子に
キャパシタを使用した電気フューズシステムの回路構成
例を示す回路図。
路について説明するためのもので、電気フューズ素子に
キャパシタを使用した電気フューズシステムの回路構成
例を示す回路図。
【図２】この発明の第２の実施の形態に係るフューズ回
路について説明するためのもので、電気フューズ素子に
キャパシタを使用した電気フューズシステムの回路構成
例を示す回路図。
路について説明するためのもので、電気フューズ素子に
キャパシタを使用した電気フューズシステムの回路構成
例を示す回路図。
【図３】図２に示した回路におけるフューズ判定回路の
具体的な構成例について説明するための図。
具体的な構成例について説明するための図。
【図４】この発明の第２の実施の形態に係るフューズ回
路の変形例について説明するためのもので、フューズ素
子にキャパシタを使用した電気フューズシステムの回路
構成例を示す回路図。
路の変形例について説明するためのもので、フューズ素
子にキャパシタを使用した電気フューズシステムの回路
構成例を示す回路図。
【図５】図２乃至図４に示した回路におけるリード動作
時（プログラム後）のタイミングチャート。
時（プログラム後）のタイミングチャート。
【図６】図２乃至図４に示した回路におけるリード動作
時（プログラム前）のタイミングチャート。
時（プログラム前）のタイミングチャート。
【図７】電気フューズ素子にキャパシタを使用した従来
の電気フューズシステムの回路構成例を示す図。
の電気フューズシステムの回路構成例を示す図。
【図８】図７に示した回路における電気フューズ素子
（キャパシタ）の構成例を示す断面図。
（キャパシタ）の構成例を示す断面図。
１１…フューズ・アドレス・デコーダ、 １２…フューズセット（FuseSet）、 １４…電源変換回路、 １５…ベリファイ出力回路、 １７…フューズラッチ回路、 １８…プログラム／リード制御回路、 １８’…プログラム制御回路、 １９，１９’…リード用電源回路、 ２０，２０’…フューズ判定回路、 ５０，５０’…フューズ判定回路の制御回路、 ８０…リード用ＶＢＰ回路、 Ｑ１…電気フューズ素子（キャパシタ）、 Ｑ２〜Ｑ６…ＮＭＯＳトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小柳 勝 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5F064 BB05 BB30 CC09 CC23 FF26 FF46
Claims (35)
- 【請求項１】 複数個の電気フューズ素子の破壊と、こ
れら電気フューズ素子の破壊／非破壊状態の読み出しを
選択的に行うフューズ回路であって、 電気フューズ素子を破壊するフューズ素子破壊手段と、 前記電気フューズ素子の破壊／非破壊状態を読み出す読
み出し手段とを具備し、 前記フューズ素子破壊手段における電気フューズ素子を
破壊するための電流方向と前記読み出し手段における電
気フューズ素子の破壊／非破壊状態を読み出すための電
流方向を同一にしたことを特徴とするフューズ回路。 - 【請求項２】 前記フューズ素子破壊手段による前記電
気フューズの破壊時及び前記読み出し手段による前記電
気フューズ素子の破壊／非破壊状態の読み出し時に、前
記電気フューズ素子の耐圧の高い側から電圧を印加する
ことを特徴とする請求項１に記載のフューズ回路。 - 【請求項３】 前記電気フューズ素子はキャパシタであ
り、このキャパシタの一方の電極は半導体基板中に形成
されたウェル領域からなり、前記ウェル領域は複数個の
キャパシタで共用され、前記フューズ素子破壊手段によ
る前記キャパシタの破壊時及び前記読み出し手段による
前記キャパシタの破壊／非破壊状態の読み出し時に、前
記ウェル領域に電圧を印加することを特徴とする請求項
１または２に記載のフューズ回路。 - 【請求項４】 前記電気フューズ素子はトレンチキャパ
シタであり、このトレンチキャパシタは、半導体基板中
に形成されたウェル領域からなる第１電極と、前記半導
体基板に前記ウェル領域を貫通して設けられたトレンチ
の内壁に形成されたキャパシタ絶縁膜と、前記トレンチ
に埋め込まれた導電層からなる第２電極とを有し、前記
ウェル領域は複数個のキャパシタで共用され、前記フュ
ーズ素子破壊手段による前記キャパシタの破壊時及び前
記読み出し手段による前記キャパシタの破壊／非破壊状
態の読み出し時に、前記第１電極に電圧を印加すること
を特徴とする請求項１または２に記載のフューズ回路。 - 【請求項５】 前記読み出し手段は、前記電気フューズ
素子に電流を流す電流供給手段と、前記電気フューズ素
子を介して流れる電流の大小を検知して電気フューズ素
子の破壊／非破壊状態を判断する判定手段とを備え、前
記電流供給手段と前記判定手段は、少なくとも前記電気
フューズ素子の破壊／非破壊状態を読み出す時に動作さ
せることを特徴とする請求項１乃至４いずれか１つの項
に記載のフューズ回路。 - 【請求項６】 前記電流供給手段は、定電圧を発生する
定電圧発生手段を備え、前記電気フューズ素子に定電圧
を印加することで定電流を供給することを特徴とする請
求項１乃至５いずれか１つの項に記載のフューズ回路。 - 【請求項７】 前記電流供給手段は、ＮＭＯＳトランジ
スタの電流通路を介して電流を供給し、前記ＮＭＯＳト
ランジスタのゲート電位は電源電圧と実質的に同じ電位
であることを特徴とする請求項１乃至５いずれか１つの
項に記載のフューズ回路。 - 【請求項８】 前記電流供給手段は、ＮＭＯＳトランジ
スタの電流通路を介して電流を供給し、少なくとも前記
電気フューズ素子の破壊／非破壊状態の読み出し時に
は、前記ＮＭＯＳトランジスタのゲート電位を、電源電
圧に前記ＮＭＯＳトランジスタのしきい値電圧を加えた
値より高い電圧にし、且つ少なくとも前記電気フューズ
素子の破壊時には電源電圧または接地電位にすることを
特徴とする請求項１乃至５いずれか１つの項に記載のフ
ューズ回路。 - 【請求項９】 前記判定手段は、前記電気フューズ素子
が破壊されている時の電流を検知して初期状態から反転
して状態を保持する状態保持手段と、読み出し開始信号
に同期して前記状態保持手段の初期状態を確定する初期
設定手段とを備え、前記電気フューズ素子の破壊／非破
壊状態を判断することを特徴とする請求項１乃至８いず
れか１つの項に記載のフューズ回路。 - 【請求項１０】 前記判定手段は、前記電気フューズ素
子が破壊されている時の電流を検知して初期状態から反
転して状態を保持する状態保持手段と、前記電気フュー
ズ素子を電気的に分離または接続する第１の分離接続手
段とを備え、少なくとも前記電気フューズ素子の破壊／
非破壊状態を読み出す時に、前記第１の分離接続手段に
より前記状態保持手段と前記電気フューズ素子とを電気
的に接続することを特徴とする請求項１乃至８いずれか
１つの項に記載のフューズ回路。 - 【請求項１１】 前記判定手段の電源電圧は、前記電気
フューズ素子が破壊されている時に、前記電気フューズ
素子を介して前記判定手段に印加される電圧と実質的に
同じ電圧であり、少なくともＮＭＯＳトランジスタのし
きい値電圧未満の電位差であることを特徴とする請求項
１乃至１０いずれか１つの項に記載のフューズ回路。 - 【請求項１２】 前記読み出し開始信号は、電源電圧及
び内部電源電位が所定の電位になり、通常動作が開始可
能になることにより出力される信号に同期して発生する
ことを特徴とする請求項９に記載のフューズ回路。 - 【請求項１３】 前記読み出し開始信号は、電源電圧投
入後に、一連の通常動作毎に通常動作開始前に出力する
内部信号を初期状態にする信号に同期して発生し、前記
読み出し手段による前記電気フューズ素子の破壊／非破
壊状態の読み出し動作は、一連の通常動作毎に通常動作
開始前に行うことを特徴とする請求項９に記載のフュー
ズ回路。 - 【請求項１４】 前記フューズ素子破壊手段は、電気フ
ューズ素子を介して電気フューズ素子に高電圧もしくは
大電流を印加するストレス印加手段と、前記電気フュー
ズ素子を固定電位に短絡する短絡手段とを具備し、前記
ストレス印加手段と前記短絡手段は、少なくとも前記電
気フューズ素子の破壊を行う時に動作させることを特徴
とする請求項１乃至１３いずれか１つの項に記載のフュ
ーズ回路。 - 【請求項１５】 前記ストレス印加手段は、高電圧もし
くは大電流を発生するストレス発生手段と、前記電気フ
ューズ素子に前記ストレス発生手段で発生した高電圧も
しくは大電流、または接地電位を選択的に印加する、も
しくはフローティング状態にする状態設定手段とを備
え、前記状態設定手段により前記電気フューズ素子の破
壊時には電気フューズ素子に前記ストレス発生手段で発
生した高電圧もしくは大電流を印加し、前記電気フュー
ズ素子の破壊／非破壊状態の読み出し時にはフローティ
ング状態にし、通常動作時には接地電位にすることを特
徴とする請求項１４に記載のフューズ回路。 - 【請求項１６】 前記ストレス発生手段は、一定の電位
を発生する電位発生手段を備え、少なくとも前記電気フ
ューズ素子の破壊／非破壊状態の読み出し時には、前記
電流供給手段が発生する電位と実質的に同電位か、ＰＮ
接合の順方向バイアスのしきい値電圧未満の電位差であ
ることを特徴とする請求項１５に記載のフューズ回路。 - 【請求項１７】 前記フューズ素子破壊手段は、前記ス
トレス印加手段と反対側の電気フューズ素子の端子に一
定の電位を印加する定電位印加手段と、前記定電位印加
手段と前記電気フューズ素子を電気的に分離または接続
する第２の分離接続手段とを備え、前記電気フューズ素
子の破壊前に前記ストレス印加手段と反対側の電気フュ
ーズ素子の端子を一定電位に充電した後、前記電気フュ
ーズ素子の破壊動作を行うことを特徴とする請求項１５
に記載のフューズ回路。 - 【請求項１８】 複数個の電気フューズ素子の破壊と、
これら電気フューズ素子の破壊／非破壊状態の読み出し
を選択的に行うフューズ回路であって、 電気フューズ素子を破壊するフューズ素子破壊手段と、 前記電気フューズ素子の破壊／非破壊状態を読み出す読
み出し手段と、 前記電気フューズ素子の破壊状態を確認する破壊確認手
段とを具備し、 前記フューズ素子破壊手段における電気フューズ素子を
破壊するための電流方向、前記読み出し手段における電
気フューズ素子の破壊／非破壊状態の読み出すための電
流方向、及び前記破壊確認手段における電気フューズ素
子の破壊状態を確認するための電流方向をそれぞれ同一
にしたことを特徴とするフューズ回路。 - 【請求項１９】 前記フューズ素子破壊手段による前記
電気フューズの破壊時、前記読み出し手段による前記電
気フューズ素子の破壊／非破壊状態の読み出し時、及び
前記破壊確認手段による前記電気フューズ素子の破壊状
態の確認時に、前記フューズ素子の耐圧の高い側から電
圧を印加することを特徴とする請求項１８に記載のフュ
ーズ回路。 - 【請求項２０】 前記電気フューズ素子はキャパシタで
あり、このキャパシタの一方の電極は半導体基板中に形
成されたウェル領域からなり、前記ウェル領域は複数個
のキャパシタで共用され、前記フューズ素子破壊手段に
よる前記キャパシタの破壊時及び前記読み出し手段によ
る前記キャパシタの破壊／非破壊状態の読み出し時に、
前記ウェル領域に電圧を印加することを特徴とする請求
項１８または１９に記載のフューズ回路。 - 【請求項２１】 前記電気フューズ素子はトレンチキャ
パシタであり、このトレンチキャパシタは、半導体基板
中に形成されたウェル領域からなる第１電極と、前記半
導体基板に前記ウェル領域を貫通して設けられたトレン
チの内壁に形成されたキャパシタ絶縁膜と、前記トレン
チに埋め込まれた導電層からなる第２電極とを有し、前
記ウェル領域は複数個のキャパシタで共用され、前記フ
ューズ素子破壊手段による前記キャパシタの破壊時及び
前記読み出し手段による前記キャパシタの破壊／非破壊
状態の読み出し時に、前記第１電極に電圧を印加するこ
とを特徴とする請求項１８または１９に記載のフューズ
回路。 - 【請求項２２】 前記破壊確認手段は、前記電気フュー
ズ素子に電流を流す第１の電流供給手段と、前記電気フ
ューズ素子を固定電位に短絡する短絡手段とを備え、前
記第１の電流供給手段と前記短絡手段は、少なくとも電
気フューズ素子の破壊／非破壊状態を確認する時に動作
させることを特徴とする請求項１８乃至２１いずれか１
つの項に記載のフューズ回路。 - 【請求項２３】 前記読み出し手段は、電気フューズ素
子に電流を流す第２の電流供給手段と、電気フューズ素
子を介して流れる電流の大小を検知して電気フューズ素
子の破壊／非破壊状態を判断する判定手段とを備え、前
記第２の電流供給手段と前記判定手段は、少なくとも電
気フューズ素子の破壊／非破壊状態を読み出しする時に
動作させることを特徴とする請求項１８乃至２２いずれ
か１つの項に記載のフューズ回路。 - 【請求項２４】 前記第２の電流供給手段は、定電圧を
発生する定電圧発生手段を備え、電気フューズ素子に定
電圧を印加することで定電流を供給することを特徴とす
る請求項２３に記載のフューズ回路。 - 【請求項２５】 前記第２の電流供給手段は、ＮＭＯＳ
トランジスタの電流通路を介して電流を供給し、前記Ｎ
ＭＯＳトランジスタのゲート電位は電源電圧と実質的に
同じ電位であることを特徴とする請求項２３に記載のフ
ューズ回路。 - 【請求項２６】 前記第２の電流供給手段は、ＮＭＯＳ
トランジスタの電流通路を介して電流を供給し、少なく
とも電気フューズ素子の破壊／非破壊状態の読み出し時
と電気フューズ素子の破壊状態の確認時には、前記ＮＭ
ＯＳトランジスタのゲート電位を、電源電圧に前記ＮＭ
ＯＳトランジスタのしきい値電圧を加えた値より高い電
圧にし、且つ少なくとも電気フューズ素子の破壊時には
電源電圧または接地電位にすることを特徴とする請求項
２３に記載のフューズ回路。 - 【請求項２７】 前記判定手段は、電気フューズ素子が
破壊されている時の電流を検知して初期状態から反転し
状態を保持する状態保持手段と、読み出し開始信号に同
期して前記状態保持手段の初期状態を確定する初期設定
手段とを備え、前記電気フューズ素子の破壊／非破壊状
態を判断することを特徴とする請求項１８乃至２６いず
れか１つの項に記載のフューズ回路。 - 【請求項２８】 前記判定手段は、前記電気フューズ素
子が破壊されている時の電流を検知して初期状態から反
転し状態を保持する状態保持手段と、電気フューズ素子
を電気的に分離または接続する第１の分離接続手段とを
備え、少なくとも電気フューズ素子の破壊／非破壊状態
を読み出す時に、前記第１の分離接続手段により前記状
態保持手段と電気フューズ素子とを電気的に接続するこ
とを特徴とする請求項１８乃至２６いずれか１つの項に
記載のフューズ回路。 - 【請求項２９】 前記判定手段の電源電圧は、電気フュ
ーズ素子が破壊されている時に電気フューズ素子を介し
て、前記状態保持手段に印加される電圧と実質的に同じ
電圧であり、少なくともＮＭＯＳトランジスタのしきい
値電圧未満の電位差であることを特徴とする請求項１８
乃至２８いずれか１つの項に記載のフューズ回路。 - 【請求項３０】 前記読み出し開始信号は、電源電圧及
び内部電源電位が所定の電位になり、通常動作が開始可
能になることにより出力される信号に同期して発生する
ことを特徴とする請求項２７に記載のフューズ回路。 - 【請求項３１】 前記読み出し開始信号は、電源電圧投
入後に、一連の通常動作毎に通常動作開始前に出力する
内部信号を初期状態にする信号に同期して発生し、前記
読み出し手段による読み出し動作も一連の通常動作毎に
通常動作開始前に行うことを特徴とする請求項２７に記
載のフューズ回路。 - 【請求項３２】 前記フューズ素子破壊手段は、電気フ
ューズ素子を介して電気フューズ素子に高電圧もしくは
大電流を印加するストレス印加手段と、前記フューズ素
子を固定電位に短絡する短絡手段とを備え、前記ストレ
ス印加手段と前記短絡手段は、少なくとも電気フューズ
素子の破壊を行う時に動作させることを特徴とする請求
項１８乃至３１いずれか１つの項に記載のフューズ回
路。 - 【請求項３３】 前記ストレス印加手段は、高電圧もし
くは大電流を発生するストレス発生手段と、前記電気フ
ューズ素子にストレス印加手段で発生した高電圧もしく
は大電流、または接地電位を選択的に印加する、もしく
はフローティング状態にする状態設定手段とを備え、前
記状態設定手段により前記電気フューズ素子の破壊時に
は電気フューズ素子に前記ストレス発生手段で発生した
高電圧もしくは大電流を印加し、前記電気フューズ素子
の破壊／非破壊状態の読み出し時及び電気フューズ素子
の破壊状態の確認時にはフローティング状態にし、通常
動作時には接地電位にすることを特徴とする請求項３２
に記載のフューズ回路。 - 【請求項３４】 前記ストレス発生手段は、一定の電位
を発生する電位発生手段を備え、少なくとも前記電気フ
ューズ素子の破壊／非破壊状態の読み出し時及び前記電
気フューズ素子の破壊状態の確認時には、前記電流供給
手段が発生する電位と実質的に同電位か、ＰＮ接合の順
方向バイアスのしきい値電圧未満の電位差であることを
特徴とする請求項３３に記載のフューズ回路。 - 【請求項３５】 前記フューズ素子破壊手段は、前記ス
トレス印加手段と反対側の電気フューズ素子の端子に一
定の電位印加する定電位印加手段と、前記定電位印加手
段と前記電気フューズ素子を電気的に分離または接続す
る第２の分離接続手段とを備え、前記電気フューズ素子
の破壊前に前記ストレス印加手段と反対側の電気フュー
ズ素子の端子を一定電位に充電した後、電気フューズ素
子の破壊動作を行うことを特徴とする請求項３３に記載
のフューズ回路。
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