DE69420565T2 - Treiberschaltung für elektronische Halbleiterbauelemente mit wenigstens einem Leistungstransistor - Google Patents

Description

Gebiet der Erfindung
• Die vorliegende Erfindung bezieht sich auf eine Steuerschaltung für elektronische Halbleitervorrichtungen, die wenigstens einen Leistungstransistor beinhalten.
• Im spezielleren betrifft die Erfindung eine Steuerschaltung für elektronische Leistungsvorrichtungen, die auf einem Halbleitersubstrat monolithisch integriert sind, das mit einem ersten Dotierstofftyp dotiert worden ist und auf dem eine erste Epitaxialschicht durch Aufwachsen gebildet worden ist, die mit demselben Dotierstofftyp dotiert ist wie das Substrat, wobei eine mit einem zweiten Dotierstofftyp dotierte Isolierwanne für wenigstens einen ersten Transistor der Steuerschaltung darin ausgebildet ist.
• Die Erfindung bezieht sich ferner auf eine elektronische Halbleitervorrichtungskonstruktion, insbesondere einen Feldeffekttransistor.
• Ferner bezieht sich die Erfindung auf ein Verfahren zum Herstellen der vorstehend genannten Steuerschaltung und Halbleitervorrichtungskonstruktion.
Einschlägiger Stand der Technik
• Wie allgemein bekannt ist, sind in viele elektronische Vorrichtungen wenigstens eine Steuerschaltung mit bei niedriger Spannung arbeitenden Transistoren sowie wenigstens ein bei hoher Spannung arbeitender Leistungstransistor integriert.
• Eine Isolierkonstruktion wird für die Steuerschaltung verwendet, und ihre zugehörigen Transistoren sind in einer einzigen Wanne integriert, die als Isolierwanne bekannt ist, wie diese zum Beispiel bei dem Bezugszeichen 3' in Fig. 1 dargestellt ist.
• Fig. 1 zeigt schematisch eine integrierte Halbleitervorrichtung, die gemäß Verfahren des Standes der Technik monolithisch integriert ist und eine Steuerschaltung C' sowie einen Leistungstransistor TP des bipolaren NPN- Typs für hohe Spannung aufweist.
• Die integrierte Schaltungsvorrichtung weist ein Paar Isolieranschlüsse ISO1 und ISO2 auf.
• Zur Vereinfachung der Beschreibung ist die Steuerschaltung C' der Fig. 1 mit nur zwei bipolaren Komponenten dargestellt, nämlich einem Transistor T1 des NPN-Typs für niedrige Spannung sowie einem Transistor T2 des PNP- Typs für niedrige Spannung.
• Die Steuertransistoren T1 und T2 sind in einer einzigen Isolierwanne 3' untergebracht, die in einer N&supmin;-leitenden Epitaxialschicht 2' ausgebildet ist, die durch Aufwachsen auf einem N&spplus;-leitenden Substrat 1' gebildet ist.
• Die Isolierwanne 3' ist bei Halbleitervorrichtungen dieser Art effektiv notwendig, beinhaltet jedoch das Auf treten von bestimmten parasitären Transistoren, die den korrekten Betrieb der Steuerschaltung beeinträchtigen.
• Die Ausbildung eines jeden der Steuertransistoren T1 und T2 beinhaltet das Vorhandensein von jeweiligen vergrabenen Schichten 4' und 4" in der Isolierwanne 3', deren Dotierstofftyp entgegengesetzt zu dem der Wanne 3' ist. Diese vergrabenen Schichten 4' und 4" sind für das Auftreten von mehreren parasitären Transistoren verantwortlich.
• Ein Paar parasitärer Transistoren P1' und P2' ist dem ersten Steuertransistor T1 zugeordnet. In dieser Hinsicht zeigt die in vergrößertem Maßstab dargestellte Fig. 2 einen Bereich der Fig. 1, in dem gerade der Transistor T1 und die Schicht 4' vorgesehen sind. Eine elektrische Ersatzschaltung der Struktur der Fig. 2 ist in Fig. 3 dargestellt.
• Während des normalen Betriebs der Vorrichtung ist dann, wenn der Transistor T1 gesättigt wäre, der Basis-Emitter-Übergang des parasitären Transistors P2' in Vorwärtsrichtung vorgespannt und sein Kollektor, der mit einem Kontakt ISO1 der Isolierwanne 3 übereinstimmt, liegt auf Massebezugspotential GND. Unter diesen Bedingungen befindet sich der Transistor P2' in der aktiven Zone, und er injiziert Strom in einen Isolierbereich 9', der dem Kontakt ISO1 durch einen Widerstand Rp zugeordnet ist, bei dem es sich um den den inneren Widerstand der Wanne 3' handelt.
• Es ist wünschenswert, einen solchen Strom daran zu hindern, einen Potentialunterschied über dem Widerstand Rp zu erzeugen, der auch in der Lage ist, den anderen parasitären Transistor P1' einzuschalten.
• Dies kann als Ergebnis des Vorhandenseins von an das Substrat 1' angelegten Rampenspannungen auftreten, die eine zwischen dem Substrat 1' und der Wanne 31 vorhandene parasitäre Kapazität Cp aufladen können und einen Stromfluß erzeugen können, der den parasitären Transistor P1' einschalten kann.
• Dem Steuertransistor T2 ist gleichermaßen ein weiteres Paar parasitärer Transistoren P3' und P4' zugeordnet, die sich dem parasitären Transistor P1' hinzuaddieren. Aus Gründen der Vereinfachung zeigt Fig. 4A eine vergrößerte Ansicht der Struktur des Transistors T2, während Fig. 4B eine elektrische Ersatzschaltung der Fig. 4A zeigt.
• Das Vorhandensein des parasitären Transistors P1' ist weniger kritisch für den Steuertransistor T2 als für den vorgenannten Transistor T1, da der Emitter des Transistors P1' auf einer höheren Spannung liegt als Massespannung und da zum Einschalten des Transistors P1' sein Basis-Emitter-Übergang auf einen sogar noch höheren Wert gebracht werden muß. Der Strom, der durch den Widerstand Rp fließen muß, ist somit größer als im Vergleich zu dem Steuertransistor T1.
• Zum Verhindern eines Leitendschaltens des parasitären Transistors P1 wäre zusammengefaßt folgendes notwendig:
• - Minimieren des Widerstands Rp, der zwischen dem Transistor P1' und den Kontakten ISO1 und ISO2 der Isolierwanne 3' vorhanden ist und normalerweise mit Masse GND in Verbindung ist;
• - Minimieren der Stromverstärkung des ersten parasitären Transistors P1'; und
• - Vermindern der Verstärkung der anderen parasitären Transistoren P2', P3' und P4'.
• Eine erste bekannte technische Lösung zur Erfüllung dieser Erfordernisse besteht in der Verwendung einer Isolierwanne 3', die durch epitaxiales Aufwachsen anstatt durch Implantation mit nachfolgender Dotierstoffdiffusion gebildet ist.
• Auf diese Weise ist die Basis des parasitären Transistors P1 stärker dotiert, und dies reduziert die Transistorverstärkung.
• Obwohl diese erste Lösung in vieler Hinsicht von Vorteil ist, kann sie dennoch die Wirkungen des Transistors P1' oder der anderen parasitären Transistoren P2', P3', P4' nicht vollständig eliminieren.
• Eine zweite Lösung sieht die Verwendung einer zwischengeordneten Epitaxialschicht vor, um die Basis des parasitären Transistors P1' breiter zu machen und stärker zu dotieren, wie dies zum Beispiel in dem US-Patent Nr. 4 889 822 beschrieben ist.
• Während die Ausbildung dieser zwischengeordneten Schicht die Verstärkung des parasitären Transistors P1' noch weiter reduziert, kann auch diese Lösung die Möglichkeit des Einschaltens des parasitären Transistors nicht vollständig ausschließen.
• Eine Lösung des Standes der Technik ist in den Patentanmeldungen EP Nr. 0 385 524 A3 und EP Nr. 0 443 326 A2 zum Realisieren einer Steuerschaltung offenbart, die eine CMOS-Vorrichtung aufweist, die durch einen zwischen einem n-Kanal-FET und einem p-Kanal-FET gebildeten Bereich isoliert ist.
• Die der vorliegenden Erfindung zugrundeliegende technische Aufgabe besteht in der Schaffung einer monolithisch integrierbaren Steuerschaltung mit wenigstens einem angesteuerten Leistungstransistor, die derartige konstruktionsmäßige und funktionsmäßige Merkmale besitzt, daß eine drastische Reduzierung der bei bisher bekannten Lösungen des Standes der Technik auftretenden parasitären Komponenten ermöglicht ist.
Kurzbeschreibung der Erfindung
• Der Lösungsgedanke, auf dem die Erfindung basiert, besteht in der Ausbildung der Steuerschaltung mit wenigstens einem N-Kanal-MOS-Transistor, der in einer Wanne in direktem Kontakt mit der Isolierwanne angeordnet ist.
• Auf der Basis dieses Lösungsgedankens wird die technische Aufgabe durch eine Steuerschaltung gelöst, wie sie eingangs angegeben und in Anspruch 1 definiert ist.
• Die Aufgabe wird ferner durch ein Verfahren zum Herstellen einer solchen Schaltung gelöst, wie es in Anspruch 5 angegeben ist.
• Die Merkmale und Vorteile einer Vorrichtung gemäß der vorliegenden Erfindung werden aus der nachfolgenden ausführlichen Beschreibung eines Ausführungsbeispiels derselben deutlich, die anhand eines Beispiels und nicht als Einschränkung unter Bezugnahme auf die Begleitzeichnungen erfolgt.
Kurzbeschreibung der Zeichnungen
• Es zeigen:
• Fig. 1 eine schematische Längsschnittdarstellung eines Halbleiters, in den eine Steuerschaltung gemäß dem Stand der Technik integriert ist;
• Fig. 2 eine schematische Darstellung eines Details der Schaltung der Fig. 1;
• Fig. 3 eine elektrische Ersatzschaltung des Details der Fig. 2;
• Fig. 4A eine schematische Darstellung eines weiteren Details der Schaltung der Fig. 1;
• Fig. 4B eine elektrische Ersatzschaltung des Details der Fig. 4A;
• Fig. 5 und 6 schematische, im Längsschnitt dargestellte Ansichten von aufeinanderfolgenden Schritten eines Verfahrens zum Herstellen von integrierten Halbleiterschaltungen, und zwar vor der Ausbildung der Schaltung gemäß der vorliegenden Erfindung;
• Fig. 7 eine schematische, im Längsschnitt dargestellte Ansicht der Struktur einer Steuerschaltung gemäß der vorliegenden Erfindung am Ende der Verfahrensschritte, die zur Bildung derselben führen;
• Fig. 8 eine in vergrößertem Maßstab dargestellte Ansicht eines Details des in Fig. 7 gezeigten Beispiels; und
• Fig. 9 eine in vergrößertem Maßstab dargestellte Ansicht eines weiteren Details des in Fig. 7 gezeigten Beispiels.
Ausführliche Beschreibung
• Unter Bezugnahme auf die Zeichnungsfiguren und insbesondere auf das Beispiel in Fig. 7 ist eine Steuerschaltung gemäß der vorliegenden Erfindung allgemein mit dem Buchstaben C bezeichnet.
• In dieser Figur nicht dargestellt ist ein bipolarer Leistungstransistor TP, von dem vorausgesetzt wird, daß er zusammen mit der von ihm anzusteuernden Steuerschaltung C in herkömmlicher Weise monolithisch integriert worden ist.
• Zur Vereinfachung der Beschreibung wird nur eine Steuerschaltung C mit lediglich zwei- Transistoren M1 und M2 für die Erläuterung berücksichtigt.
• Vorteilhafterweise handelt es sich gemäß der Erfindung bei diesen Transistoren um N-Kanal- bzw. P-Kanal-Feldeffekt-Transistoren, insbesondere MOS-Transistoren.
• Ferner sind diese in einer einzigen Isolierwanne 3 ausgebildet, wie dies nachfolgend in Verbindung mit den Verfahren zum Herstellen der Schaltung noch deutlicher erläutert wird.
• Unter Bezugnahme insbesondere auf die Fig. 5 und 6 wird auf einem Haltleitersubstrat 1 mit einer hohen Konzentration eines Dotierstoffs eines ersten Typs, zum Beispiel eines N&spplus;-leitenden Dotierstoffs, ein erster Schritt zum Aufwachsen einer ersten Epitaxialschicht 2 ausgeführt, bei der es sich um denselben ersten Dotierstofftyp handelt. Diese erste Epitaxialschicht 2 enthält N-leitenden Dotierstoff in einer niedrigeren Konzentration als das Substrat 1.
• Anschließend erfolgt ein Schritt der Implantation und Diffusion eines zweiten Dotierstofftyps, zum Beispiel eines P-leitenden Dotierstoffs, auf der Epitaxialschicht 2, um dadurch eine Isolierwanne 3 in der Epitaxialschicht 2 zu bilden.
• Die Isolierwanne 3 wird dann einem dritten Implantations- und Diffusionsschritt mit einer hohen Konzentration des ersten N&spplus;-leitenden Dotierstoffs ausgesetzt, um eine Schicht 4 zu bilden.
• Die letztgenannte Schicht 4 wird aus Gründen, die noch erläutert werden, als "vergrabene" Schicht bezeichnet. Gemäß der Erfindung wird die vergrabene Schicht 4 vorteilhafterweise zur Bildung eines einzigen MOS- Transistors, nämlich dem P-Kanal-Transistor M2, verwendet.
• Anschließend erfolgt ein vierter Aufwachsschritt zum Aufwachsen einer zweiten Eptaxialschicht 5 mit einer niedrigen Konzentration des ersten N-leitenden Dotierstoffs, wobei diese niedrige Konzentration mit der der ersten Epitaxialschicht 2 vergleichbar ist.
• Ein fünfter Implantierschritt des zweiten, P-leitenden Dotierstoffs führt zur Bildung einer zweiten, P- leitenden Wanne 6 in der zweiten Epitaxialschicht 5.
• Ein sechster Implantierschritt des ersten, N-leitenden Dotierstoffs führt zur Schaffung einer dritten, N- leitenden Wanne 7 über der vergrabenen Schicht 4. Diese Implantation beeinflußt auch die die P-leitende Wanne 6 umgebende Epitaxialschicht, indem sie ihre Dotierstoffkonzentration erhöht.
• Ein anschließender Thermodiffusionsschritt etabiliert die Dotierungen der Wannen 6 und 7.
• Zu diesem Zeitpunkt wird ein siebter Implantierschritt ausgeführt, nach dem die Diffusion des zweiten P-leitenden Dotierstoffs erfolgt. Diese Implantation definiert im wesentlichen drei getrennte Verbindungskanäle, die sich von der Halbleiteroberfläche nach unten zu der Isolierwanne 3 erstrecken.
• Diese Verbindungskanäle 9 begrenzen die dritte, N- leitende Wanne 7 sowie eine vierte, N-leitende Wanne 8, in der die P-leitende Wanne 6 über der Isolierwanne 3 aufgenommen ist.
• Bei Beendigung dieses Verfahrensschrittes ist die Schaltungsstruktur so ausgebildet, wie dies in Fig. 6 dargestellt ist, wobei eine Isolierwanne 3 zwei N-leitende Wannen 7, 8 aufnimmt und umschließt, von denen die eine über der vergrabenen Schicht 4 ausgebildet ist und in der anderen eine P-leitende Wanne 6 aufgenommen ist.
• Im folgenden wird die Aufmerksamkeit auf die Herstellung der aktiven Bereiche der Transistoren M1 und M2 gerichtet.
• Der erste N-Kanal-MOS-Transistor M1 und der zweite P- Kanal-MOS-Transistor M2 sind in den Wannen 6 bzw. 7 ausgebildet. Aus Gründen der deutlicheren Darstellung sind diese Transistoren M1 und M2 in dem Zustand ihrer endgültigen Konstruktion in den Fig. 8 und 9 separat sowie in vergrößertem Maßstab dargestellt.
• Ein Implantierschritt und ein zugeordneter Diffusionsschritt mit dem zweiten, P-leitenden Dotierstoff in der Wanne 6 gestattet die Definition von tiefen Körperbe reichen 12, 12' sowie der Bereiche 13, 13' in der Wanne 7.
• Zu diesem Zeitpunkt wird eine Schicht 17 aus Polysilizium auf die Halbleiteroberfläche aufgebracht sowie in geeigneter Weise dotiert, um die Gates G1 und G2 der MOS-Transistoren M1 und M2 zu bilden.
• Nach diesem Aufbringschritt erfolgt ein Implantier- und Diffusionsschritt von Dotierstoff des zweiten, P-leitenden Typs in der dritten Wanne 7 zur Bildung der aktiven Drain- und Source-Bereiche 14 und 14' des P-Kanal-Transistors M2.
• Für die Drain- und Source-Bereiche 14 und 14' werden herkömmliche metallische Kontakte D2 und S2 vorgesehen.
• Anschließend erfolgt ein weiterer Implantier- und Diffusionsschritt in der zweiten Wanne 6 unter Verwendung des ersten, N&spplus;-leitenden Dotierstoffs zur Bildung der aktiven Drain- und Source-Bereiche 15 und 16 des Transistors M1. Über diesen Bereichen werden Anschlußkontakte D1 und S1 vorgesehen.
• Der Herstellungsvorgang wird durch einen Schritt abgeschlossen, in dem die Definition und die Metallisierung der Drain-Kontaktbereiche D1, D2 und der Source-Kontaktbereiche S1, S2 erfolgen. Die resultierende Vorrichtung ist so ausgebildet, wie sie in Fig. 7 dargestellt ist.
• Vorteilhafterweise weist gemäß der vorliegenden Erfindung der Transistor M1 keine vergrabene Schicht aus Dotierstoff des ersten, N-leitenden Typs auf, wie dies im Gegensatz dazu bei bipolaren Transistoren des Standes der Technik der Fall war. Man erinnere sich, daß bei dem NPN-Transistor T1 der Fig. 1 und 2 der Kollektor dessel ben durch die vergrabene Schicht 4' definiert ist, wodurch ein nahezu vertikales, im wesentlichen U-artiges Stromflußmuster geschaffen wird.
• Das Nicht-Vorhandensein einer vergrabenen Schicht in der Schaltung der vorliegenden Erfindung veranlaßt den für die Isolierwanne 3 verwendeten Dotierstoff, wie zum Beispiel Bor, auch in Richtung nach oben zu diffundieren. Dies führt zu keinen Problemen bei dem N-Kanal-MOS-Transitor M1 in der Steuerschaltung C der vorliegenden Erfindung, da der Stromfluß zwischen der Source S1 und dem Drain D1 dieses Transistors M1 an der Oberfläche stattfindet, welche der Dotierstoff der Isolierwanne 3 nicht erreichen würde.
• Durch Eliminieren der vergrabenen Schicht des ersten Dotierstofftyps kann auch ein erster parasitärer Transistor P1 unterdrückt werden, dessen Emitter in der Tat durch diese Schicht gebildet wird.
• Ferner ist bei der Steuerschaltung C der vorliegenden Erfindung auch keinerlei zweiter parasitärer Transistor P2 vorhanden, wie er im Gegensatz hierzu alle Ausführungsformen des Standes der Technik beeinträchtigt.
• Tatsächlich ist die Source S1 des Transistors M1 mit Massebezugspotential GND verbunden, was somit auch für den tiefen Körperbereich 12' gilt, mit dem diese Source S1 verbunden ist. Somit sind der Emitter und die Basis des parasitären Transistors P2 miteinander kurzgeschlossen, und der Transistor P2 kann nicht eingeschaltet werden.
• Die vergrabene Schicht 4 des ersten, N&spplus;-leitenden Dotierstoffs ist jedoch immer noch in der Wanne 7 vorhanden, in der der P-Kanal-Transistor M2 gebildet ist, wodurch ein Kurzsschließen der Source S2 mit dem Drain D2 dieses Transistors M2 verhindert ist. Somit impliziert die Ausbildung des Steuertransistors M2 das Vorhandensein eines parasitären Transistors P1 aufgrund der vorhandenen vergrabenen Schicht 4.
• Vorteilhafterweise ist jedoch während des normalen Betriebs der erfindungsgemäßen Steuerschaltung C der P&spplus;-N- Übergang zwischen dem Bereich 13 und der Wanne 7 des Steuertransistors M2 zu allen Zeiten in Sperrichtung vorgespannt, so daß ein Einschalten des parasitären Transistors P1 verhindert ist.
• Ferner stoppt der Source-Kontakt S2 den Betrieb eines weiteren parasitären Transistors P3 durch Kurzschließen seiner Basis mit seinem Emitter, welche mit den Bereichen 11 und 13' übereinstimmen.
• Zusammengefaßt läßt sich sagen, daß die Steuerschaltung C der vorliegenden Erfindung in der Tat die Probleme beseitigt, die durch das Erscheinen von parasitären Elementen entstehen, wodurch sie die Nachteile von ähnlichen Schaltungen des Standes der Technik eliminiert.

Claims (6)

1. Integrierte Leistungsschaltung mit:

einem Leistungstransistor (TP), der in ein N-leitendes Halbleitersubstrat (2) monolithisch integriert ist;

einer strukturierten P-leitenden Isolierwanne (3) in dem Substrat (2);

einem N-Kanal-Feldeffekttransistor (M1), der sich in einer zweiten P-leitenden Wanne (6) befindet, die in einer in der P-leitenden Isolierwanne (3) ausgebildeten, ersten N-leitenden Wanne (8) ausgebildet ist;

einem P-Kanal-Feldeffekttransistor (M2), der sich in einer zweiten, N-leitenden Wanne (7) befindet, die in der P-leitenden Isolierwanne (3) ausgebildet ist;

einer N-leitenden vergrabenen Schicht (4), die in der P-leitenden Isolierwanne (3) sowie am Boden der zweiten N-leitenden Wanne (7) ausgebildet ist und eine höhere Dotierstoffkonzentration als die zweite N-leitende Wanne (7) aufweist.

2. Integrierte Leistungsschaltung nach Anspruch 1, wobei der N-Kanal-Feldeffekttransistor (M1) ferner einen P-leitenden Kontaktdiffusionsbereich (12, 12') aufweist, der den seitlichen Rand der zweiten P- leitenden Wanne (6) begrenzt und mit der Source des N-Kanal-Feldeffekttransistors (M1) verbunden ist.

3. Integrierte Leistungsschaltung nach Anspruch 1, wobei der P-Kanal-Feldeffekttransistor (M2) ferner P-leitende Kontaktdiffusionsbereiche (13, 13') aufweist, die jeweils den Source- und den Drain-Bereich des P-Kanal-Transistors (M2) innerhalb der zweiten N-leitenden Wanne (7) begrenzen.

4. Integrierte Leistungsschaltung nach Anspruch 1 oder 2 oder 3,

wobei der N-Kanal-Feldeffekttransistor (M1) und der P-Kanal-Feldeffekttransistor (M2) MOS-Transistoren sind.

5. Verfahren zum Herstellen einer integrierten Leistungsschaltung für elektronische Halbleitervorrichtungen, die zusammen mit wenigstens einer Leistungskomponente monolithisch integriert sind, wobei das Verfahren folgende Schritte aufweist:

einen ersten Schritt zum Aufwachsen einer ersten N- leitenden Epitiaxialschicht (2) auf einem N&spplus;-leitenden Halbleitersubstrat (1),

einen ersten Schritt zum Implantieren eines P- leitenden Dotierstoffs zum Bilden einer P-leitenden Isolierwanne (3),

einen zweiten Implantierschritt zum Bilden einer N&spplus;- leitenden, vergrabenen Schicht (4) in einem Bereich der Oberfläche der P-leitenden Isolierwanne (3), sowie

einen zweiten Schritt zum Aufwachsen einer zweiten N-leitenden Epitaxialschicht (5) auf der ersten Epitaxialschicht (2),

einen weiteren Implantierschritt, der unter Verwendung eines P-leitenden Dotierstoffs ausgeführt wird, um drei separate P&spplus;-leitende Kanäle (9) zu bilden, die sich von der Oberfläche der zweiten N- leitenden Epitaxialschicht (5) bis zu der P-leitenden Isolierwanne (3) erstrecken, wodurch eine erste N-leitende Wanne (8) in der zweiten Epitaxialschicht (5) sowie eine zweite N-leitende Wanne (7) in der zweiten Epitaxialschicht (5) auf der N&spplus;- leitenden vergrabenen Schicht (4) und von der ersten N-leitenden Wanne (8) durch einen der drei getrennten P&spplus;-leitenden Kanäle (9) getrennt gebildet werden,

und danach ein weiterer Implantatierschritt zum Bilden einer zweiten P-leitenden Wanne (6), die in der ersten N-leitenden Wanne (8) gebildet wird, wodurch ein erster N-Kanal-Feldeffekttransistor (M1) in der zweiten P-leitenden Wanne (3) gebildet wird und ein zweiter P-Kanal-Feldeffekttransistors (M2) in der zweiten N-leitenden Wanne (7) gebildet wird, die auf der N-leitenden vergrabenen Schicht (4) ausgebildet ist.

6. Verfahren nach Anspruch 5, wobei der N-Kanal-Feldeffekttransistor (M1) und der P-Kanal-Feldeffekttransistor (M2) MOS-Transistoren sind.