[go: up one dir, main page]

CN101807435A - 电熔丝电路和电子元件 - Google Patents

电熔丝电路和电子元件 Download PDF

Info

Publication number
CN101807435A
CN101807435A CN201010141743A CN201010141743A CN101807435A CN 101807435 A CN101807435 A CN 101807435A CN 201010141743 A CN201010141743 A CN 201010141743A CN 201010141743 A CN201010141743 A CN 201010141743A CN 101807435 A CN101807435 A CN 101807435A
Authority
CN
China
Prior art keywords
circuit
signal
electric fuse
capacitor
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201010141743A
Other languages
English (en)
Inventor
山口秀策
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Publication of CN101807435A publication Critical patent/CN101807435A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements

Landscapes

  • Read Only Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

提供了一种电熔丝电路和电子元件。一种电熔丝电路被提供，其具有形成电熔丝的电容器；通过响应一个写入信号施加一个电压到所述电容器端子而击穿所述电容器绝缘膜的写入电路；以及至少两个晶体管，包括第一晶体管和第二晶体管，在电容器和写入电路之间串联连接。

Description

电熔丝电路和电子元件
本申请是申请日为2007年8月13日、申请号为200710142014.7的在先申请的分案申请。
技术领域
本发明涉及一种电熔丝电路(electric fuse circuit)和一种电子元件。
背景技术
本申请是基于并且要求2006年8月18日递交的在先日本专利申请No.2006-223428的优先权权益，其整个内容通过引用结合于此。
图28是说明具有激光熔丝的半导体存储芯片的视图。在具有利用激光熔丝的冗余存储单元的现代半导体存储器中，通常的做法是将损坏的存储单元替换为冗余存储单元。激光熔丝是一种非易失性的ROM，其中信息通过对配线导电层辐射激光束被写入以断开该熔丝(例如，当被连通时，其是电导电的，即“0”；当被断开时，其是电绝缘的，即“1”)并且损坏的存储单元的地址在ROM中存储，以便冗余存储单元接手。存在一种已知的现象，比如当封装时由于所产生的热量等原因，存储芯片1601中的DRAM的刷新性能的降低。然而，激光束LS在封装之后不能被辐射。因此，一种方法已经被研究，其中一种电可写的电熔丝被用作非易失性的ROM，损坏的存储单元的地址被存储在该ROM以实现冗余存储单元的替换。
图29是一种说明电熔丝电路的示范性配置的图。在下文中，场效应晶体管被简单地称为晶体管。电熔丝电容器101在电压VRR和节点n3之间相连。N沟道晶体管102的栅极、漏极和源极分别被连到电压VPP、节点n3和节点n2，该n沟道晶体管是一种保护晶体管。例如，电压VPP是3V。n沟道晶体管103的栅极、漏极和源极分别被连到写入信号WRT、节点n2、地线，该n沟道晶体管是一种写入电路。
下一步，读取电路110的配置将被说明。n沟道晶体管111的栅极、漏极和源极被分别连接到读取信号RD、节点n2和节点n4。N沟道晶体管113的栅极、漏极和源极分别连接到节点n5、节点n4和地线。P沟道晶体管112的栅极、漏极和源极分别连接到节点n5、电压VII和节点n4。例如电压VII为1.6V。与非门(NAND)电路115的输入端子和输出端子分别连接到节点n4和信号RSTb的接线、以及节点n5，该与非门电路连接到电源电压VII。非门(NOT)电路116的输入端子和输出端子分别连接到节点5和信号EFA的接线。
另外，日本专利申请公开说明书No.2002-197889中的电流截止电路包括第一场效应晶体管和第二场效应晶体管，其电流通路分别串联连接到第一熔丝和第二熔丝；连接到第一场效应晶体管的栅极的焊盘电极；电源和第一场效应晶体管栅极之间连接的负载电阻；以及用于根据一个缺损是否应该被修复，确定第二场效应晶体管的导通性的熔丝电路。
另外，在日本专利申请公开说明书No.2001-338495中，一种包含在DRAM冗余行(DRAM-redundant-row)解码器中的半导体存储器装置被说明，其中多个n沟道MOS晶体管，其每个栅极接收一个分配给对应的字线(word line)的预解码信号，其在相应熔丝的各个端子和地线电势GND之间串联连接。
近年来，已知一种被称作“GIDL(栅极感应漏极泄漏)电流”的漏电流存在于MOS晶体管中。例如，当晶体管102的栅极电压为0V时，漏极电压提高到4V(即在栅极和漏极之间4V或者更高的电势差)导致漏极和反向栅极(back gate)(体，bulk)之间的漏电流。借助于移位寄存器多个电熔丝的写入操作逐个地被执行。然而，当写入另一电熔丝被执行之后，在写入给定电熔丝被执行时，用于写入电熔丝电路的保护晶体管102的栅极电压和漏极电压分别变为VPP，即3V和VRR，即8V。栅极和漏极之间的电压差变成5V并且GIDL电流被产生。因为电压升压激励电路(voltage-boost pumping circuit)的小电流提供容量(大约几十微安)，其在半导体芯片中被提供并且产生八伏VRR，所以数百微安的GIDL电流的出现阻止了电压升压激励电路产生诸如8V这样高的电压；因而，已经是一种写入不能被适当地执行的问题。
另外，已知在绝缘膜破坏之后，电熔丝的阻抗值存在巨大的变化，因此不能保证不会出现一种情况，其中“即使写入已经被完成，由于额外的阻抗值，检测电路不能确定电熔丝仍是导电的”，并且存在一种问题，充分的可靠性不能被达到。
另外，电熔丝写入操作要求施加高电压，比如8V；然而，存在一种风险，高电压击穿了形成MOS晶体管的源漏区域的扩散层和阱之间的PN结。
近年来，SIP(封装系统，System in Package)等等被公知，其中存储芯片和逻辑(处理器)芯片安装在同一封装中，以便降低电子元件的大小；然而，当在封装过程中存储芯片被发现损坏时，安装在相同封装内的昂贵的逻辑芯片也被认为是损坏的，导致成本的提升。
发明内容
本发明的目的是提供一种高可靠性的电熔丝电路和电子元件。
根据本发明的一个方面，提供一种电熔丝电路，其包括形成电熔丝的电容器；通过响应写入信号对电容器的端子施加电压用于击穿电容器绝缘膜的写入电路；以及包含有第一晶体管和第二晶体管的至少两个晶体管，其在电容器和写入电路之间串联连接。
根据本发明的另一方面，提供一种电熔丝电路，包括用于至少两个电熔丝的第一电容器和第二电容器，以及基于第一和第二电容器的阻抗用于输出一比特数据的输出电路。
根据本发明的另一方面，提供一种电子元件，包括包含电熔丝的半导体存储芯片，不同于半导体存储芯片的半导体芯片，以及用于封装半导体存储芯片和半导体芯片二者的封装。
附图说明
图1是说明根据本发明实施例1的一种电熔丝电路示范性配置的示意图；
图2是说明根据本发明实施例2的一种电熔丝电路示范性配置的示意图；
图3是说明根据本发明实施例3的一种电熔丝电路示范性配置的示意图；
图4是说明根据本发明实施例4的一种电压产生电路的示范性配置的电路图；
图5是说明根据本发明实施例5的一种电压产生电路的示范性配置的电路图；
图6是表示电压VRRH的曲线图；
图7是说明根据本发明实施例6的一种电熔丝电路示范性配置的示意图；
图8是说明根据本发明实施例7的一种电熔丝电路示范性配置的示意图；
图9是说明根据本发明实施例8的一种电熔丝电路示范性配置的示意图；
图10是说明根据本发明实施例9的一种电熔丝电路示范性配置的示意图；
图11是说明根据本发明实施例10的一种电熔丝电路示范性配置的示意图；
图12是说明根据本发明实施例11的一种电熔丝电路示范性配置的示意图；
图13是说明根据本发明实施例12的电熔丝电路及其外围电路的示范性配置的示意图；
图14是说明根据本发明实施例13的电熔丝电路及其外围电路的示范性配置的示意图；
图15是表示一种电熔丝电路的写入操作例子的时序图；
图16是说明根据本发明实施例14的一个封装系统(SIP)的示范性配置的示意图；
图17是一种说明逻辑芯片和存储芯片之间连接线的例子的示意图；
图18是一种表示电熔丝操作码的例子的表，该操作码从逻辑芯片中的存储控制器输出到存储芯片；
图19是说明电熔丝控制电路的示范性配置的电路图，用于输入图18中的电熔丝操作码；
图20是表示图19中电路操作的时序图；
图21是说明连接到图19中电路的电熔丝控制电路的示范性配置的电路图；
图22是一种说明连接到图21中电路的电熔丝控制电路的示范性配置的电路图。
图23是表示图22中电路操作的时序图；
图24是一种说明连接到图21中电路的电熔丝控制电路的示范性配置的电路图；
图25是表示图24中电路的示范性操作的时序图；
图26是表示一种处理例子的流程图，其中图16中的逻辑芯片中的存储控制器在存储芯片中的电熔丝电路中执行写入；
图27是说明根据本发明实施例1的半导体存储芯片的示范性配置的示意图；
图28是说明具有激光熔丝的半导体存储芯片的视图；
图29是说明电熔丝电路的示范性配置的示意图；
图30是说明电熔丝电路及其外围电路的示范性配置的示意图；
图31是表示电熔丝电路的写入操作的例子的时序图；以及
图32是一时序图，用于当电源被启动的时间瞬间，包括电熔丝电路的半导体存储芯片。
具体实施方式
(实施例1)
图27是说明根据本发明实施例1的一种半导体存储芯片的示范性配置的示意图。一种电熔丝电路1501，其是一种非易失性的ROM，用于在通用存储单元阵列1503中存储损坏的存储单元的地址，输出损坏的存储单元的地址到地址比较器1502。地址比较器1502比较损坏的存储单元的地址和输入的地址，然后输出两地址的比较结果到通用存储单元阵列1503和冗余存储单元阵列1504。在两地址彼此不相符的情况中，通用存储单元阵列1503从相应于输入的地址的存储单元读出数据DQ或者写入数据DQ到相应于输入的地址的存储单元。在两地址彼此相符的情况中，冗余存储单元阵列1504从相应于输入的地址的存储单元读出数据DQ或者写入数据DQ到相应于输入的地址的存储单元。结果，在通用存储单元阵列1503中存在损坏的存储单元的情况中，损坏的存储单元可以由冗余存储单元阵列1504中的存储单元代替。
图1是说明根据实施例1的电熔丝电路1501的示范性配置的示意图。图1通过在图29中加入n沟道场效应晶体管121而获得的示意图。在下文中，场效应晶体管被简单地称为晶体管。电容器101在电压VRR和节点n3之间相连并且形成一种电熔丝。n沟道晶体管121的栅极、漏极和源极分别被连到电压VRRH、节点n3和节点n1，该n沟道晶体管是一种保护晶体管。例如，电压VRRH是5.5V。n沟道晶体管102的栅极、漏极和源极分别被连到电压VPP、节点n1和节点n2，该n沟道晶体管是一种保护晶体管。例如，电压VPP是3V。n沟道晶体管103的栅极、漏极和源极分别被连到写入信号WRT、节点n2、地线(参考电位)，该n沟道晶体管是一种写入电路。晶体管102和121各自的反向栅极(体)连接到地线。
下一步，读取电路110的配置将被说明。n沟道晶体管111的栅极、漏极和源极被分别连接到读取信号RD、节点n2和节点n4。n沟道晶体管113的栅极、漏极和源极分别连接到节点n5、节点n4和地线(参考电位)。p沟道晶体管112的栅极、漏极和源极分别连接到节点n5、电压VII和节点n4。例如电压VII为1.6V。与非门(NAND)电路115的输入端子和输出端子分别连接到节点n4和信号RSTb的接线、以及节点n5，该与非门电路连接到电源电压VII。非门(NOT)电路116的输入端子和输出端子分别连接到节点5和信号EFA的接线。
图30是说明电熔丝电路215及其外围电路的示范性配置的示意图；图31是描述电熔丝电路写入操作例子的时序图。电熔丝电路215相应于图1中的电熔丝电路。一种电压升压(激励)电路/电平控制电路201，其执行升压和电压的电平控制，提供给多个单元电路203电压VRR、VRRH、VPP、VII等等。一种电熔丝控制电路202输出信号RD、RSTb、EF-WRITE、EF-START、EF-CLK、EF-STRB到多个单元电路203。每一单元电路203具有触发器(FF)211和212、与非电路213、非电路214和电熔丝电路215。多个单元电路203中各自的触发器211，其接收相应地址信号A0到A2或者有效信号(VALID)，配置地址寄存器204。为了说明的简单起见，一种由地址信号A0到A2组成的3比特地址的情况将被说明。有效信号VALID是一种指示相应于地址信号A0到A2的电熔丝中存储内容是否有效的信号。例如，在没有损坏的存储单元并且不需要替换冗余存储单元的情况中，有效信号VALID的电平会是低的。在多个单元电路203中的触发器212配置移位寄存器205。
在时间瞬间t1之前，信号EF-STRB的脉冲被输入到触发器211的各个时钟端子，并且地址信号A0到A2被输入到触发器211的相应输入端子。例如，一种情况将被说明，其中地址信号A0是低电平的，地址信号A1是高电平的，地址信号A2是低电平的，有效信号VALID是高电平的，而且这些信号被写入电熔丝。地址信号A0的寄存器211输出低电平的信号。地址信号A1的寄存器211输出高电平信号。地址信号A2的寄存器211输出低电平信号。有效信号VALID的寄存器211输出高电平信号。
在时间瞬间t1以及之后，时钟信号EF-CLK变成具有一种恒定频率的时钟脉冲。信号EF-WRITE是一种具有与时钟信号EF-CLK相同周期的脉冲信号。在时间瞬间t1，起动信号EF-START由高电平变到低电平。结果，移位寄存器212移位起动信号EF-START然后输出已移位的起动信号到下一个移位寄存器212。因此，地址信号A0的寄存器212，地址信号A1的寄存器212，地址信号A2的寄存器212，以及有效信号VALID的寄存器212输出移位的脉冲。
时间瞬间t1之后，地址信号A0的非电路214保持写入信号WRT低电平并且不输出脉冲。时间瞬间t2之后，地址信号A1的非电路214输出高电平脉冲作为写入信号WRT。时间瞬间t3之后，地址信号A2的非电路214保持写入信号WRT低电平并且不输出脉冲。时间瞬间t4之后，有效信号VALID的非电路214输出高电平脉冲作为写入信号WRT。
图1中，当写入信号WRT变为高电平时，晶体管103接通。高电压VRR(例如8V)被施加于电容器101。当将其原本放置时，由电容器101组成的电熔丝是电绝缘的。当高电压(例如8V)通过电容器101被施加时，电容器101的绝缘膜被击穿，从而电容器101变为电导电的。这两种各自的状态被分配为“0”和“1”。例如，电容器101的绝缘膜没有击穿，电容器101是电绝缘的时候的状态被分配为“0”；电容器101的绝缘膜被击穿，电容器101是电导电的时候的状态被分配为“0”。电容器101可以被用作非易失性的ROM。
执行击穿电熔丝的绝缘膜的操作(在下文中称为写入操作)所需的高电压通过半导体芯片中所提供的电压升压电路201产生。另外，当执行写入操作时，写入操作被同时施加于多个电容器101，可以产生相当大的电流；因此，移位寄存器205被提供以便一个接一个的对电容器101施加写入操作。
电容器(电熔丝)101的写入操作将被说明。首先，电压升压电路201升高电压VRR到一种高电压(例如8V)，该电压VRR是一种在多个电容器101的通用结点的电压。在此情况中，电容器101的另一端子结点n3是浮动的；从而，结点n3的电势同样被提升。在此情况中电容器101的两个端子之间的电势差仍是小的。然后，用于写入由移位寄存器205选择的写入信号WRT的晶体管103被接通，从而使得结点n3的电势为地线电平，并且高电压被施加于电容器101以便击穿电容器101的绝缘膜。此时，对于相应于未经选择的写入信号WRT的电容器101，结点n3保持浮动，从而高电压没有被施加于未经选择的电容器101。
图32是一时序图，用于当电源被启动的时间瞬间，包括电熔丝电路的半导体存储芯片。用于半导体存储芯片的电源电压的电压VDD例如是1.8V。该电源启动之后，电压VDD和VRR，以及信号RD被逐渐提高。在时间过程中，电压VRR到达并且保持大约1.6V。信号RSTb保持低电平。图1中，当信号RSTb是低电平时，结点n5变为高电平。然后，晶体管112断开，晶体管113接通。结果，结点n4从浮动变为低电平。然后，信号RSTb从低电平变为高电平。当电容器101导电时，结点n4变为高电平，于是输出信号EFA变为高电平。相反，当电容器101绝缘时，结点n4变为低电平，于是输出信号EFA变为低电平。然后，电压VRR和读取信号RD变为地线电平，并且晶体管111断开，于是输出信号EFA被保持在相同电平上。基于上述操作，作为信号EFA读取电路110输出电容器101的状态。
图30中，多个电熔丝电路215的写入操作以由寄存器205移位的各自定时瞬间被执行。写入操作使具体电熔丝电路215中的电容器101绝缘的的情况将被讨论。下一步，当另一电熔丝电路215的写入处理被执行时，电压VRR再次变为8V。图1中，当电容器101导电时，晶体管121的漏极结点n3变为8V。晶体管121的栅极电压是5.5V。正如以上的讨论，栅极和漏极之间的电势差变为4V或者更高，GIDL电流(漏电流)在漏极和反向栅极之间产生。晶体管121的栅极和漏极之间的电势差是8-5.5＝2.5V，从而漏电流可以被防止。
另外，因为晶体管121的栅极电压VRRH是5.5V，所以源极结点n1同样变为5.5V。因为连接到晶体管121的源极结点n1，晶体管102的漏极结点n1变为5.5V。晶体管102的栅极电压VPP是3V。因此，晶体管102的栅极和漏极之间的电势差是5.5-3＝2.5V，从而GIDL电流可以被防止。
因为产生八伏VRR的电压升压电路201具有小的供给电流的能力(大约几十微安)，所以数百微安的GIDL电流的出现使得电压升压电路不可能产生诸如8V这样高的电压；因此正常的写入操作不能被执行。根据当前实施例，晶体管102和121的各自GIDL电流可以被防止；因此，电压升压电路201可以产生八伏VRR，从而正常的写入操作可以被执行。
如上所述，当前实施例包括用于形成电熔丝的电容器101；通过响应写入信号WRT施加电压到电容器101的端子用于击穿电容器101的绝缘膜的写入电路103；以及至少两个晶体管，即第一晶体管121和第二晶体管102，其在电容器101和写入电路103之间串联连接。第一晶体管121以这样的一种方式连接到电容器101，即比第二晶体管102距电容器101更近的方式。第一晶体管121的栅极电压VRRH比第二晶体管102的栅极电压VPP更高。
(实施例2)
图2是说明根据本发明实施例2的一种电熔丝电路1501示范性配置的示意图。相对于图1，图2中，晶体管102和121各自的反向栅极相连在不同于图1的位置。图1中，晶体管102和121的各自的反向栅极连接到地线。因此，当8V被施加于晶体管121的漏极结点n3，反向栅极和漏极结点n3之间的电势差是8-0＝8V，即高电压；从而PN结可以被击穿。
在当前实施例(图2中)晶体管121的反向栅极连接到源极结点n1。晶体管102的反向栅极连接到源极结点n2。当通过写入电容器101变为导电时，晶体管121的漏极结点n3变为8V。因为晶体管121的栅极电压VRRH是5.5V，所以源极结点n1同样变为5.5V。因为被连接到源极结点n1，所以晶体管121的反向栅极变为5.5V。从而，晶体管121的反向栅极和漏极结点n3之间的电势差是8-5.5＝2.5V，从而PN结的击穿可以被防止。
另外，因为连接到晶体管121的源极结点n1，所以晶体管102的漏极结点n1变为5.5V。因为晶体管102的栅极电压VPP是3V，所以源极结点n2同样变为3V。因为被连接到源极结点n2，所以晶体管102的反向栅极变为3V。从而，晶体管102的反向栅极和漏极结点n1之间的电势差是5.5-3＝2.5V，从而PN结的击穿可以被防止。
(实施例3)
图3是说明根据本发明实施例3的一种电熔丝电路1501示范性配置的示意图。当前实施例中，晶体管102、103和121以及电容器101的结构例子将被说明。图3中，上部说明了电路图；下部说明了相应于该电路图的半导体衬底的垂直剖视图。电容器101由p沟道晶体管组成。p沟道晶体管101的栅极连接到结点n3，并且源极、漏极、和反向栅极连接到电压VRR.
P沟道衬底301连接到参考电位(地线)VSS。在p沟道衬底301上，晶体管101到103和121被形成。晶体管103的源极S和漏极D是在p沟道衬底301中形成的n沟道扩散区。n沟道晶体管103的栅极G、源极S和漏极D分别连接到写入信号WRT、参考电位VSS和结点n2。在p沟道衬底301中，相应晶体管102、121和101的三个n沟道阱302被形成。
n沟道晶体管102的配置将被说明。晶体管102在n沟道阱302中被提供。一个p沟道阱303在n沟道阱302中形成。晶体管102的源极S和漏极D是p沟道阱303中提供的n沟道扩散区。n沟道阱302和p沟道阱303连接到结点n2。晶体管102的源极S、栅极和漏极D分别连接到结点n2、电压VPP和结点n1。
下一步，n沟道晶体管121的配置将被说明。晶体管121在n沟道阱302中被提供。一个p沟道阱303在n沟道阱302中形成。晶体管121的源极S和漏极D是p沟道阱303中提供的n沟道扩散区。n沟道阱302和p沟道阱303连接到结点n1。晶体管121的源极S、栅极和漏极D分别连接到结点n1、电压VRRH和结点n3。
下一步，p沟道晶体管101的配置将被说明。晶体管101在n沟道阱302中被提供。晶体管101的源极S和漏极D是n沟道阱302中提供的p沟道扩散区。晶体管101的源极S和漏极D以及栅极分别连接到电压VRR，以及结点n3。n沟道阱302连接到源极S和漏极D。
如上所述，晶体管102和121每个具有一个三重阱的结构，因而其承受电压特性是优良的。晶体管102、103和121的各自栅极氧化膜(绝缘膜)比晶体管101的栅极氧化膜(绝缘膜)更厚。
(实施例4)
图4是说明根据本发明实施例4的一种电压产生电路的示范性配置的电路图。该电压产生电路可以基于电压VRR和VPP产生电压VRRH。各自的电压升压电路/电平控制电路201产生并且控制电压VRR或者VPP。电压VRR是从0V到8V的电压。电压VPP是3V。其阈值电压Vth例如是0.7V的二极管411的正极和负极分别连接到电压VRR的端子和经由一个电阻R1连接到电压VRRH的端子。电阻R2连接在电压VRRH的端子和电压VPP的端子之间。
图6是表示电压VRRH的曲线图。横坐标表示电压VRR，并且纵坐标表示电压VRRH。电压VRR从0V变化到8V。电压VPP固定为3V。那样的话，电压VRRH可以用下式表示：
VRRH＝(VRR-Vth)×R2/(R1+R2)+VPP×R1/(R1+R2)
结果，可能的是设置电压VRRH到电压VPP和电压VRR之间的中间电位；因此，作为实施例1的情况，GIDL电流可以被防止。
(实施例5)
图5是说明根据本发明实施例5的电压产生电路的示范性配置的电路图；晶体管511和513以及电阻512被加到图4的电路。n沟道晶体管513的栅极、源极和漏极分别连接到电源复位信号POR、参考电位和经由电阻512连接到电压VRRH的端子。电源复位信号POR是一个在电源启动时产生的高电平脉冲信号。p沟道晶体管511的栅极、源极和漏极分别连接到晶体管513的漏极、电压VRRH和电压VPP。
因为电阻R2具有大的阻抗值，所以从电源被启动的时间瞬间到电压VRRH到达电压VPP的时间瞬间的持续时间是长的。从而，通过使用电源复位信号POR，电压VRRH和电压VPP之间的阻抗只有当电源启动时被降低。换言之，当电源启动时，电源复位信号POR变为高电平，晶体管513接通，并且晶体管511接通。结果电压VRRH的端子经由晶体管511连接到电压VPP的端子。从而，当电源启动时，电压VRRH以高速到达电压VPP。在电源已经启动之后，电源复位信号POR变为低电平，晶体管513和511断开，并且通过如实施例4相同的操作，电压VRRH产生。
(实施例6)
图7是说明根据本发明实施例6的一种电熔丝电路1501示范性配置的示意图。当前实施例中(图7中)一对电路701A和701B并联连接到图29中的电路。
第一电路701A和第二电路701B每个具有相同的配置。电路701A和701B的配置将在下文说明。电容器101在电压VRR和结点n3之间相连。n沟道晶体管102的栅极、漏极和源极分别连接到电压VPP、结点n3和结点n2，该n沟道晶体管是一种保护晶体管。例如电压VPP是3V。n沟道晶体管103的栅极、漏极和源极分别连接到写入信号WRT<A>或者WRT<B>、结点n2以及地线，该n沟道晶体管103是一种写入电路。n沟道晶体管111的栅极、漏极和源极分别连接到读取信号RD<A>或者RD<B>、结点n2和结点n4，该n沟道晶体管111是一种读取电路。第一电路701A中，晶体管103的栅极连接到写入信号WRT<A>，并且晶体管111的栅极连接到读取信号RD<A>。第二电路701B中，晶体管103的栅极连接到写入信号WRT<B>，并且晶体管111的栅极连接到读取信号RD<B>。第一电路701A和第二电路701B相对于结点4彼此并联连接。
下一步，检测/闩电路(输出电路)702的配置将被说明。n沟道晶体管113的的栅极、漏极和源极分别连接到结点n5、结点n4和经由电阻114连接到地线。p沟道晶体管112的栅极、源极和漏极分别连接到结点n5、电压VII和结点n4。例如电压VII是1.6V。与非电路115的输入端子和输出端子分别连接到结点n4和信号RSTb的接线，以及结点n5，该与非电路115连接到电源电压VII。非电路116的输入端子和输出端子分别连接到结点5和信号EFA的接线。
基本操作与实施例1的相同。通过写入操作绝缘膜被击穿之后，电容器101变为导电的。然而，当电容器101导电时，多个电熔丝电路215中的各自电容器101的阻抗值变化。当电容器101的阻抗值为低时，信号EFA被输出为高电平信号。然而，当即使电容器101的绝缘膜已经击穿，阻抗值比较高的时候，信号EFA被输出为低电平信号。
当前实施例中，相同数据被写入第一电路701A和第二电路701B的电容器101中。也就是说，电路701A和701B二者的电容器101变为导电或者绝缘的。然而关于这点，通过交错写入信号WRT<A>和写入信号WRT<B>的时间瞬间，第一电路701A和第二电路701B的写入操作在不同时间瞬间被执行。写入操作的细节随后参考图15被说明。
当电容器101中的数据被读出时，读取信号RD<A>和RD<B>在相同时间瞬间成为高电平。在电路701A和701B中的电容器101的各自绝缘膜通过写入操作被击穿的情况中，电路701A和701B中的电容器101的阻抗值会变化。在电路701A和701B中的电容器101的各自阻抗值是小的情况中，由于电路701A和701B结点n4变为高电平；从而，信号EFA可以正确地成为高电平。另外，同样在电路701A的电容器101的阻抗值是小而在电路701B的电容器101的阻抗值是大的情况中，由于电路701A，结点n4变为高电平；从而，信号EFA可以正确地成为高电平。另外，同样在电路701A的电容器101的阻抗值是大而在电路701B的电容器101的阻抗值是小的情况中，由于电路701B，结点n4变为高电平；从而，信号EFA可以正确地成为高电平。如上所述，即使当电容器101的阻抗值变化时，只要电路701A和701B中的至少一个电容器101的阻抗值是小的，信号EFA就可以正确地成为高电平。因此，电熔丝电路的可靠性被增强。
如上所述，当前实施例包括至少两个电路的电容器101，即第一电路701A和第二电容器701B，以及基于第一电路701A和第二电路701B的电容器101的阻抗输出一比特数据的输出电路702。如果或者第一电路701A的电容器101或者第二电路701B中的阻抗是小的，则输出电路702输出信号EFA，其表明那阻抗是小的。另外，输出电路702具有单个检测电路，其通常检测相应于第一电路701A的阻抗值的电压以及相应于第二电路701B的电容器101的阻抗值的电压。
(实施例7)
图8是说明根据本发明实施例7的一种电熔丝电路1501示范性配置的示意图。实施例6和7之间的不同将被说明。图7中，电路701A中的晶体管111的栅极连接到读取信号RD<A>，并且电路701B中的晶体管111的栅极连接到读取信号RD<B>。读取信号RD<A>和RD<B>是同一个。因此，当前实施例中，电路701A和701B中的晶体管111的各自栅极彼此相连，并且同一个读取信号RD被提供给栅极。当前实施例的基本操作与实施例6的相同。
(实施例8)
图9是说明根据本发明实施例8的一种电熔丝电路1501示范性配置的示意图。当前实施例中(图9中)，晶体管121被加到图7的电路中，如实施例1的情况。实施例6和8之间的不同将被说明。电路701A和701B中，n沟道晶体管121的栅极、漏极和源极分别连接到电压VRRH、结点n3以及结点n1。电容器101在电压VRR和结点n3之间相连。晶体管102的反向栅极连接到结点n1。当前实施例论证了实施例1和6的各自效果.
如上所述，当前实施例包括至少两个晶体管，即第一晶体管121和第二晶体管102，其串联连接于第一电路701A的电容器101和写入电路103之间，以及至少两个晶体管，即第三晶体管121和第四晶体管102，其串联连接于第二电路701B的电容器101和写入电路103之间。(实施例9)
图10是说明根据本发明实施例9的一种电熔丝电路1501示范性配置的示意图。实施例8和9之间的不同将被说明。图7中，第二电路701A中的晶体管111的栅极连接到读取信号RD<A>，并且电路701B中的晶体管111的栅极连接到读取信号RD<B>。读取信号RD<A>和RD<B>是同一个。因此，当前实施例中，如同实施例7的情况，电路701A和701B中的晶体管111的各自栅极彼此相连，并且同一个读取信号RD被提供给栅极。当前实施例的基本操作与实施例8的相同。
(实施例10)
图11是说明根据本发明实施例10的一种电熔丝电路1501示范性配置的示意图。当前实施例中(图11中)提供检测/闩电路702A和702B来代替图7中的检测/闩电路702。
在具有相同配置的检测/闩电路702A和702B的每个中，图7中的非电路116被删除。检测/闩电路(输出电路)702A和702B的配置将被说明。n沟道晶体管113的的栅极、漏极和源极分别连接到结点n5、结点n4和经由电阻114连接到参考电位。p沟道晶体管112的栅极、源极和漏极分别连接到结点n5、电压VII和结点n4。例如电压VII是1.6V。与非电路115的输入端子和输出端子分别连接到结点n4和信号RSTb的接线，以及结点n5，该与非电路115连接到电源电压VII。
与非电路1101的输入端子和输出端子连接到电路702A和702B中各自结点5、信号EFA的接线。
图7中，检测/闩电路702公共地检测并锁存来自电路701A和701B的数据。当前实施例中，电路701A的检测/闩电路702A和电路701B的检测/闩电路702B被分别提供。当前实施例的操作与实施例6的相同。
如上所述，当前实施例的输出电路具有第一检测电路702A，其检测相应于第一电路701A中电容器101的阻抗值的电压，以及第二检测电路702B，其检测相应于第二电路701B中电容器101的阻抗值的电压。
(实施例11)
图12是说明根据本发明实施例11的一种电熔丝电路1501的示范性配置的示意图。实施例10和11之间的不同将被说明。图11中，电路701A中的晶体管111的栅极连接到读取信号RD<A>，并且电路701B中的晶体管111的栅极连接到读取信号RD<B>。读取信号RD<A>和RD<B>是同一个。因此，当前实施例中，如同实施例7的情况，电路701A和701B中的晶体管111的各自栅极彼此相连，并且同一个读取信号RD被提供给栅极。当前实施例的基本操作与实施例10的相同。
(实施例12)
图13是说明根据本发明实施例12的电熔丝电路215及其外围电路的示范性配置的示意图；图15是表示电熔丝电路的写入操作例子的时序图。当前实施例(图13中)和实施例1(图30中)的不同在下文被说明。电熔丝电路215是图7或者图11中说明的电熔丝电路。除了RSTb、EF-WRITE、EF-START、EF-CLK、以及EF-STRB之外，电熔丝控制电路202输出信号到多个单元电路203、RD<A>、RD<B>、A-ENb和B-ENb。或非(NOR)电路214A基于与非电路213的输出信号和使能信号A-ENb，将或非信号作为写入信号WRT<A>输出到电熔丝电路215。或非(NOR)电路214B基于与非电路213的输出信号和使能信号B-ENb，将或非信号作为写入信号WRT<B>输出到电熔丝电路215。
时间瞬间t1之前，信号EF-STRB的脉冲被输入触发器211的各自时钟端子，地址信号A0到A2被输入触发器211的相应输入端子。例如，如下的情况将被说明，地址信号A0为低电平，地址信号A1是高电平，地址信号A2是低电平，有效信号VALID是高电平，并且这些信号被写入电熔丝。地址信号A0的寄存器211输出低电平信号。地址信号A1的寄存器211输出高电平信号。地址信号A2的寄存器211输出低电平信号。有效信号VALID的寄存器211输出高电平信号。电熔丝控制电路202使得使能信号A-ENb为低电平并且使能信号B-ENb为高电平。
在时间瞬间t1以及之后，时钟信号EF-CLK变为具有恒定频率的时钟脉冲。信号EF-WRITE是具有与时钟信号EF-CLK相同周期的脉冲信号。在时间瞬间t1，起动信号EF-START由高电平变到低电平。结果，移位寄存器212移位起动信号EF-START，然后输出已移位的起动信号到下一个移位寄存器212。因此，地址信号A0的寄存器212，地址信号A1的寄存器212，地址信号A2的寄存器212，以及有效信号VALID的寄存器212都输出移位的脉冲。
在从t1到t5的期间，使能信号B-ENb为高电平，从而在每个单元电路203中从或非电路214B输出的写入信号WRT<B>变为低电平。相反，使能信号A-ENb为低电平，从而写入信号WRT<A>的电平通过地址信号和有效信号被确定。
时间瞬间t1之后，地址信号A0的或非电路214A保持写入信号WRT<A>低电平并且不输出脉冲。时间瞬间t2之后，地址信号A1的或非电路214A输出高电平脉冲作为写入信号WRT<A>。时间瞬间t3之后，地址信号A2的或非电路214A保持写入信号WRT低电平并且不输出脉冲。时间瞬间t4之后，有效信号VALID的或非电路214A输出高电平脉冲作为写入信号WRT<A>。
下一步，时间瞬间t5之后，电熔丝控制电路202使得使能信号A-ENb为高电平和使能信号B-ENb为低电平。
在从t6到t10的期间，使能信号A-ENb为高电平，从而在每个单元电路203中从或非电路214A输出的写入信号WRT<A>变为低电平。相反，使能信号B-ENb为低电平，从而写入信号WRT<B>的电平通过地址信号和有效信号被确定。
时间瞬间t6之后，地址信号A0的或非电路214B保持写入信号WRT<B>低电平并且不输出脉冲。时间瞬间t7之后，地址信号A1的或非电路214B输出高电平脉冲作为写入信号WRT<B>。时间瞬间t8之后，地址信号A2的或非电路214B保持写入信号WRT<B>低电平并且不输出脉冲。时间瞬间t9之后，有效信号VALID的或非电路214B输出高电平脉冲作为写入信号WRT<B>。
如上所述，在从t1到t5的时间间隔期间，写入处理过程被施加于第一电路701A的电容器101；在不同于上述时间间隔的从t6到t10的时间间隔期间，写入处理过程被施加于第二电路701B的电容器101。当写入操作同时施加于电路701A和701B中的电容器101时，一种相当大的电流可以流动；因此，该写入操作在各自的定时瞬间被施加于电路701A的电容器101和电路701B的电容器101。
另外，单个的电熔丝电路215具有第一电路701A和第二电路701B，并且相同地址信号数据或者相同的有效信号数据在第一电路701A和第二电路701B中写入。
如上所述，当前实施例具有第一电路701A中写入电路103，用于通过响应第一写入信号WRT<A>施加电压到第一电路701A中电容器101的端子，击穿第一电路701A中电容器101的绝缘膜；以及第二电路701B中的写入电路103，用于通过响应第二写入信号WRT<B>施加电压到第二电路701B中电容器101的端子，击穿第二电路701B中电容器101的绝缘膜。第一电路701A和第二电路701B中的各自写入电路103在不同的时间瞬间施加电压到第一电路701A和第二电路701B中的相应电容器101。
(实施例13)
图14是说明根据本发明实施例13的电熔丝电路215及其外围电路的示范性配置的示意图；读取信号，即当前实施例的RD(图14中)不同于实施例12的(图13中)。实施例12和13之间的不同将在下文说明。电熔丝电路215是图8或者图12中说明的电熔丝电路。电熔丝控制电路202输出代替读取信号RD<A>和RD<B>的读取信号RD到多个单元电路203。如图8或者图12所说明的，读取信号RD被输入第一电路701A和第二电路701B。
(实施例14)
图16是说明根据本发明实施例14的封装系统(SIP)中电子器件配置例子的示意图。在封装401中，存储芯片402和逻辑芯片403被提供。该存储芯片402具有一种电熔丝电路404。存储芯片402和电熔丝电路404分别对应于在图27中的半导体存储芯片和电熔丝电路1501。具有存储控制器405的逻辑芯片403被连接到外部引脚406。存储控制器405通过地址线、数据线和控制线控制存储芯片402。
图17是一种说明逻辑芯片403和存储芯片402之间连接线的例子的示意图。逻辑芯片403将信号/CE，/OE，/WE，/UB，/LB，以及A0到A22输出到存储芯片402。另外，逻辑芯片403输入数据DQ到存储芯片402以及从存储芯片402输出数据DQ。信号/CE是一种芯片使能信号。信号/OE是一种输出使能信号。信号/WE是一种写入使能信号。信号/UB是一种上层字节(upper-byte)使能信号。信号/LB是一种下层字节(lower-byte)使能信号。信号A0到A22配置一种23比特地址信号。
图18是一种表示电熔丝操作码的例子的表，该操作码从逻辑芯片403的存储控制器405输出到存储芯片402中。
代码号“0”，是用作地址选通模式进入的代码，使得所有地址信号A0到A22为“0”。该代码是一种代码，用于命令地址信号的引入到图30中地址寄存器204的开始。
代码号“1”，是用作地址选通模式退出(退出)的代码，使得地址信号A1到A22为“0”以及地址信号A0为“1”。该代码是一种代码，用于命令地址信号的引入到图30中地址寄存器204的结束。
代码号“2”，是用作写入电熔丝模式进入的代码，使得地址信号A0和A2到A22为“0”以及地址信号A1为“1”。该代码是一种用于命令在电熔丝中写入开始的代码，在图31中时间瞬间t1和之后。
代码号“3”，是用作写入电熔丝模式退出(退出)的代码，使得地址信号A2到A22为“0”以及地址信号A0和A1为“1”。该代码是用于命令在电熔丝中写入的结束的代码。
图19是说明电熔丝控制电路202(图30中)的示范性配置的示意图，用于输入图18中的电熔丝操作码；图20是表示电熔丝控制电路202的操作例子的时序图。电熔丝控制电路202被提供在存储芯片402中。当电熔丝操作码被输入时，地址信号A5到A22、芯片使能信号/CE和写入使能信号/WE分别成为“0”、低电平和低电平，并且四个脉冲被输入作为输出使能信号/OE。电源复位信号POR是一种当电源接通时具有高电平脉冲的信号。该复位信号RST由电源复位信号POR引起以复位四个触发器(FF)。最后阶段触发器由输出使能信号/OE中的四个脉冲引起以输出高电平脉冲作为一种信号测试-进入(TEST-ENTRY)。
图21是一种说明连接到图19中电路的电熔丝控制电路202(图30中)的示范性配置的电路图。当信号测试-进入(TEST-ENTRY)变为高电平并且地址信号A2到A4变为“0”时，电熔丝控制电路202如下操作：当地址信号A0和A1是“0”时，图18中的代码号变为“0”并且一种信号MODE_ADDSTRB变为高电平。当地址信号A0和A1分别是“1”和“0”时，图18中的代码号变为“1”并且信号MODE_ADDSTRB变为低电平。当地址信号A0和A1分别是“0”和“1”时，图18中的代码号变为“2”并且信号MODE_WRITE_EFUSE变为高电平。当地址信号A0和A1是“1”时，图18中的代码号变为“3”并且信号MODE_WRITE_EFUSE变为高电平。另外，当电源接通时，电源复位信号POR复位信号MODE_ADDSTRB和MODE_WRITE_EFUSE为低电平。
图22是一种说明连接到图21中电路的电熔丝控制电路202(图30中)的示范性配置的电路图。图23是表示电熔丝控制电路202的操作例子的时序图。信号MODE_ADDSTRB被从图21中的电路输入。当MODE_ADDSTRB是高电平时，通过使得芯片使能信号/CE和写入使能信号/WE分别为低电平和高电平，以及使得输出使能信号/OE的电平从低变为高，一个高电平脉冲被产生作为信号EF-STRB。那信号EF-STRB是图30中的信号EF-STRB。
图24是一种说明连接到图21中电路的电熔丝控制电路202(图30中)的示范性配置的电路图。图25是表示电熔丝控制电路202的操作例子的时序图。信号MODE_WRITE_EFUSE被从图21中的电路输入。当信号MODE_WRITE_EFUSE为高电平时，一个恒定周期的脉冲被输入作为上层字节使能信号/UB。结点Q0和Q1指示两个触发器的各自输出结点电压。电熔丝控制电路202产生时钟信号EF-CLK、写入信号EF-WRITE和预充电信号PRE。时钟信号EF-CLK和写入信号EF-WRITE是图30和31中的时钟信号EF-CLK和写入信号EF-WRITE。
图26是表示一种处理例子的流程图，其中图16中的逻辑芯片403中的存储控制器405在存储芯片402中的电熔丝电路404中执行写入。
在步骤S1401，存储控制器405命令存储芯片402中的电熔丝控制电路202执行地址选通模式进入，即图18中的代码号“0”。具体地说，存储控制器405输出图20中说明的信号到电熔丝控制电路202。
下一步，在步骤S1402，存储控制器405输出图23中说明的信号到电熔丝控制电路202。然后，电熔丝控制电路202引入地址信号和有效信号到地址寄存器204。
下一步，在步骤S1403，存储控制器405命令存储芯片402中的电熔丝控制电路202执行地址选通模式退出，即图18中的代码号“1”。具体地说，存储控制器405输出图20中说明的信号到电熔丝控制电路202。然后，电熔丝控制电路202结束引入处理过程。
下一步，在步骤S1404，存储控制器405命令存储芯片402中的电熔丝控制电路202执行写入电熔丝模式进入，即图18中的代码号“2”。具体地说，存储控制器405输出图20中说明的信号到电熔丝控制电路202。
下一步，在步骤S1405，存储控制器405执行图25中说明的上层字节使能信号/UB的时钟定时，然后输出时钟定时上层字节使能信号/UB到电熔丝控制电路202。然后电熔丝控制电路202执行在电熔丝电路215中的写入处理过程。
下一步，在步骤S1406，存储控制器405命令存储芯片402中的电熔丝控制电路202执行写入电熔丝模式退出，即图18中的代码号“3”。具体地，存储控制器405输出图20中说明的信号到电熔丝控制电路202。然后，电熔丝控制电路202结束写入处理过程。
如上所述，当前实施例具有如图16中说明的，包含电熔丝404的半导体存储芯片402，不同于半导体存储芯片402的半导体芯片403，和用于封装半导体存储芯片402和半导体芯片403二者的封装401。如图27中说明的，半导体存储芯片402具有电熔丝电路1501，包括多个存储单元的通用存储单元阵列1503，和包括用于替代通用存储单元阵列1503中存储单元的存储单元的冗余存储单元阵列1504。电熔丝电路1501在将被代替的通用存储单元阵列1503中存储存储单元的地址。半导体芯片403具有存储控制器405，用于控制施加于包含在半导体存储芯片402中的电熔丝电路404中电容器101的写入操作。另外，实施例1到13所说明的每个电熔丝电路可以被施加于电熔丝电路1501。
如上所述，根据实施例1到14，包含电熔丝的半导体集成电路和通过封装那半导体集成电路而获得的电子元件的可靠性可以被增强。另外，通过在相同的封装内安装半导体存储芯片和另一半导体芯片而获得的提高SIP产量的效果可以被证明；因此，一个高可靠性便宜的小尺寸的电子元件可以被提供。
另外，上述实施例只是说明了本发明所实现的付诸实施的例子；从而，本发明的技术范围将不会被推断为限制方式。换言之，本发明可以不脱离该技术想法或者其原理特征以各种形式被实现。
提供串联连接的至少两个晶体管可以减少栅极和漏极之间的电势差，因此GIDL电流可以被防止并且电容器的写入操作可以被恰当地执行。
即使当写入使得第一和第二电容器的阻抗值变化的时候，相应于第一和第二电容器的阻抗的合适的数据可以被读出；从而，可靠性可以被增强。
在半导体存储芯片和半导体芯片二者被封装的情况中，产量可以被提高，从而成本可以被降低。

Claims (5)

1.一种电子元件，包括：
包含电熔丝的半导体存储芯片；
不同于所述半导体存储芯片的半导体芯片；以及
用于封装半导体存储芯片和半导体芯片二者的封装。
2.如权利要求1所述的电子元件，其中所述半导体存储芯片具有
电熔丝电路，
包括多个存储单元的通用存储单元阵列，以及
包括替代通用存储单元阵列中存储单元的存储单元的冗余存储单元阵列，
其中所述电熔丝电路在将被代替的通用存储单元阵列中存储存储单元的地址。
3.如权利要求1所述的电子元件，其中所述电熔丝电路具有
形成电熔丝的电容器；
通过响应一个写入信号施加一个电压到所述电容器端子而击穿所述电容器绝缘膜的写入电路；以及
至少两个晶体管，包括第一晶体管和第二晶体管，在电容器和写入电路之间串联连接。
4.如权利要求1所述的电子元件，其中所述电熔丝电路具有
用于至少两个电熔丝的第一电容器和第二电容器，以及
基于第一和第二电容器的阻抗输出一比特数据的输出电路。
5.如权利要求1所述的电子元件，其中所述半导体芯片具有存储控制器，用于控制对包含在半导体存储芯片中的电熔丝的写入操作。
CN201010141743A 2006-08-18 2007-08-13 电熔丝电路和电子元件 Pending CN101807435A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006223428A JP5119626B2 (ja) 2006-08-18 2006-08-18 電気ヒューズ回路
JP2006-223428 2006-08-18

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN2007101420147A Division CN101127246B (zh) 2006-08-18 2007-08-13 电熔丝电路和电子元件

Publications (1)

Publication Number Publication Date
CN101807435A true CN101807435A (zh) 2010-08-18

Family

ID=38904742

Family Applications (3)

Application Number Title Priority Date Filing Date
CN201010141756.XA Expired - Fee Related CN101794620B (zh) 2006-08-18 2007-08-13 电熔丝电路和电子元件
CN201010141743A Pending CN101807435A (zh) 2006-08-18 2007-08-13 电熔丝电路和电子元件
CN2007101420147A Expired - Fee Related CN101127246B (zh) 2006-08-18 2007-08-13 电熔丝电路和电子元件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201010141756.XA Expired - Fee Related CN101794620B (zh) 2006-08-18 2007-08-13 电熔丝电路和电子元件

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN2007101420147A Expired - Fee Related CN101127246B (zh) 2006-08-18 2007-08-13 电熔丝电路和电子元件

Country Status (5)

Country Link
US (2) US20080042234A1 (zh)
EP (2) EP1895543B1 (zh)
JP (1) JP5119626B2 (zh)
KR (2) KR100884843B1 (zh)
CN (3) CN101794620B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102709288A (zh) * 2012-05-18 2012-10-03 电子科技大学 一种总剂量辐射加固的半导体存储器
CN107992157A (zh) * 2017-12-14 2018-05-04 上海艾为电子技术股份有限公司 一种电熔丝状态读取电路
CN113948141A (zh) * 2020-07-16 2022-01-18 长鑫存储技术有限公司 反熔丝存储单元状态检测电路及存储器

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010146636A (ja) * 2008-12-18 2010-07-01 Toshiba Corp 半導体集積回路装置及びメモリシステム
KR101068571B1 (ko) * 2009-07-03 2011-09-30 주식회사 하이닉스반도체 반도체 메모리 장치
US8254186B2 (en) 2010-04-30 2012-08-28 Freescale Semiconductor, Inc. Circuit for verifying the write enable of a one time programmable memory
US8790804B2 (en) 2012-01-12 2014-07-29 International Business Machines Corporation Battery with self-programming fuse
US9281074B2 (en) * 2013-05-16 2016-03-08 Ememory Technology Inc. One time programmable memory cell capable of reducing leakage current and preventing slow bit response
US9601499B2 (en) 2013-05-16 2017-03-21 Ememory Technology Inc. One-time programmable memory cell capable of reducing leakage current and preventing slow bit response, and method for programming a memory array comprising the same
EP2869304B1 (en) * 2013-11-05 2019-01-02 The Swatch Group Research and Development Ltd. Memory cell and memory device
US9257196B2 (en) * 2014-02-06 2016-02-09 SK Hynix Inc. Semiconductor devices including E-fuse arrays
US9455222B1 (en) * 2015-12-18 2016-09-27 Texas Instruments Incorporated IC having failsafe fuse on field dielectric
CN108242251B (zh) * 2016-12-23 2019-08-16 联华电子股份有限公司 动态随机存取存储器
US10102921B1 (en) * 2017-08-17 2018-10-16 Nanya Technology Corporation Fuse blowing method and fuse blowing system
JP2021149996A (ja) * 2020-03-23 2021-09-27 株式会社東芝 半導体記憶装置、及び半導体記憶装置の制御方法
US11735266B2 (en) * 2021-08-13 2023-08-22 Ememory Technology Inc. Antifuse-type one time programming memory cell and cell array structure with same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1266285A (zh) * 1999-01-11 2000-09-13 现代电子产业株式会社 用于封装后dram修复的耐熔熔丝电路
US6346846B1 (en) * 1999-12-17 2002-02-12 International Business Machines Corporation Methods and apparatus for blowing and sensing antifuses
US20030015733A1 (en) * 2001-07-23 2003-01-23 Matsushita Electric Industrial Co.,Ltd. Multichip semiconductor device
US6693481B1 (en) * 2002-08-20 2004-02-17 Intel Corporation Fuse circuit utilizing high voltage transistors
US20040042317A1 (en) * 2002-08-29 2004-03-04 Micron Technology, Inc. Circuits and methods to protect a gate dielectric antifuse
CN1815736A (zh) * 2005-01-12 2006-08-09 株式会社东芝 具有可电编程的熔丝的半导体集成电路

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0709890B1 (en) * 1994-10-27 1999-09-08 Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Driving circuit for electronic semiconductor devices including at least a power transistor
US5712577A (en) * 1996-04-18 1998-01-27 Electronics And Telecommunications Research Institute Anti-fuse programming circuit for user programmable integrated
JP2000155620A (ja) * 1998-11-20 2000-06-06 Mitsubishi Electric Corp 基準電圧発生回路
KR100376265B1 (ko) * 1999-12-29 2003-03-17 주식회사 하이닉스반도체 모스 구조의 안티퓨즈를 이용한 메모리 리페어 회로
JP2001250394A (ja) 2000-03-08 2001-09-14 Citizen Watch Co Ltd 半導体不揮発性記憶装置およびその書き込み方法
JP2001338495A (ja) 2000-05-26 2001-12-07 Mitsubishi Electric Corp 半導体記憶装置
JP3629187B2 (ja) * 2000-06-28 2005-03-16 株式会社東芝 電気フューズ、この電気フューズを備えた半導体装置及びその製造方法
JP2002133895A (ja) * 2000-08-17 2002-05-10 Toshiba Corp アンチフューズを用いたリダンダンシ回路及び半導体メモリにおける不良アドレス検索方法
US6960819B2 (en) * 2000-12-20 2005-11-01 Broadcom Corporation System and method for one-time programmed memory through direct-tunneling oxide breakdown
JP3569225B2 (ja) 2000-12-25 2004-09-22 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
JP2002203901A (ja) * 2000-12-27 2002-07-19 Toshiba Microelectronics Corp フューズ回路
JP2002217295A (ja) * 2001-01-12 2002-08-02 Toshiba Corp 半導体装置
JP2003007081A (ja) * 2001-06-25 2003-01-10 Mitsubishi Electric Corp 半導体集積回路装置
JP2004022736A (ja) * 2002-06-14 2004-01-22 Nec Electronics Corp 不揮発性ラッチ回路および半導体装置
JP2004199833A (ja) * 2002-12-20 2004-07-15 Fujitsu Ltd 不揮発性半導体記憶装置の制御方法及び不揮発性半導体記憶装置
JP4152241B2 (ja) * 2003-02-14 2008-09-17 エルピーダメモリ株式会社 冗長制御回路、及びそれを用いた半導体装置
JP4703133B2 (ja) * 2004-05-25 2011-06-15 ルネサスエレクトロニクス株式会社 内部電圧発生回路および半導体集積回路装置
US7119603B2 (en) * 2004-06-24 2006-10-10 Intel Corporation Static, low-voltage fuse-based cell with high-voltage programming
US7102951B2 (en) * 2004-11-01 2006-09-05 Intel Corporation OTP antifuse cell and cell array
US20060203591A1 (en) * 2005-03-11 2006-09-14 Lee Dong K One time programmable read-only memory comprised of fuse and two selection transistors
US7277347B2 (en) * 2005-06-28 2007-10-02 Cypress Semiconductor Corporation Antifuse capacitor for configuring integrated circuits

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1266285A (zh) * 1999-01-11 2000-09-13 现代电子产业株式会社 用于封装后dram修复的耐熔熔丝电路
US6346846B1 (en) * 1999-12-17 2002-02-12 International Business Machines Corporation Methods and apparatus for blowing and sensing antifuses
US20030015733A1 (en) * 2001-07-23 2003-01-23 Matsushita Electric Industrial Co.,Ltd. Multichip semiconductor device
US6693481B1 (en) * 2002-08-20 2004-02-17 Intel Corporation Fuse circuit utilizing high voltage transistors
US20040042317A1 (en) * 2002-08-29 2004-03-04 Micron Technology, Inc. Circuits and methods to protect a gate dielectric antifuse
CN1815736A (zh) * 2005-01-12 2006-08-09 株式会社东芝 具有可电编程的熔丝的半导体集成电路

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102709288A (zh) * 2012-05-18 2012-10-03 电子科技大学 一种总剂量辐射加固的半导体存储器
CN102709288B (zh) * 2012-05-18 2016-03-30 电子科技大学 一种总剂量辐射加固的半导体存储器
CN107992157A (zh) * 2017-12-14 2018-05-04 上海艾为电子技术股份有限公司 一种电熔丝状态读取电路
CN113948141A (zh) * 2020-07-16 2022-01-18 长鑫存储技术有限公司 反熔丝存储单元状态检测电路及存储器
CN113948141B (zh) * 2020-07-16 2024-03-29 长鑫存储技术有限公司 反熔丝存储单元状态检测电路及存储器

Also Published As

Publication number Publication date
KR20080016442A (ko) 2008-02-21
EP1895543A3 (en) 2008-08-20
KR101027734B1 (ko) 2011-04-07
US20080042234A1 (en) 2008-02-21
CN101127246A (zh) 2008-02-20
EP1895543B1 (en) 2014-03-05
KR20080066899A (ko) 2008-07-17
JP5119626B2 (ja) 2013-01-16
CN101794620A (zh) 2010-08-04
EP2105933A1 (en) 2009-09-30
KR100884843B1 (ko) 2009-02-20
JP2008047248A (ja) 2008-02-28
CN101794620B (zh) 2014-06-11
EP1895543A2 (en) 2008-03-05
CN101127246B (zh) 2010-11-03
US20100038748A1 (en) 2010-02-18

Similar Documents

Publication Publication Date Title
CN101127246B (zh) 电熔丝电路和电子元件
TW434548B (en) Fuse circuit and redundant decoder
JP4772328B2 (ja) 不揮発性半導体記憶装置
US7630226B2 (en) Semiconductor device
KR101608739B1 (ko) 리던던시 회로, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 리페어 방법
US6639848B2 (en) Semiconductor memory device and method for testing the same
JP5082334B2 (ja) 電気ヒューズ回路、メモリ装置及び電子部品
KR20090084531A (ko) 퓨즈 회로 및 이를 포함하는 반도체 메모리 장치
JP4818024B2 (ja) 半導体記憶装置
JP2008053259A (ja) 半導体集積回路及びその試験方法
JP2009277291A (ja) 不揮発性半導体記憶装置
JP2007116045A (ja) 半導体装置
US7257012B2 (en) Nonvolatile semiconductor memory device using irreversible storage elements
US6836145B2 (en) Programming circuit and method having extended duration programming capabilities
JP2009283602A (ja) 不揮発性半導体メモリ
JP5458236B2 (ja) 電気ヒューズ判定回路及び判定方法
TWI281671B (en) An option fuse circuit using standard CMOS manufacturing process

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20100818