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JP4971970B2 - 降圧回路及び半導体装置並びに降圧回路制御方法 - Google Patents

降圧回路及び半導体装置並びに降圧回路制御方法 Download PDF

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Description

本発明は、降圧技術、具体的には電源電圧を降圧して対象回路に供する技術に関する。
システム電源電圧より低い電源電圧で動作する回路を有する処理システムにおいて、システム電源電圧をこれらの回路の動作する電源電圧に降圧する降圧回路が用いられている。例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）や擬似ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体記憶装置の分野において、ＬＳＩの高密度および高集積化に伴って素子の微細化が進んでおり、微細化された素子の信頼性の改善、信号線の振幅の低減による高速化および低電流消費化のために内部動作電源電圧が低くされている。一方、プロセッサなどの外部装置は、半導体記憶装置ほど微細化されていないため、半導体記憶装置を用いて処理システムを構築する際に、プロセッサなどの電源電圧によりシステム電源電圧が決定される。そのため、単一電源の処理システムを構築するのに当たり、システム電源電圧を降圧することによって内部電源電圧を生成する降圧回路が用いられている。
図２３は、降圧回路の一例を示す模式図である。図２３に示す例において、回路群１０は、複数の回路（回路１、回路２、・・・、回路Ｎ）を有し、これらの回路は、システム電源電圧ＶＤＤ０より低い電圧（以下動作電圧という）ＶＩＮＴ０で動作する。降圧回路２０は、電源イネーブル信号ＶＩＮＴＥＮに応じて動作し、回路群１０に供する電圧ＶＩＮＴが動作電圧ＶＩＮＴ０になるようにシステム電源電圧ＶＤＤ０を降圧する。
回路活性化イネーブル信号ＣＥは、回路群１０の活性／非活性を制御する信号である。以下の説明において、回路や回路群が活性化し動作している期間を以下アクティブ期間といい、それ以外の期間をスタンバイ期間という。
図２４は、回路群１０がスタンバイ期間からアクティブ期間になり、アクティブ期間から再びスタンバイ期間になる過程における電流消費や、降圧回路２０から供される電圧ＶＩＮＴおよび各信号の遷移態様を示す。
図２４に示すように、回路群１０のスタンバイ期間において回路活性化イネーブル信号ＣＥがオンすると、回路群１０は動作を開始しアクティブ期間Ａ１に入る。それに伴って、電源イネーブル信号ＶＩＮＴＥＮもオンし、降圧回路２０は、回路群１０に電圧ＶＩＮＴを供する。この時点で、電圧ＶＩＮＴは動作電圧ＶＩＮＴ０と同じである。
図２４における曲線Ｌ０は、電圧ＶＩＮＴの遷移を示す。回路群１０が動作開始すると電流消費が生じるため、電圧ＶＩＮＴが動作電圧ＶＩＮＴ０より低くなり、いわゆる電源ドロップが生じる。降圧回路２０は、電源ドロップを検知し、ＶＩＮＴがＶＩＮＴ０になるように動作するが、回路群１０の電流消費に見合うようになるまで時間がかかる。この時間を以下降圧回路応答期間Ａ２という。
回路活性化イネーブル信号ＣＥがオフすることにより回路群１０は動作を終了し、アクティブ期間Ａ１からスタンバイ期間に移行する。このとき、回路群１０の電流消費が０になるが、電源網や安定化容量の回復のため、降圧回路２０が引き続き電荷を供給する必要があり、電源イネーブル信号ＶＩＮＴＥＮは、回路群１０の動作終了に遅れてオフする。この遅れ量は、図２４に示す回復期間Ａ３である。回復期間Ａ３の終点において、電圧ＶＩＮＴが動作電圧ＶＩＮＴ０に回復される。
降圧回路２０の電荷供給能力Ｑｔと回路群１０の消費電荷Ｐｔの関係の視点からこの過程を考察してみる。降圧回路応答期間Ａ２の前段の期間Ｔ１において、電源ドロップの影響で降圧回路２０の電荷供給能力Ｑｔが回路群１０の消費電荷Ｐｔより小さいため、電圧ＶＩＮＴが次第に降下する。降圧回路２０の回復動作により、降圧回路応答期間Ａ２の後段を含む期間Ｔ２において、降圧回路２０の電荷供給能力Ｑｔは消費電荷Ｐｔとほぼ同値になり、期間Ｔ２の終点すなわち期間Ｔ３の始点から、降圧回路２０の電荷供給能力Ｑｔが回路群１０の消費電荷Ｐｔより大きくなる。これにより、電源ドロップが回復されていく。
電源ドロップは、回路の高速動作に支障を来たす要因である。回路動作の高速化につれ、アクティブ期間Ａ１が短くなる一方、電源ドロップの影響で、降圧回路応答期間Ａ２が短くならないため、回復期間Ａ３を長くとらざるを得ない。回復期間Ａ３の終点に電圧ＶＩＮＴが動作電圧ＶＩＮＴ０に回復されるため、回復期間Ａ３中に回路群１０が活性化できず、次の動作を開始することができない。回復期間Ａ３が長いほど、回路群１０の高速動作の維持が困難になる。
図２５は、メモリセルおよびその周辺に設けられる内部電源回路３０の模式図を示す。図２５に示すように、内部電源回路３０は、システム電源電圧ＶＤＤ０を供給する電源端子３１と、３つの降圧回路３２を有し、システム電源電圧ＶＤＤ０を降圧してＩ／Ｏインタフェース４０、周辺ロジック５０、メモリセル６０に供する。
メモリのライト動作やリード動作によりアドレスバスやコマンドバスで大きな電流消費がなされ、電源の応答性の速さが不十分である場合には、前述した電源ドロップも大きくなる。そのため、センスアップの駆動能力の低下が起こり、メモリセル信号の増幅に時間がかかる。
これを解決する手法として、例えば特許文献１に記載されたように、オーバードライブが使用されている。特許文献１に開示されたオーバードライブは、メモリセル信号の増幅時だけ、センスアップのＰＭＯＳ側に降圧回路の出力より高い電圧を、またＮＭＯＳ側にはグランド電位より低い電圧を印加し、トランジスタのＶＳＤを上げて、駆動入力の不足を補う手法である。
図２６は、オーバードライブが実施される降圧回路の模式図を示す。比較しやすいように、図２６において、各構成要素について図２３と同じ符号を使用する。
図２６において、回路群１０は、図２５における周辺ロジック５０またはメモリセル６０に相当する。ＯＤは、オーバードライブ信号であり、それがオンする期間においてオーバードライブが実施される。以下、オーバードライブが実施される期間をオーバードライブ実施期間という。
図２７は、図２６の模式図が示すようにオーバーオーバードライブの実施が伴う場合に、回路群１０がスタンバイ期間からアクティブ期間になり、アクティブ期間から再びスタンバイ期間になる過程における電流消費や、降圧回路２０から供される電圧ＶＩＮＴおよび各信号の遷移態様を示す。なお、図中曲線Ｌ１は、この場合における電圧ＶＩＮＴの遷移を示すものである。
オーバードライブ信号ＯＤは、回路群１０の動作開始時にオンする。それに伴い、オーバードライブが実施される。オーバードライブ実施期間Ａ４の終点に到達すると、オーバードライブ信号ＯＤがオフし、オーバードライブの実施も終了する。図２７に示すように、オーバードライブの実施により、電源ドロップの度合いが小さくなり、降圧回路応答期間Ａ２が短くなり、回復期間Ａ３も短くなる。図２７において、分かりやすいように電源ドロップを示しているが、オーバードライブ時に印加する電圧を調整することにより、電源ドロップを完全に回避することも可能である。こうして、オーバードライブにより、回路群１０の高速動作の維持を図ることができる。
特開２０００−５７７６４号公報
ところで、オーバードロップを防ぐために実施するオーバードライブは、回路の動作開始時において電源応答性を良くして降圧回路応答期間Ａ２を短くすることにより回復期間Ａ３を短くすることができる一方、回路の動作終了時の電源応答性の悪化を引き越す恐れがある。
通常、システムの高速化のために電源網が低抵抗化されているため、オーバードライブを実施した場合、電荷供給過剰になる可能性がある。例えば図２７の曲線Ｌ１が示す例のように、回復期間Ａ３を過ぎても電圧ＶＩＮＴの上昇が続いている。これでは、回路群１０の次の動作の開始を遅れさせてしまう。さらに、回路群１０の動作のバラつきが大きくなる問題の他に、回路群１０の電圧定格によっては信頼性で補償できないときもある。
電荷供給過剰を解消して回路の動作終了時の電源応答性を良くするために、回路群１０の動作中の電荷消費量を把握し、それに応じてオーバードライブの実施度合いを調整する手法が考えられる。この手法は、回路群１０の動作中における電荷消費量の予測ができることを前提とする。しかし、例えばＤＲＡＭや擬似ＳＲＡＭなどの半導体記憶装置の場合、メモリバンクのセンス電流などのアレイ電流については概ねその予測ができるが、周辺ロジックについて、動作パターンにより電流消費が様々であり、動作中の電荷消費量の把握が困難である。
本発明の一つの態様は、電源電圧を供給するための電源ノードと、対象回路に電源供給を行うための内部電源線との間に接続され、電源電圧を降圧して内部電源線を介して対象回路に供する降圧回路である。この降圧回路は、内部電源線上の電圧と基準電圧とを比較する比較回路と、該比較回路の比較結果に応じて内部電源線と電源ノード間を流れる電流を調整するドライバとを備える。ドライバの活性度は、対象回路の動作開始に同期して所定の強化期間に強められ、強化期間後の所定の弱化期間に弱められるように制御されている。
本発明の別の態様は、半導体装置である。この半導体装置は、第１の対象回路と、該第１の対象回路に接続された第１の内部電源線と、電源電圧を供給するための電源ノードと第１の内部電源線との間に接続、電源電圧を降圧して第１の内部電源線を介して第１の対象回路に供する第１の降圧回路を有する。該第１の降圧回路は、第１の内部電源線上の電圧と第１の基準電圧とを比較する第１の比較回路と、該第１の比較回路の比較結果に応じて第１の内部電源線と電源ノード間を流れる電流を調整する第１のドライバを備える。第１のドライバの活性度は、第１の対象回路の動作開始に同期して所定の強化期間に強められ、強化期間後の所定の弱化期間に弱められるように制御されている。
本発明のさらなる別の態様は、降圧回路制御方法である。この方法は、電源電圧を供給するための電源ノードと、対象回路に電源供給を行うための内部電源線との間に接続され、電源電圧を降圧して内部電源線を介して対象回路に供する降圧回路であって、内部電源線上の電圧と基準電圧を比較する比較回路と、該比較回路の比較結果に応じて内部電源線と電源ノード間を流れる電流を調整するドライバとを備えた降圧回路に対して、そのドライバの活性度が、対象回路の動作開始に同期して所定の強化期間に強められ、強化期間後の所定の弱化期間に弱められるように制御する。
本発明の技術によれば、電源電圧を降圧して対象回路に供する際に、対象回路の動作開始時と終了時のいずれにおいても、良好な電源応答性を実現できる。
以下、図面を参照して本発明の実施の形態について説明する。
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態にかかる半導体装置１００を示す。半導体装置１００は、回路群１４０と、外部電源電圧であるシステム電源電圧ＶＤＤ０を降圧して回路群１４０に供する降圧回路１２０を有する。降圧回路１２０は、電源ノード１１０と、内部電源線１３０との間に接続され、比較回路１２２とドライバ１２８を備える。
回路群１４０は、複数の回路を備え、動作停止中のスタンバイ期間において回路活性化イネーブル信号ＣＥがオンすると動作を開始しアクティブ期間に入り、アクティブ期間において回路活性化イネーブル信号ＣＥがオフすると動作を終了してスタンバイ期間に入る。また、回路群１４０の動作電圧は、ＶＩＮＴ０であるとする。
比較回路１２２は、回路群１４０の動作電圧ＶＩＮＴ０と同一の値を有する基準電圧ＶＲＥＦと、内部電源線１３０上の電圧ＶＩＮＴとを比較する。
ドライバ１２８は、比較回路１２２の比較結果に応じて、電源ノード１１０と内部電源線１３０間を流れる電流を調整する。具体的には、内部電源線１３０上の電圧ＶＩＮＴが基準電圧ＶＲＥＦ（＝ＶＩＮＴ０）より低いときに、内部電源線１３０上の電圧ＶＩＮＴが上昇して、基準電圧ＶＲＥＦに近づくように、電源ノード１１０と内部電源線１３０間を流れる電流を調整する。
降圧回路１２０には、３つの制御信号ＶＩＮＴＥＮ、ＯＤ、ＯＢが入力される。
ＶＩＮＴＥＮは、電源イネーブル信号であり、ＶＩＮＴＥＮがオンする間、比較回路１２２が動作する。
ＯＤは、ドライバ１２８の活性度を強めるか否かを示す制御信号であり、以下オーバードライブ信号という。また、ドライバ１２８の活性度を強めることをオーバードライブともいう。
ＯＤＢは、ドライバ１２８の活性度を弱めるか否かを示す制御信号であり、以下逆オーバードライブ信号という。また、ドライバ１２８の活性度を弱めることを逆オーバードライブともいう。
本実施の形態において、回路群１４０の動作開始時にオーバードライブ信号ＯＤが所定期間（強化期間）オンし、回路群１４０の動作終了時に逆オーバードライブ信号ＯＤＢが所定期間（弱化期間）オフする。これにより、ドライバ１２８の活性度は、回路群１４０の動作開始時に強められ、回路群１４０の動作終了時に弱められる。
ドライバ１２８の活性度を強めるオーバードライブ、およびドライバ１２８の活性度を弱める逆オーバードライブについて、様々な方式が可能であり、ここで図２を参照して一例を説明する。
図２は、オーバードライブと逆オーバードライブが実施される降圧回路１２０の例を示す。図示のように、比較回路１２２は、ＮチャンネルＭＯＳトランジスタＭＮ１１〜ＭＮ１８、ＰチャンネルＭＯＳトランジスタＭＰ１１〜ＭＰ１７、定電流源１２６、インバータ１２４を有する。ドライバ１２８は、ＰチャンネルＭＯＳトランジスタＭＰ２０により構成される。
ＭＰ１５、ＭＰ１６、ＭＰ１７は夫々ソースがシステム電源電圧ＶＤＤ０に並列に接続されており、ゲートには電源イネーブル信号ＶＩＮＴＥＮが入力される。電源イネーブル信号ＶＩＮＴＥＮは比較回路１２２を動作させるか否かを決定する信号である。この電源イネーブル信号ＶＩＮＴＥＮは、回路群１４０の動作開始に同期してオンする。また、ＭＰ１７のドレインはＭＰ２０のゲートに接続されている。
ＭＰ１５のドレインは、ＭＰ１１及びＭＰ１２のゲートに共通に接続されている。ＭＰ１１、ＭＰ１２は、それらのゲートが相互に接続され、ソースがシステム電源電圧ＶＤＤ０に接続され、カレントミラーを構成する。ＭＰ１２はゲートとドレインが短絡されている。ＭＰ１１のドレインにはＭＮ１１のソースが接続される。ＭＮ１１はゲートとソースが短絡されている。
ＭＰ１２のドレインには、ＭＮ１３、ＭＮ１２のドレインが接続されている。ＭＮ１３及びＭＮ１２は並列に接続され、それらのソースにＭＮ１５のドレインが接続されている。ＭＮ１３のゲートにはＶＲＥＦが供給され、ＭＮ１２のゲートにはオーバードライブ信号ＯＤが入力される。ＭＮ１５は、ソースが接地に接続された定電流源１２６に接続され、ゲートには電源イネーブル信号ＶＩＮＴＥＮが供給されている。
ＭＰ１３、ＭＰ１４は、それらのゲートが相互に接続されると共にＭＰ１６のドレインに接続され、ソースにはシステム電源電圧ＶＤＤ０が供給されカレントミラーを構成する。ＭＰ１３のゲートとドレインは短絡されている。また、ＭＰ１３のドレインにはＭＮ１４のドレインが接続されている。ＭＮ１４のソースはＭＮ１５のドレインに接続され、ゲートはＭＰ２０のドレインに接続されている。ＭＰ２０のドレインからは、ＶＩＮＴが出力される。
また、ＭＰ１３のドレインには、ＭＮ１８のドレインも接続されている。ＭＮ１８のソースはＭＮ１５のドレインに接続され、ゲートには逆オーバードライブ信号ＯＤＢが入力される。
ＭＰ１４のドレインはＭＮ１７のドレインに接続されている。ＭＮ１７のゲートはＭＮ１１のゲート及びＭＮ１６のドレインと接続され、ソースは接地されている。ＭＮ１６は、ソースは接地され、ゲートには、インバータ１２４により反転された電源イネーブル信号ＶＩＮＴＥＮが供給される。
ドライバ１２８において、ＭＰ２０は、ソースがシステム電源電圧ＶＤＤ０に接続され、ゲートがＭＰ１７及びＭＰ１４のドレインに接続され、ゲート電圧ＶＤＤＡＣＴＤが供給されている。
次いで、降圧回路１２０の動作を説明する。まず、オーバードライブ信号ＯＤと逆オーバードライブ信号ＯＤＢが共にオフであり、すなわちドライバ１２８の活性度の調整がなされない場合について説明する。この場合、ゲートにオーバードライブ信号ＯＤが入力されるＭＮ１２と、ゲートに逆オーバードライブ信号ＯＤＢが入力されるＭＮ１８は、共にオフである。
電源イネーブル信号ＶＩＮＴＥＮがオフであるとき、ＭＰ１５、ＭＰ１６、ＭＰ１７がオンするため、ＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４、およびＭＰ２０はオフし、ＶＩＮＴと基準電圧ＶＲＥＦは同じであり、比較回路１２２は動作しない。
電源イネーブル信号ＶＩＮＴＥＮがオフからオンになると、回路群１４０は動作開始する。このとき、ＭＰ１５、ＭＰ１６、ＭＰ１７、およびＭＮ１６はオフ、ＭＮ１５はオンする。したがって、比較回路１２２とドライバ１２８も動作する。
回路群１４０の動作開始に伴う電流消費によりＶＩＮＴが低下すると、ＭＮ１１とＭＮ１７に流れる電流が増大し、同時にＭＰ１４に流れる電流が減少する。これにより、ＭＰ２０のゲート電圧ＶＤＤＡＣＴＤが低下し、ドライバ１２８が活性化し、ＶＩＮＴは上昇して基準電圧ＶＲＥＦに近づく。
次に、オーバードライブ信号ＯＤと逆オーバードライブ信号ＯＤＢがオンである場合の比較回路１２２の動作を説明する。なお、オーバードライブ信号ＯＤは、回路群１４０の動作開始時に所定期間だけオンし、逆オーバードライブ信号ＯＤＢは、回路群１４０の動作終了時に所定期間だけオンし、オーバードライブ信号ＯＤとオーバードライブ０ＤＢは、同時にオンすることが無い。
オーバードライブ信号ＯＤがオンする期間において、ＭＮ１２がオンするため、ＭＮ１２に多量な電流が流れる。これは、基準電圧ＶＲＥＦを擬似的に上昇させた状態である。従って、ＭＰ２０のゲート電圧ＶＤＤＡＣＴＤは、オーバードライブ信号ＯＤがオンしない場合よりさらに下降する。これにより、ドライバ１２８の活性度が強められ、ＶＩＮＴの上昇速度も速くなる。
一方、逆オーバードライブ信号ＯＤＢがオンする期間において、ＭＮ１８がオンするため、ＭＰ１４に流れる電流が増加し、ＭＮ１７に流れる電流が減少する。そのため、逆オーバードライブ信号ＯＤＢがオンしない場合と比べて、ＭＰ２０のゲート電圧ＶＤＤＡＣＴＤの低下分が減少され、ドライバ１２８の活性度が弱められ、ＶＩＮＴの上昇速度は遅くなる。
図３は、図１に示す半導体装置１００において、回路群１４０がスタンバイ期間からアクティブ期間に入り、アクティブ期間から再びスタンバイ期間に入る過程における電流消費や、内部電源線１３０上の電圧ＶＩＮＴおよび各信号の遷移態様を示す。なお、図中曲線Ｌ２は、半導体装置１００におけるＶＩＮＴの遷移を示すものであり、比較のために、図３において、オーバードライブと逆オーバードライブのいずれも実施されない場合のＶＩＮＴの遷移を示す曲線Ｌ０と、オーバードライブが実施され、逆オーバードライブが実施されない場合のＶＩＮＴの遷移を示す曲線Ｌ１も示されている。また、図３における曲線Ｌ０と曲線Ｌ１は、図２７における曲線Ｌ０と曲線Ｌ１は、それぞれ同一のものである。
図３に示すように、回路活性化イネーブル信号ＣＥのオンに応じて回路群１４０が動作開始し、電流を消費する。このとき、内部電源線１３０の電圧ＶＩＮＴが下降するが、降圧回路１２０のドライバ１２８が活性化し、ＶＩＮＴが上昇するように動作する。
さらに、本実施の形態において、ドライバ１２８の活性度が、回路群１４０の動作開始時に所定期間（図中オーバードライブ実施期間Ａ４）強められるので、ＶＩＮＴの上昇速度は、オーバードライブを実施しない場合（曲線Ｌ０が示す）より速くなる。これにより、回路群１４０の動作開始時の電源応答性が良くなる。
さらに、オーバードライブ実施期間Ａ４の後、本実施の形態においては回路群１４０の動作終了時に所定期間（図中逆オーバードライブ実施期間Ａ５）においてドライバ１２８の活性度が弱められる。これにより、ＶＩＮＴの上昇速度は、オーバードライブを実施し、逆オーバードライブを実施しない場合（曲線Ｌ１が示す）より遅くなる。こうすることによって、オーバードライブを実施することに起因する電荷供給過剰を防ぐことができ、逆オーバードライブの実施後は、内部電源線１３０上の電圧ＶＩＮＴが適正電圧に速く戻ることができる。
また、逆オーバードライブ実施期間Ａ５においてドライバ１２８の活性度を弱めるようにしているので、回路群１４０の電流消費を予測できない場合でも、回路群１４０の動作終了時の電源応答性を良くすることができる。
＜第２の実施の形態＞
上述した第１の実施の形態の半導体装置１００は、回路群１４０に対して１つの降圧回路１２０を設けることを例にしているが、本発明にかかる技術は、複数の降圧回路が設けられた半導体装置にも適用することができる。
図４は、本発明の第２の実施の形態にかかる半導体装置２００を示す。なお、図４において、図１に示す半導体装置１００のものと同様の構成または機能を有するものに対して、同一の符号を付与しており、これらについては詳細な説明を省略する。
図４に示すように、半導体装置２００において、回路群１４０に対して複数（図示の例では２つ）の降圧回路１２０が並列に設けられている。これらの降圧回路１２０は、図１に示す半導体装置１００における降圧回路１２０と同様のものであるので、ここで説明を省略する。
半導体装置２００のように、複数の回路が含まれる対象回路群に対して複数の降圧回路が設けられた場合にも、本発明にかかる技術を適用することができ、半導体装置１００のときと同様の効果を得ることができる。
＜第３の実施の形態＞
図５は、本発明の第３の実施の形態にかかる半導体装置３００を示す。半導体装置３００も、複数の降圧回路が並列に設けられた半導体装置に本発明の技術を適用したものである。図５において、図４に示す半導体装置２００のものと同様の構成または機能を有するものに対して、同一の符号を付与しており、これらについては詳細な説明を省略する。
図５に示すように、半導体装置３００において、回路群１４０に対して複数（図示の例では２つ）の降圧回路が設けられている。この２つの降圧回路は、降圧回路３２０と降圧回路１２０である。また、回路群１４０に含まれる各回路のうち、回路１４Ｎは、電流消費が大きいものである。
降圧回路１２０は、オーバードライブと逆オーバードライブを行うように構成されたものであり、降圧回路３２０は、オーバードライブと逆オーバードライブを行わない従来の降圧回路である。
電流消費が大きい回路１４Ｎの電流供給を担うのは、回路１４Ｎの近くに配置された降圧回路１２０である。すなわち、本実施の形態の半導体装置３００では、対象回路群に対して複数の降圧回路が設けられた場合に、対象回路群に含まれる各回路のうちの、電流消費が大きい回路の電流供給を担う降圧回路のみが、オーバードライブと逆オーバードライブを行うように構成されている。電流消費が大きくない他の回路の電流供給を担う降圧回路としては、オーバードライブと逆オーバードライブを行わない通常の降圧回路が用いられる。
電源ドロップは、電流消費が大きい回路の近傍で顕著に発生するので、本実施の形態では、このような回路の電流供給を担う降圧回路のみに本発明の技術を適用することによって、対象回路群の動作開始時と動作終了時のいずれにおいても良好な電源応答性を得ることができると共に、降圧回路の規模を小さくでき、ひいては半導体装置全体の回路規模を小さくできる。
＜第４の実施の形態＞
上述した第１〜第３の実施の形態にかかる半導体装置は、降圧回路からの電流供給を受ける各回路が、同一のタイミングで動作開始／動作終了をする場合の例である。本発明の技術は、降圧回路からの電流を受ける対象回路の動作開始／動作終了のタイミングが異なる場合にも適用することができる。
図６は、本発明の第４の実施の形態にかかる半導体装置４００を示す。半導体装置４００において、回路群１４０と回路群４４０は、それぞれ回路活性化イネーブル信号ＣＥ１と回路活性化イネーブル信号ＣＥ２のオン／オフに応じて活性化／非活性化し、動作開始と動作終了のタイミングが異なる。
電源ノード１１０と内部電源線１３０との間に、複数（図示の例では２つ）の降圧回路１２０が並列に接続されている。降圧回路１２０は、回路群１４０と回路群４４０の動作開始時に所定期間オーバードライブが実施され、回路群１４０と回路群４４０の動作終了時に所定期間逆オーバードライブが実施されるように、オーバードライブ信号ＯＤと逆オーバードライブ信号ＯＤＢにより制御される。
図７は、図６に示す半導体装置４００において、回路群１４０および回路群４４０がスタンバイ期間からアクティブ期間に入り、アクティブ期間から再びスタンバイ期間に入る過程における電流消費や、内部電源線１３０上の電圧ＶＩＮＴおよび各信号の遷移態様を示す。図中曲線Ｌ３は、半導体装置４００におけるＶＩＮＴの遷移を示すものである。
図７に示すように、まず、回路活性化イネーブル信号ＣＥ１のオンに応じて回路群１４０が動作開始し、電流を消費する。このとき、内部電源線１３０の電圧ＶＩＮＴが下降するが、降圧回路１２０のドライバ１２８が活性化し、ＶＩＮＴが上昇するように動作する。さらに、回路群１４０の動作開始時の所定期間（第１のオーバードライブ実施期間Ａ４ａ）においてオーバードライブ信号ＯＤがオンすることにより、オーバードライブが実施されるため、ドライバ１２８の活性度が強められる。
続いて、回路活性化イネーブル信号ＣＥ２のオンに応じて回路群４４０が動作開始する。これに応じて図示第２のオーバードライブ実施期間Ａ４ｂにおいて、オーバードライブ信号ＯＤが再びオンし、２回目のオーバードライブが実施される。
回路群１４０と回路群４４０が動作し続き、回路群１４０が先に動作終了する。これに応じて、図示第１の逆オーバードライブ実施期間Ａ５ａにおいて、逆オーバードライブ信号ＯＤＢがオンし、逆オーバードライブが実施される。
その後、回路群４４０も動作を終了する。これに応じて、第２の逆オーバードライブ実施期間Ａ５ｂにおいて、逆オーバードライブ信号ＯＤＢが再びオンし、２回目の逆オーバードライブが実施される。
このように、本発明の技術を、動作開始／終了のタイミングが異なる回路を有する対象回路群にも適用することができ、適用することによって、いずれの回路の動作開始／終了時においても電源の応答性を向上させることができる。
なお、本実施の形態では、降圧回路が複数設けられた場合を例にしているが、降圧回路が１つしか有さない場合にも同様である。
＜第４の実施の形態の変形例＞
半導体装置４００において、回路群１４０の動作開始／終了に応じてオーバードライブ／逆オーバードライブが実施され、回路群４４０の動作／終了に応じてオーバードライブ／逆オーバードライブが実施されるようになっている。これらの回路群の動作開始／終了タイミングが異なるものの、片方の回路群の動作中に他方の回路群が動作開始した場合には、オーバードライブを、先に動作開始した回路群の動作開始時に所定期間のみ実施するようにしてもよい。また、片方の回路群の動作終了時に他方の回路群が動作中である場合には、逆オーバードライブを、後に動作終了する回路群の動作終了時に所定期間のみ実施するようにしてもよい。この場合の各信号の遷移の例を図８に示す。なお、この例では、回路群１４０が先に動作開始し、それに続き回路群４４０が動作開始する。また、回路群１４０が先に動作終了し、それに続き回路群４４０が動作終了する。図中曲線Ｌ４は、内部電源線１３０上の電圧ＶＩＮＴの遷移を示している。
図８に示すように、先に動作開始する回路群１４０の動作開始時における第１のオーバードライブ実施期間Ａ４ａにおいて、オーバードライブ信号ＯＤがオンし、オーバードライブが実施される。一方、回路群１４０の動作中に動作開始する回路群４４０の動作開始時には、オーバードライブ信号ＯＤがオフしたままであり、オーバードライブが実施されない。
また、先に動作終了する回路群１４０の動作終了時において、逆オーバードライブ信号ＯＤＢがオフしたままであり、逆オーバードライブが実施されない。一方、後に動作終了する回路群４４０の動作終了時における第２の逆オーバードライブ実施期間Ａ５ｂにおいて、逆オーバードライブ信号ＯＤＢがオンし、逆オーバードライブが実施される。
このように、回路群１４０と回路群４４０を１つの対象回路と看做し、この対象回路全体の動作開始／終了に合わせてオーバードライブ／逆オーバードライブを実施することによって、動作開始／終了時のいずれにおいても電源応答性を良くすることができると共に、ドライバの活性度の過度の強化と過度の弱化を防げることができる。
＜第５の実施の形態＞
第２の実施の形態〜第４の実施の形態は、複数の降圧回路が並列に接続された半導体装置に本発明の技術を適用したものである。本発明にかかる技術は、複数の降圧回路が直列に接続された半導体装置にも適用することができる。
図９は、本発明の第５の実施の形態にかかる半導体装置５００を示す。半導体装置５００において、２つの降圧回路１２０が直列に接続されており、それぞれ回路群１４０と回路群５４０の電流供給を担う。なお、図９において、前述した各実施の形態にかかる半導体装置のものと同様の構成または機能を有するものに対して、同一の符号を付与しており、これらについては詳細な説明を省略する。
回路群１４０は、内部電源線１３０に接続され、電源ノード１１０と内部電源線１３０の間に接続された降圧回路１２０から電流が供給される。内部電源線１３０上の電圧は、ＶＩＮＴである。
回路群５４０は、内部電源線５３０に接続され、内部電源線１３０と内部電源線５３０の間に接続された降圧回路１２０から電流が供給される。内部電源線５３０上の電圧は、ＶＩＮＴ１である。
回路群１４０と回路群５４０の活性／非活性は、同一の回路活性化イネーブル信号ＣＥにより制御され、動作開始／終了のタイミングが同じである。２つの降圧回路１２０は、回路群１４０と回路群５４０の動作開始時に所定期間オーバードライブが実施され、回路群１４０と回路群５４０の動作終了時に所定期間逆オーバードライブが実施されるように、オーバードライブ信号ＯＤと逆オーバードライブ信号ＯＤＢにより制御される。
図１０は、図９に示す半導体装置５００において、回路群１４０および回路群５４０がスタンバイ期間からアクティブ期間に入り、アクティブ期間から再びスタンバイ期間に入る過程における電圧ＶＩＮＴおよびＶＩＮＴ１、回路活性化イネーブル信号ＣＥ、オーバードライブ信号ＯＤ、逆オーバードライブ信号ＯＤＢの遷移態様を示す。
図１０に示すように、２つの降圧回路１２０において、回路群１４０と回路群５４０の動作開始時のオーバードライブ実施期間Ａ４にオーバードライブ信号ＯＤがオンし、オーバードライブが実施される。また、回路群１４０と回路群５４０の動作終了時の逆オーバードライブ実施期間Ａ５に逆オーバードライブ信号ＯＤＢがオンし、逆オーバードライブが実施される。
このように、複数の降圧回路が直列に接続された半導体装置にも本発明の技術を適用することができ、また、本発明の技術を適用することにより、これらの降圧回路から電流が供給される対象回路の動作開始／終了時のいずれにおいても電源応答性を良くすることができる。
＜第６の実施の形態＞
図１１は、本発明の第６の実施の形態にかかる半導体装置６００を示す。半導体装置６００も、複数（図示の例では２つ）の降圧回路が直列に接続された半導体装置に本発明の技術を適用したものである。
半導体装置６００において、降圧回路１２０は、内部電源線１３０と電源ノード１１０の間に接続され、システム電源電圧ＶＤＤ０をＶＩＮＴに降圧して回路群１４０と降圧回路６２０に供する。降圧回路１２０では、オーバードライブと逆オーバードライブが実施される。
降圧回路６２０は、内部電源線１３０と内部電源線６３０との間に接続され、内部電源線１３０上の電圧ＶＩＮＴを降圧して回路群６４０に供する。降圧回路６２０は通常の降圧回路であり、オーバードライブと逆オーバードライブが実施されない。
また、回路群１４０は、回路活性化イネーブル信号ＣＥ１により活性／非活性が制御され、回路群６４０は、回路活性化イネーブル信号ＣＥ２により活性／非活性が制御され、回路群１４０と回路群６４０の動作開始／終了タイミングが異なる。
図１２は、図１１に示す半導体装置６００において、回路群１４０および回路群６４０がスタンバイ期間からアクティブ期間に入り、アクティブ期間から再びスタンバイ期間に入る過程における電圧ＶＩＮＴおよびＶＩＮＴ１、回路活性化イネーブル信号ＣＥ１とＣＥ２、オーバードライブ信号ＯＤ、逆オーバードライブ信号ＯＤＢの遷移態様を示す。
図１２に示すように、降圧回路１２０において、回路群１４０の動作開始時の第１のオーバードライブ実施期間Ａ４ａにオーバードライブ信号ＯＤがオンし、オーバードライブが実施される。その後、回路群６４０の動作開始時の第２のオーバードライブ実施期間Ａ４ｂにオーバードライブ信号ＯＤが再びオンし、２度目のオーバードライブが実施される。また、回路群１４０の動作終了時の第１の逆オーバードライブ実施期間Ａ５ａに逆オーバードライブ信号ＯＤＢがオンし、逆オーバードライブが実施される。その後、回路群６４０の動作終了時の第２の逆オーバードライブ実施期間Ａ５ｂに逆オーバードライブ信号ＯＤＢがオンし、２度目の逆オーバードライブが実施される。
すなわち、本実施の形態の半導体装置６００では、回路群１４０と、降圧回路６２０と、回路群６４０とを１つの対象回路群と看做され、降圧回路１２０によりこの対象回路群に含まれる各回路の動作開始／終了に合わせてオーバードライブ／逆オーバードライブが実施される。
＜第６の実施の形態の変形例＞
半導体装置６００の降圧回路１２０では、回路群１４０の動作開始／終了に応じてオーバードライブ／逆オーバードライブが実施され、回路群６４０の動作開始／終了に応じてオーバードライブ／逆オーバードライブが実施されるようになっている。これらの回路群の動作開始／終了タイミングが異なるものの、これらの回路群の動作開始／終了タイミングが異なるものの、片方の回路群の動作中に他方の回路群が動作開始した場合には、オーバードライブを、先に動作開始した回路群の動作開始時に所定期間のみ実施するようにしてもよい。また、片方の回路群の動作終了時に他方の回路群が動作中である場合には、逆オーバードライブを、後に動作終了する回路群の動作終了時に所定期間のみ実施するようにしてもよい。この場合の各信号の遷移の例を図１３に示す。なお、この例では、回路群１４０が先に動作開始し、その後回路群６４０が動作開始する。また、回路群１４０が先に動作終了し、その後回路群６４０が動作終了する。
図１３に示すように、先に動作開始する回路群１４０の動作開始時における第１のオーバードライブ実施期間Ａ４ａにおいて、オーバードライブ信号ＯＤがオンし、降圧回路１２０でオーバードライブが実施される。一方、回路群１４０の動作中に動作開始する回路群６４０の動作開始時には、オーバードライブ信号ＯＤがオフしたままであり、オーバードライブが実施されない。
また、先に動作終了する回路群１４０の動作終了時において、逆オーバードライブ信号ＯＤＢがオフしたままであり、逆オーバードライブが実施されない。一方、後に動作終了する回路群６４０の動作終了時における第２の逆オーバードライブ実施期間Ａ５ｂにおいて、逆オーバードライブ信号ＯＤＢがオンし、降圧回路１２０で逆オーバードライブが実施される。
＜第７の実施の形態＞
第６の実施の形態の半導体装置６００およびその変形例は、複数の降圧回路が直列に接続され、最も上段に位置する降圧回路においてのみオーバードライブ／逆オーバードライブが実施されるものである。本発明にかかる技術を複数の降圧回路が直列に接続された半導体装置場合に適用する場合に、各降圧回路にオーバードライブ／逆オーバードライブが実施されるようにしてもよい。図１４は、この場合の態様にかかる半導体装置７００を示す。
半導体装置７００は、内部電源線１３０上の電圧ＶＩＮＴを内部電源線６３０の電圧ＶＩＮＴ１に降圧して回路群６４０に供する降圧回路１２０においてオーバードライブ／逆オーバーが実施される点を除き、半導体装置６００と同様の構成を有する。
図１４に示すように、１段目の降圧回路１２０には、第１のオーバードライブ信号ＯＤ１と第１の逆オーバードライブ信号ＯＤＢ１が供給され、２段目の降圧回路１２０には、第２のオーバードライブ信号ＯＤ２と第２の逆オーバードライブ信号ＯＤＢ２が供給される。これらの信号のオン／オフタイミングは、図１５に示されている。
図１５に示すように、先に動作開始する回路群１４０の動作開始時における第１のオーバードライブ実施期間Ａ４ａにおいて、第１のオーバードライブ信号ＯＤ１がオンし、第２のオーバードライブ信号ＯＤ２がオフしたままである。そのため、第１のオーバードライブ実施期間Ａ４ａにおいて、１段目の降圧回路１２０ではオーバードライブが実施されるが、２段目の降圧回路１２０ではオーバードライブが実施されない。
後に動作開始する回路群６４０の動作開始時の第２のオーバードライブ実施期間Ａ４ｂには、オーバードライブ信号ＯＤ１がオフしたままであるが、第２のオーバードライブ信号ＯＤ２がオンする。そのため、第２のオーバードライブ実施期間Ａ４ｂにおいて、１段目の降圧回路１２０ではオーバードライブが実施されないが、２段目の降圧回路１２０ではオーバードライブが実施される。
また、先に動作終了する回路群１４０の動作終了時の第１の逆オーバードライブ実施期間Ａ５ａにおいて、第１の逆オーバードライブ信号ＯＤＢ１がオンし、第２の逆オーバードライブ信号ＯＤＢ２がオフしたままである。そのため、１段目の降圧回路１２０では逆オーバードライブが実施されるが、２段目の降圧回路１２０では逆オーバードライブが実施されない。
そして、後に動作終了する回路群６４０の動作終了時における第２の逆オーバードライブ実施期間Ａ５ｂにおいて、第１の逆オーバードライブ信号ＯＤＢ１がオフしたままであるが、第２の逆オーバードライブ信号ＯＤＢ２がオンする。そのため、１段目の降圧回路１２０では逆オーバードライブが実施されないが、２段目の降圧回路１２０では逆オーバードライブが実施される。
＜第７の実施の形態の変形例＞
第７の実施の形態の半導体装置７００に対して、１段目の降圧回路１２０と２段目の降圧回路１２０におけるオーバードライブ／逆オーバードライブの実施について様々な組み合わせが可能である。図１６と図１７は、２つの例をそれぞれ示す。
図１６に示す例では、第１のオーバードライブ実施期間Ａ４ａと第２のオーバードライブ実施期間Ａ４ｂのいずれにおいても第１のオーバードライブ信号ＯＤ１がオンし、第１の逆オーバードライブ実施期間Ａ５ａと第２の逆オーバードライブ実施期間Ａ５ｂのいずれにおいても第１の逆オーバードライブ信号ＯＤＢ１がオンする。そのため、１段目の降圧回路１２０では、第１のオーバードライブ実施期間Ａ４ａと第２のオーバードライブ実施期間Ａ４ｂのいずれにおいてもオーバードライブが実施され、第１の逆オーバードライブ実施期間Ａ５ａと第２の逆オーバードライブ実施期間Ａ５ｂのいずれにおいても逆オーバードライブが実施される。
また、第２のオーバードライブ信号ＯＤ２は、第２のオーバードライブ実施期間Ａ４ｂにおいてのみオンし、第２の逆オーバードライブ信号ＯＤＢ２は、第２の逆オーバードライブ実施期間Ａ５ｂにおいてのみオンする。そのため、２段目の降圧回路１２０では、第２のオーバードライブ実施期間Ａ４ｂにおいてのみオーバードライブが実施され、第２の逆オーバードライブ実施期間Ａ５ｂにおいてのみ逆オーバードライブが実施される。
図１７に示す例では、第２のオーバードライブ信号ＯＤ２および第２の逆オーバードライブ信号ＯＤＢ２のオン／オフタイミングは図１６に示す例の場合と同様であるが、第１のオーバードライブ信号ＯＤ１は第１のオーバードライブ実施期間Ａ４ａにおいてのみオンし、第１の逆オーバードライブ信号ＯＤＢ１は、第１の逆オーバードライブ実施期間Ａ５ａにおいてのみオンする。そのため、１段目の降圧回路１２０では、第１のオーバードライブ実施期間Ａ４ａにおいてのみオーバードライブが実施され、第１の逆オーバードライブ実施期間Ａ５ａにおいてのみ逆オーバードライブが実施される。
上述した各実施の形態および変形例、並びにそれらの組合せは、降圧回路を必要とするいかなる半導体装置に対しても適用することができる。また、適用により、対象回路の電流消費の把握が困難であっても、対象回路の動作開始／終了時のいずれにおいても電源の応答性を良くすることができ、対象回路の高速な動作の維持に功を奏することができる。
＜第８の実施の形態＞
ここで、上述した実施の形態をＤＲＡＭやＳＲＡＭなどの半導体記憶装置への適用を説明する。なお、上記いずれの実施の形態も適用可能であるが、ここで、図５に示す第３の実施の形態と、図６に示す第４の実施の形態の組合せの適用を例にし、第８の実施の形態として説明する。なお、第３の実施の形態の半導体装置３００は、複数の降圧回路が並列に接続された半導体装置において、電流消費が大きい回路への電流供給担う降圧回路においてのみオーバードライブ／逆オーバードライブが実施されるものであり、第４の実施の形態の半導体装置４００は、複数の降圧回路が並列に接続された半導体装置において、対象回路の動作開始／終了のタイミングが異なる場合におけるオーバードライブ／逆オーバードライブの実施に関するものである。
図１８は、本発明の第８の実施の形態にかかる半導体記憶装置８００を示す。なお、図１８において、上述した各実施の形態の半導体装置のものと機能または構成が同一のものにつては同一の符号を付与し、それらの詳細な説明を省略する。
図１８に示すように、半導体記憶装置８００は、システム電源電圧ＶＤＤ０と内部電源線１３０間に並列に接続された複数の降圧回路（図示の例では３つ）と、メモリ回路８１０を有する。メモリ回路８１０は、複数のメモリセルアレイ（図示の例では２つ）と、周辺ロジック８１３と、Ｉ／Ｏインタフェース（以下単にＩ／Ｏという）８１４を有する。メモリセルアレイには、カラムデコーダ（図中ＣｏｌＤｅｃ）や、カラムコントローラ（Ｃｏｌ制御）とメモリバンク（図中ＢＡＮＫ）が配置されており、周辺ロジック８１３には、コマンドアドレスバッファ（図中ＣＭＤアドレスＢｕｆｅｒ）や、コマンドコントローラ（図中ＣＭＤ制御）が配置されている。なお、カラムデコーダやカラムコントローラも周辺ロジックの一部ではあるが、説明上の便宜のため、メモリセルアレイに図示する。また、メモリ回路８１０における各機能ブロック間の内部接線や内部信号を省略する。
降圧回路１２０と、２つの降圧回路８２０は、システム電源電圧ＶＤＤ０を電圧ＶＩＮＴに降圧してメモリ回路８１０に供する。この３つの降圧回路のうち、降圧回路１２０はオーバードライブ／逆オーバードライブが実施されるように構成されており、他の２つのメモリ回路８１０は、通常の降圧回路であり、オーバードライブ／逆オーバードライブが実施されない。
メモリ回路８１０は、いずれかのメモリバンクにＲＥＡＤまたはＷＲＩＴＥのアクセスがあるときに活性化する。アクセスがあるときには、最も電流消費が大きいのは周辺ロジック８１３に含まれるコマンドコントローラ（ＣＭＤ制御）とコマンドアドレスバッファ（ＣＭＤアドレスＢｕｆｆｅｒ）である。そのため、本実施の形態において、周辺ロジック８１３の電流供給を担う降圧回路として、オーバードライブ／逆オーバードライブが実施される降圧回路１２０が用いられている。
図１９は、いずれかのメモリバンクにアクセスがあるときに、半導体記憶装置８００における各信号や、メモリ回路８１０の電荷消費の遷移を示す。ここで、ＢＡＮＫ０にアクセスがある場合を例にしている。
図１９に示すように、ＢＡＮＫ０にアクセスコマンドが入力されたとき、図示しないメモリコア・アクセス信号がオンする。これに応じて周辺ロジック８１３とメモリセルアレイ８１１が活性化し、メモリ回路８１０は電荷を消費する。
メモリ・アクセス信号は、メモリセルアレイ８１１と周辺ロジック８１３が非活性になるまでオンし続ける。なお、メモリセルアレイ８１１と周辺ロジック８１３が非活性になっても、Ｉ／０８１４がデータの入出力をするために動作しているので、メモリ回路８１０全体としては、相変わらず電荷を消費している。なお、Ｉ／０８１４も非活性になると、メモリ回路８１０全体による電荷消費が０になる。すなわち、メモリ回路８１０全体が電荷を消費する期間は、上述した実施の形態において、回路活性化イネーブル信号ＣＥがオンする期間（アクティブ期間Ａ１）に相当する。
また、電源イネーブル信号ＶＩＮＴＥＮも、メモリ回路８１０の活性化に応じてオンする。なお、電源イネーブル信号ＶＩＮＴＥＮがオフするタイミングは、ＢＡＮＫへの間欠アクセスや、電源グランドの抵抗などが考慮された関係上、メモリ回路８１０と周辺ロジック８１３の非活性化のタイミングよりも後になっている。
降圧回路１２０に入力されるオーバードライブ信号ＯＤは、電源イネーブル信号ＶＩＮＴＥＮのオンに同期してオンし、所定の期間オンし続ける。
また、降圧回路１２０に入力される逆オーバードライブ信号ＯＤＢは、オーバードライブ信号ＯＤのオン期間すなわちオーバードライブ実施期間の後に所定期間オンし続ける。図１９に示すように、逆オーバードライブ信号ＯＤＢは、メモリ回路８１０全体が非活性になるタイミングではなく、それより前の、メモリコア・アクセス信号のオフに同期してオンしている。
すなわち、本実施の形態において、オーバードライブは、メモリ回路８１０全体の活性化に同期して実施されるが、逆オーバードライブは、メモリ回路８１０において、最も電荷消費が大きいブロックの非活性化に同期して実施される。このように、オーバードライブと逆オーバードライブのタイミングは、降圧回路の対象回路の動作開始／終了時に限らず、対象回路の電荷消費パターンに合わせて最適化したものであってもよい。
図２０は、ＢＡＮＫ０とＢＡＮＫ１が連続してアクセスされた場合の各信号の遷移例を示す。この場合、メモリコア・アクセス信号は、先のアクセスに伴った周辺ロジック８１３とメモリセルアレイ８１１の活性化に同期してオンする。また、メモリコア・アクセス信号がオフするタイミングは、周辺ロジック８１３とメモリセルアレイ８１２の非活性化に同期する。
図２０に示すように、この場合、降圧回路１２０に入力されるオーバードライブ信号ＯＤは、ＢＡＮＫ０へのアクセス開始に同期して所定期間オンし、逆オーバードライブ信号ＯＤＢは、ＢＡＮＫ１へのアクセス終了に伴う周辺ロジック８１３とメモリセルアレイ８１２の非活性に同期して所定期間オンする。
すなわち、図２０に示す例の場合、メモリセルアレイ８１１、メモリセルアレイ８１２、周辺ロジック８１３は、１つの回路群として看做され、この回路群の動作開始／終了に合せてオーバードライブ／逆オーバードライブが実施されている。
もちろん、いずれかのＢＡＮＫに対してアクセスがある度にオーバードライブを実施するようにしてもよい。図２１に示すように、ＢＡＮＫ０とＢＮＡＫ１のいずれに対してアクセスがある度に、アクセスの開始に同期してオーバードライブ信号ＯＤがオンしている。
この場合、ＢＡＮＫ０とＢＡＮＫ１について、活性化する度にオンする活性化信号をそれぞれ出力し、２つの活性化信号の論理和信号をオーバードライブ信号ＯＤ信号として用いてもよい。
以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、さまざまな変更、増減を加えたり、各実施の形態を組合せたりしてもよい。これらの変更、増減、組合せがなされた変形例も本発明の範囲にあることは当業者に理解されるところである。
例えば、上述した各実施の形態において、本発明の技術を適用した降圧回路として、図２に示す降圧回路１２０を用いたが、降圧回路１２０と同様の機能を果たすことができる降圧回路であれば、その回路構成は、降圧回路１２０のそれに限られることがない。
図２２は、本発明の技術が適用され、降圧回路１２０と異なる回路構成を有する降圧回路１２０ａを示す。降圧回路１２０ａは、比較回路１２２ａとドライバ１２８ａを有する。ドライバ１２８ａは、ＮチャンネルＭＯＳトランジスタＭＮ６０により構成され、比較回路１２２ａは、ＮチャンネルＭＯＳトランジスタＭＮ５１〜ＭＮ５５と、ＰチャンネルＭＯＳトランジスタＭＰ５１とＭＰ５２により構成される。ＭＰ５１とＭＰ５１はカレントミラーを構成し、ＭＮ５１とＭＮ５４は、差動対を構成する。また、ＭＮ５２は、ＭＮ５１と並列に接続され、ＭＮ５３は、ＭＮ５４と並列に接続される。ＭＮ５２とＭＮ５３には、オーバードライブ信号ＯＤと逆オーバードライブ信号ＯＤＢがそれぞれ入力される。
図２２に示す構成の比較回路１２２ａに対して、降圧回路１２０と同様なタイミングでオーバードライブ信号ＯＤと逆オーバードライブ信号ＯＤＢのオン／オフすれば、降圧回路１２２ａは、降圧回路１２０と同様の機能を果たすことができる。
また、例えば、図１８に示す第８の実施の形態の半導体記憶装置８００は、メモリセルアレイや周辺ロジックなどが同じ内部電源線に接続した例であるが、半導体記憶装置では、メモリセルアレイと周辺ロジックの動作電圧が異なる場合があり、通常、メモリセルアレイの動作電圧は周辺ロジックの動作電圧より低い。このような場合では、例えば図９に示す第５の実施の形態およびそれの変形例を適用すればよい。具体的には、回路群１４０としては周辺ロジックを内部電源線１３０に接続し、回路群５４０としては複数のメモリセルアレイを内部電源線５３０に接続すればよい。
本発明の第１の実施の形態にかかる半導体装置を示す図である。 図１に示す半導体装置における降圧回路を示す図である。 図１に示す半導体装置における各信号の遷移態様を示す図である。 本発明の第２の実施の形態にかかる半導体装置を示す図である。 本発明の第３の実施の形態にかかる半導体装置を示す図である。 本発明の第４の実施の形態にかかる半導体装置を示す図である。 図６に示す半導体装置における各信号の遷移態様を示す図である。 図６に示す半導体装置の変形例を説明するための図である。 本発明の第５の実施の形態にかかる半導体装置を示す図である。 図９に示す半導体装置における各信号の遷移態様を示す図である。 本発明の第６の実施の形態にかかる半導体装置を示す図である。 図１１に示す半導体装置における各信号の遷移態様を示す図である。 図１１に示す半導体装置の変形例を説明するための図である。 本発明の第７の実施の形態にかかる半導体装置を示す図である。 図１４に示す半導体装置における各信号の遷移態様を示す図である。 図１４に示す半導体装置の変形例を説明するための図である（その１）。 図１４に示す半導体装置の変形例を説明するための図である（その２）。 本発明の第８の実施の形態にかかる半導体記憶装置を示す図である。 図１８に示す半導体記憶装置における各信号の遷移態様を示す図である（その１）。 図１８に示す半導体記憶装置における各信号の遷移態様を示す図である（その２）。 図１８に示す半導体記憶装置の変形例を説明するための図である。 図２に示す降圧回路を代替可能な降圧回路の例を示す図である。 従来の降圧回路を示す模式図である。 図２３に示す降圧回路における各信号の遷移態様を示す図である。 メモリセルおよびその周辺に設けられる従来の内部電源回路を示す模式図である。 オーバードライブを実施する従来の降圧回路を示す模式図である。 図２６に示す降圧回路における各信号の遷移態様を示す図である。
符号の説明
１０ 回路群、２０ 降圧回路、 ３０ 内部電源回路、 ３１ 電源端子、 ３２ 降圧回路、 ４０ Ｉ／Ｏインタフェース、 ５０ 周辺ロジック、 ６０ メモリセル、 １００ 半導体装置、 １１０ 電源ノード、 １２０ 降圧回路、 １２０ａ 降圧回路、 １２２ 比較回路、 １２２ａ 比較回路、 １２４ インバータ、 １２６ 定電流源、 １２８ ドライバ、 １２８ａ ドライバ、 １３０ 内部電源線、 １４０ 回路群、 ２００ 半導体装置、 ３００ 半導体装置、 ３２０ 降圧回路、 ４００ 半導体装置、 ４４０ 回路群、 ５００ 半導体装置、 ５３０ 内部電源線、 ５４０ 回路群、 ６００ 半導体装置、 ６２０ 降圧回路、 ６３０ 内部電源線、 ６４０ 回路群、 ７００ 半導体装置、 ８００ 半導体記憶装置、 ８１０ メモリ回路、 ８１１ メモリセルアレイ、 ８１２ メモリセルアレイ、 ８１３ 周辺ロジック、 ８１４ Ｉ／０インタフェース、８２０ 降圧回路 ＯＤ オーバードライブ信号、 ＯＤ１ 第１のオーバードライブ信号、 ＯＤ２ 第２のオーバードライブ信号、 ＯＤＢ 逆オーバードライブ信号、 ＯＤＢ１ 第１の逆オーバードライブ信号、 ＯＤＢ２ 第２の逆オーバードライブ信号。

Claims (23)

  1. 電源電圧を供給するための電源ノードと、対象回路に電源供給を行うための内部電源線との間に接続され、前記電源電圧を降圧して前記内部電源線を介して前記対象回路に供する降圧回路であって、
    基準電圧と前記内部電源線上の電圧とを比較した結果を制御電圧として出力し、第１の制御信号で制御される第１の電流パスと第２の制御信号で制御される第２の電流パスとを有する比較回路と、
    前記制御電圧に応じて前記内部電源線と前記電源ノード間を流れる電流を調整するドライバとを備え、
    前記ドライバの活性度は、前記対象回路の動作開始に同期して所定の強化期間に前記第１の制御信号をオンさせることによって強められ、前記強化期間後の所定の弱化期間に前記第２の制御信号をオンさせることによって弱められるように制御されることを特徴とする降圧回路。
  2. 前記強化期間は、前記対象回路の動作開始時からの所定の期間であることを特徴とする請求項１に記載の降圧回路。
  3. 前記弱化期間は、前記対象回路の動作終了に同期した所定の期間であることを特徴とする請求項１または２に記載の降圧回路。
  4. 前記弱化期間は、前記対象回路の動作終了時からの所定の期間であることを特徴とする請求項３に記載の降圧回路。
  5. 前記対象回路は、動作開始のタイミングが異なる複数の内部回路を含み、
    前記強化期間は、前記複数の内部回路をそれぞれ対象にして、該複数の内部回路別に設けられていることを特徴とする請求項１から４のいずれか１項に記載の降圧回路。
  6. 前記対象回路は、動作開始のタイミングが異なる複数の内部回路を含み、
    前記複数の内部回路のうちの先に動作開始した所定の内部回路に対して前記強化期間が設けられ、該所定の内部回路の動作中に動作開始した、前記複数の内部回路のうちの別の内部回路に対して、前記強化期間が設けられないことを特徴とする請求項１から４のいずれか１項に記載の降圧回路。
  7. 前記対象回路は、動作終了のタイミングが異なる複数の内部回路を含み、
    前記弱化期間は、前記複数の内部回路をそれぞれ対象にして、該複数の内部回路別に設けられていることを特徴とする請求項１から６のいずれか１項に記載の降圧回路。
  8. 前記対象回路は、動作終了のタイミングが異なる複数の内部回路を含み、
    前記複数の内部回路のうちの所定の内部回路の動作終了時において、動作中の別の内部回路がある場合に、前記弱化期間は、前記所定の内部回路に対して設けられず、前記別の内部回路に対して設けられることを特徴とする請求項１から６のいずれか１項に記載の降圧回路。
  9. 第１の対象回路と、
    該第１の対象回路に接続された第１の内部電源線と、
    電源電圧を供給するための電源ノードと前記第１の内部電源線との間に接続、前記電源電圧を降圧して前記第１の内部電源線を介して前記第１の対象回路に供する第１の降圧回路とを有し、
    前記第１の降圧回路は、
    第１の基準電圧と、前記第１の内部電源線上の電圧とを比較した結果を制御電圧として出力し、第１の制御信号で制御される第１の電流パスと第２の制御信号で制御される第２の電流パスとを有する第１の比較回路と、
    前記制御電圧に応じて前記第１の内部電源線と前記電源ノード間を流れる電流を調整する第１のドライバとを備え、
    前記第１のドライバの活性度は、前記第１の対象回路の動作開始に同期して所定の強化期間に前記第１の制御信号をオンさせることによって強められ、前記強化期間後の所定の弱化期間に前記第２の制御信号をオンさせることによって弱められるように制御されることを特徴とする半導体装置。
  10. 前記強化期間は、前記第１の対象回路の動作開始時からの所定の期間であることを特徴とする請求項９に記載の半導体装置。
  11. 前記弱化期間は、前記第１の対象回路の動作終了に同期した所定の期間であることを特徴とする請求項９または１０に記載の半導体装置。
  12. 前記弱化期間は、前記第１の対象回路の動作終了時からの所定の期間であることを特徴とする請求項１１に記載の半導体装置。
  13. 前記第１の対象回路は、動作開始のタイミングが異なる複数の内部回路を含み、
    前記強化期間は、前記複数の内部回路をそれぞれ対象にして、該複数の内部回路別に設けられていることを特徴とする請求項９から１２のいずれか１項に記載の半導体装置。
  14. 前記第１の対象回路は、動作開始のタイミングが異なる複数の内部回路を含み、
    前記複数の内部回路のうちの先に動作開始した所定の内部回路に対して前記強化期間が設けられ、該所定の内部回路の動作中に動作開始した、前記複数の内部回路のうちの別の内部回路に対して、前記強化期間が設けられないことを特徴とする請求項９から１２のいずれか１項に記載の半導体装置。
  15. 前記第１の対象回路は、動作終了のタイミングが異なる複数の内部回路を含み、
    前記弱化期間は、前記複数の内部回路をそれぞれ対象にして、該複数の内部回路別に設けられていることを特徴とする請求項９から１４のいずれか１項に記載の半導体装置。
  16. 前記第１の対象回路は、動作終了のタイミングが異なる複数の内部回路を含み、
    前記複数の内部回路のうちの所定の内部回路の動作終了時において、動作中の別の内部回路がある場合に、前記弱化期間は、前記所定の内部回路に対して設けられず、前記別の内部回路に対して設けられることを特徴とする請求項９から１４のいずれか１項に記載の半導体装置。
  17. 前記第１の降圧回路は、前記複数の内部回路のうちの、最も電流消費が大きい内部回路の近傍に設けられていることを特徴とする請求項１３から１６のいずれか１項に記載の半導体装置。
  18. 前記電源ノードと前記第１の内部電源線との間に、複数の前記第１の降圧回路が並列に接続されていることを特徴とする請求項１３から１８のいずれか１項に記載の半導体装置。
  19. 記憶装置であり、
    前記第１の対象回路は、メモリセルアレイと周辺ロジック回路を含むことを特徴とする請求項１３から１８のいずれか１項に記載の半導体装置。
  20. 第２の対象回路と、
    該第２の対象回路に接続された第２の内部電源線と、
    前記第１の内部電源線と前記第２の内部電源線との間に接続、前記第１の内部電源線上の電圧を降圧して前記第２の内部電源線を介して前記第２の対象回路に供する第２の降圧回路とを有し、
    前記第２の対象回路と前記第２の降圧回路を前記第１の対象回路の一部として、前記第１の降圧回路における前記第１のドライバに対して前記強化期間および弱化期間が設けられていることを特徴とする請求項９から１８のいずれか１項に記載の半導体装置。
  21. 前記第２の降圧回路は、
    前記第１の基準電圧より低い第２の基準電圧と、前記第２の内部電源線上の電圧とを比較する第２の比較回路と、
    該第２の比較回路の比較結果に応じて前記第１の内部電源線と前記第２の内部電源線間を流れる電流を調整する第２のドライバとを備え、
    前記第２のドライバの活性度は、前記第２の対象回路の動作開始に同期して所定の強化期間に強められ、前記強化期間後の所定の弱化期間に弱められるように制御されることを特徴とする請求項２０に記載の半導体装置。
  22. 記憶装置であり、
    前記第１の対象回路は、周辺ロジック回路を含み、
    前記第２の対象回路は、１つ以上のメモリセルアレイを含むことを特徴とする請求項２０または２１に記載の半導体装置。
  23. 電源電圧を供給するための電源ノードと、対象回路に電源供給を行うための内部電源線との間に接続され、前記電源電圧を降圧して前記内部電源線を介して前記対象回路に供する降圧回路であって、基準電圧と前記内部電源線上の電圧とを比較した結果を制御電圧として出力し、第１の制御信号で制御される第１の電流パスと第２の制御信号で制御される第２の電流パスとを有する比較回路と、前記制御電圧に応じて前記内部電源線と前記電源ノード間を流れる電流を調整するドライバとを備えた降圧回路に対して、
    前記ドライバの活性度が、前記対象回路の動作開始に同期して所定の強化期間に前記第１の制御信号をオンさせることによって強められ、前記強化期間後の所定の弱化期間に前記第２の制御信号をオンさせることによって弱められるように制御することを特徴とする降圧回路制御方法。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100894106B1 (ko) * 2008-03-17 2009-04-20 주식회사 하이닉스반도체 전원전압 레벨다운 회로
JP5361614B2 (ja) * 2009-08-28 2013-12-04 ルネサスエレクトロニクス株式会社 降圧回路
JP2011147038A (ja) * 2010-01-15 2011-07-28 Elpida Memory Inc 半導体装置及びこれを備えるデータ処理システム
JP5486967B2 (ja) * 2010-03-12 2014-05-07 株式会社日立製作所 情報処理装置
JP5505000B2 (ja) * 2010-03-17 2014-05-28 富士通株式会社 半導体回路装置
KR101161742B1 (ko) * 2010-07-30 2012-07-02 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
KR101184805B1 (ko) * 2010-12-30 2012-09-20 에스케이하이닉스 주식회사 전압 다운 컨버터
JP5630335B2 (ja) * 2011-03-08 2014-11-26 富士通セミコンダクター株式会社 半導体記憶装置
US9213382B2 (en) * 2012-09-12 2015-12-15 Intel Corporation Linear voltage regulator based on-die grid
US9367076B2 (en) * 2014-03-13 2016-06-14 Kabushiki Kaisha Toshiba Semiconductor device
EP3167443A1 (en) 2014-07-08 2017-05-17 Chaologix, Inc. Continuously charged isolated supply network for secure logic applications
JP2016092536A (ja) 2014-10-31 2016-05-23 ルネサスエレクトロニクス株式会社 半導体装置
JP6050804B2 (ja) 2014-11-28 2016-12-21 力晶科技股▲ふん▼有限公司 内部電源電圧補助回路、半導体記憶装置及び半導体装置
KR20170009477A (ko) * 2015-07-17 2017-01-25 에스케이하이닉스 주식회사 구동신호 제어회로 및 구동장치
US11223280B1 (en) * 2020-07-08 2022-01-11 Cisco Technology, Inc. Multiphase voltage regulator with multiple voltage sensing locations

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5073484A (en) 1982-03-09 1991-12-17 Bio-Metric Systems, Inc. Quantitative analysis apparatus and method
JPH09120675A (ja) * 1995-08-18 1997-05-06 Hitachi Ltd 半導体集積回路
JP2806324B2 (ja) * 1995-08-25 1998-09-30 日本電気株式会社 内部降圧回路
JP3707888B2 (ja) * 1996-02-01 2005-10-19 株式会社日立製作所 半導体回路
JP3856249B2 (ja) * 1997-04-07 2006-12-13 株式会社ルネサステクノロジ 半導体集積回路装置
JPH1186544A (ja) * 1997-09-04 1999-03-30 Mitsubishi Electric Corp 半導体集積回路装置
JP2000011649A (ja) * 1998-06-26 2000-01-14 Mitsubishi Electric Corp 半導体装置
JP2000057764A (ja) 1998-08-05 2000-02-25 Hitachi Ltd 半導体集積回路
JP3252827B2 (ja) * 1999-04-21 2002-02-04 日本電気株式会社 電源電圧変動抑制回路
FR2792781B1 (fr) * 1999-04-26 2001-07-13 Cit Alcatel Procede et dispositif d'alimentation electrique dans un appareil mobile
JP3324646B2 (ja) * 1999-07-01 2002-09-17 日本電気株式会社 回路装置、その動作方法
JP3495310B2 (ja) * 2000-03-23 2004-02-09 日本電気株式会社 半導体記憶装置
KR100542398B1 (ko) * 2001-12-04 2006-01-10 주식회사 하이닉스반도체 전압 공급 회로
JP4156863B2 (ja) * 2002-05-14 2008-09-24 株式会社ルネサステクノロジ 半導体集積回路およびｉｃカード
JP2006155359A (ja) * 2004-11-30 2006-06-15 Sanyo Electric Co Ltd 降圧回路
JP2008103927A (ja) * 2006-10-18 2008-05-01 Oki Electric Ind Co Ltd 半導体集積回路

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