JP5361614B2

JP5361614B2 - 降圧回路

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Description

本発明は、半導体装置に関し、特に、外部から供給された電源を内部電源として半導体装置の内部回路に供給する降圧回路に関する。

半導体装置は、集積度を向上させ、チップサイズを縮小することでコスト低減を実現する。このため、半導体装置を構成するメモリ素子や論理回路を構成するトランジスタの微細化が進められる。

メモリ素子やトランジスタの微細化に伴い、これらのデバイスに印加される電源電圧も信頼性の観点から低電圧化が必要になる。一方で、半導体装置の製品仕様として既存品との互換性を保つために、半導体装置に供給される電源電圧は従来のままとする場合もある。

例えば、外部電源からの電圧として外部電源電圧１．８Ｖが供給される仕様の半導体装置において、信頼性の観点からにメモリ素子やトランジスタに印加可能な電源電圧を内部電源電圧１．５Ｖとした場合、外部電源電圧１．８Ｖを内部電源電圧１．５Ｖまで降圧させる必要がある。

図１は、半導体装置の構成を示すブロック図である（特許文献１参照）。半導体装置は、基準電圧発生回路２０１と、降圧回路２０２と、内部回路２０３とを具備している。基準電圧発生回路２０１は、外部電源電圧ＶＤＤに応じて、基準電圧ＶＲＥＦを降圧回路２０２に出力する。降圧回路２０２は、基準電圧ＶＲＥＦに応じて、外部電源電圧ＶＤＤから、外部電源電圧ＶＤＤよりも低い内部電源電圧ＶＤＬに降圧し、内部回路２０３に出力する。

図２は、上述の半導体装置に適用される降圧回路として、従来の降圧回路の構成を示している（例えば特許文献２参照）。この場合、従来の降圧回路は、上記の降圧回路２０２に対応する。

従来の降圧回路は、内部電源発生部２０と、電流制御部１１０とを具備している。内部電源発生部２０は、差動回路部２１と、電圧供給部２２とを具備している。

差動回路部２１は、Ｐ型ＭＯＳＦＥＴ（ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）（以下、ＭＯＳＦＥＴを単に「トランジスタ」と称する。）ＭＰ１２、ＭＰ１３と、Ｎ型トランジスタＭＮ１２、ＭＮ１３とを具備している。

Ｐ型トランジスタＭＰ１２は、そのソースに上記の外部電源電圧ＶＤＤである第１外部電源電圧を供給する第１外部電源［ＶＤＤ］が接続され、そのドレインに第１ノードＮ１が接続されている。Ｐ型トランジスタＭＰ１３は、そのソースに第１外部電源［ＶＤＤ］が接続され、そのゲートがＰ型トランジスタＭＰ１２のゲート、ドレインに接続されている。Ｎ型トランジスタＭＮ１２は、そのドレインに第１ノードＮ１が接続され、そのソースに第２ノードＮ２が接続され、そのゲートに内部電源電圧ＶＤＬを設定するための基準電圧ＶＲＥＦが供給される。Ｎ型トランジスタＭＮ１３は、そのドレインにＰ型トランジスタＭＰ１３のドレインが接続され、そのソースに第２ノードＮ２が接続され、そのゲートが第４ノードＮ４に接続されている。第１ノードＮ１は、差動回路部２１の出力として用いられ、第１ノードＮ１から出力電圧ＶＰＧが出力される。

電圧供給部２２は、Ｐ型トランジスタＭＰ１４と、抵抗素子Ｒ１２、Ｒ１３とを具備している。

Ｐ型トランジスタＭＰ１４は、そのソースに第１外部電源［ＶＤＤ］（図示しない）が接続され、そのドレインに第３ノードＮ３が接続され、そのゲートに第１ノードＮ１が接続され、差動回路部２１からの出力電圧ＶＰＧが供給される。抵抗素子Ｒ１２は、第３ノードＮ３と第４ノードＮ４との間に接続されている。抵抗素子Ｒ１３は、第４ノードＮ４と、内部電源電圧ＶＤＬよりも低い第２外部電源電圧（図示しないが、接地電圧ＧＮＤ）を供給する第２外部電源［ＧＮＤ］（図示しない）との間に接続されている。第３ノードＮ３は、電圧供給部２２の出力として用いられ、第３ノードＮ３から内部電源電圧ＶＤＬが出力される。

また、電圧供給部２２が抵抗素子Ｒ１２、Ｒ１３を具備していない場合、Ｎ型トランジスタＭＮ１３のゲートには、第４ノードＮ４に代えて、第３ノードＮ３が接続されている。

電流制御部１１０は、Ｐ型トランジスタＭＰ１１と、抵抗素子Ｒ１１と、Ｎ型トランジスタＭＮ１１、ＭＮ１４とを具備している。

Ｐ型トランジスタＭＰ１１は、そのソースに第１外部電源［ＶＤＤ］が接続され、そのゲートに第２外部電源［ＧＮＤ］が供給される。Ｎ型トランジスタＭＮ１１は、そのソースに第２外部電源［ＧＮＤ］が接続されている。抵抗素子Ｒ１１は、Ｐ型トランジスタＭＰ１１のドレインとＮ型トランジスタＭＮ１１のドレインとの間に接続されている。Ｎ型トランジスタＭＮ１４は、定電流源であり、そのドレインに差動回路部２１の第２ノードＮ２が接続され、そのソースに第２外部電源［ＧＮＤ］が接続され、そのゲートにＮ型トランジスタＭＮ１１のゲート、ドレインに接続されている。

次に、従来の降圧回路の動作について説明する。

内部電源電圧ＶＤＬのレベルは、基準電圧ＶＲＥＦと、分圧電圧ＶＭＯＮにより設定することができる。基準電圧ＶＲＥＦは、差動回路部２１の入力となり、上述のように、差動回路部２１のＮ型トランジスタＭＮ１２のゲートに供給される。分圧電圧ＶＭＯＮは、第４ノードＮ４に供給された内部電源電圧ＶＤＬが抵抗素子Ｒ１２、Ｒ１３により分圧された電圧であり、第３ノードＮ３に供給される。即ち、差動回路部２１のＮ型トランジスタＭＮ１３のゲートに供給される。

この場合、分圧電圧ＶＭＯＮのレベルは、
ＶＭＯＮ＝ＶＤＬ×Ｒ１３／（Ｒ１２＋Ｒ１３）
により表される。

差動回路部２１において、Ｐ型トランジスタＭＰ１２、ＭＰ１３が同種のトランジスタであり、Ｎ型トランジスタＭＮ１２、ＭＮ１３が同種のトランジスタである場合、基準電圧ＶＲＥＦは分圧電圧ＶＭＯＮが同じ電圧で安定するので、基準電圧ＶＲＥＦと分圧電圧ＶＭＯＮとの関係は、
ＶＲＥＦ＝ＶＭＯＮ＝ＶＤＬ×Ｒ１３／（Ｒ１２＋Ｒ１３）
となる。これを展開すると、内部電源電圧ＶＤＬは、
ＶＤＬ＝ＶＲＥＦ×（Ｒ１２＋Ｒ１３）／Ｒ１３
により表される。

外部電源電圧ＶＤＤを１．８Ｖとし、内部電源電圧ＶＤＬを１．５Ｖとする場合には、上記式から、例えば、基準電圧ＶＲＥＦを０．７５Ｖとし、抵抗素子Ｒ１２、Ｒ１３の抵抗値を同じにすればよいことがわかる。

また、抵抗素子Ｒ１２、Ｒ１３を配置せず、内部電源電圧ＶＤＬを直接Ｎ型トランジスタＭＮ１３のゲートに接続する構成もあり、その場合にはＶＲＥＦ＝ＶＤＬとなる。

図３は、従来の降圧回路の動作を示す時間−電圧特性である。図３の横軸は時間を示し、縦軸は電圧を示している。

外部電源電圧ＶＤＤが投入された後に、基準電圧ＶＲＥＦが０．７５Ｖに設定された場合、電流制御部１１０において、外部電源［ＶＤＤ］からＰ型トランジスタＭＰ１１、抵抗素子Ｒ１１、Ｎ型トランジスタＭＮ１１までの直列パスに電流が流れ、Ｎ型トランジスタＭＮ１１のゲートに供給される電圧ＶＮＧのレベルが上昇する。これにより、Ｎ型トランジスタＭＮ１４も導通状態となり、差動回路部２１が活性化され、外部電源電圧ＶＤＤからＰ型トランジスタＭＰ１４を介して内部電源電圧ＶＤＬのレベルを上昇させる。

このとき、分圧電圧ＶＭＯＮのレベルも内部電源電圧ＶＤＬの上昇に追随して上昇し、内部電源電圧ＶＤＬが１．５Ｖまで上昇した場合、分圧電圧ＶＭＯＮは０．７５Ｖとなり、基準電圧ＶＲＥＦは分圧電圧ＶＭＯＮと同じ電圧となることから、内部電源電圧ＶＤＬは１．５Ｖで制御されることになる。

特開平９−１５３７７７号公報（図１）特開２００２−４２４６７号公報（図２）

従来の降圧回路は、基準電圧ＶＲＥＦを参照して内部電源電圧ＶＤＬを制御するので、外部電源電圧ＶＤＤが変動しても、例えば、ＶＤＤ＝１．８Ｖの標準状態に対して、外部電源電圧ＶＤＤが１．６Ｖや２．０Ｖに変動しても内部電源電圧ＶＤＬを１．５Ｖに保ち、内部回路２０３の動作の安定動作を実現することができるという利点がある。

従来の降圧回路では、差動回路部２１に流れる電流は電流制御部１１０により制御される。このため、差動回路部２１に流れる電流量によって、その応答特性が変わり、内部電源電圧ＶＤＬの安定性も影響を受ける。また、差動回路部２１の消費電流も変動することになるので、電流制御部１１０の特性は変動しないことが望ましい。

しかしながら、従来の降圧回路における電流制御部１１０は、第１外部電源［ＶＤＤ］と第２外部電源［ＧＮＤ］間に直列接続されたＰ型トランジスタＭＰ１１、抵抗素子Ｒ１１、Ｎ型トランジスタＭＮ１１により構成されているために、外部電源電圧ＶＤＤが変動した場合、電流制御部１１０により制御される電流値が変動する問題がある。

図４は、従来の降圧回路の電流制御部の特性を示す電圧−電流特性図である。図４の横軸は電圧（外部電源電圧ＶＤＤに相当）を示し、縦軸は電流を示している。ここで、Ｐ型トランジスタＭＰ１１のゲートはＧＮＤレベルで導通状態であり、インピーダンスが十分に低いので無視できるものする。

電流制御部１１０の抵抗素子Ｒ１１の抵抗値を１０Ｋオームとした場合、抵抗素子Ｒ１１の電圧−電流特性はＩＲ１６Ｖ（ＶＤＤ＝１．６Ｖ時）、ＩＲ１８Ｖ（ＶＤＤ＝１．８Ｖ時）、ＩＲ２０Ｖ（ＶＤＤ＝２．０Ｖ時）により表され、それぞれ直線で示される。

また、横軸をＮ型トランジスタＭＮ１１のドレイン及びゲートの電圧とした場合、Ｎ型トランジスタＭＮ１１の電流特性は、ＩＭＮ１１により表され、曲線で示される。

この場合、電流制御部１１０に流れる実際の電流値は、抵抗素子Ｒ１１の特性ＩＲ１６Ｖ、ＩＲ１８Ｖ、ＩＲ２０ＶとＮ型トランジスタＭＮ１１の特性ＩＭＮ１１の交点により決定される。この例では、外部電源電圧ＶＤＤが１．６Ｖから２．０Ｖの範囲で、電流制御部１１０の電流値は７５μＡから１０５μＡまで変動することになり、降圧回路の安定動作の弊害となる。

このような外部電源電圧ＶＤＤの変動による電流制御部１１０の変動を考慮して、設計段階では、電流制御部１１０に流れる電流を大きめに設定して差動回路部２１の応答性を確保するなどの対処が行われるが、降圧回路の消費電流が大きくなるという弊害がある。

以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の降圧回路は、内部電源発生部（２０）と、第１の電流制御部（１０）と、第２の電流制御部（１１）とを具備している。内部電源発生部（２０）は、基準電圧（ＶＲＥＦ）に応じて、外部電源電圧（ＶＤＤ）から、外部電源電圧（ＶＤＤ）よりも低い内部電源電圧（ＶＤＬ）に降圧する。第１の電流制御部（１０）は、内部電源電圧（ＶＤＬ）が設定電圧以下である場合、内部電源発生部（２０）の電流を制御する。第２の電流制御部（１１）は、内部電源電圧（ＶＤＬ）が設定電圧を超える場合、内部電源発生部（２０）の電流を制御する。

本発明の降圧回路によれば、上記の構成により、差動回路部２１の電流が外部電源電圧ＶＤＤの変動の影響を受けることなく、一定の電流値で制御されることが保証される。即ち、安定動作を保証することができる。

また、本発明の降圧回路によれば、上記の構成により、従来の降圧回路のような外部電源電圧ＶＤＤの変動を考慮した設計が不要となるので、降圧回路の消費電流を多めに設定しておくようなことも不要になり、消費電流の削減にも寄与することができる。

図１は、半導体装置の構成を示すブロック図である。図２は、従来の降圧回路の構成を示している。図３は、従来の降圧回路の動作を示す時間−電圧特性である。図４は、従来の降圧回路の電流制御部の特性を示す電圧−電流特性である。図５は、本発明の第１実施形態による降圧回路の構成を示している。図６Ａは、本発明の第１実施形態による降圧回路の動作を示す時間−電圧特性である。図６Ｂは、本発明の第１実施形態による降圧回路の動作を示す時間−電流特性である。図７は、本発明の第２実施形態による降圧回路の構成を示している。図８Ａは、本発明の第２実施形態による降圧回路の動作を示す時間−電圧特性である。図８Ｂは、本発明の第２実施形態による降圧回路の動作を示す時間−電流特性である。

以下に添付図面を参照して、本発明の実施形態による降圧回路について詳細に説明する。

（第１実施形態）
図５は、本発明の第１実施形態による降圧回路の構成を示している。本発明の第１実施形態による降圧回路は、前述の半導体装置（図１参照）に適用される。この場合、本発明の第１実施形態による降圧回路は、前述の半導体装置の降圧回路２０２に対応する。

本発明の第１実施形態による降圧回路は、第１の電流制御部１０と、第２の電流制御部１１と、内部電源発生部２０とを具備している。

第１の電流制御部１０は、第１のＰ型トランジスタと、第１、２のＮ型トランジスタと、第１の抵抗素子とを具備している。以下、第１のトランジスタ、第１、２のＮ型トランジスタ、第１の抵抗素子をそれぞれトランジスタＭＰ１１、Ｎ型トランジスタＭＮ１１、ＭＮ１４、抵抗素子Ｒ１１と称する。

第２の電流制御部１１は、第３、４のＮ型トランジスタと、第２の抵抗素子とを具備している。以下、第３、４のＮ型トランジスタ、第２の抵抗素子をそれぞれＮ型トランジスタＭＮ１６、ＭＮ１５、抵抗素子Ｒ１４と称する。

内部電源発生部２０は、差動回路部２１と、電圧供給部２２とを具備している。

差動回路部２１は、第２、３のＰ型トランジスタと、第５、６のＮ型トランジスタとを具備している。以下、第２、３のＰ型トランジスタ、第５、６のＮ型トランジスタをそれぞれＰ型トランジスタＭＰ１２、ＭＰ１３、Ｎ型トランジスタＭＮ１２、ＭＮ１３と称する。

電圧供給部２２は、第４のＰ型トランジスタと、第３、４の抵抗素子とを具備している。以下、第４のＰ型トランジスタ、第３、４の抵抗素子をそれぞれＰ型トランジスタＭＰ１４、抵抗素子Ｒ１２、Ｒ１３と称する。

差動回路部２１、電圧供給部２２の構成要素及び接続については、従来の降圧回路の差動回路部２１、電圧供給部２２と同じであるため、その説明を省略する。

第１の電流制御部１０の構成要素については、従来の降圧回路の電流制御部１１０と同じであるが、第１の電流制御部１０の接続については、電流制御部１１０とは異なる。

第１の電流制御部１０において、Ｐ型トランジスタＭＰ１１は、そのソースに第１外部電源［ＶＤＤ］が接続され、そのゲートに電圧供給部２２の出力（第３ノードＮ３）が接続され、電圧供給部２２から内部電源電圧ＶＤＬが供給される。Ｎ型トランジスタＭＮ１１は、そのソースに第２外部電源［ＧＮＤ］が接続されている。抵抗素子Ｒ１１は、Ｐ型トランジスタＭＰ１１のドレインとＮ型トランジスタＭＮ１１のドレインとの間に接続されている。Ｎ型トランジスタＭＮ１４は、第１定電流源であり、そのドレインに差動回路部２１の第２ノードＮ２が接続され、そのソースに第２外部電源［ＧＮＤ］が接続され、そのゲートにＮ型トランジスタＭＮ１１のゲート、ドレインに接続されている。即ち、第１の電流制御部１０において、Ｐ型トランジスタＭＰ１１のゲートに内部電源電圧ＶＤＬが供給されることが、電流制御部１１０とは異なる。

第２の電流制御部１１は、従来の降圧回路に対して追加されたものであり、内部電源電圧ＶＤＬを電源とする。

第２の電流制御部１１において、Ｎ型トランジスタＭＮ１６は、そのソースに第２外部電源［ＧＮＤ］が接続されている。抵抗素子Ｒ１４は、電圧供給部２２の出力（第３ノードＮ３）とＮ型トランジスタＭＮ１６のドレインとの間に接続され、電圧供給部２２から内部電源電圧ＶＤＬが供給される。Ｎ型トランジスタＭＮ１５は、第２定電流源であり、そのドレインに差動回路部２１の第２ノードＮ２が接続され、そのソースに第２外部電源［ＧＮＤ］が接続され、そのゲートにＮ型トランジスタＭＮ１６のゲート、ドレインに接続されている。

次に、本発明の第１実施形態による降圧回路の動作について説明する。

図６Ａは、本発明の第１実施形態による降圧回路の動作を示す時間−電圧特性であり、図６Ｂは、その動作を示す時間−電流特性である。図６Ａの横軸は時間を示し、縦軸は電圧を示している。図６Ｂの横軸は時間を示し、縦軸は電流を示している。ここで、第１の電流制御部１０のＮ型トランジスタＭＮ１４の電流特性はＩＭＮ１４により表され、第２の電流制御部１１のＮ型トランジスタＭＮ１５の電流特性はＩＭＮ１５により表されるものとする。

外部電源電圧ＶＤＤが投入された後に、基準電圧ＶＲＥＦが０．７５Ｖに設定された場合、第１の電流制御部１０において、外部電源［ＶＤＤ］からＰ型トランジスタＭＰ１１、抵抗素子Ｒ１１、Ｎ型トランジスタＭＮ１１までの直列パスに電流が流れ、Ｎ型トランジスタＭＮ１１のゲートに供給される電圧ＶＮＧのレベルが上昇する。これにより、Ｎ型トランジスタＭＮ１４も導通状態となり、差動回路部２１が活性化され、外部電源電圧ＶＤＤからＰ型トランジスタＭＰ１４を介して内部電源電圧ＶＤＬのレベルを上昇させる。

その後、内部電源電圧ＶＤＬのレベルが上昇し、第２の電流制御部１１のＮ型トランジスタＭＮ１６のしきい値電圧（例えば０．４Ｖ）よりも上昇した場合、Ｎ型トランジスタＭＮ１６が導通状態に遷移して第２の電流制御部１１に電流が流れ始める。このとき、Ｎ型トランジスタＭＮ１５のゲートに供給される電圧ＶＮＧ２のレベルが上昇する（時刻Ｔ１）。

更に内部電源電圧ＶＤＬのレベルが上昇した場合、第１の電流制御部１０のＰ型トランジスタＭＰ１１のゲートのレベルが上昇することになり、Ｐ型トランジスタＭＰ１１のインピーダンスが上昇して第１の電流制御部１０の電流値が減少を始める（時刻Ｔ２）。

そして、内部電源電圧ＶＤＬのレベルが上昇して、例えば、Ｐ型トランジスタＭＰ１１のしきい値電圧を−０．４Ｖとし、設定電圧を１．４Ｖとした場合、外部電源電圧ＶＤＤ（１．８Ｖ）に対して、内部電源電圧ＶＤＬが設定電圧（１．４Ｖ）を超えた時点でＰ型トランジスタＭＰ１１のゲート・ソース間電位差がしきい値電圧未満になるため、Ｐ型トランジスタＭＰ１１は非導通状態となり、第１の電流制御部１０のＮ型トランジスタＭＮ１４も非導通状態となって電流は流れなくなる（時刻Ｔ３）。

一方、第２の電流制御部１１では、内部電源電圧ＶＤＬが上昇するに伴って電流が増加してゆき、内部電源電圧ＶＤＬが制御レベルである１．５Ｖまで上昇した時点で所望の一定の電流を流すことになる（時刻Ｔ４）。

このように、本発明の第１実施形態による降圧回路では、内部電源発生部２０の差動回路部２１は、基準電圧ＶＲＥＦに応じて出力電圧ＶＰＧを出力し、電圧供給部２２は、出力電圧ＶＰＧに応じて、外部電源電圧ＶＤＤから内部電源電圧ＶＤＬに降圧する。第１の電流制御部１０は、内部電源電圧ＶＤＬが設定電圧以下である場合、差動回路部２１の電流を制御し、内部電源電圧ＶＤＬが設定電圧を超える場合、差動回路部２１への電流の制御を停止する。一方、第２の電流制御部１１は、内部電源電圧ＶＤＬを電源とし、内部電源電圧ＶＤＬが設定電圧を超える場合、差動回路部２１の電流を制御する。

従って、本発明の第１実施形態による降圧回路によれば、上記の構成により、差動回路部２１の電流が外部電源電圧ＶＤＤの変動の影響を受けることなく、一定の電流値で制御されることが保証される。即ち、安定動作を保証することができる。

また、本発明の第１実施形態による降圧回路によれば、上記の構成により、従来の降圧回路のような外部電源電圧ＶＤＤの変動を考慮した設計が不要となるので、降圧回路の消費電流を多めに設定しておくようなことも不要になり、消費電流の削減にも寄与することができる。

（第２実施形態）
図７は、本発明の第２実施形態による降圧回路の構成を示している。第２実施形態では、第１実施形態と重複する説明については省略する。

第１の電流制御部１０は、更に、Ｎ型トランジスタＭＮ１７を具備している。Ｎ型トランジスタＭＮ１７は、そのドレインにＮ型トランジスタＭＮ１１のドレインが接続され、そのソースに第２外部電源［ＧＮＤ］が接続され、そのゲートに第２の電流制御部１１のＮ型トランジスタＭＮ１６のドレインが接続されている。

ここで、Ｎ型トランジスタＭＮ１７は、第１の電流制御部１０に設けられているが、接続関係が同じであるならば、第２の電流制御部１１に設けられていてもよい。

次に、本発明の第２実施形態による降圧回路の動作について説明する。

図８Ａは、本発明の第２実施形態による降圧回路の動作を示す時間−電圧特性である。図８Ｂは、その動作を示す時間−電流特性である。図８Ａの横軸は時間を示し、縦軸は電圧を示している。図８Ｂの横軸は時間を示し、縦軸は電流を示している。ここで、第１の電流制御部１０のＮ型トランジスタＭＮ１４の電流特性はＩＭＮ１４により表され、第２の電流制御部１１のＮ型トランジスタＭＮ１５の電流特性はＩＭＮ１５により表されるものとする。

時刻Ｔ１までの動作については第１実施形態と同じである。

時刻Ｔ１以降では第２の電流制御部１１に電流が流れ始めるが、第１の電流制御部１０のＮ型トランジスタＭＮ１７も導通状態となり、Ｎ型トランジスタＭＮ１１のゲートに供給される電圧ＶＮＧを低下させるので、第１の電流制御部１０の電流は時刻Ｔ１から減少を開始することになる。

その後、電圧ＶＮＧがＮ型トランジスタＭＮ１７によってＮ型トランジスタＭＮ１４のしきい値、例えば０．４Ｖまで低下した場合、Ｎ型トランジスタＭＮ１４は非導通状態となり、差動回路部２１への電流の制御には寄与しなくなる（時刻Ｔ３）。

このように、本発明の第２実施形態による降圧回路では、Ｎ型トランジスタＭＮ１７が第１の電流制御部１０又は第２の電流制御部１１に設けられていることにより、第２の電流制御部１１に電流が流れ始めることを受けて第１の電流制御部１０の電流値を減少させている。

従って、本発明の第２実施形態による降圧回路によれば、上記の構成により、第１の電流制御部１０と第２の電流制御部１１とが同時に活性化されている期間の全体の電流値、即ち、電流特性ＩＭＮ１４と電流特性ＩＭＮ１５との交点である電流値が第１実施形態に比べて過剰にならず、差動回路部２１に対する電流の制御を第１の電流制御部１０から第２の電流制御部１１にスムーズに移行することができる。

１０第１の電流制御部、
１１第２の電流制御部、
２０内部電源発生部、
２１差動回路部、
２２電圧供給部、
１１０電流制御部、
２０１基準電圧発生回路、
２０２降圧回路、
２０３内部回路、
ＭＰ１１〜ＭＰ１４Ｐ型トランジスタ（Ｐ型ＭＯＳＦＥＴ）、
ＭＮ１１〜ＭＮ１６Ｎ型トランジスタ（Ｎ型ＭＯＳＦＥＴ）、
Ｒ１１〜Ｒ１４抵抗素子、
ＶＤＤ外部電源電圧、
ＶＤＬ内部電源電圧、
ＶＭＯＮ分圧電圧、
ＶＮＧ電圧、
ＶＮＧ２電圧、
ＶＰＧ出力電圧、
ＶＲＥＦ基準電圧

Claims

基準電圧に応じて、外部電源電圧から、前記外部電源電圧よりも低い内部電源電圧に降圧する内部電源発生部と、
前記内部電源電圧が設定電圧以下である場合、前記内部電源発生部の電流を制御する第１の電流制御部と、
前記内部電源電圧が前記設定電圧を超える場合、前記内部電源発生部の電流を制御する第２の電流制御部と
を具備し、
前記内部電源発生部は、
前記基準電圧に応じて出力電圧を出力する差動回路部と、
前記出力電圧に応じて、前記外部電源電圧から前記内部電源電圧に降圧する電圧供給部とを具備し、
前記第１の電流制御部は、前記内部電源電圧が前記設定電圧以下である場合、前記差動回路部の電流を制御し、前記内部電源電圧が前記設定電圧を超える場合、前記差動回路部への電流の制御を停止し、
前記第２の電流制御部は、前記内部電源電圧を電源とし、前記内部電源電圧が前記設定電圧を超える場合、前記差動回路部の電流を制御する
降圧回路。
前記第１の電流制御部は、
そのソースに前記外部電源電圧である第１外部電源電圧を供給する第１外部電源が接続され、そのゲートに前記電圧供給部の出力が接続され、前記電圧供給部から前記内部電源電圧が供給される第１のＰ型トランジスタと、
そのソースに前記内部電源電圧よりも低い第２外部電源電圧を供給する第２外部電源が接続された第１のＮ型トランジスタと、
前記第１のＰ型トランジスタのドレインと前記第１のＮ型トランジスタのドレインとの間に接続された第１の抵抗素子と、
第１定電流源であり、そのドレインに前記差動回路部が接続され、そのソースに前記第２外部電源が接続され、そのゲートに前記第１のＮ型トランジスタのゲート、ドレインに接続された第２のＮ型トランジスタと
を具備し、
前記第２の電流制御部は、
そのソースに前記第２外部電源が接続された第３のＮ型トランジスタと、
前記電圧供給部の出力と前記第３のＮ型トランジスタのドレインとの間に接続され、前記電圧供給部から前記内部電源電圧が供給される第２の抵抗素子と、
第２定電流源であり、そのドレインに前記差動回路部が接続され、そのソースに前記第２外部電源が接続され、そのゲートに前記第３のＮ型トランジスタのゲート、ドレインに接続された第４のＮ型トランジスタと
を具備する
請求項１に記載の降圧回路。
前記差動回路部は、
そのソースに前記第１外部電源が接続され、そのドレインに第１ノードが接続された第２のＰ型トランジスタと、
そのソースに前記第１外部電源が接続され、そのゲートとドレインに前記第２のＰ型トランジスタのゲートが接続された第３のＰ型トランジスタと、
そのドレインに前記第１ノードが接続され、そのソースに第２ノードが接続され、そのゲートに前記基準電圧が供給される第５のＮ型トランジスタと、
そのドレインに前記第３のＰ型トランジスタのドレインが接続され、そのソースに前記第２ノードが接続され、そのゲートが第４ノードに接続された第６のＮ型トランジスタと
を具備し、
前記電圧供給部は、
そのソースに前記第１外部電源が接続され、そのドレインに第３ノードが接続され、そのゲートに前記第１ノードが接続され、前記差動回路部からの出力電圧が供給される第４のＰ型トランジスタを具備し、
前記第１ノードは、前記差動回路部の出力として用いられ、前記第１ノードから前記出力電圧が出力され、
前記第２ノードには、前記第１の電流制御部の前記第２のＮ型トランジスタのドレインと前記第２の電流制御部の前記第４のＮ型トランジスタのドレインとが接続され、
前記第３ノードは、前記電圧供給部の出力として用いられ、前記第３ノードから前記内部電源電圧が出力される
請求項２に記載の降圧回路。
前記電圧供給部は、
前記第３ノードと前記第４ノードとの間に接続された第３の抵抗素子と、
前記第４ノードと前記第２外部電源との間に接続された第４の抵抗素子と
を更に具備し、
前記第６のＮ型トランジスタのゲートには、前記第４ノードが接続されている
請求項３に記載の降圧回路。
そのドレインに前記第１の電流制御部の前記第１のＮ型トランジスタのドレインが接続され、そのソースに前記第２外部電源が接続され、そのゲートに前記第２の電流制御部の前記第３のＮ型トランジスタのドレインが接続された第７のＮ型トランジスタを更に具備する
請求項２〜４のいずれかに記載の降圧回路。
前記第７のＮ型トランジスタは、前記第１の電流制御部に設けられている
請求項５に記載の降圧回路。
前記第７のＮ型トランジスタは、前記第２の電流制御部に設けられている
請求項５に記載の降圧回路。
内部回路と、
基準電圧に応じて、外部電源電圧から、前記外部電源電圧よりも低い内部電源電圧に降圧して、前記内部回路に出力する請求項１〜７のいずれかに記載の降圧回路と
を具備する半導体装置。
前記外部電源電圧に応じて、前記基準電圧を前記降圧回路に出力する基準電圧発生回路を更に具備する請求項８に記載の半導体装置。