JP3252827B2 - 電源電圧変動抑制回路 - Google Patents
電源電圧変動抑制回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、電源電圧制御回路
及び方法に関し、特に所用電流が増減する負荷に対し、
所用電流の増減による負荷の電源端子電圧の変動を抑制
する回路に関する。
及び方法に関し、特に所用電流が増減する負荷に対し、
所用電流の増減による負荷の電源端子電圧の変動を抑制
する回路に関する。
【０００２】
【従来の技術】近年、パーソナルコンピュータのＣＰＵ
はクロックの高速化や高集積化により消費電力が増大し
ている。このためＣＰＵでは、システムからの演算処理
要求が少ない場合に休止状態に入って消費電力を節約す
る機能がある。この休止状態となる機能は「ストップク
ロック機能」と呼ばれており、実際のパーソナルコンピ
ュータでは動作状態と休止状態を交互に繰り返すことに
より、消費電力を削減している。
はクロックの高速化や高集積化により消費電力が増大し
ている。このためＣＰＵでは、システムからの演算処理
要求が少ない場合に休止状態に入って消費電力を節約す
る機能がある。この休止状態となる機能は「ストップク
ロック機能」と呼ばれており、実際のパーソナルコンピ
ュータでは動作状態と休止状態を交互に繰り返すことに
より、消費電力を削減している。
【０００３】このストップクロック機能については、そ
の制御方法について、従来より、各種の技術が開示され
ている。
の制御方法について、従来より、各種の技術が開示され
ている。
【０００４】たとえば特開平９−２３７１３０号公報に
は、ＣＰＵが休止期間中に発生したハードウエア割り込
みについてその割り込み種類を判断し、その割り込み種
類によっては、ＣＰＵを強制的に動作状態に戻す制御方
法が開示されている。
は、ＣＰＵが休止期間中に発生したハードウエア割り込
みについてその割り込み種類を判断し、その割り込み種
類によっては、ＣＰＵを強制的に動作状態に戻す制御方
法が開示されている。
【０００５】また特開平８−６６６２号公報には、一定
時間入力信号がないとＣＰＵを休止状態にし、さらに使
用者が任意にＣＰＵの状態を設定できる制御方法が開示
されている。
時間入力信号がないとＣＰＵを休止状態にし、さらに使
用者が任意にＣＰＵの状態を設定できる制御方法が開示
されている。
【０００６】ストップクロック機能においては、ストッ
プクロックによりＣＰＵが休止状態から動作状態に移る
際、ＣＰＵの所用電流が急激に増加する。このためＣＰ
Ｕに電力を供給する電源ラインの配線等に存在するイン
ピーダンスにより電圧降下が生じ、一時的にＣＰＵの電
源端子電圧が、ＣＰＵの許容動作電圧を下回り、ＣＰＵ
の誤動作の原因となることである。逆に、動作状態から
休止状態に移る際には、ＣＰＵの所用電流が急激に減少
し、ＣＰＵの電源端子電圧が上昇する。
プクロックによりＣＰＵが休止状態から動作状態に移る
際、ＣＰＵの所用電流が急激に増加する。このためＣＰ
Ｕに電力を供給する電源ラインの配線等に存在するイン
ピーダンスにより電圧降下が生じ、一時的にＣＰＵの電
源端子電圧が、ＣＰＵの許容動作電圧を下回り、ＣＰＵ
の誤動作の原因となることである。逆に、動作状態から
休止状態に移る際には、ＣＰＵの所用電流が急激に減少
し、ＣＰＵの電源端子電圧が上昇する。
【０００７】図８に、従来のパーソナルコンピュータで
使用される電源制御回路の構成の一例を示す。図８にお
いて、ＣＰＵ９は、直流電源１から電力を供給される
が、ケーブル、コネクタ、プリント基板などからなる電
源ライン２を介して接続されている。この電源ライン２
には、抵抗分やインダクタンス分によるラインインピー
ダンス４が存在する。
使用される電源制御回路の構成の一例を示す。図８にお
いて、ＣＰＵ９は、直流電源１から電力を供給される
が、ケーブル、コネクタ、プリント基板などからなる電
源ライン２を介して接続されている。この電源ライン２
には、抵抗分やインダクタンス分によるラインインピー
ダンス４が存在する。
【０００８】このラインインピーダンス４によってＣＰ
Ｕ９の所用電流が変動する際にＣＰＵ９の電源端子電圧
が変動する。これを防止するために、ＣＰＵ９の近傍に
ＤＣ−ＤＣコンバータ１１を設置し、かつその出力側に
大容量のコンデンサ１０を複数個配置することで、ＣＰ
Ｕ９の電源端子電圧の変動を抑制している。
Ｕ９の所用電流が変動する際にＣＰＵ９の電源端子電圧
が変動する。これを防止するために、ＣＰＵ９の近傍に
ＤＣ−ＤＣコンバータ１１を設置し、かつその出力側に
大容量のコンデンサ１０を複数個配置することで、ＣＰ
Ｕ９の電源端子電圧の変動を抑制している。
【０００９】
【発明が解決しようとする課題】しかしながら、図８に
示した従来の回路は、例えば携帯型コンピュータ（情報
端末）のように実装スペースの制約がある場合、ＣＰＵ
の近くに大容量のコンデンサをもったＤＣ−ＤＣコンバ
ータを配置することができず、このため携帯型コンピュ
ータに適用することができない、という問題点を有して
いる。
示した従来の回路は、例えば携帯型コンピュータ（情報
端末）のように実装スペースの制約がある場合、ＣＰＵ
の近くに大容量のコンデンサをもったＤＣ−ＤＣコンバ
ータを配置することができず、このため携帯型コンピュ
ータに適用することができない、という問題点を有して
いる。
【００１０】その理由は、ＣＰＵの端子電圧の変動を抑
制するために、一般的に静電容量の大きいコンデンサを
必要とし、これらのコンデンサは形状が大きく、さらに
コンデンサはＣＰＵのできるだけ近傍に配置しないとＣ
ＰＵとコンデンサ間にラインインピーダンスが生じ、そ
の効果が減少するためである。
制するために、一般的に静電容量の大きいコンデンサを
必要とし、これらのコンデンサは形状が大きく、さらに
コンデンサはＣＰＵのできるだけ近傍に配置しないとＣ
ＰＵとコンデンサ間にラインインピーダンスが生じ、そ
の効果が減少するためである。
【００１１】なお、負荷の電源制御に関する刊行物とし
て、例えば特開昭５９−８９５２５号公報には、無視で
きないインピーダンスを有するケーブルで接続された本
体（電源供給部）及び負荷部を備えた端末装置に負荷の
変動が大きくても本体と負荷部に伝送される信号の歪み
を与えることなく、付加すべき回路が小型ですむ装置と
して、負荷に並列に疑似負荷を設け、この疑似負荷の電
流を制御して負荷の電流と疑似負荷の電流の合計（電源
電流）をほぼ一定に保つようにした構成が開示されてい
る。
て、例えば特開昭５９−８９５２５号公報には、無視で
きないインピーダンスを有するケーブルで接続された本
体（電源供給部）及び負荷部を備えた端末装置に負荷の
変動が大きくても本体と負荷部に伝送される信号の歪み
を与えることなく、付加すべき回路が小型ですむ装置と
して、負荷に並列に疑似負荷を設け、この疑似負荷の電
流を制御して負荷の電流と疑似負荷の電流の合計（電源
電流）をほぼ一定に保つようにした構成が開示されてい
る。
【００１２】したがって本発明は、上記問題点に鑑みて
なされたものであって、その主たる目的は、負荷の所用
電流変動による電源端子電圧の変動を抑制し、安定した
電源電圧を負荷に供給する回路及び電源制御方法を提供
することにある。
なされたものであって、その主たる目的は、負荷の所用
電流変動による電源端子電圧の変動を抑制し、安定した
電源電圧を負荷に供給する回路及び電源制御方法を提供
することにある。
【００１３】
【課題を解決するための手段】前記目的を達成する本発
明は、入力されるストップクロック信号の値によって休
止及び動作状態が制御されるＣＰＵを負荷とし、前記負
荷の近傍に設置される回路であって、前記直流電源に対
し前記負荷の電源端子と並列に、接続されるトランジス
タを有し、前記負荷の所用電流の変化に対応して該トラ
ンジスタに流れる電流を制御し、前記負荷の電源端子電
圧の変動を抑制する制御回路を有する。
明は、入力されるストップクロック信号の値によって休
止及び動作状態が制御されるＣＰＵを負荷とし、前記負
荷の近傍に設置される回路であって、前記直流電源に対
し前記負荷の電源端子と並列に、接続されるトランジス
タを有し、前記負荷の所用電流の変化に対応して該トラ
ンジスタに流れる電流を制御し、前記負荷の電源端子電
圧の変動を抑制する制御回路を有する。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１５】はじめ本発明の原理・作用について説明し
ておく。負荷の所用電流が増加する際は、負荷の電源端
子間に並列に接続されたトランジスタに流れる電流をこ
れに合わせて減少させ、負荷電流が減少する際は、該ト
ランジスタに流れる電流を増加させる。
ておく。負荷の所用電流が増加する際は、負荷の電源端
子間に並列に接続されたトランジスタに流れる電流をこ
れに合わせて減少させ、負荷電流が減少する際は、該ト
ランジスタに流れる電流を増加させる。
【００１６】これらの作用により直流電源からみた電流
変化が緩和され、負荷の電源端子電圧変動が抑制され
る。
変化が緩和され、負荷の電源端子電圧変動が抑制され
る。
【００１７】本発明の原理を確認するために回路シミュ
レーションを行なって結果について説明する。図５は、
本発明の一実施の形態に係る回路を等価回路で示したも
のであり、回路シミュレーションに用いた回路構成を示
す図である。図５を参照すると、この回路においては、
直流電源１からの電力は電源ライン２によりインダクタ
からなるラインインピーダンス４を介して負荷３に供給
される。負荷３は電流が増減する電流源でモデル化し、
シミュレーションでは電流が１Ａから３Ａに増加する場
合についてシミュレーションを行った。本発明に係る回
路５は負荷３に並列に接続し、負荷３の電流に対応して
増減する電流源でモデル化している。
レーションを行なって結果について説明する。図５は、
本発明の一実施の形態に係る回路を等価回路で示したも
のであり、回路シミュレーションに用いた回路構成を示
す図である。図５を参照すると、この回路においては、
直流電源１からの電力は電源ライン２によりインダクタ
からなるラインインピーダンス４を介して負荷３に供給
される。負荷３は電流が増減する電流源でモデル化し、
シミュレーションでは電流が１Ａから３Ａに増加する場
合についてシミュレーションを行った。本発明に係る回
路５は負荷３に並列に接続し、負荷３の電流に対応して
増減する電流源でモデル化している。
【００１８】回路シミュレーションは、本発明に係る電
源変動抑制回路５がある場合と、比較例として回路５が
ない場合の負荷３の端子電圧を比較して行った。図６
は、比較例として、本発明に係る電源変動抑制回路５が
ない場合のシミュレーション結果を示したものであり、
図６（ａ）は負荷電流、図６（ｂ）は負荷の端子電圧の
波形を示している。ラインインピーダンス４があるため
に、図６に示すように、負荷３の電流が増加する際には
負荷３の端子電圧が０．０４Ｖ減少し、負荷３の電流が
減少する際には負荷３の端子電圧が０．０４Ｖ増加し、
合計で０．０８Ｖ負荷の端子電圧が変動する。
源変動抑制回路５がある場合と、比較例として回路５が
ない場合の負荷３の端子電圧を比較して行った。図６
は、比較例として、本発明に係る電源変動抑制回路５が
ない場合のシミュレーション結果を示したものであり、
図６（ａ）は負荷電流、図６（ｂ）は負荷の端子電圧の
波形を示している。ラインインピーダンス４があるため
に、図６に示すように、負荷３の電流が増加する際には
負荷３の端子電圧が０．０４Ｖ減少し、負荷３の電流が
減少する際には負荷３の端子電圧が０．０４Ｖ増加し、
合計で０．０８Ｖ負荷の端子電圧が変動する。
【００１９】図７は、本発明に係る電源電圧変動抑制回
路５がある場合のシミュレーション結果であり、図７
（ａ）は負荷電流を示し、図７（ｂ）は負荷の端子電圧
を示している。図７に示すように本発明の電源変動抑制
回路５に流れる電流は負荷３の電流が増加する前から増
加し始め、負荷３の電流の増加とともに減少する。ま
た、負荷３の電流の減少とともに本発明の電源変動抑制
回路５の電流が増加し、その後減少する。この作用によ
り負荷３の端子電圧の変動は０．００８Ｖに抑制されて
いる。
路５がある場合のシミュレーション結果であり、図７
（ａ）は負荷電流を示し、図７（ｂ）は負荷の端子電圧
を示している。図７に示すように本発明の電源変動抑制
回路５に流れる電流は負荷３の電流が増加する前から増
加し始め、負荷３の電流の増加とともに減少する。ま
た、負荷３の電流の減少とともに本発明の電源変動抑制
回路５の電流が増加し、その後減少する。この作用によ
り負荷３の端子電圧の変動は０．００８Ｖに抑制されて
いる。
【００２０】このように負荷３の近傍に、負荷の電流の
増減に合わせてそれを相殺するように電流を流す電源変
動抑制回路５を設けることにより、負荷３の端子電圧の
変動を抑制することができる。
増減に合わせてそれを相殺するように電流を流す電源変
動抑制回路５を設けることにより、負荷３の端子電圧の
変動を抑制することができる。
【００２１】本発明は、その好ましい実施の形態におい
て、図１を参照すると、直流電源で駆動され、ストップ
クロック端子（９１）から入力されるストップクロック
信号の値によって休止及び動作状態が制御されるＣＰＵ
（９）を備え、直流電源に対してＣＰＵ（９）の電源端
子と並列に挿入されるトランジスタ（６）と、トランジ
スタ（６）の制御端子に出力端が接続され、基準電圧
と、トランジスタ（６）に流れる電流に比例した電圧
（トランジスタ６のエミッタ電圧）とをそれぞれ非反転
入力端（＋）及び反転入力端（−）に入力し、トランジ
スタ（６）に流れる電流（Ｉｔ）が前記基準電圧に比例
するように帰還制御する演算増幅器（８）と、電源端子
間に直列に挿入され制御端子がともに電流値制御端子
（１２１）に接続され、電流値制御端子に入力される電
流値制御信号の値によりオン・オフ制御され、且つ一方
がオンのとき他方がオフとされる第１、及び第２のスイ
ッチ（Ｑ１、Ｑ２）とを備え、第１のスイッチ（Ｑ１）
と第２のスイッチ（Ｑ２）の接続点は時定数回路（抵抗
Ｒ１＋Ｒ２又は抵抗Ｒ１と、容量Ｃ）を介して基準電圧
を供給するダイオード（Ｄ）のカソード端子と接続さ
れ、この時定数回路の出力端とダイオード（Ｄ）との接
続点電位が演算増幅器（８）の非反転入力端（＋）に基
準電位として供給され、第１のスイッチ（Ｑ１）がオン
のときは演算増幅器（８）には基準電圧として前記ダイ
オードの端子電圧が供給され、第２のスイッチ（Ｑ２）
がオンのときは、演算増幅器（８）には基準電圧として
低電源電位である０Ｖが供給される。時定数回路は、時
定数制御端子（１２２）から入力される時定数制御信号
により時定数が可変に設定される。
て、図１を参照すると、直流電源で駆動され、ストップ
クロック端子（９１）から入力されるストップクロック
信号の値によって休止及び動作状態が制御されるＣＰＵ
（９）を備え、直流電源に対してＣＰＵ（９）の電源端
子と並列に挿入されるトランジスタ（６）と、トランジ
スタ（６）の制御端子に出力端が接続され、基準電圧
と、トランジスタ（６）に流れる電流に比例した電圧
（トランジスタ６のエミッタ電圧）とをそれぞれ非反転
入力端（＋）及び反転入力端（−）に入力し、トランジ
スタ（６）に流れる電流（Ｉｔ）が前記基準電圧に比例
するように帰還制御する演算増幅器（８）と、電源端子
間に直列に挿入され制御端子がともに電流値制御端子
（１２１）に接続され、電流値制御端子に入力される電
流値制御信号の値によりオン・オフ制御され、且つ一方
がオンのとき他方がオフとされる第１、及び第２のスイ
ッチ（Ｑ１、Ｑ２）とを備え、第１のスイッチ（Ｑ１）
と第２のスイッチ（Ｑ２）の接続点は時定数回路（抵抗
Ｒ１＋Ｒ２又は抵抗Ｒ１と、容量Ｃ）を介して基準電圧
を供給するダイオード（Ｄ）のカソード端子と接続さ
れ、この時定数回路の出力端とダイオード（Ｄ）との接
続点電位が演算増幅器（８）の非反転入力端（＋）に基
準電位として供給され、第１のスイッチ（Ｑ１）がオン
のときは演算増幅器（８）には基準電圧として前記ダイ
オードの端子電圧が供給され、第２のスイッチ（Ｑ２）
がオンのときは、演算増幅器（８）には基準電圧として
低電源電位である０Ｖが供給される。時定数回路は、時
定数制御端子（１２２）から入力される時定数制御信号
により時定数が可変に設定される。
【００２２】本発明は、その好ましい実施の形態におい
て、ＣＰＵ（９）が休止状態から動作状態に変わるのに
先だって電流値制御端子（１２１）の値を切替え、第１
のスイッチ（Ｑ１）をオンとし、時定数回路を介して演
算増幅器（８）の基準電圧の入力端側の電圧が上昇し、
トランジスタ（６）に流れる電流が比較的ゆっくりと増
加し、トランジスタ（６）に流れる電流が所定値に達し
た後に、時定数制御端子（１２２）に入力する時定数制
御信号を切替えて時定数回路の時定数を小さくし、この
状態でＣＰＵ（９）を動作状態にするストップクロック
信号と同期して電流値制御信号を切り替え第１のスイッ
チ（Ｑ１）をオフ状態とし、第２のスイッチ（Ｑ２）を
オン状態し、ＣＰＵ（９）の動作電流の増加とともに、
前記トランジスタ（６）に流れる電流を減少させるよう
に制御する。
て、ＣＰＵ（９）が休止状態から動作状態に変わるのに
先だって電流値制御端子（１２１）の値を切替え、第１
のスイッチ（Ｑ１）をオンとし、時定数回路を介して演
算増幅器（８）の基準電圧の入力端側の電圧が上昇し、
トランジスタ（６）に流れる電流が比較的ゆっくりと増
加し、トランジスタ（６）に流れる電流が所定値に達し
た後に、時定数制御端子（１２２）に入力する時定数制
御信号を切替えて時定数回路の時定数を小さくし、この
状態でＣＰＵ（９）を動作状態にするストップクロック
信号と同期して電流値制御信号を切り替え第１のスイッ
チ（Ｑ１）をオフ状態とし、第２のスイッチ（Ｑ２）を
オン状態し、ＣＰＵ（９）の動作電流の増加とともに、
前記トランジスタ（６）に流れる電流を減少させるよう
に制御する。
【００２３】一方、ＣＰＵ（９）を動作状態から休止状
態にする際に、ＣＰＵ（９）を休止状態にするストップ
クロック信号と同期して電流値制御信号を第１のスイッ
チ（Ｑ１）がオンとなるように切替え、ＣＰＵ（９）の
電流の減少とともに、トランジスタ（６）に流れる電流
が増加し、その後、時定数制御信号を切替えて、もとの
時定数に戻した後、電流値制御端子の制御信号を前記第
２にスイッチ（Ｑ２）がオンするように切替え、演算増
幅器の基準電圧側の電圧はゆっくりと０Ｖにもどりトラ
ンジスタ（６）に流れる電流がゆっくりと減少していく
ように制御する。
態にする際に、ＣＰＵ（９）を休止状態にするストップ
クロック信号と同期して電流値制御信号を第１のスイッ
チ（Ｑ１）がオンとなるように切替え、ＣＰＵ（９）の
電流の減少とともに、トランジスタ（６）に流れる電流
が増加し、その後、時定数制御信号を切替えて、もとの
時定数に戻した後、電流値制御端子の制御信号を前記第
２にスイッチ（Ｑ２）がオンするように切替え、演算増
幅器の基準電圧側の電圧はゆっくりと０Ｖにもどりトラ
ンジスタ（６）に流れる電流がゆっくりと減少していく
ように制御する。
【００２４】
【実施例】本発明の実施例について図面を参照して説明
する。図１は、本発明の一実施例の回路構成を示す図で
あり、ＣＰＵのストップクロックに本発明を適用したも
のである。
する。図１は、本発明の一実施例の回路構成を示す図で
あり、ＣＰＵのストップクロックに本発明を適用したも
のである。
【００２５】図１を参照すると、ＣＰＵ９とトランジス
タ６が電源ライン２に対し並列に接続され、トランジス
タ６のコレクタ−エミッタ間を流れる電流ＩtをＣＰＵ
９の所用電流Ｉｃに対応して制御し、ＣＰＵ９の端子電
圧Ｖｃの変化を抑制する。
タ６が電源ライン２に対し並列に接続され、トランジス
タ６のコレクタ−エミッタ間を流れる電流ＩtをＣＰＵ
９の所用電流Ｉｃに対応して制御し、ＣＰＵ９の端子電
圧Ｖｃの変化を抑制する。
【００２６】トランジスタ６の電流Ｉｔの制御は、制御
回路部１２で行われる。
回路部１２で行われる。
【００２７】トランジスタ６のベースは演算増幅器８の
出力に接続され、演算増幅器８は、基準電圧と、電流Ｉ
ｔに比例した電圧とを非反転入力端と反転入力端に入力
しを比較し、電流Ｉｔが基準電圧に比例するように制御
する。
出力に接続され、演算増幅器８は、基準電圧と、電流Ｉ
ｔに比例した電圧とを非反転入力端と反転入力端に入力
しを比較し、電流Ｉｔが基準電圧に比例するように制御
する。
【００２８】基準電圧の制御は、電流値制御端子１２１
と時定数制御端子１２２にシステム側から制御信号を入
力して行う。電流値制御端子１２１に入力される信号に
よりトランジスタＱ１とＱ２はいずれかがＯＮ（オン）
状態になり、トランジスタＱ１がＯＮの時はダイオード
Ｄに発生する電圧が基準電圧となり、トランジスタＱ２
がＯＮの時は基準電圧は０Ｖとなる。これにより、トラ
ンジスタ６に流れる電流Ｉｔはある一定値か０Ａ（ゼ
ロ）のいずれかの値になる。
と時定数制御端子１２２にシステム側から制御信号を入
力して行う。電流値制御端子１２１に入力される信号に
よりトランジスタＱ１とＱ２はいずれかがＯＮ（オン）
状態になり、トランジスタＱ１がＯＮの時はダイオード
Ｄに発生する電圧が基準電圧となり、トランジスタＱ２
がＯＮの時は基準電圧は０Ｖとなる。これにより、トラ
ンジスタ６に流れる電流Ｉｔはある一定値か０Ａ（ゼ
ロ）のいずれかの値になる。
【００２９】さらに、時定数制御端子１２２の入力信号
によりダイオードＤに並列に接続されたコンデンサＣの
充放電時定数を変化させ、トランジスタ６に流れる電流
Ｉｔの電流変化速度を制御する。
によりダイオードＤに並列に接続されたコンデンサＣの
充放電時定数を変化させ、トランジスタ６に流れる電流
Ｉｔの電流変化速度を制御する。
【００３０】次に本実施例の動作について説明する。図
２は、本発明の一実施例の動作を説明するためのタイミ
ングチャートであり、ＣＰＵが休止状態から動作状態に
入り、再び休止状態になるまでの、ストップクロック信
号、電流値制御信号、時定数制御信号、トランジスタ６
の電流Ｉｔ、ＣＰＵ電流Ｉｃの信号波形の時間推移が模
式的に示されている。
２は、本発明の一実施例の動作を説明するためのタイミ
ングチャートであり、ＣＰＵが休止状態から動作状態に
入り、再び休止状態になるまでの、ストップクロック信
号、電流値制御信号、時定数制御信号、トランジスタ６
の電流Ｉｔ、ＣＰＵ電流Ｉｃの信号波形の時間推移が模
式的に示されている。
【００３１】まず、ＣＰＵ９が休止状態から動作状態に
変わるのに先だって、電流値制御端子１２１の制御信号
をＨｉｇｈレベルからＬｏｗレベルにする（時刻ｔ
１）。
変わるのに先だって、電流値制御端子１２１の制御信号
をＨｉｇｈレベルからＬｏｗレベルにする（時刻ｔ
１）。
【００３２】これにより、トランジスタＱ１がＯＮ状態
となり、抵抗Ｒ１、Ｒ２を通して、容量Ｃに充電電流が
流れ、演算増幅器８の基準電圧側（非反転入力端側）の
電圧が上昇し、これに伴いトランジスタ６の電流Ｉｔが
増加する。この際抵抗Ｒ１、Ｒ２、容量Ｃによる時定数
により、トランジスタ電流Ｉｔは、比較的ゆっくりと増
加するためＣＰＵの端子電圧Ｖcの変動は少ない（時刻
ｔ２）。
となり、抵抗Ｒ１、Ｒ２を通して、容量Ｃに充電電流が
流れ、演算増幅器８の基準電圧側（非反転入力端側）の
電圧が上昇し、これに伴いトランジスタ６の電流Ｉｔが
増加する。この際抵抗Ｒ１、Ｒ２、容量Ｃによる時定数
により、トランジスタ電流Ｉｔは、比較的ゆっくりと増
加するためＣＰＵの端子電圧Ｖcの変動は少ない（時刻
ｔ２）。
【００３３】トランジスタ６の電流Ｉｔが所定値に達し
た後に、時定数制御端子１２２に入力する時定数制御信
号をＬｏｗレベルからＨｉｇｈレベルにする（時刻ｔ
３）。
た後に、時定数制御端子１２２に入力する時定数制御信
号をＬｏｗレベルからＨｉｇｈレベルにする（時刻ｔ
３）。
【００３４】これにより、抵抗Ｒ２の端子間にコレクタ
とエミッタが接続されたトランジスタＱ３がＯＮとなり
抵抗Ｒ２がバイパスされ、回路の時定数は、抵抗Ｒ１と
容量Ｃによって形成され、時定数は小さくなる。
とエミッタが接続されたトランジスタＱ３がＯＮとなり
抵抗Ｒ２がバイパスされ、回路の時定数は、抵抗Ｒ１と
容量Ｃによって形成され、時定数は小さくなる。
【００３５】この状態でＣＰＵ９を動作状態にするスト
ップクロック信号とこれに同期して、電流値制御信号を
Ｈｉｇｈレベルにする信号を入力すると、ＣＰＵ９の電
流Ｉｃの増加とともに、トランジスタ９に流れる電流Ｉ
ｔは減少する。この作用によりＣＰＵの端子電圧Ｖcの
変動は抑制される（時刻ｔ４〜ｔ５）。
ップクロック信号とこれに同期して、電流値制御信号を
Ｈｉｇｈレベルにする信号を入力すると、ＣＰＵ９の電
流Ｉｃの増加とともに、トランジスタ９に流れる電流Ｉ
ｔは減少する。この作用によりＣＰＵの端子電圧Ｖcの
変動は抑制される（時刻ｔ４〜ｔ５）。
【００３６】ＣＰＵ９を休止状態にする際は、ＣＰＵ９
を休止状態にするストップクロック信号とそれに同期し
て電流値制御信号をＬｏｗレベルにする信号を入力す
る。ＣＰＵ９の電流Ｉｃの減少とともに、トランジスタ
６に流れる電流Ｉｔが増加する。この作用によりＶｃの
変動を抑制する（時刻ｔ６〜ｔ７）。
を休止状態にするストップクロック信号とそれに同期し
て電流値制御信号をＬｏｗレベルにする信号を入力す
る。ＣＰＵ９の電流Ｉｃの減少とともに、トランジスタ
６に流れる電流Ｉｔが増加する。この作用によりＶｃの
変動を抑制する（時刻ｔ６〜ｔ７）。
【００３７】その後、時定数制御信号をＨｉｇｈレベル
からＬｏｗレベルにし、抵抗Ｒ１、Ｒ２と容量Ｃによっ
て形成される時定数に戻し（時刻ｔ８）、電流値制御端
子１２１の電流値制御信号をＨｉｇｈレベルにする（時
刻ｔ９）。
からＬｏｗレベルにし、抵抗Ｒ１、Ｒ２と容量Ｃによっ
て形成される時定数に戻し（時刻ｔ８）、電流値制御端
子１２１の電流値制御信号をＨｉｇｈレベルにする（時
刻ｔ９）。
【００３８】これによりトランジスタＱ２がＯＮ状態と
なり、抵抗Ｒ１、Ｒ２を通して容量Ｃの放電電流が流
れ、演算増幅器８の基準電圧側（非反転入力端側）の電
圧はゆっくりと０にもどる。これに伴いトランジスタ６
に流れる電流Itはゆっくりと減少していく（時刻ｔ１
０）。
なり、抵抗Ｒ１、Ｒ２を通して容量Ｃの放電電流が流
れ、演算増幅器８の基準電圧側（非反転入力端側）の電
圧はゆっくりと０にもどる。これに伴いトランジスタ６
に流れる電流Itはゆっくりと減少していく（時刻ｔ１
０）。
【００３９】図３は、実際に、本発明の一実施例の回路
を具備した場合と、具備しない場合について、ＣＰＵの
ストップクロック動作を行い、ＣＰＵ端子電圧波形を測
定した実測結果を示す図である。
を具備した場合と、具備しない場合について、ＣＰＵの
ストップクロック動作を行い、ＣＰＵ端子電圧波形を測
定した実測結果を示す図である。
【００４０】図３からも分かるように、本発明の一実施
例の回路を具備しない場合では、約１００ｍＶの電圧変
化が生じているのに対し、本発明の一実施例の回路を具
備した場合では、状態変化時のオーバーシュート、アン
ダーシュートが改善され約５０ｍＶの変化に抑制されて
いることがわかる。この結果、ＣＰＵ端子電圧の抑制効
果が確認された。
例の回路を具備しない場合では、約１００ｍＶの電圧変
化が生じているのに対し、本発明の一実施例の回路を具
備した場合では、状態変化時のオーバーシュート、アン
ダーシュートが改善され約５０ｍＶの変化に抑制されて
いることがわかる。この結果、ＣＰＵ端子電圧の抑制効
果が確認された。
【００４１】次に本発明の第２の実施例について説明す
る。図４は、本発明の第２の実施例の構成を示す図であ
り、ＣＰＵのストップクロックに応用したものである。
図４を参照すると、本発明の第２の実施例では、ＣＰＵ
９の所用電流とトランジスタ６の電流の和を検出し、こ
れが常に一定となるように演算増幅器８にてトランジス
タ６の電流値を制御するものである。すなわち、ＣＰＵ
９の電源ライン２間にトランジスタ６のコレクタとエミ
ッタを接続し、トランジスタ６のエミッタ電位を演算増
幅器８（ボルテージフォロワ構成）の反転入力端に入力
し、演算増幅器８の非反転入力端にツナーダイオードＺ
Ｄの端子電圧を入力する構成とされている。
る。図４は、本発明の第２の実施例の構成を示す図であ
り、ＣＰＵのストップクロックに応用したものである。
図４を参照すると、本発明の第２の実施例では、ＣＰＵ
９の所用電流とトランジスタ６の電流の和を検出し、こ
れが常に一定となるように演算増幅器８にてトランジス
タ６の電流値を制御するものである。すなわち、ＣＰＵ
９の電源ライン２間にトランジスタ６のコレクタとエミ
ッタを接続し、トランジスタ６のエミッタ電位を演算増
幅器８（ボルテージフォロワ構成）の反転入力端に入力
し、演算増幅器８の非反転入力端にツナーダイオードＺ
Ｄの端子電圧を入力する構成とされている。
【００４２】本発明の第２の実施例では、電圧変動を完
全に抑制するためには、ＣＰＵ９が最大所用電流のとき
トランジスタ６に流れる電流が０Ａとなり、ＣＰＵ９の
所用電流が０Ａのときトランジスタ６に流れる電流がＣ
ＰＵ９の最大所用電流と同じ電流値となるように制御す
る必要がある。このため、電源供給側からは常時ＣＰＵ
９の最大所用電流と同じ電流値が流れ続けることにな
り、ＣＰＵの休止期間が長くなる場合には、消費電力が
無駄になる傾向があるが、制御回路の構成は大幅に簡素
化され、システム側からの制御信号も不要である。この
ため、本発明の第２の実施例は、ＣＰＵの休止期間が少
ない場合や他の所用電流の少なくなる期間が短い集積回
路等に適用することができる。
全に抑制するためには、ＣＰＵ９が最大所用電流のとき
トランジスタ６に流れる電流が０Ａとなり、ＣＰＵ９の
所用電流が０Ａのときトランジスタ６に流れる電流がＣ
ＰＵ９の最大所用電流と同じ電流値となるように制御す
る必要がある。このため、電源供給側からは常時ＣＰＵ
９の最大所用電流と同じ電流値が流れ続けることにな
り、ＣＰＵの休止期間が長くなる場合には、消費電力が
無駄になる傾向があるが、制御回路の構成は大幅に簡素
化され、システム側からの制御信号も不要である。この
ため、本発明の第２の実施例は、ＣＰＵの休止期間が少
ない場合や他の所用電流の少なくなる期間が短い集積回
路等に適用することができる。
【００４３】このように、本発明によれば、負荷の電流
変化を相殺するようにトランジスタの電流を制御するこ
とにあり、この他にも、負荷の電流変化を検出して制御
する方法や負荷の端子電圧を検出して制御する方法が考
えられる。
変化を相殺するようにトランジスタの電流を制御するこ
とにあり、この他にも、負荷の電流変化を検出して制御
する方法や負荷の端子電圧を検出して制御する方法が考
えられる。
【００４４】また前記各実施例で使用したバイポーラト
ランジスタをＭＯＳＦＥＴで置き換えて構成してもよ
い。
ランジスタをＭＯＳＦＥＴで置き換えて構成してもよ
い。
【００４５】さらに、実施例の回路は集積化が可能であ
る。既存の集積回路の電源部として本発明を組み込んで
集積化した場合、従来必要とされていた外付けのデカッ
プリングコンデンサの省略、及び低容量化が可能であ
り、機器の小型化を図ることができる。
る。既存の集積回路の電源部として本発明を組み込んで
集積化した場合、従来必要とされていた外付けのデカッ
プリングコンデンサの省略、及び低容量化が可能であ
り、機器の小型化を図ることができる。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
負荷の所用電流の変動によって生じる負荷の電源端子電
圧の変動を抑制することができる、という効果を奏す
る。
負荷の所用電流の変動によって生じる負荷の電源端子電
圧の変動を抑制することができる、という効果を奏す
る。
【００４７】その理由は、本発明においては、負荷の所
用電流が増加／減少に応じて、負荷に並列配置される回
路の電流が減少／増加し、負荷の電源端子電圧の変動を
抑制する構成としたためである。
用電流が増加／減少に応じて、負荷に並列配置される回
路の電流が減少／増加し、負荷の電源端子電圧の変動を
抑制する構成としたためである。
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図３】本発明の第１の実施例におけるＣＰＵ端子電圧
波形、及び比較例として、本発明の第１の実施例の回路
構成を具備しない場合のＣＰＵ端子電圧波形を示す図で
ある。
波形、及び比較例として、本発明の第１の実施例の回路
構成を具備しない場合のＣＰＵ端子電圧波形を示す図で
ある。
【図４】本発明の第２の実施例の構成を示す図である。
【図５】本発明の動作原理を説明するためのシミュレー
ション用回路を示す図である。
ション用回路を示す図である。
【図６】比較例として、本発明に係る回路を具備しない
場合のシミュレーション結果を示す図である。
場合のシミュレーション結果を示す図である。
【図７】本発明に係る回路を具備した場合のシミュレー
ション結果を示す図である。
ション結果を示す図である。
【図８】従来のパーソナルコンピュータ等の電源制御回
路の構成を示す図である。
路の構成を示す図である。
１ 直流電源 ２ 電源ライン ３ 負荷 ４ ラインインピーダンス ６ トランジスタ ７ 制御回路 ８ 演算増幅器 ９ ＣＰＵ １０ コンデンサ １１ ＤＣ−ＤＣコンバータ １２ 制御回路部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/26 G06F 1/04 G06F 15/78 510 H02J 1/00 306
Claims (4)
- 【請求項１】ストップクロック端子から入力されるスト
ップクロック信号の値によって休止及び動作状態が制御
されるＣＰＵと、 前記ＣＰＵの電源端子間に前記ＣＰＵと並列に挿入され
るトランジスタと、 前記トランジスタの制御端子に出力端が接続され、基準
電圧と、前記トランジスタに流れる電流に比例した電圧
とを差動入力し、前記トランジスタに流れる電流が前記
基準電圧に比例するように帰還制御する演算増幅器と、 前記電源端子間に直列に挿入され制御端子がともに電流
値制御端子に接続され、前記電流値制御端子に入力され
る信号の値によりオン・オフ制御され、且つ一方がオン
のとき他方がオフとされる第１、及び第２のスイッチ
と、を備え、 前記第１のスイッチと前記第２のスイッチとの接続点
は、時定数回路を介して基準電圧回路と接続され、 前記時定数回路の出力端と前記基準電圧回路の出力端と
の接続点が前記演算増幅器の基準電位の入力端に接続さ
れ、 前記第１のスイッチがオンのときは、前記演算増幅器に
は基準電圧として前記基準電圧回路の出力電圧が供給さ
れ、前記第２のスイッチがオンのときは、前記演算増幅
器には基準電圧として接地電位が供給される、ことを特
徴とする電源電圧変動抑制回路。 - 【請求項２】前記時定数回路が、時定数制御端子から入
力される時定数制御信号の値により時定数が可変に設定
される、ことを特徴とする請求項１記載の電源電圧変動
抑制回路。 - 【請求項３】前記ＣＰＵが休止状態から動作状態に変わ
るのに先だって前記電流値制御端子に入力する信号の値
を設定して前記第１のスイッチをオン状態、前記第２の
スイッチをオフ状態とし、前記時定数回路を介して前記
演算増幅器の基準電圧入力端側の電圧が上昇しこれに伴
い前記トランジスタに流れる電流が比較的ゆっくりと増
加し、前記トランジスタに流れる電流が所定値に達した
後に、前記時定数制御端子に入力する時定数制御信号を
切替えて前記時定数回路の時定数を小さくし、この状態
で前記ＣＰＵを動作状態にするストップクロック信号と
同期して、前記電流値制御信号を切り替え、前記第１の
スイッチをオフ状態とし、前記第２のスイッチをオン状
態し、前記ＣＰＵの電流の増加とともに前記トランジス
タに流れる電流を減少させる、ことを特徴とする請求項
２記載の電源電圧変動抑制回路。 - 【請求項４】前記ＣＰＵを休止状態にする際に、前記Ｃ
ＰＵを休止状態にするストップクロック信号と同期して
前記電流値制御信号を切替えて前記第１のスイッチをオ
ンとし、前記ＣＰＵの電流の減少とともに、前記トラン
ジスタに流れる電流が増加し、その後、前記時定数制御
信号を切替えてもとの時定数に戻した後、前記電流値制
御信号を切替えて前記第２のスイッチをオンとし前記差
動増幅器の基準電圧側の電圧はゆっくりと接地電位にも
どり、前記トランジスタに流れる電流がゆっくりと減少
していくような制御が行われる、ことを特徴とする請求
項２又は３記載の電源電圧変動抑制回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11313999A JP3252827B2 (ja) | 1999-04-21 | 1999-04-21 | 電源電圧変動抑制回路 |
| US09/544,919 US6252384B1 (en) | 1999-04-21 | 2000-04-07 | Power-supply voltage fluctuation inhibiting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11313999A JP3252827B2 (ja) | 1999-04-21 | 1999-04-21 | 電源電圧変動抑制回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2000305668A JP2000305668A (ja) | 2000-11-02 |
| JP3252827B2 true JP3252827B2 (ja) | 2002-02-04 |
Family
ID=14604562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11313999A Expired - Fee Related JP3252827B2 (ja) | 1999-04-21 | 1999-04-21 | 電源電圧変動抑制回路 |
Country Status (2)
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| JP (1) | JP3252827B2 (ja) |
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| JP4267274B2 (ja) * | 2002-08-28 | 2009-05-27 | 富士通マイクロエレクトロニクス株式会社 | 電源変動抑制装置、半導体装置及び電源変動抑制方法 |
| KR100609895B1 (ko) * | 2004-11-08 | 2006-08-09 | 삼성전자주식회사 | 컴퓨터 및 그 제어방법 |
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| JP4757623B2 (ja) | 2005-12-21 | 2011-08-24 | パナソニック株式会社 | 電源回路 |
| DE102006042800A1 (de) * | 2006-09-08 | 2008-03-27 | Conti Temic Microelectronic Gmbh | Geregelte Energieversorgung eines Schaltkreises |
| JP4764387B2 (ja) * | 2007-08-09 | 2011-08-31 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4960179B2 (ja) * | 2007-08-28 | 2012-06-27 | ルネサスエレクトロニクス株式会社 | データ処理装置、電源電圧生成回路及びその電源電圧生成方法 |
| JP5152197B2 (ja) * | 2007-12-19 | 2013-02-27 | 富士通株式会社 | 電源制御方法及び装置 |
| JP4971970B2 (ja) * | 2007-12-27 | 2012-07-11 | ルネサスエレクトロニクス株式会社 | 降圧回路及び半導体装置並びに降圧回路制御方法 |
| JP5278817B2 (ja) * | 2009-04-28 | 2013-09-04 | 富士電機株式会社 | スイッチング電源装置 |
| WO2011058393A1 (en) * | 2009-11-12 | 2011-05-19 | Freescale Semiconductor, Inc. | Integrated circuit and method for reduction of supply voltage changes |
| US9529402B2 (en) | 2010-09-02 | 2016-12-27 | Renesas Electronics Corporation | Data processing device and data processing system |
| JP5697777B2 (ja) * | 2014-03-17 | 2015-04-08 | ルネサスエレクトロニクス株式会社 | データ処理システム |
| US9455027B1 (en) * | 2014-08-08 | 2016-09-27 | Cypress Semiconductor Corporation | Power management system for high traffic integrated circuit |
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| CN118091297B (zh) * | 2024-04-25 | 2024-07-02 | 山东博瑞电气科技有限公司 | 一种电力终端的安全监测装置、监测方法和电力终端 |
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|---|---|---|---|---|
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| US5570004A (en) * | 1994-01-03 | 1996-10-29 | Seiko Instruments Inc. | Supply voltage regulator and an electronic apparatus |
| JPH07322602A (ja) * | 1994-05-23 | 1995-12-08 | Fujitsu Ltd | 電源装置 |
| KR960012838B1 (ko) | 1994-06-20 | 1996-09-24 | 삼성전자 주식회사 | 스톱 클럭 제어장치와 그 방법 |
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-
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- 1999-04-21 JP JP11313999A patent/JP3252827B2/ja not_active Expired - Fee Related
-
2000
- 2000-04-07 US US09/544,919 patent/US6252384B1/en not_active Expired - Lifetime
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|---|---|
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