KR100406548B1

KR100406548B1 - 반도체메모리장치의 비트라인프리차지 회로 및 방법

Info

Publication number: KR100406548B1
Application number: KR10-2001-0088702A
Authority: KR
Inventors: 박산하
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-12-31
Filing date: 2001-12-31
Publication date: 2003-11-20
Anticipated expiration: 2021-12-31
Also published as: US6667921B2; KR20030058287A; US20030123311A1

Abstract

본 발명은 반도체메모리장치의 비트라인 프리차지회로에 관한 것으로, 비트라인프리차지인에이블신호의 입력에 응답하여 VDD구동신호와 VPP구동신호를 출력하는 구동제어부와, 상기 구동제어부로부터 VDD구동신호 및 VPP구동신호를 입력하고 이에 응답하여 VDD레벨 또는 VPP레벨의 비트라인프리차지신호를 선택적으로 출력하는 프리차지회로구동부와, 상기 프리차지회로구동부로부터 비트라인프리차지신호를 입력하여 비트라인을 프리차지하는 비트라인프리차지부를 구비하는 반도체메모리장치의 비트라인프리차지회로를 제공한다.

Description

반도체메모리장치의 비트라인프리차지 회로 및 방법{Method and Circuit for Bit Line Precharging in Semiconductor Memory Device}

본 발명은 반도체메모리장치(Semiconductor Memory Device)에 관한 것으로서서, 더욱 상세하게는 저전원전압(Low Power) 환경에 적합한 비트라인(Bit Line) 프리차지회로 및 비트라인프리차지방법에 관한 것이다.

반도체메모리장치는 대용량화 및 동작속도의 고속화가 그 개발방향으로 되고 있다. 그리고 이러한 요건들 외에도 저전원전압 환경에서 신뢰성있는 동작을 확보하기 위한 저전압(Low Voltage 또는 Low Power) 메모리도 또 하나의 개발방향으로 됨은 주지의 사실이다. 특히, 휴대형 시스템(system), 예컨대 이동통신용 휴대폰(mobile phone)이나 노트북 컴퓨터(note-book computer) 등 사무실용이 아닌 휴대형 시스템에 장착되는 메모리(memory)는 가급적이면 최소한의 전력만을 소비하도록 그 개발추세가 이루어지고 있다.

이러한 노력중의 하나가 메모리의 코아영역(Core area)에서의 전류소비를 최소한으로 하는 기술이다. 메모리셀(memory cell)과 비트라인(Bit Line) 그리고 워드라인(Word Line)들로 구성되는 상기 코아영역에서는 극미세화된 디자인-룰(design-rule)에 따라 설계된다. 그래서 메모리 셀들은 크기가 매우 작은 사이즈이면서 아울러 저전력을 사용하게 된다.

특히, 비트라인 프리차지(precharge)는 셀데이타(cell data) 액세스(access)에 있어서 그 속도에 관련된 중요한 기술중의 하나이다. 비트라인 프리차지는 데이터의 액세스 이전에 미리 비트라인을 소정의 전압레벨(현재 "Half-Vcc" 정도의 레벨이 일반적임)로 프리차지하여 데이터 '1' 또는 '0'의 액세스를 빠르게 하도록 하는 기술임은 잘 알려져 있다.

이와 관련하여, 도 1은, 종래의 비트라인 프리차지회로의 개략적인 블록구성을 보여주고 있다. 그 구성은, 비트라인프리차지인에이블신호를 입력하는 구동제어부 100과, 상기 구동제어부 100으로부터 전원전압레벨의 VDD 구동신호를 입력하는 프리차지회로구동부 200과, 상기 프리차지회로구동부 200으로부터 비트라인프리차지신호 BLEQ를 입력하여 비트라인을 프리차지하는 비트라인프리차지부 300으로 구성된다. 도 1의 구성에서 비트라인프리차지부 300은 셀어레이 ARRAY 내에 포함될 수도 있고, 또는 셀 어레이의 외곽(edge)에 연결될 수도 있다.

도 1의 구동제어부 100은 도 2a와 같은 인버터체인(inverter chain)으로 간략히 구성된다. 그리고 도 1의 프리차지회로구동부 200은 도 2b와 같은 인버터구성으로 이루어진다. 그리고 도 1의 비트라인프리차지부 300은 도 2c와 같이, 비트라인프리차지신호 BLEQ에 응답하여 비트라인쌍 BITBi, BITTi을 프리차지전압 VBLP으로 프리차지 및 이퀄라이징하는 하는 트랜지스터로 구성된다.

도 1과 같은 구성에서, 구동제어부 100에 비트라인프리차지인에이블신호가 입력되면 상기 구동제어부 100으로부터 전원전압레벨의 VDD 구동신호가 출력된다. 그리고 상기 VDD 구동신호는 프리차지회로구동부 200으로 입력되고, 이로부터 비트라인프리차지신호 BLEQ가 발생한다. 그리고 비트라인프리차지부 300은 비트라인프리차지신호 BLEQ의 입력에 응답하여 비트라인을 프리차지한다.

이와 같은 종래의 비트라인프리차지방식을 저 전원전압 메모리에 적용할 경우에는 상대적으로 높아진 백바이어스(back bias)와 낮아진 전원전압에 의해 속도지연(speed delay)이 크게 발생하여 프리차지시간에 관련된 스펙 tRP에서 문제가 있어 왔다.

그래서 이에 대한 해결을 위해 종래의 또다른 기술로서는, 기존방식의 경우 비트라인 프리차지 트랜지스터의 구동전원을 외부전원을 사용하던 방식을 승압된 전원 VPP를 사용하여 해결하였다. 이는 도 1의 구성에서 구동제어부 100으로부터 VPP구동신호가 출력되는 구성으로 알 수 있다.

도 3은 도 1의 구성에 따른 시뮬레이션(simulation)결과를 보여주는 파형도로서, VDD구동 및 VPP구동에 따른 결과를 각각 보여주고 있다. 전원전압 VDD를 사용하는 경우보다 승압전원 VPP 구동 방식에서 비트라인 BL이 프리차지되는 시간이 13.2ns 개선되었음을 알 수 있다.

한편, 승압전원 구동방식은 동작전압 2.0V 이하의 영역에서는 승압전원 VPP의 구동능력이 현저하게 떨어지는 문제가 발생된다.

여기서 승압전원 VPP의 전위레벨과 관련하여 설명한다면, 기존 2.5V 내지 3.3V 전원전압으로부터 3.6V 정도의 승압전원을 만드는 것은 50% 내지 10% 정도의 승압으로 가능하나 1.5V 내지 1.8V로부터 3.6V 정도의 승압전원을 만드는 것은 100% 이상의 승압이 필요하므로 매우 어려우며 승압전원의 구동능력 또한 현저히 떨어진다는 것이다.

그래서 이러한 승압된 전원으로 비트라인 프리차지트랜지스터(도 2c의 NMOS트랜지스터들)를 구동할 경우 승압전원 VPP의 레벨을 떨어뜨리게 된다. 이렇게 되면 비트라인 프리차지의 속도가 지연되는 문제뿐만 아니라, 승압전원 VPP가 구동하는 워드라인 인에이블(enable)이 지연(delay)되거나 혹은 그 전위레벨이 떨어짐으로 인해 리프레쉬(Refresh) 문제를 발생하게 된다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 비트라인 프리차지동작을 속도지연없이 고속화한 반도체메모리장치의 비트라인프라차지 회로를 제공하는데 있다.

본 발명의 다른 목적은 비트라인프리차지동작으로 인한 승압전원의 소모를 최소화하도록 하는 반도체메모리장치의 비트라인프리차지 회로를 제공하는데 있다.

본 발명의 또다른 목적은 비트라인프리차지동작으로 인한 승압전원의 소모를 최소화하도록 하는 반도체메모리장치의 비트라인프리차지 방법을 제공하는데 있다.

도 1은 종래기술에 의한 비트라인프리차지회로의 블록 구성도,

도 2a, 2b, 2c는 도 1의 상세 회로도,

도 3은 도 1의 시뮬레이션 결과를 보여주는 파형도,

도 4는 본 발명에 의한 비트라인프리차지회로의 블록 구성도,

도 5는 도 4의 구동제어부의 상세회로도,

도 6은 도 4의 프리차지회로구동부의 상세회로도,

도 7은 도 4의 비트라인프리차지부의 상세회로도,

도 8은 도 4의 동작 타이밍도,

도 9는 도 4의 구동제어부의 다른 실시예.

* 도면의 주요 부분에 대한 부호의 설명 *

100, 100A : 구동제어부 200, 200A : 프리차지회로구동부

300 : 비트라인프리차지부

상기와 같은 목적들을 달성하기 위한 본 발명의 제1 특징에 따르면, 비트라인프리차지인에이블신호의 입력에 응답하여 VDD구동신호와 VPP구동신호를 출력하는 구동제어부와, 상기 구동제어부로부터 VDD구동신호 및 VPP구동신호를 입력하고 이에 응답하여 VDD레벨 또는 VPP레벨의 비트라인프리차지신호를 선택적으로 출력하는 프리차지회로구동부와, 상기 프리차지회로구동부로부터 비트라인프리차지신호를 입력하여 비트라인을 프리차지하는 비트라인프리차지부를 구비하는 반도체메모리장치의 비트라인프리차지회로를 제공한다.

한편, 상기의 또다른 목적을 달성하기 위한 본 발명의 제2 특징에 따르면, 메모리에 프리차지명령이 입력되는 제1과정과, 상기 제1과정 후 비트라인프리차지인에이블신호가 인에이블되는 제2과정과, 비트라인프리차지 구동제어부에서 상기 비트라인프리차지인에이블신호의 인에이블시점으로부터 일정 구간동안 VDD구동신호를 생성하는 제3과정과, 상기 VDD구동신호에 응답하여 비트라인프리차지신호가 VDD레벨로 1차 상승하는 제4과정과, 상기 VDD구동신호가 디세이블되는 시점부터 비트라인 프리차지인에이블신호가 디세이블되는 시점까지 VPP구동신호를 생성하는 제5과정과, 상기 VPP구동신호에 응답하여 상기 비트라인프리차지신호가 VPP레벨로 2차 상승하는 제6과정을 포함하여 이루어지는 비트라인프리차지방법을 제공한다.

이와 같은 본 발명에 의한 비트라인프리차지회로는, 비트라인프리차지회로의 구동전원을 외부전원 VDD와 승압전원 VPP를 혼합하여 사용함으로써 승압전원 VPP의 전류소모 또는 부하를 최소화시켜, 결과적으로 비트라인프리차지의 속도를 향상시키는 것이며, 이는 상세하게 후술될 것이다.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.

도 4는 본 발명에 의한 비트라인프리차지회로의 블록구성도이다.

그 구성은, 비트라인프리차지인에이블신호의 입력에 응답하여 VDD구동신호와 VPP구동신호를 출력하는 구동제어부 100A와, 상기 구동제어부 100A로부터 VDD구동신호 및 VPP구동신호를 입력하고 이에 응답하여 VDD레벨 또는 VPP레벨의 비트라인프리차지신호 BLEQ를 선택적으로 출력하는 프리차지회로구동부 200A와, 상기 프리차지회로구동부 200A로부터 비트라인프리차지신호 BLEQ를 입력하여 비트라인을 프리차지하는 비트라인프리차지부 300으로 이루어진다. 도 4의 구성에서 비트라인프리차지부 300은 셀어레이 ARRAY 내에 포함될 수도 있고, 또는 셀 어레이의 외곽(edge)에 연결될 수도 있다.

도 4에 도시된 본 발명에 의한 비트라인프리차지회로는, 비트라인프리차지회로의 구동전원을 외부전원 VDD와 승압전원 VPP를 혼합하여 사용함으로써 승압전원 VPP의 전류소모 또는 부하를 최소화시켜, 결과적으로 비트라인프리차지의 속도를 향상시키게 된다.

한편, 본 발명에서는 도 4의 구성에 나타난 바와 같이, 구동제어부 100A로부터 풀다운구동신호를 별도로 출력하도록 실시하였는데, 이는 구동제어부 100A 또는 프리차지회로구동부 200A의 구성에 따라 VDD 또는 VPP구동신호를 이용함에 의해 출력이 필요없도록 설계할 수도 있도록 한 것이다.

도 5는 도 4의 구동제어부 100A의 상세회로도이다. 도시된 바와 같이, 본 발명에 의한 구동제어부 100A의 구성은, 비트라인프리차지인에이블신호를 입력하는 입력부 102와, 상기 입력부 102의 출력을 지연하는 지연(delay)부 104와, 상기 입력부 102와 지연부 104의 각 출력을 디코딩(decoding)하는 노아(NOR)게이트로 구현된 제1디코딩부 110과, 상기 입력부 102와 지연부 104의 각 출력을 디코딩하는 낸드(NAND)게이트 및 인버터로 구현된 제2디코딩부 112와, 상기 제1디코딩부 110의출력을 증폭하여 VDD 구동신호를 출력하는 VDD출력부 114와, 상기 제2디코딩부 112의 출력을 레벨변환(level shifting)하여 VPP 구동신호를 출력하는 VPP출력부 118과, 상기 제1디코딩부 110 및 제2디코딩부 112의 출력을 조합하여 풀다운(Pull-down)구동신호를 출력하는 풀다운구동신호출력부 116으로 구성된다. 도 5의 구성에서 입력부 102를 구성하는 인버터는 입력되는 비트라인프리차지인에이블신호를 버퍼링하는 수단이고, 인버터 106 및 108은 논리(ogic)를 맞추기 위한 구성요소들이다. 따라서 이러한 구성요소들은 논리를 고려하여 생략 또는 달리 실현가능하다. 그리고 VDD출력부 114는 3개의 인버터로 실시하였고, VPP출력부 118은 레벨변환기(level shifter)로 실시하였으며, 풀다운구동신호출력부 116은 노아게이트 및 2개의 인버터를 직렬연결한 구성으로 실시하였다.

도 5에서 지연회로 104는, VDD구동신호를 일정구간 인에이블시키기 위함이며, 이를 통해 결과적으로 비트라인프리차지를 조정할 수 있는 것이다.

도 6은 본 발명에 의한 프리차지회로구동부 200A의 상세회로도이다. 도 6의 구성은, VDD구동신호를 입력하여 BLEQ출력노드에 VDD를 풀업하는 풀업용 피모스트랜지스터 202와, VPP구동신호를 입력하여 상기 BLEQ출력노드에 VPP를 풀업하는 풀업용 피모스트랜지스터 206과, 풀다운구동신호를 입력하여 상기 BLEQ출력노드를 풀다운하는 엔모스트랜지스터 204로 구성된다. 도 6의 구성에서 각 트랜지스터들 202,204,206은 신호 구동이 충분할 정도로 각각 폭(width)이 큰 트랜지스터로 구현함이 바람직하다. 한편 이러한 구성은, 회로적으로 간단한 예를 들어 설명하였지만 이는 얼마든지 다르게 설계되어질 수 있으며, 아울러 도 6의 회로구성을 고려하여도 5의 회로구성도 달리 설계되어질 수 있음은 자명하다.

도 7은 도 4의 비트라인프리차지부 300의 실시구성이다. 도 7의 구성은 센스앰프(Sense Amplifier)마다 구비되는 일반적인 비트라인프리차지트랜지스터들을 도시한 것으로서, 그 자세한 설명은 종래기술과 동일하여 생략하겠다.

도 8은 본 발명에 따른 동작타이밍도이다.

도 8을 참조하여 도 4의 본 발명에 의한 비트라인프리차지회로의 동작을 설명하겠다.

먼저, 도 8과 같이, 메모리장치에 활성화 명령어(active) 입력 후, 프리차지명령 precharge이 입력되면, 이로부터 비트라인프리차지인에이블신호가 인에이블(액티브'하이') 된다. 그러면 이 비트라인프리차지인에이블신호를 입력하는 구동제어부 100A는, 비트라인프리차지인에이블신호의 인에이블시점으로부터 일정 구간동안 인에이블(액티브 '로우')되는 VDD구동신호를 출력하게 된다. 그리고나서 VDD구동신호가 디세이블(disable)되는 구간부터 비트라인프리차지인에이블신호가 디세이블되는 시점까지 인에이블(액티브 '로우')되는 VPP구동신호를 발생하게 된다. 여기서 VDD구동신호가 인에이블되는 구간은 최종 구동신호인 비트라인프리차지신호 BLEQ의 전압레벨이 VDD(즉, 외부전원전압 또는 동작전원전압)가 될 때까지로 설정한다. 도 8을 참조하면, 비트라인 프리차지신호인 BLEQ가 VDD구동신호에 따라 일정레벨 상승한 후, VDD구동신호에 따라 VPP레벨로 상승하는 것을 알 수 있다. 여기서 도 5의 풀다운구동신호출력부 116으로부터 출력되는 풀다운구동신호는 VDD구동신호 및 VPP구동신호가 모두 디세이블된 후에 인에이블(액티브 '하이')된다.

한편, 구동제어부 100A로부터 생성된 VDD구동신호와 VPP구동신호는 프리차지회로구동부 200A의 입력으로 되어 프리차지신호인 BLEQ를 생성시킨다. 그러면 이 BLEQ에 따라 도 7의 비트라인프리차지트랜지스터들이 동작하여 비트라인프리차지동작이 수행된다.

이러한 동작을 참조하면, 종래의 기술에서 비트라인프리차지신호가 처음부터 바로 승압전원 VPP레벨로 승압함에 의해 많은 전류소모가 발생되었던 문제(스윙레벨이 클수록 전류소모가 많아지는 것은 잘 알려진 사실임.)를, 먼저 외부전원전압레벨로 1차 상승시킨 후 VPP레벨로 상승시킴으로서, 전류소모를 크게 줄일 수 있게 된다. 이렇게 되면 승압전원 VPP의 구동능력을 크게 떨어뜨리지 않을 수 있으며, 이로부터 비트라인의 프리차지동작은 물론, 나아가서 워드라인의 승압에 문제되었던 점들을 크게 개선할 수 있게 된다.

도 9는 본 발명에 의한 구동제어부 100A의 다른 실시예이다. 전술한 도 5의 구성에서는 지연회로(104)를 이용한 실시구성을 예로 들었지만, 도 9에서는 비트라인프리차지신호 경로의 레플리카(Reflica; 104A)를 사용하는 방법을 예로 든 것이다. 즉, 프리차지회로구동부 200A와 메모리어레이 내부의 비트라인프리차지회로부 300을 동일하게 모델링(modeling)하여 레플리카(reflica)를 구성한 후, 상기 레플리카의 비트라인프리차지신호가 인에이블되면 VDD구동신호를 디세이블시킨 후, VPP구동신호를 인에이블시키는 방식이다. 그리고 상기 레플리카 104A는 인버터 또는 RC에 의한 딜레이를 사용할 수 있다. 도 9에서 도 5와 동일한 구성요소들은 동일 참조부호가 인용되어 있다.

본 발명에 의한 비트라인프리차지방식은, VDD만에 의한 구동방식보다 비트라인프리차지시간(tRP)을 크게 개선할 수 있다. 즉, VDD=1.6V이고 VPP=2.8V 일 때에 tRP는 10ns(nano second)이상 개선이 가능하다. 또한 VPP에 의한 전류를 기존 VPP 구동방식과 대비할 때 50% 이상 감소시킬 수 있으며 VPP의 전압레벨을 안정시킬 수 있게 된다. 그래서 예컨대 리프레쉬시간(refresh time)의 열화를 예방가능하게 된다. 그리고 VPP전류 감소의 효과는 VPP발생회로(도시되지 않았지만, 공지의 회로임)의 수를 감소시킬 수 있다는 측면에서 점유면적으로 감소를 가져올 수 있는 효과도 가능하다.

이상에서 설명한 바와 같은 본 발명의 비트라인프리차지회로는, VDD와 VPP구동신호를 일정시간 간격으로 조정가능함에 의해, 비트라인의 프리차지시간을 단축시킬 수 있으며, VPP의 안정성을 향상시킬 수 있는 효과가 있다.

Claims

반도체 메모리장치에 있어서,

비트라인프리차지인에이블신호의 입력에 응답하여 VDD구동신호와 VPP구동신호를 출력하는 구동제어부;

상기 구동제어부로부터 VDD구동신호 및 VPP구동신호를 입력하고 이에 응답하여 VDD레벨 또는 VPP레벨의 비트라인프리차지신호를 선택적으로 출력하는 프리차지회로구동부; 및

상기 프리차지회로구동부로부터 비트라인프리차지신호를 입력하여 비트라인을 프리차지하는 비트라인프리차지부

를 포함하는 비트라인프리차지회로.
제1항에 있어서,

상기 구동제어부는,

상기 프리차지회로구동부의 풀다운을 제어하는 풀다운구동신호를 출력하는 풀다운구동신호 출력부를 더 구비함을 특징으로 하는 비트라인프리차지회로.
제2항에 있어서,

상기 구동제어부는,

비트라인프리차지인에이블신호를 입력하는 입력부;

상기 입력부의 출력을 지연하는 지연부;

상기 입력부와 지연부의 각 출력을 디코딩하는 제1디코딩부;

상기 입력부와 지연부의 각 출력을 디코딩하는 제2디코딩부;

상기 제1디코딩부의 출력을 증폭하여 출력하는 VDD출력부;

상기 제2디코딩부의 출력을 레벨변환하여 출력하는 VPP출력부; 및

상기 제1디코딩부 및 제2디코딩부의 출력을 조합하여 풀다운구동신호를 출력하는 풀다운구동신호출력부를 포함하여 이루어짐을 특징으로 하는 비트라인프리차지회로.
제3항에 있어서,

상기 지연부는 인버터체인을 포함하는 것을 특징으로 하는 비트라인프리차지회로.
제3항에 있어서,

상기 지연부는 상기 프리차지회로구동부와 메모리어레이 내부의 비트라인프리차지회로부를 동일하게 모델링한 레플리카(reflica)를 포함하는 것을 특징으로하는 비트라인프리차지회로.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 프리차지회로구동부는,

VDD구동신호를 입력하여 비트라인프리차지신호 출력노드에 VDD를 풀업하는 제1풀업트랜지스터;

VPP구동신호를 입력하여 상기 비트라인프리차지신호 출력노드에 VPP를 풀업하는 제2풀업트랜지스터; 및

풀다운구동신호를 입력하여 상기 비트라인프리차지신호 출력노드를 풀다운하는 풀다운트랜지스터를 포함하는 것을 특징으로 하는 비트라인프리차지회로.
반도체 메모리장치에 있어서,

비트라인프리차지인에이블신호의 입력에 응답하여 VDD구동신호와 VPP구동신호와 풀다운구동신호를 출력하는 구동제어부;

상기 구동제어부로부터 VDD구동신호와 VPP구동신호 및 풀다운구동신호를 입력하고 이에 응답하여 VDD레벨 또는 VPP레벨의 비트라인프리차지신호를 선택적으로 출력하는 프리차지회로구동부; 및

상기 프리차지회로구동부로부터 비트라인프리차지신호를 입력하여 비트라인을 프리차지하는 비트라인프리차지부

를 포함하는 비트라인프리차지회로.
제7항에 있어서,

상기 구동제어부는,

비트라인프리차지인에이블신호를 입력하는 입력부;

상기 입력부의 출력을 지연하는 지연부;

상기 입력부와 지연부의 각 출력을 디코딩하는 제1디코딩부;

상기 입력부와 지연부의 각 출력을 디코딩하는 제2디코딩부;

상기 제1디코딩부의 출력을 증폭하여 출력하는 VDD출력부;

상기 제2디코딩부의 출력을 레벨변환하여 출력하는 VPP출력부; 및

상기 제1디코딩부 및 제2디코딩부의 출력을 조합하여 풀다운구동신호를 출력하는 풀다운구동신호출력부를 포함하는 것을 특징으로 하는 비트라인프리차지회로.
제8항에 있어서,

상기 지연부는 인버터체인을 포함하는 것을 특징으로 하는 비트라인프리차지회로.
제8항에 있어서,

상기 지연부는 상기 프리차지회로구동부와 메모리어레이 내부의 비트라인프리차지회로부를 동일하게 모델링한 레플리카(reflica)를 포함하는 것을 특징으로 하는 비트라인프리차지회로.
반도체메모리장치의 비트라인 프리차지방법에 있어서,

메모리에 프리차지명령이 입력되는 제1과정;

상기 제1과정 후 비트라인프리차지인에이블신호가 인에이블되는 제2과정;

상기 비트라인프리차지인에이블신호의 인에이블시점으로부터 일정 구간동안 VDD구동신호가 인에이블되는 제3과정;

상기 VDD구동신호에 응답하여 비트라인프리차지신호가 VDD레벨로 1차 상승하는 제4과정;

상기 VDD구동신호가 디세이블되는 시점부터 VPP구동신호가 인에이블되는 제5과정; 및

상기 VPP구동신호에 응답하여 상기 비트라인프리차지신호가 VPP레벨로 2차 상승하는 제6과정

을 포함하는 비트라인프리차지방법.
제11항에 있어서,

상기 제6과정 후, 상기 비트라인프리차지신호가 풀다운되어 디스에이블되는 제7과정을 더 포함하는 것을 특징으로 하는 비트라인프리차지방법.
제12항에 있어서,

상기 제7과정은 상기 비트라인프리차지인에이블신호가 디스에이블되는 시점에 이루어짐을 특징으로 하는 비트라인프리차지방법.
제11항에 있어서,

상기 VPP구동신호가 상기 비트라인프리차지인에이블신호가 디스에이블되는 시점에 디스에이블되는 것을 특징으로 하는 비트라인프리차지방법.