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KR100764384B1 - 비트라인 이퀄라이징 구동 장치 - Google Patents

비트라인 이퀄라이징 구동 장치 Download PDF

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KR100764384B1
KR100764384B1 KR1020060052478A KR20060052478A KR100764384B1 KR 100764384 B1 KR100764384 B1 KR 100764384B1 KR 1020060052478 A KR1020060052478 A KR 1020060052478A KR 20060052478 A KR20060052478 A KR 20060052478A KR 100764384 B1 KR100764384 B1 KR 100764384B1
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KR
South Korea
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voltage
bit line
signal
pumping
equalizing
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KR1020060052478A
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김지형
Original Assignee
주식회사 하이닉스반도체
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Abstract

본 발명은 비트라인 이퀄라이징 구동 장치에 관한 것으로서, tRP(RAS Precharge Time) 시간 동안에만 해당 비트라인의 이퀄라이징 트랜지스터의 게이트에 펌핑전압(VPP)을 인가하여 tRP 특성을 개선하고 펌핑 효율을 개선하며 소모 전류를 감소시킬 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 블록 선택 신호의 상태에 따라 전압 선택 신호를 출력하는 제어신호 발생부와, 전압 선택 신호와 비트라인 이퀄라이징 신호의 상태에 따라 tRP 스펙 구간 동안 펌핑전압을 출력하고, 그 이후에는 전원전압을 출력하는 전압 선택부와, 비트라인 이퀄라이징 신호에 따라 전압 선택부로부터 인가된 펌핑전압 또는 전원전압을 선택적으로 구동하여 출력하는 구동부, 및 구동부로부터 인가되는 펌핑전압 또는 전원전압에 따라 비트라인을 비트라인 프리차지 전압 레벨로 프리차지시키는 이퀄라이징부를 포함한다.

Description

비트라인 이퀄라이징 구동 장치{Driving device for equalizing bitline}
도 1은 종래의 비트라인 이퀄라이징 구동 장치에 관한 회로도.
도 2는 도 1의 동작 타이밍도.
도 3은 본 발명에 따른 비트라인 이퀄라이징 구동 장치에 관한 회로도.
도 4는 도 3의 제어신호 발생부에 관한 상세 회로도.
도 5는 도 3의 동작 타이밍도.
본 발명은 비트라인 이퀄라이징 구동 장치에 관한 것으로서, 반도체 메모리의 셀 데이터를 전송하는 비트라인의 이퀄라이징 특성을 개선하여 소모 전류를 줄일 수 있도록 하는 기술이다.
일반적으로 디램(DRAM)에서 특정 워드라인이 인에이블되어 셀의 데이터를 증폭한 이후에 다른 워드라인의 셀을 다시 증폭하기 위해서는 비트라인 센스앰프의 동작이 안정화되어야 한다. 이때, 다른 워드라인의 셀을 증폭하기 위해서는 비트라인의 균등화(Equalization) 동작이 필요하다.
이러한 비트라인의 균등화 동작을 빠르게 수행하기 위해서는 비트라인 이퀄 라이징 트랜지스터의 문턱전압이 높지 않아야 되고, 게이트 전압은 높을수록 좋다. 이 때문에 비트라인 이퀄라이징 트랜지스터의 게이트 전압으로 칩 내의 가장 높은 전압인 펌핑전압(VPP)을 사용하는 경우가 많다.
그러나, 비트라인 이퀄라이징 트랜지스터는 스탠바이 상태 및 관련 매트(MAT)의 워드라인(WL)이 액티브되지 않은 모든 동작 상태에 있어서 트랜지스터가 항상 온 되어 있어야 한다. 이에 따라, 펌핑전압(VPP)을 생성하는 펌프의 사용율을 증가시키게 되고, 펌프의 사용율이 증가하게 되면 소모 전류(IDD)가 증가하게 되는 문제점이 있다.
이러한 문제점 때문에 최근에는 소모 전류(IDD)의 증가를 방지하기 위해 펌핑전압(VPP) 대신 전원전압(VDD)을 비트라인 이퀄라이징 트랜지스터의 게이트 전압으로 사용하는 장치가 개시되었다.
도 1은 이러한 종래의 비트라인 이퀄라이징 구동 장치에 관한 회로도이다.
종래의 비트라인 이퀄라이징 구동 장치는 래치-업(Latch-up) 방지부(10)와, 구동부(20) 및 이퀄라이징부(30)를 구비한다.
여기서, 래치-업 방지부(10)는 전원전압 VDD 인가단과 구동부(20) 사이에 연결되어 게이트 단자를 통해 펌핑전압 VPP가 인가되는 NMOS트랜지스터 N1를 포함한다.
그리고, 구동부(20)는 NMOS트랜지스터 N1와 접지전압단 사이에 직렬 연결되어 공통 게이트 단자를 통해 비트라인 이퀄라이징 신호 BLEQB가 인가되는 PMOS트랜지스터 P1와 NMOS트랜지스터 N2를 구비한다.
또한, 이퀄라이징부(30)는 비트라인 BL과 비트라인바 /BL 사이에 연결되어 공통 게이트 단자를 통해 비트라인 이퀄라이징 신호 BLEQ가 인가되는 NMOS트랜지스터 N3~N5를 구비한다. 이때, 비트라인 이퀄라이징 신호 BLEQ는 비트라인 이퀄라이징 신호 BLEQB의 반전 신호이다.
여기서, NMOS트랜지스터 N3~N5는 비트라인 이퀄라이징 트랜지스터를 의미하며, NMOS트랜지스터 N4와 NMOS트랜지스터 N5의 공통 연결노드를 통해 비트라인 프리차지 전압 VBLP이 인가된다.
도 2는 이러한 구성을 갖는 종래의 비트라인 이퀄라이징 구동 장치의 동작 타이밍도이다.
도 2를 보면, 블록 선택 신호 BLKSi 또는 블록 선택 신호 BLKSi-1가 디스에이블 되면, 일정시간 이후에 비트라인 이퀄라이징 신호 BLEQB가 디스에이블 된다. 이에 따라, 비트라인 이퀄라이징 신호 BLEQ가 접지전압 VSS 레벨에서 전원전압 VDD 레벨로 천이되어 비트라인 이퀄라이징 트랜지스터 N3~N5의 게이트에 전원전압 VDD이 인가된다. 따라서, 비트라인 이퀄라이징 트랜지스터 N3~N5가 턴온되어 비트라인 BL,/BL이 비트라인 프리차지 전압 VBLP 레벨로 프리차지된다.
그런데, 소모 전류(IDD)의 증가를 방지하기 위해 펌핑전압(VPP) 대신 전원전압 VDD을 비트라인 이퀄라이징 트랜지스터의 게이트 전압으로 사용할 경우, 비트라인을 이퀄라이징시키는 능력은 떨어지게 된다. 즉, 균등화 능력은 전원전압 VDD의 레벨에 비례하므로, 저 전원전압(VDD)에서의 균등화 능력은 더욱 나빠지게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, tRP(RAS Precharge Time) 시간 동안에만 해당 비트라인의 이퀄라이징 트랜지스터의 게이트에 펌핑전압(VPP)을 인가하고 그 이후에는 전원전압을 공급하여 tRP 특성을 개선하고 펌핑 효율을 개선하며 소모 전류를 감소시킬 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 비트라인 이퀄라이징 구동 장치는, 블록 선택 신호의 상태에 따라 전압 선택 신호를 출력하는 제어신호 발생부; 전압 선택 신호와 비트라인 이퀄라이징 신호의 상태에 따라 tRP 스펙 구간 동안 펌핑전압을 출력하고, 그 이후에는 전원전압을 출력하는 전압 선택부; 비트라인 이퀄라이징 신호에 따라 전압 선택부로부터 인가된 펌핑전압 또는 전원전압을 선택적으로 구동하여 출력하는 구동부; 및 구동부로부터 인가되는 펌핑전압 또는 전원전압에 따라 비트라인을 비트라인 프리차지 전압 레벨로 프리차지시키는 이퀄라이징부를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 비트라인 이퀄라이징 구동 장치에 관한 회로도이다.
본 발명은 제어신호 발생부(100)와, 전압 선택부(200)와, 래치-업(Latch-up) 방지부(300)와, 구동부(400) 및 이퀄라이징부(500)를 구비한다.
여기서, 제어신호 발생부(100)는 블록 선택 신호 BLKSi,BLKS(i-1)에 따라 전압 선택신호 prgovd를 출력한다.
그리고, 전압 선택부(200)는 논리합 게이트 OR1와 NMOS트랜지스터 N6 및 PMOS트랜지스터 P2를 구비한다. 여기서, 논리합 게이트 OR1는 전압 선택신호 prgovd 및 비트라인 이퀄라이징 신호 BLEQB를 논리합 연산한다. NMOS트랜지스터 N6는 전원전압 VDD 인가단과 래치-업 방지부(300) 사이에 연결되어 게이트 단자를 통해 논리합 게이트 OR1의 출력이 인가된다. PMOS트랜지스터 P2는 펌핑전압 VPP 인가단과 구동부(400) 사이에 연결되어 게이트 단자를 통해 논리합 게이트 OR1의 출력이 인가된다.
또한, 래치-업 방지부(300)는 NMOS트랜지스터 N6과 구동부(400) 사이에 연결되어 게이트 단자를 통해 펌핑전압 VPP가 인가되는 NMOS트랜지스터 N7를 포함한다.
그리고, 구동부(400)는 NMOS트랜지스터 N7와 접지전압단 사이에 직렬 연결되어 공통 게이트 단자를 통해 비트라인 이퀄라이징 신호 BLEQB가 인가되는 PMOS트랜지스터 P3와 NMOS트랜지스터 N8를 구비한다.
또한, 이퀄라이징부(500)는 비트라인 BL과 비트라인바 /BL 사이에 연결되어 공통 게이트 단자를 통해 비트라인 이퀄라이징 신호 BLEQ가 인가되는 NMOS트랜지스터 N9~N11를 구비한다. 이때, 비트라인 이퀄라이징 신호 BLEQ는 비트라인 이퀄라이징 신호 BLEQB의 반전 신호이다.
여기서, NMOS트랜지스터 N9~N11는 비트라인 이퀄라이징 트랜지스터를 의미하며, NMOS트랜지스터 N10와 NMOS트랜지스터 N11의 공통 연결노드를 통해 비트라인 프리차지 전압 VBLP이 인가된다.
도 4는 도 3의 제어신호 발생부(100)에 관한 상세 회로도이다.
제어신호 발생부(100)는 부정논리합 게이트 NOR1와 전압 선택 신호(prcovd) 발생부(110)를 포함한다. 여기서, 부정논리합 게이트 NOR1는 블록 선택 신호 BLKSi,BLKS(i-1)를 부정논리합 연산한다.
그리고, 전압 선택 신호(prcovd) 발생부(110)는 부정논리합 게이트 NOR1의 출력신호에 따라 전압 선택 신호 prcovd를 출력한다. 여기서, 전압 선택 신호 발생부(110)는 부정논리합 게이트 NOR1의 출력을 일정시간 지연하는 딜레이 소자 또는 일정 구간 동안에만 활성화 상태를 유지하는 펄스 형태의 전압 선택 신호 prcovd를 생성하는 펄스 발생 수단 등으로 이루어지는 것이 바람직하다.
이러한 구성을 갖는 본 발명은 디램 동작상의 비트라인 이퀄라이징 트랜지스터의 게이트 전압을 두 가지로 이원화하여 전력 소모를 줄이도록 한다. 그리고, 본 발명의 실시예에서는 편의상 비트라인 이퀄라이징 트랜지스터와 프리차지 트랜지스터를 동일한 트랜지스터로 규정하여 비트라인 이퀄라이징 트랜지스터로 동일하게 명명한다.
또한, 본 발명의 실시예에서는 비트라인 이퀄라이징 트랜지스터의 상태를 아래와 같이 네 가지 상태로 설명하고자 한다.
첫 번째는 비트라인 이퀄라이징 트랜지스터 N9~N11가 계속적으로 온 되어 있는 상태이다. 즉, 디램이 스탠바이 상태에 있거나, 디램이 동작 상태에 있다 하더라도 해당 비트라인 이퀄라이징 트랜지스터 N9~N11와 관련없는 워드라인이 선택되어 있을 때이다.
이때, 비트라인 BL과 비트라인바 /BL는 비트라인 프리차지 전압 VBLP 레벨로 프리차지 되어 있어야 한다. 이를 위해서, 비트라인 이퀄라이징 트랜지스터 N9~N11의 게이트 전압 레벨은 비트라인 프리차지 전압(VBLP) + 비트라인 이퀄라이징 트랜지스터 N9~N11의 문턱전압(Vt) 보다는 커야한다.
여기서, 비트라인 이퀄라이징 트랜지스터 N9~N11의 문턱전압(Vt)을 감안하더라도 비트라인 프리차지 전압(VBLP) + 비트라인 이퀄라이징 트랜지스터 N9~N11의 문턱전압(Vt)은 코아전압(VCORE) 레벨보다 낮은 값이다. 즉, 스탠바이 상태에서의 비트라인 BL과 비트라인바 /BL의 균등화를 위해서는 비트라인 이퀄라이징 트랜지스터 N9~N11의 게이트 전압은 전원전압 VDD 보다도 작은 값인 코아전압(VCORE) 만으로도 충분하다.
두 번째는 비트라인 이퀄라이징 트랜지스터 N9~N11가 오프되어 있는 상태이다. 이때는 해당 비트라인 이퀄라이징 트랜지스터 N9~N11와 관련된 매트(MAT)의 워드라인이 선택되어 비트라인 BL과 비트라인바 /BL의 전위를 코아전압(VCORE)과 접지전압(VSS)으로 센싱해야 하는 상태이다. 이때, 비트라인 이퀄라이징 트랜지스터 N9~N11의 전위는 접지전압(VSS) 레벨로서, 해당 비트라인 이퀄라이징 트랜지스터 N9~N11의 전력 소모는 무시해도 된다.
세 번째는 액티브 명령에 의해 해당 워드라인 WL과 관련된 비트라인 이퀄라이징 트랜지스터 N9~N11가 턴오프되는 시점이다. 즉, 비트라인 이퀄라이징 트랜지스터 N9~N11의 전압이 펌핑전압(VPP) 또는 전원전압(VDD) 레벨에서 접지전압(VSS) 레벨로 천이하는 시점이며, 워드라인이 턴온되기 이전까지 보통 5ns 정도의 여유 시간이 있다. 단순히 게이트 전압 변경만 이루어지며 비트라인 BL과 비트라인바 /BL의 전위를 변경하는 것이 아니어서 큰 이슈가 없는 시점이다.
네 번째는 프리차지 명령에 의해 비트라인 이퀄라이징 트랜지스터 N9~N11가 턴온되는 시점이다. 코아전압(VCORE)과 접지전압(VSS)으로 벌어져 있던 비트라인BL과 비트라인바 /BL를 비트라인 프리차지 전압 VBLP 레벨로 환원 및 균등화시키는 순간이다.
비트라인 이퀄라이징 트랜지스터 N9~N11의 게이트가 접지전압(VSS) 레벨에서 펌핑전압(VPP) 레벨로 천이하는데 걸리는 시간은 무시될 만큼 적다. 그러나, 비트라인 BL과 비트라인바 /BL가 비트라인 프리차지 전압 VBLP으로 환원되는 데에는 통상 15ns 근방의 시간이 필요하다.
만약, 비트라인 BL과 비트라인바 /BL가 이 순간에 20ns 정도가 소요되도록 소자가 설계되었다면 tRP(RAS Precharge Time,라스 프리차지 시간) 스펙(SPEC)에 위배된다. 즉, 동일 워드라인을 연속해서 선택할 때, tRP 특성이 나쁘면 해당 비트라인 BL과 비트라인바 /BL가 비트라인 프리차지 전압 VBLP으로 프리차지 되지 못한 채 비트라인 이퀄라이징 트랜지스터 N9~N11가 오프된다. 그리고, 셀에서 비트라인 BL의 분배된 전하에 의한 것이 아닌, 이전에 프리차지 되지 못한 비트라인 BL과 비트라인바 /BL의 전위차에 의해 센싱 동작이 이루어지는 오류가 생긴다.
이러한 문제점을 해결하기 위해서 비트라인 이퀄라이징 트랜지스터 N9~N11의 문턱전압(Vt)은 가능한 한 낮게 설계하며, 비트라인 이퀄라이징 트랜지스터 N9~N11의 게이트 전압은 가능한 한 높게 설계한다. 즉, 칩 내의 가장 높은 전압인 펌핑전압 VPP을 비트라인 이퀄라이징 트랜지스터 N9~N11의 게이트 전압으로 사용하는 것이 바람직하다. 그러나, 펌핑 효율 및 소모 전류(IDD)를 고려하여 볼 때 비트라인 이퀄라이징 트랜지스터 N9~N11의 게이트 전압으로 전원전압 VDD을 사용하는 추세이다.
즉, 비트라인 이퀄라이징 트랜지스터 N9~N11가 턴온 되는 그 순간에만 높은 전압이 필요할 뿐이며, 그 나머지 온 되어 있는 상태에서는 비트라인 프리차지 전압 VBLP + 이퀄라이징 트랜지스터 N9~N11의 문턱전압(Vt)만 필요하다.
따라서, 본 발명에서는 비트라인 이퀄라이징 트랜지스터 N9~N11가 턴온되는 순간에만 비트라인 이퀄라이징 트랜지스터 N9~N11의 게이트에 펌핑전압 VPP을 인가하고, 그 외의 나머지 온되어 있는 상태에서는 전원전압 VDD이 인가되도록 한다. 즉, 구동부(400)의 소스 단자를 펌핑전압 VPP과 전원전압 VDD으로 이원화하였다.
도 5는 본 발명에 따른 비트라인 이퀄라이징 구동 장치에 관한 동작 타이밍도이다.
먼저, 제어신호 발생부(100)에서 부정논리합 게이트 NOR1는 블록 선택 신호 BLKSi,BLKS(i-1)를 부정논리합 연산하여 출력한다. 그리고, 전압 선택 신호(prcovd) 발생부(110)는 부정논리합 게이트 NOR1의 출력에 따라 해당 블럭의 워드라인이 턴오프되는 신호를 기점으로 전압 선택신호 prgovd를 출력한다.
즉, T1 구간에서 블록 선택 신호 BLKSi,BLKS(i-1) 중 어느 하나가 로우로 천이하면, 일정 시간 이후에 전압 선택신호 prgovd가 로우로 천이하게 된다. 이때, 비트라인 이퀄라이징 신호 BLEQB는 하이 상태를 유지하고, 비트라인 이퀄라이징 신호 BLEQ는 로우 상태를 유지하여 비트라인 이퀄라이징 트랜지스터 N9~N11가 턴오프 상태를 유지하게 된다.
이후에, T2 구간에서 비트라인 이퀄라이징 신호 BLEQB가 로우로 천이하면, PMOS트랜지스터 P2가 턴온되어 구동부(400)에 펌핑전압 VPP가 인가된다. 즉, 논리합 게이트 OR1의 입력단인 비트라인 이퀄라이징 신호 BLEQB와 전압 선택 신호 prgovd 가 모두 로우 레벨일 경우에만 논리합 게이트 OR1의 출력이 로우 레벨이 되어 비트라인 이퀄라이징 구동부(400)의 소스 단에 펌핑전압 VPP을 공급한다.
이에 따라, 제어신호 발생부(100)는 전압 선택신호 prgovd를 로우 레벨로 출력하여 T2구간인 tRP 시간만큼 구동부(400)에 펌핑전압 VPP을 인가하도록 한다.
이때, 비트라인 이퀄라이징 신호 BLEQB는 로우 상태이므로 PMOS트랜지스터 P3이 턴온된다. 이에 따라, 비트라인 이퀄라이징 신호 BLEQ가 접지전압 VSS 레벨에서 펌핑전압 VPP 레벨로 천이된다. 따라서, 비트라인 이퀄라이징 트랜지스터 N9~N11가 턴온되어 비트라인 BL,/BL이 비트라인 프리차지 전압 VBLP 레벨로 프리차지된다.
이어서, T3 구간에서 전압 선택 신호 prgovd가 다시 하이로 천이하게 되면, 논리합 게이트 OR1의 출력이 하이 레벨이 된다. 이에 따라, NMOS트랜지스터 N6이 턴온되어 구동부(400)의 소스 단에 전원전압 VDD이 공급된다. 즉, T3 구간인 tRP 스펙 이후에는 전압 선택 신호 prcovd가 다시 하이로 천이하여 비트라인 이퀄라이징 구동부(400)의 소스 단이 전원전압 VDD 레벨로 변경된다.
이에 따라, 비트라인 이퀄라이징 트랜지스터 N9~N11의 게이트에 전원전압 VDD이 인가된다. 따라서, 비트라인 이퀄라이징 트랜지스터 N9~N11가 턴온되어 비 트라인 BL,/BL이 비트라인 프리차지 전압 VBLP 레벨로 프리차지된다.
도 5의 동작 타이밍도를 도 3의 동작 타이밍도와 비교하면, 비트라인 이퀄라이징 신호 BLEQB는 기존과 동일한 시점에서 발생한다. 그리고, 전압 선택 신호 prcovd는 비트라인 이퀄라이징 신호 BLEQB가 로우로 천이하기 이전에 미리 로우 레벨로 천이하여 펌핑전압 VPP의 소스를 미리 준비해둔다.
이상에서 설명한 바와 같이, 본 발명은 tRP(RAS Precharge Time) 시간 동안에만 해당 비트라인 이퀄라이징 트랜지스터의 게이트에 펌핑전압(VPP)을 인가하고 그 이외의 시간에는 전원전압(VDD)을 공급하여 tRP 특성을 개선하고 펌핑전압의 펌핑 효율을 개선하며 펌핑전압의 소모 전류 감소에 따른 IDD 전류를 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (11)

  1. 블록 선택 신호의 상태에 따라 전압 선택 신호를 출력하는 제어신호 발생부;
    상기 전압 선택 신호와 비트라인 이퀄라이징 신호의 상태에 따라 tRP 스펙 구간 동안 펌핑전압을 출력하고, 그 이후에는 전원전압을 출력하는 전압 선택부;
    상기 비트라인 이퀄라이징 신호에 따라 상기 전압 선택부로부터 인가된 상기 펌핑전압 또는 상기 전원전압을 선택적으로 구동하여 출력하는 구동부; 및
    상기 구동부로부터 인가되는 상기 펌핑전압 또는 상기 전원전압에 따라 비트라인을 비트라인 프리차지 전압 레벨로 프리차지시키는 이퀄라이징부를 포함하는 것을 특징으로 하는 비트라인 이퀄라이징 구동 장치.
  2. 삭제
  3. 제 1항에 있어서, 상기 제어신호 발생부는 복수개의 블록 선택 신호 중 어느 하나가 로오 레벨로 천이할 경우 상기 전압 선택 신호를 로우 레벨 펄스로 출력하는 것을 특징으로 하는 비트라인 이퀄라이징 구동 장치.
  4. 제 1항 또는 제 3항에 있어서, 상기 전압 선택 신호는 상기 비트라인 이퀄라 이징 신호가 로우 레벨로 천이하기 이전에 천이 됨을 특징으로 하는 비트라인 이퀄라이징 구동 장치.
  5. 제 1항에 있어서, 상기 제어신호 발생부는
    복수개의 블록 선택 신호를 부정논리합 연산하는 부정논리합 게이트; 및
    상기 부정논리합 게이트의 출력에 따라 상기 전압 선택 신호를 출력하는 전압 선택 신호 발생부를 포함하는 것을 특징으로 하는 비트라인 이퀄라이징 구동 장치.
  6. 제 1항에 있어서, 상기 전압 선택부는
    상기 전압 선택 신호와 상기 비트라인 이퀄라이징 신호가 모두 로우 레벨일 경우 상기 구동부의 소스 단에 상기 펌핑전압을 인가하는 것을 특징으로 하는 비트라인 이퀄라이징 구동 장치.
  7. 제 1항에 있어서, 상기 전압 선택부는
    상기 전압 선택 신호와 상기 비트라인 이퀄라이징 신호를 논리연산하는 논리연산 소자; 및
    상기 논리 연산 소자의 출력 신호에 따라 상기 전원전압을 선택적으로 공급하는 제 1구동소자; 및
    상기 제 1구동소자와 상보적으로 동작하며, 상기 논리 연산 소자의 출력 신 호에 따라 상기 펌핑전압을 선택적으로 공급하는 제 2구동소자를 포함하는 것을 특징으로 하는 비트라인 이퀄라이징 구동 장치.
  8. 제 7항에 있어서, 상기 논리 연산 소자는 논리합 게이트 임을 특징으로 하는 비트라인 이퀄라이징 구동 장치.
  9. 제 7항에 있어서, 상기 제 1구동소자는 상기 전원전압의 인가단과 상기 구동부 사이에 연결되어 게이트 단자를 통해 상기 논리 연산 소자의 출력이 인가되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 비트라인 이퀄라이징 구동 장치.
  10. 제 7항에 있어서, 상기 제 1구동소자와 상기 구동부 사이에 연결되어 게이트 단자를 통해 상기 펌핑전압이 인가되는 래치-업 방지부를 더 포함하는 것을 특징으로 하는 비트라인 이퀄라이징 구동 장치.
  11. 제 7항에 있어서, 상기 제 2구동소자는 상기 펌핑전압의 인가단과 상기 구동부 사이에 연결되어 게이트 단자를 통해 상기 논리 연산 소자의 출력이 인가되는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 비트라인 이퀄라이징 구동 장치.
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