JPH11134854A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11134854A JPH11134854A JP9298752A JP29875297A JPH11134854A JP H11134854 A JPH11134854 A JP H11134854A JP 9298752 A JP9298752 A JP 9298752A JP 29875297 A JP29875297 A JP 29875297A JP H11134854 A JPH11134854 A JP H11134854A
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- signal
- equalizing
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Abstract
(57)【要約】
【課題】 イコライズ信号を生成するイコライズ制御回
路は、回路規模の縮小、低消費電力化が困難であった。 【解決手段】 ブロック選択信号BLSi、 BLSi+1はノア回
路12c 、インバータ回路12d を介してダイナミックナン
ド回路16を構成するＮＭＯＳ12a のゲートに供給され
る。ダイナミックナンド回路16の出力端を構成するノー
ドN1には充電回路11が接続され、このノードN1にはラッ
チ回路13を介して駆動回路14が接続されている。この駆
動回路14の出力端から昇圧電圧Ｖpp系のイコライズ信号
EQL が出力される。
路は、回路規模の縮小、低消費電力化が困難であった。 【解決手段】 ブロック選択信号BLSi、 BLSi+1はノア回
路12c 、インバータ回路12d を介してダイナミックナン
ド回路16を構成するＮＭＯＳ12a のゲートに供給され
る。ダイナミックナンド回路16の出力端を構成するノー
ドN1には充電回路11が接続され、このノードN1にはラッ
チ回路13を介して駆動回路14が接続されている。この駆
動回路14の出力端から昇圧電圧Ｖpp系のイコライズ信号
EQL が出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置、
例えばＤＲＡＭ（ダイナミックＲＡＭ）に係わり、特
に、ビット線をイコライズするイコライズ制御回路に関
する。
例えばＤＲＡＭ（ダイナミックＲＡＭ）に係わり、特
に、ビット線をイコライズするイコライズ制御回路に関
する。
【０００２】
【従来の技術】図１２は、従来のＤＲＡＭの構成を概略
的に示している。半導体基板１２１上には、複数のセル
アレイ１２２ａ、１２２ｂ、１２２ｃ、１２２ｄが配置
されている。各セルアレイ１２２ａ〜１２２ｄは複数の
メモリブロックＢＬＫ１、ＢＬＫ２…ＢＬＫｎを有して
いる。各メモリブロックには複数のメモリセルが配置さ
れ、これらメモリセルはビット線に接続されている。各
メモリセルブロックの相互間には、図１３に示すよう
に、各メモリセルブロック内の一対のビット線ＢＬＲ、
／ＢＬＲ、ＢＬＬ、／ＢＬＬ（／は反転信号を示す）を
イコライズするためのイコライズ回路１２３、ビット線
の電位を検出するセンスアンプ１２４、各ビット線とイ
コライズ回路１２３、センスアンプ１２４とを接続ある
いは分離するアイソレーショントランジスタ１２５ａ、
１２５ｂ、１２５ｃ、１２５ｄ等が配置されている。イ
コライズ回路１２３は、図１２に示すイコライズ制御回
路１２６により発生されたイコライズ信号ＥＱＬにより
制御される。このイコライズ制御回路１２６はセルアレ
イ１２２ａ、１２２ｂと、セルアレイ１２２ｃ、１２２
ｄの相互間に配置された周辺回路領域１２７に配置され
ている。
的に示している。半導体基板１２１上には、複数のセル
アレイ１２２ａ、１２２ｂ、１２２ｃ、１２２ｄが配置
されている。各セルアレイ１２２ａ〜１２２ｄは複数の
メモリブロックＢＬＫ１、ＢＬＫ２…ＢＬＫｎを有して
いる。各メモリブロックには複数のメモリセルが配置さ
れ、これらメモリセルはビット線に接続されている。各
メモリセルブロックの相互間には、図１３に示すよう
に、各メモリセルブロック内の一対のビット線ＢＬＲ、
／ＢＬＲ、ＢＬＬ、／ＢＬＬ（／は反転信号を示す）を
イコライズするためのイコライズ回路１２３、ビット線
の電位を検出するセンスアンプ１２４、各ビット線とイ
コライズ回路１２３、センスアンプ１２４とを接続ある
いは分離するアイソレーショントランジスタ１２５ａ、
１２５ｂ、１２５ｃ、１２５ｄ等が配置されている。イ
コライズ回路１２３は、図１２に示すイコライズ制御回
路１２６により発生されたイコライズ信号ＥＱＬにより
制御される。このイコライズ制御回路１２６はセルアレ
イ１２２ａ、１２２ｂと、セルアレイ１２２ｃ、１２２
ｄの相互間に配置された周辺回路領域１２７に配置され
ている。
【０００３】上記構成において、メモリセルに書き込ま
れたデータを読み出す場合、従来は次のような動作が行
われている。先ず、イコライズ回路１２３により一対の
トランジスタ１２５ａ、１２５ｂにより選択されたビッ
ト線対を電源電圧の１／２の電位（１／２Ｖcc）にプリ
チャージし、この状態において、ワード線の電位を立ち
上げ、メモリセルに蓄積されている電荷をビット線対に
転送する。このビット線対の電位の変化をセンスアンプ
１２４により、電源電圧Ｖccと接地電位に増幅し、メモ
リセルから出力されたデータを検出する。このように、
ビット線対をプリチャージする方式を１／２Ｖccプリチ
ャージ方式と呼んでいる。
れたデータを読み出す場合、従来は次のような動作が行
われている。先ず、イコライズ回路１２３により一対の
トランジスタ１２５ａ、１２５ｂにより選択されたビッ
ト線対を電源電圧の１／２の電位（１／２Ｖcc）にプリ
チャージし、この状態において、ワード線の電位を立ち
上げ、メモリセルに蓄積されている電荷をビット線対に
転送する。このビット線対の電位の変化をセンスアンプ
１２４により、電源電圧Ｖccと接地電位に増幅し、メモ
リセルから出力されたデータを検出する。このように、
ビット線対をプリチャージする方式を１／２Ｖccプリチ
ャージ方式と呼んでいる。
【０００４】この種のＤＲＡＭにおいては、回路動作を
高速化するため、データを読み出した後、電源電圧Ｖcc
と接地電位とにされたビット線対を１／２Ｖccレベルに
高速、且つ十分にイコライズする必要がある。ビット線
対の電位を十分にイコライズしないまま、次のデータを
読み出した場合、メモリセルのデータを誤って読んでし
まい、データを破壊してしまう可能性を有している。
高速化するため、データを読み出した後、電源電圧Ｖcc
と接地電位とにされたビット線対を１／２Ｖccレベルに
高速、且つ十分にイコライズする必要がある。ビット線
対の電位を十分にイコライズしないまま、次のデータを
読み出した場合、メモリセルのデータを誤って読んでし
まい、データを破壊してしまう可能性を有している。
【０００５】
【発明が解決しようとする課題】ところで、前記イコラ
イズ制御回路１２６は各種回路が配置される周辺回路領
域１２７に配設されている。この周辺回路領域１２７に
は、センスアンプ１２４を制御するための図示せぬセン
スアンプ制御回路や、メモリセルから読み出されたデー
タを増幅するＤＱバッファ等多くの回路が配置されてい
る。しかも、近時、記憶容量の増大、素子の微細化に伴
いこの周辺回路領域は狭くなっている。このため、この
領域に配置されるイコライズ制御回路の回路規模の縮小
が望まれている。さらに、外部電源電圧の低電圧化に伴
い、低消費電力化も要望されている。
イズ制御回路１２６は各種回路が配置される周辺回路領
域１２７に配設されている。この周辺回路領域１２７に
は、センスアンプ１２４を制御するための図示せぬセン
スアンプ制御回路や、メモリセルから読み出されたデー
タを増幅するＤＱバッファ等多くの回路が配置されてい
る。しかも、近時、記憶容量の増大、素子の微細化に伴
いこの周辺回路領域は狭くなっている。このため、この
領域に配置されるイコライズ制御回路の回路規模の縮小
が望まれている。さらに、外部電源電圧の低電圧化に伴
い、低消費電力化も要望されている。
【０００６】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、回路規模を
縮小することが可能であるとともに、低消費電力化が可
能な半導体記憶装置を提供することである。
れたものであり、その目的とするところは、回路規模を
縮小することが可能であるとともに、低消費電力化が可
能な半導体記憶装置を提供することである。
【０００７】
【課題を解決するための手段】本発明の半導体記憶装置
は、第１導電型のトランジスタを有し、前記トランジス
タのゲートに電源電圧より昇圧された昇圧電圧系の入力
信号が供給され、これら入力信号をデコードするデコー
ド回路と、前記デコード回路の出力端に接続され、前記
昇圧電圧系のリセット信号に応じて前記デコード回路の
出力端を昇圧電圧に充電する充電回路と、前記デコード
回路の出力端の信号を受け、この信号に応じてビット線
対をイコライズするための前記昇圧電圧系のイコライズ
信号を出力する駆動回路とを具備している。
は、第１導電型のトランジスタを有し、前記トランジス
タのゲートに電源電圧より昇圧された昇圧電圧系の入力
信号が供給され、これら入力信号をデコードするデコー
ド回路と、前記デコード回路の出力端に接続され、前記
昇圧電圧系のリセット信号に応じて前記デコード回路の
出力端を昇圧電圧に充電する充電回路と、前記デコード
回路の出力端の信号を受け、この信号に応じてビット線
対をイコライズするための前記昇圧電圧系のイコライズ
信号を出力する駆動回路とを具備している。
【０００８】本発明の半導体記憶装置は、第１導電型の
トランジスタを有し、前記トランジスタのゲートに電源
電圧系の入力信号が供給され、これら入力信号をデコー
ドするデコード回路と、前記デコード回路の出力端に接
続され、前記昇圧電圧系のリセット信号に応じて前記デ
コード回路の出力端を昇圧電圧に充電する充電回路と、
前記デコード回路の出力端の信号を受け、この信号に応
じてビット線対をイコライズするための前記昇圧電圧系
のイコライズ信号を出力する駆動回路とを具備してい
る。
トランジスタを有し、前記トランジスタのゲートに電源
電圧系の入力信号が供給され、これら入力信号をデコー
ドするデコード回路と、前記デコード回路の出力端に接
続され、前記昇圧電圧系のリセット信号に応じて前記デ
コード回路の出力端を昇圧電圧に充電する充電回路と、
前記デコード回路の出力端の信号を受け、この信号に応
じてビット線対をイコライズするための前記昇圧電圧系
のイコライズ信号を出力する駆動回路とを具備してい
る。
【０００９】前記デコード回路は、前記入力信号を受け
る第１、第２導電型のトランジスタにより構成された論
理回路を含んでいる。本発明の半導体記憶装置は、電流
通路が並列接続された複数の第１導電型のトランジスタ
を有し、各トランジスタのゲートに電源電圧系の入力信
号が供給され、これら入力信号をデコードするデコード
回路と、前記デコード回路の出力端に接続され、前記昇
圧電圧系のリセット信号に応じて前記デコード回路の出
力端を昇圧電圧に充電する充電回路と、前記デコード回
路の出力端の信号を受け、この信号に応じてビット線対
をイコライズするための前記昇圧電圧系のイコライズ信
号を出力する駆動回路とを具備している。
る第１、第２導電型のトランジスタにより構成された論
理回路を含んでいる。本発明の半導体記憶装置は、電流
通路が並列接続された複数の第１導電型のトランジスタ
を有し、各トランジスタのゲートに電源電圧系の入力信
号が供給され、これら入力信号をデコードするデコード
回路と、前記デコード回路の出力端に接続され、前記昇
圧電圧系のリセット信号に応じて前記デコード回路の出
力端を昇圧電圧に充電する充電回路と、前記デコード回
路の出力端の信号を受け、この信号に応じてビット線対
をイコライズするための前記昇圧電圧系のイコライズ信
号を出力する駆動回路とを具備している。
【００１０】本発明の半導体記憶装置は、行列状に配置
された複数のメモリセルからなる複数のブロックと、各
行に配置された複数の前記メモリセルに接続されたビッ
ト線と、隣接する前記ブロックに共有され、各ブロック
の隣接する一対のビット線の電位をイコライズするイコ
ライズ回路と、前記ブロックを選択する選択信号に応じ
て前記イコライズ回路の動作を制御するイコライズ信号
を発生するイコライズ制御回路とを有し、前記イコライ
ズ制御回路は、入力端に電源電圧系の前記選択信号が供
給され、ダイナミック動作する論理回路により前記選択
信号をデコードするデコード回路と、前記デコード回路
の出力端に接続され、前記昇圧電圧系のリセット信号に
応じて前記デコード回路の出力端を昇圧電圧に充電する
充電回路と、前記デコード回路の出力端の信号を受け、
この信号に応じて前記イコライズ回路を制御するための
前記昇圧電圧系の前記イコライズ信号を出力する駆動回
路とを具備している。
された複数のメモリセルからなる複数のブロックと、各
行に配置された複数の前記メモリセルに接続されたビッ
ト線と、隣接する前記ブロックに共有され、各ブロック
の隣接する一対のビット線の電位をイコライズするイコ
ライズ回路と、前記ブロックを選択する選択信号に応じ
て前記イコライズ回路の動作を制御するイコライズ信号
を発生するイコライズ制御回路とを有し、前記イコライ
ズ制御回路は、入力端に電源電圧系の前記選択信号が供
給され、ダイナミック動作する論理回路により前記選択
信号をデコードするデコード回路と、前記デコード回路
の出力端に接続され、前記昇圧電圧系のリセット信号に
応じて前記デコード回路の出力端を昇圧電圧に充電する
充電回路と、前記デコード回路の出力端の信号を受け、
この信号に応じて前記イコライズ回路を制御するための
前記昇圧電圧系の前記イコライズ信号を出力する駆動回
路とを具備している。
【００１１】前記デコード回路及び前記駆動回路の第１
導電型トランジスタは半導体基板内に形成され、前記充
電回路と駆動回路を構成する第２導電型トランジスタ
は、前記半導体基板内に形成されたウェル内に形成され
ている。前記デコード回路の出力端と前記駆動回路の相
互間に設けられ、前記デコード回路の出力信号をラッチ
するラッチ回路を具備している。
導電型トランジスタは半導体基板内に形成され、前記充
電回路と駆動回路を構成する第２導電型トランジスタ
は、前記半導体基板内に形成されたウェル内に形成され
ている。前記デコード回路の出力端と前記駆動回路の相
互間に設けられ、前記デコード回路の出力信号をラッチ
するラッチ回路を具備している。
【００１２】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図２は、この発明に係わ
るＤＲＡＭの一例を示すものであり、半導体基板上の１
つのセルアレイを概略的に示している。半導体基板上に
は図１２に示すＤＲＡＭと同様に、例えば４つのセルア
レイが設けられているが、ここでは、そのうちの１つの
みを示している。セルアレイ２１は複数のブロックＢＬ
Ｋ１１、ＢＬＫ１２、ＢＬＫ２１、ＢＬＫ２２、ＢＬＫ
３１、ＢＬＫ３２…を有し、各ブロックはマトリクス状
に配列された複数のメモリセルＭＣを有している。各メ
モリセルＭＣは１個のＮチャネルＭＯＳトランジスタ
（以下、ＮＭＯＳと称す）と、このＮＭＯＳの電流通路
の一端に接続された１個のキャパシタにより構成されて
いる。前記ＮＭＯＳの電流通路の他端はビット線ＢＬに
接続され、ゲートはワード線ＷＬに接続されている。各
ブロックのワード線方向の両端にはセグメントローデコ
ーダ（Ｒ／Ｄ）２２が配設されており、これらセグメン
トローデコーダ２２により、各ブロック内の１つのワー
ド線が選択される。また、ビット線は図示せぬカラムデ
コーダにより選択される。
いて図面を参照して説明する。図２は、この発明に係わ
るＤＲＡＭの一例を示すものであり、半導体基板上の１
つのセルアレイを概略的に示している。半導体基板上に
は図１２に示すＤＲＡＭと同様に、例えば４つのセルア
レイが設けられているが、ここでは、そのうちの１つの
みを示している。セルアレイ２１は複数のブロックＢＬ
Ｋ１１、ＢＬＫ１２、ＢＬＫ２１、ＢＬＫ２２、ＢＬＫ
３１、ＢＬＫ３２…を有し、各ブロックはマトリクス状
に配列された複数のメモリセルＭＣを有している。各メ
モリセルＭＣは１個のＮチャネルＭＯＳトランジスタ
（以下、ＮＭＯＳと称す）と、このＮＭＯＳの電流通路
の一端に接続された１個のキャパシタにより構成されて
いる。前記ＮＭＯＳの電流通路の他端はビット線ＢＬに
接続され、ゲートはワード線ＷＬに接続されている。各
ブロックのワード線方向の両端にはセグメントローデコ
ーダ（Ｒ／Ｄ）２２が配設されており、これらセグメン
トローデコーダ２２により、各ブロック内の１つのワー
ド線が選択される。また、ビット線は図示せぬカラムデ
コーダにより選択される。
【００１３】各ブロックの相互間には、イコライズ回路
（ＥＱ）２７と、センスアンプ（ＳＡ）２８等が配設さ
れている。これらイコライズ回路２７、センスアンプ２
８は隣接するブロックに共有され、各ブロックのビット
線対にそれぞれ接続されている。
（ＥＱ）２７と、センスアンプ（ＳＡ）２８等が配設さ
れている。これらイコライズ回路２７、センスアンプ２
８は隣接するブロックに共有され、各ブロックのビット
線対にそれぞれ接続されている。
【００１４】また、セルアレイ２１の近傍に位置する半
導体基板上には、周辺回路領域２３が配置され、この周
辺回路領域２３には、前記メモリセルから読み出された
データを外部に転送したり、外部から供給されたデータ
をメモリセルへ転送するための複数のＤＱバッファ２
４、前記イコライズ回路２７を制御する複数のイコライ
ズ制御回路（ＥＱＬＣ）２５、前記センスアンプ２８を
制御する複数のセンスアンプ制御回路２６が配置されて
いる。前記各イコライズ制御回路２５からはイコライズ
信号ＥＱＬが出力され、このイコライズ信号ＥＱＬは前
記イコライズ回路２７にそれぞれ供給される。前記各セ
ンスアンプ制御回路２６からは、センスアンプを構成す
るＮＭＯＳを制御するための信号／ＳＥＮ、及びセンス
アンプを構成するＰチャネルＭＯＳトランジスタ（以
下、ＰＭＯＳと称す）を制御するための信号ＳＥＰが出
力され、これら信号／ＳＥＮ、ＳＥＰはそれぞれセンス
アンプ２８に供給される。
導体基板上には、周辺回路領域２３が配置され、この周
辺回路領域２３には、前記メモリセルから読み出された
データを外部に転送したり、外部から供給されたデータ
をメモリセルへ転送するための複数のＤＱバッファ２
４、前記イコライズ回路２７を制御する複数のイコライ
ズ制御回路（ＥＱＬＣ）２５、前記センスアンプ２８を
制御する複数のセンスアンプ制御回路２６が配置されて
いる。前記各イコライズ制御回路２５からはイコライズ
信号ＥＱＬが出力され、このイコライズ信号ＥＱＬは前
記イコライズ回路２７にそれぞれ供給される。前記各セ
ンスアンプ制御回路２６からは、センスアンプを構成す
るＮＭＯＳを制御するための信号／ＳＥＮ、及びセンス
アンプを構成するＰチャネルＭＯＳトランジスタ（以
下、ＰＭＯＳと称す）を制御するための信号ＳＥＰが出
力され、これら信号／ＳＥＮ、ＳＥＰはそれぞれセンス
アンプ２８に供給される。
【００１５】イコライズ回路２７を制御するイコライズ
信号ＥＱＬは、１／２Ｖcc＋Ｖth（ＶthはＮＭＯＳの閾
値電圧）以上の電圧が使用され、この電圧がイコライズ
回路を構成するＮＭＯＳのゲートに印加されると、この
ＮＭＯＳがオンとなり、ビット線対がイコライズされ
る。このイコライズ動作を高速化するため、前記イコラ
イズ制御回路２５は、電源電圧Ｖccを昇圧した昇圧電圧
Ｖppレベルのイコライズ信号ＥＱＬを発生する。
信号ＥＱＬは、１／２Ｖcc＋Ｖth（ＶthはＮＭＯＳの閾
値電圧）以上の電圧が使用され、この電圧がイコライズ
回路を構成するＮＭＯＳのゲートに印加されると、この
ＮＭＯＳがオンとなり、ビット線対がイコライズされ
る。このイコライズ動作を高速化するため、前記イコラ
イズ制御回路２５は、電源電圧Ｖccを昇圧した昇圧電圧
Ｖppレベルのイコライズ信号ＥＱＬを発生する。
【００１６】前記各イコライズ制御回路２５には、セッ
ト、リセット信号ＳＥＴ、ＲＳＴが供給され、前記各セ
ンスアンプ制御回路２６には、セット、リセット信号Ｓ
ＳＥＴ、ＳＲＳＴが供給される。さらに、前記各イコラ
イズ制御回路２５には、隣接するブロックを選択するた
めのブロック選択信号ＢＳＬｉ、ＢＳＬｉ＋１…が供給
される。これらブロック選択信号ＢＳＬｉ、ＢＳＬｉ＋
１…は例えばローアドレス信号より生成される。
ト、リセット信号ＳＥＴ、ＲＳＴが供給され、前記各セ
ンスアンプ制御回路２６には、セット、リセット信号Ｓ
ＳＥＴ、ＳＲＳＴが供給される。さらに、前記各イコラ
イズ制御回路２５には、隣接するブロックを選択するた
めのブロック選択信号ＢＳＬｉ、ＢＳＬｉ＋１…が供給
される。これらブロック選択信号ＢＳＬｉ、ＢＳＬｉ＋
１…は例えばローアドレス信号より生成される。
【００１７】図３は、図２に示す前記イコライズ回路２
７と、センスアンプ２８等の構成を示している。複数の
ＮＭＯＳにより構成されたイコライズ回路２７、及び複
数のＮＭＯＳとＰＭＯＳにより構成されたセンスアンプ
２８は配線３１、３２に接続されている。隣接するブロ
ックのうち一方のブロックのビット線対ＢＬＬ、／ＢＬ
Ｌと前記配線３１、３２の相互間にはＮＭＯＳにより構
成されたアイソレーショントランジスタ３３、３４が接
続され、これらアイソレーショントランジスタ３３、３
４を介してビット線対ＢＬＬ、／ＢＬＬとイコライズ回
路２７及びセンスアンプ２８が接続される。また、他方
のブロックのビット線対ＢＬＲ、／ＢＬＲと前記配線３
１、３２の相互間にはＮＭＯＳにより構成されたアイソ
レーショントランジスタ３５、３６が接続され、これら
アイソレーショントランジスタ３５、３６を介してビッ
ト線対ＢＬＲ、／ＢＬＲとイコライズ回路２７及びセン
スアンプ２８が接続される。前記アイソレーショントラ
ンジスタ３３、３４はタイミング信号φＴＬにより制御
され、前記アイソレーショントランジスタ３５、３６は
タイミング信号φＴＲにより制御される。これらタイミ
ング信号φＴＬ、φＴＲは、例えばイコライズ信号ＥＱ
Ｌから生成される。前記イコライズ回路２７とセンスア
ンプ２８の相互間に位置する配線３１、３２には、ＮＭ
ＯＳ３７、３８の電流通路の一端がそれぞれ接続されて
いる。これらＮＭＯＳ３７、３８の電流通路の他端はデ
ータ線ＤＱ、／ＤＱにそれぞれ接続され、各ゲートには
カラム選択信号ＣＳＬが供給されている。これらＮＭＯ
Ｓ３７、３８はカラム選択信号ＣＳＬに応じて、データ
線ＤＱ、／ＤＱの書き込みデータをビット線に転送した
り、メモリセルから読み出されたデータをデータ線Ｄ
Ｑ、／ＤＱに転送する。データ線ＤＱ、／ＤＱは前記Ｄ
Ｑバッファ２４に接続されている。
７と、センスアンプ２８等の構成を示している。複数の
ＮＭＯＳにより構成されたイコライズ回路２７、及び複
数のＮＭＯＳとＰＭＯＳにより構成されたセンスアンプ
２８は配線３１、３２に接続されている。隣接するブロ
ックのうち一方のブロックのビット線対ＢＬＬ、／ＢＬ
Ｌと前記配線３１、３２の相互間にはＮＭＯＳにより構
成されたアイソレーショントランジスタ３３、３４が接
続され、これらアイソレーショントランジスタ３３、３
４を介してビット線対ＢＬＬ、／ＢＬＬとイコライズ回
路２７及びセンスアンプ２８が接続される。また、他方
のブロックのビット線対ＢＬＲ、／ＢＬＲと前記配線３
１、３２の相互間にはＮＭＯＳにより構成されたアイソ
レーショントランジスタ３５、３６が接続され、これら
アイソレーショントランジスタ３５、３６を介してビッ
ト線対ＢＬＲ、／ＢＬＲとイコライズ回路２７及びセン
スアンプ２８が接続される。前記アイソレーショントラ
ンジスタ３３、３４はタイミング信号φＴＬにより制御
され、前記アイソレーショントランジスタ３５、３６は
タイミング信号φＴＲにより制御される。これらタイミ
ング信号φＴＬ、φＴＲは、例えばイコライズ信号ＥＱ
Ｌから生成される。前記イコライズ回路２７とセンスア
ンプ２８の相互間に位置する配線３１、３２には、ＮＭ
ＯＳ３７、３８の電流通路の一端がそれぞれ接続されて
いる。これらＮＭＯＳ３７、３８の電流通路の他端はデ
ータ線ＤＱ、／ＤＱにそれぞれ接続され、各ゲートには
カラム選択信号ＣＳＬが供給されている。これらＮＭＯ
Ｓ３７、３８はカラム選択信号ＣＳＬに応じて、データ
線ＤＱ、／ＤＱの書き込みデータをビット線に転送した
り、メモリセルから読み出されたデータをデータ線Ｄ
Ｑ、／ＤＱに転送する。データ線ＤＱ、／ＤＱは前記Ｄ
Ｑバッファ２４に接続されている。
【００１８】図４は、前記イコライズ回路２７とタイミ
ング信号φＴＬ、φＴＲの関係を示している。前記イコ
ライズ回路２７は、両隣のブロックで共有されている。
このため、例えばブロックＢＬＫ１２が活性化されてい
る場合、このブロックＢＬＫ１２の両隣のアイソレーシ
ョントランジスタがオンとされる。このオンとされたア
イソレーショントランジスタとイコライズ回路を共有す
るアイソレーショントランジスタはオフとされ、その他
のアイソレーショントランジスタはオンとされる。
ング信号φＴＬ、φＴＲの関係を示している。前記イコ
ライズ回路２７は、両隣のブロックで共有されている。
このため、例えばブロックＢＬＫ１２が活性化されてい
る場合、このブロックＢＬＫ１２の両隣のアイソレーシ
ョントランジスタがオンとされる。このオンとされたア
イソレーショントランジスタとイコライズ回路を共有す
るアイソレーショントランジスタはオフとされ、その他
のアイソレーショントランジスタはオンとされる。
【００１９】図１は、この発明の第１の実施の形態を示
すものであり、前記イコライズ制御回路２５の回路構成
を示している。この回路は全て、昇圧電圧Ｖpp系の回路
素子により構成されている。
すものであり、前記イコライズ制御回路２５の回路構成
を示している。この回路は全て、昇圧電圧Ｖpp系の回路
素子により構成されている。
【００２０】充電回路１１を構成するＰＭＯＳ１１ａの
電流通路の一端には昇圧電圧Ｖppが供給されている。こ
の昇圧電圧Ｖppは例えば図示せぬ周知のチャージポンプ
回路により、電源電圧Ｖccを昇圧して生成される。ＰＭ
ＯＳ１１ａのゲートには前記リセット信号ＲＳＴが供給
され、前記電流通路の他端はデコード回路１２を構成す
るＮＭＯＳ１２ａ、１２ｂを介して接地されている。こ
れらＮＭＯＳ１２ａ、１２ｂは、所謂ダイナミックナン
ド回路１６を構成している。前記隣接するブロックを選
択するためのブロック選択信号ＢＬＳｉ、ＢＬＳｉ＋１
は、ノア回路１２ｃに供給され、このノア回路１２ｃの
出力信号は、インバータ回路１２ｄを介して前記ＮＭＯ
Ｓ１２ａのゲートに供給される。また、前記ＮＭＯＳ１
２ｂのゲートには前記セット信号ＳＥＴが供給されてい
る。
電流通路の一端には昇圧電圧Ｖppが供給されている。こ
の昇圧電圧Ｖppは例えば図示せぬ周知のチャージポンプ
回路により、電源電圧Ｖccを昇圧して生成される。ＰＭ
ＯＳ１１ａのゲートには前記リセット信号ＲＳＴが供給
され、前記電流通路の他端はデコード回路１２を構成す
るＮＭＯＳ１２ａ、１２ｂを介して接地されている。こ
れらＮＭＯＳ１２ａ、１２ｂは、所謂ダイナミックナン
ド回路１６を構成している。前記隣接するブロックを選
択するためのブロック選択信号ＢＬＳｉ、ＢＬＳｉ＋１
は、ノア回路１２ｃに供給され、このノア回路１２ｃの
出力信号は、インバータ回路１２ｄを介して前記ＮＭＯ
Ｓ１２ａのゲートに供給される。また、前記ＮＭＯＳ１
２ｂのゲートには前記セット信号ＳＥＴが供給されてい
る。
【００２１】前記ブロック選択信号ＢＬＳｉ、ＢＬＳｉ
＋１は、一般に電源電圧Ｖcc系の信号である。このた
め、ブロック選択信号ＢＬＳｉ、ＢＬＳｉ＋１はレベル
変換回路１５に供給され、このレベル変換回路１５によ
り電源電圧Ｖcc系の信号から昇圧電圧Ｖpp系の信号に変
換されて前記ノア回路１２ｃに供給される。このレベル
変換回路１５は、例えばイコライズ制御回路２５から離
れた領域に配置されている。
＋１は、一般に電源電圧Ｖcc系の信号である。このた
め、ブロック選択信号ＢＬＳｉ、ＢＬＳｉ＋１はレベル
変換回路１５に供給され、このレベル変換回路１５によ
り電源電圧Ｖcc系の信号から昇圧電圧Ｖpp系の信号に変
換されて前記ノア回路１２ｃに供給される。このレベル
変換回路１５は、例えばイコライズ制御回路２５から離
れた領域に配置されている。
【００２２】一方、前記ダイナミックナンド回路１６の
出力端（ノードＮ１）にはラッチ回路１３を構成するイ
ンバータ回路１３ａの入力端が接続されている。このイ
ンバータ回路１３ａの出力端はＰＭＯＳ１３ｂのゲート
に接続されている。このＰＭＯＳ１３ｂの電流通路の一
端には昇圧電圧Ｖppが供給され、電流通路の他端はイン
バータ回路１３ａの入力端に接続されている。このイン
バータ回路１３ａの入力端はＮＭＯＳ１３ｃ、１３ｄを
介して接地されている。ＮＭＯＳ１３ｃのゲートには前
記リセット信号ＲＳＴが供給され、ＮＭＯＳ１３ｄのゲ
ートは前記インバータ回路１３ａの出力端に接続されて
いる。このインバータ回路１３ａの出力端には駆動回路
を構成するインバータ回路１４の入力端が接続され、こ
のインバータ回路１４の出力端から昇圧電圧Ｖpp系のイ
コライズ信号ＥＱＬが出力される。
出力端（ノードＮ１）にはラッチ回路１３を構成するイ
ンバータ回路１３ａの入力端が接続されている。このイ
ンバータ回路１３ａの出力端はＰＭＯＳ１３ｂのゲート
に接続されている。このＰＭＯＳ１３ｂの電流通路の一
端には昇圧電圧Ｖppが供給され、電流通路の他端はイン
バータ回路１３ａの入力端に接続されている。このイン
バータ回路１３ａの入力端はＮＭＯＳ１３ｃ、１３ｄを
介して接地されている。ＮＭＯＳ１３ｃのゲートには前
記リセット信号ＲＳＴが供給され、ＮＭＯＳ１３ｄのゲ
ートは前記インバータ回路１３ａの出力端に接続されて
いる。このインバータ回路１３ａの出力端には駆動回路
を構成するインバータ回路１４の入力端が接続され、こ
のインバータ回路１４の出力端から昇圧電圧Ｖpp系のイ
コライズ信号ＥＱＬが出力される。
【００２３】なお、昇圧電圧Ｖpp系のＰＭＯＳをオフさ
せるためには、ＰＭＯＳのゲートに印加される信号はＶ
pp系である必要がある。このため、リセット信号ＲＳＴ
はＶpp系の信号である。また、昇圧電圧Ｖpp系のＮＭＯ
Ｓをオンさせるためには、ＮＭＯＳのゲートに印加され
る信号はＶpp系である必要がある。このため、セット信
号ＳＥＴもＶpp系の信号である。
せるためには、ＰＭＯＳのゲートに印加される信号はＶ
pp系である必要がある。このため、リセット信号ＲＳＴ
はＶpp系の信号である。また、昇圧電圧Ｖpp系のＮＭＯ
Ｓをオンさせるためには、ＮＭＯＳのゲートに印加され
る信号はＶpp系である必要がある。このため、セット信
号ＳＥＴもＶpp系の信号である。
【００２４】図５、図６は、図１に示すイコライズ制御
回路の動作を示しており、図５はアドレスがヒットして
いる場合の動作を示し、図６はアドレスがヒットしてい
ない場合の動作を示している。
回路の動作を示しており、図５はアドレスがヒットして
いる場合の動作を示し、図６はアドレスがヒットしてい
ない場合の動作を示している。
【００２５】図５に示すように、アドレスがヒットして
いる場合、先ず、リセット信号ＲＳＴがローレベルとさ
れると、ＰＭＯＳ１１ａがオン、ＮＭＯＳ１３ｃがオフ
とされ、ＰＭＯＳ１１ａを介してノードＮ１が昇圧電圧
Ｖppに充電される。この状態において、パルス状のブロ
ック選択信号ＢＳＬｉ、ＢＳＬｉ＋１、及びセット信号
ＳＥＴがハイレベルとなると、ＮＭＯＳ１２ａ、１２ｂ
が一時的にオンとなるため、ノードＮ１がローレベルと
なり、インバータ回路１３ａの出力信号がハイレベルと
なる。このため、インバータ回路１４から出力されるイ
コライズ信号ＥＱＬがローレベルとされる。したがっ
て、このイコライズ信号ＥＱＬが供給されるイコライズ
回路は、イコライズ動作が終了され、センスアンプによ
りビット線の電位が検出される。前記イコライズ信号Ｅ
ＱＬのレベルはラッチ回路１３により保持されている。
この後、再度リセット信号ＲＳＴがローレベルとなる
と、ノードＮ１がハイレベルに充電され、イコライズ信
号ＥＱＬがハイレベルとされる。このため、イコライズ
回路が動作され、ビット線対がイコライズされる。
いる場合、先ず、リセット信号ＲＳＴがローレベルとさ
れると、ＰＭＯＳ１１ａがオン、ＮＭＯＳ１３ｃがオフ
とされ、ＰＭＯＳ１１ａを介してノードＮ１が昇圧電圧
Ｖppに充電される。この状態において、パルス状のブロ
ック選択信号ＢＳＬｉ、ＢＳＬｉ＋１、及びセット信号
ＳＥＴがハイレベルとなると、ＮＭＯＳ１２ａ、１２ｂ
が一時的にオンとなるため、ノードＮ１がローレベルと
なり、インバータ回路１３ａの出力信号がハイレベルと
なる。このため、インバータ回路１４から出力されるイ
コライズ信号ＥＱＬがローレベルとされる。したがっ
て、このイコライズ信号ＥＱＬが供給されるイコライズ
回路は、イコライズ動作が終了され、センスアンプによ
りビット線の電位が検出される。前記イコライズ信号Ｅ
ＱＬのレベルはラッチ回路１３により保持されている。
この後、再度リセット信号ＲＳＴがローレベルとなる
と、ノードＮ１がハイレベルに充電され、イコライズ信
号ＥＱＬがハイレベルとされる。このため、イコライズ
回路が動作され、ビット線対がイコライズされる。
【００２６】一方、図６に示すように、アドレスがヒッ
トしていない場合、セット信号ＳＥＴが供給された状態
において、ブロック選択信号ＢＳＬｉ、ＢＳＬｉ＋１が
ローレベルであるため、ＮＭＯＳ１１ａはオフのままで
ある。このため、インバータ回路１３ａ、１４は反転せ
ず、イコライズ信号ＥＱＬはハイレベルを保持する。し
たがって、このイコライズ信号ＥＱＬが供給されるイコ
ライズ回路はイコライズ動作を継続する。
トしていない場合、セット信号ＳＥＴが供給された状態
において、ブロック選択信号ＢＳＬｉ、ＢＳＬｉ＋１が
ローレベルであるため、ＮＭＯＳ１１ａはオフのままで
ある。このため、インバータ回路１３ａ、１４は反転せ
ず、イコライズ信号ＥＱＬはハイレベルを保持する。し
たがって、このイコライズ信号ＥＱＬが供給されるイコ
ライズ回路はイコライズ動作を継続する。
【００２７】図７は、図１に示す回路のパターン平面図
を概略的に示している。図１に示すイコライズ制御回路
は、全て昇圧電圧Ｖpp系の回路素子により構成されてい
る。このため、Ｐ型の半導体基板（ｓｕｂ）内にＮ型の
ウェル（Ｎwell）を形成し、このウェル内にＰＭＯＳを
形成し、半導体基板内にＮＭＯＳを形成すればよい。し
たがって、電源電圧を統一することによりウェルの数を
削減でき、イコライズ制御回路の占有面積を削減でき
る。
を概略的に示している。図１に示すイコライズ制御回路
は、全て昇圧電圧Ｖpp系の回路素子により構成されてい
る。このため、Ｐ型の半導体基板（ｓｕｂ）内にＮ型の
ウェル（Ｎwell）を形成し、このウェル内にＰＭＯＳを
形成し、半導体基板内にＮＭＯＳを形成すればよい。し
たがって、電源電圧を統一することによりウェルの数を
削減でき、イコライズ制御回路の占有面積を削減でき
る。
【００２８】図８は、この発明の第２の実施の形態を示
すものであり、図１と同一部分には同一符号を付し、異
なる部分についてのみ説明する。図１に示す回路は、全
回路素子を昇圧電圧Ｖpp系とした。これに対して、この
実施の形態では、デコード回路８１を電源電圧Ｖcc系の
回路素子により構成している。すなわち、ＰＭＯＳ１１
ａの電流通路の他端（ノードＮ１）と接地間には電源電
圧Ｖcc系のＮＭＯＳ８１ａ、８１ｂが接続されている。
ブロック選択信号ＢＳＬｉ、ＢＳＬｉ＋１は電源電圧Ｖ
cc系のノア回路８１ｃ、インバータ回路８１ｄを介して
前記ＮＭＯＳ８１ａのゲートに供給される。ＮＭＯＳ８
１ｂのゲートにはセット信号ＳＥＴが供給される。この
セット信号ＳＥＴは電源電圧Ｖcc系の信号である。ま
た、前記ブロック選択信号ＢＳＬｉ、ＢＳＬｉ＋１も電
源電圧Ｖcc系の信号である。図８の回路動作は、図１に
示す回路と同様である。
すものであり、図１と同一部分には同一符号を付し、異
なる部分についてのみ説明する。図１に示す回路は、全
回路素子を昇圧電圧Ｖpp系とした。これに対して、この
実施の形態では、デコード回路８１を電源電圧Ｖcc系の
回路素子により構成している。すなわち、ＰＭＯＳ１１
ａの電流通路の他端（ノードＮ１）と接地間には電源電
圧Ｖcc系のＮＭＯＳ８１ａ、８１ｂが接続されている。
ブロック選択信号ＢＳＬｉ、ＢＳＬｉ＋１は電源電圧Ｖ
cc系のノア回路８１ｃ、インバータ回路８１ｄを介して
前記ＮＭＯＳ８１ａのゲートに供給される。ＮＭＯＳ８
１ｂのゲートにはセット信号ＳＥＴが供給される。この
セット信号ＳＥＴは電源電圧Ｖcc系の信号である。ま
た、前記ブロック選択信号ＢＳＬｉ、ＢＳＬｉ＋１も電
源電圧Ｖcc系の信号である。図８の回路動作は、図１に
示す回路と同様である。
【００２９】上記第２の実施の形態によれば、デコード
回路８１を電源電圧Ｖcc系の回路素子により構成してい
る。したがって、ブロック選択信号ＢＳＬｉ、ＢＳＬｉ
＋１を電源電圧Ｖcc系の信号とすることができるため、
図１のように、レベル変換回路を必要としない。このた
め、回路構成を縮小することができる。しかも、デコー
ド回路８１は電源電圧Ｖcc系の回路であるため、消費電
流を削減することが可能である。
回路８１を電源電圧Ｖcc系の回路素子により構成してい
る。したがって、ブロック選択信号ＢＳＬｉ、ＢＳＬｉ
＋１を電源電圧Ｖcc系の信号とすることができるため、
図１のように、レベル変換回路を必要としない。このた
め、回路構成を縮小することができる。しかも、デコー
ド回路８１は電源電圧Ｖcc系の回路であるため、消費電
流を削減することが可能である。
【００３０】図９は、図８に示すイコライズ制御回路の
パターン平面図を概略的に示している。第２の実施の形
態の場合、デコード回路８１は電源電圧Ｖcc系であるた
め、Ｖcc系のＰＭＯＳと昇圧電圧Ｖpp系のＰＭＯＳは別
々のＮウェルに形成されている。これら両Ｎウェルの相
互間には両Ｎウェルを分離するための分離領域９１が設
けられている。
パターン平面図を概略的に示している。第２の実施の形
態の場合、デコード回路８１は電源電圧Ｖcc系であるた
め、Ｖcc系のＰＭＯＳと昇圧電圧Ｖpp系のＰＭＯＳは別
々のＮウェルに形成されている。これら両Ｎウェルの相
互間には両Ｎウェルを分離するための分離領域９１が設
けられている。
【００３１】図１０は、第２の実施の形態を改良した第
３の実施の形態を示しており、第１、第２の実施の形態
と同一部分には同一符号を付し、異なる部分についての
み説明する。
３の実施の形態を示しており、第１、第２の実施の形態
と同一部分には同一符号を付し、異なる部分についての
み説明する。
【００３２】第１、第２の実施の形態では、デコード回
路をダイナミックナンド回路により構成している。これ
に対して、この実施の形態ではデコード回路１００をダ
イナミックノア回路１１１で構成している。すなわち、
ＰＭＯＳ１１ａの電流通路の他端ノードＮ１（ダイナミ
ックノア回路１１１の出力端）にはＮＭＯＳ１００ａ、
１００ｂの電流通路の各一端が接続されている。これら
ＮＭＯＳ１００ａ、１００ｂの電流通路の各他端はＮＭ
ＯＳ１００ｃを介して接地されている。前記ＮＭＯＳ１
００ａ、１００ｂの各ゲートには前記ブロック選択信号
ＢＳＬｉ、ＢＳＬｉ＋１が供給され、前記ＮＭＯＳ１０
０ｃのゲートにはセット信号ＳＥＴが供給されている。
これらＮＭＯＳ１００ａ、１００ｂ、１００ｃは電源電
圧Ｖcc系のトランジスタであり、ブロック選択信号ＢＳ
Ｌｉ、ＢＳＬｉ＋１及びセット信号ＳＥＴも電源電圧Ｖ
cc系の信号である。
路をダイナミックナンド回路により構成している。これ
に対して、この実施の形態ではデコード回路１００をダ
イナミックノア回路１１１で構成している。すなわち、
ＰＭＯＳ１１ａの電流通路の他端ノードＮ１（ダイナミ
ックノア回路１１１の出力端）にはＮＭＯＳ１００ａ、
１００ｂの電流通路の各一端が接続されている。これら
ＮＭＯＳ１００ａ、１００ｂの電流通路の各他端はＮＭ
ＯＳ１００ｃを介して接地されている。前記ＮＭＯＳ１
００ａ、１００ｂの各ゲートには前記ブロック選択信号
ＢＳＬｉ、ＢＳＬｉ＋１が供給され、前記ＮＭＯＳ１０
０ｃのゲートにはセット信号ＳＥＴが供給されている。
これらＮＭＯＳ１００ａ、１００ｂ、１００ｃは電源電
圧Ｖcc系のトランジスタであり、ブロック選択信号ＢＳ
Ｌｉ、ＢＳＬｉ＋１及びセット信号ＳＥＴも電源電圧Ｖ
cc系の信号である。
【００３３】図１０に示す回路の動作は、図１、図８に
示す回路と略同様である。すなわち、リセット信号ＲＳ
Ｔに応じてノードＮ１が充電され、この後、セット信号
ＳＥＴとともに、ブロック選択信号ＢＳＬｉ、ＢＳＬｉ
＋１が供給される。アドレスがヒットしている場合、Ｎ
ＭＯＳ１００ａ、１００ｂが共にオンし、インバータ回
路１３ａ、１４を反転させる。このため、インバータ回
路１４の出力端より出力されるイコライズ信号はローレ
ベルとなる。また、アドレスがヒットしていない場合、
ＮＭＯＳ１００ａ、１００ｂは共にオフしたままであ
り、インバータ回路１３ａ、１４は反転しない。このた
め、インバータ回路１４の出力端より昇圧電圧Ｖpp系の
イコライズ信号が出力される。
示す回路と略同様である。すなわち、リセット信号ＲＳ
Ｔに応じてノードＮ１が充電され、この後、セット信号
ＳＥＴとともに、ブロック選択信号ＢＳＬｉ、ＢＳＬｉ
＋１が供給される。アドレスがヒットしている場合、Ｎ
ＭＯＳ１００ａ、１００ｂが共にオンし、インバータ回
路１３ａ、１４を反転させる。このため、インバータ回
路１４の出力端より出力されるイコライズ信号はローレ
ベルとなる。また、アドレスがヒットしていない場合、
ＮＭＯＳ１００ａ、１００ｂは共にオフしたままであ
り、インバータ回路１３ａ、１４は反転しない。このた
め、インバータ回路１４の出力端より昇圧電圧Ｖpp系の
イコライズ信号が出力される。
【００３４】図１１は、図１０に示すイコライズ制御回
路のパターン平面図を概略的に示している。第３の実施
の形態の場合、デコード回路１００をダイナミックノア
回路で構成しているため、デコード回路１００をＮＭＯ
Ｓのみで構成できる。このため、第２の実施の形態のよ
うに、電源電圧Ｖcc系のＰＭＯＳを形成するためのＮウ
ェル、及びウェル分離領域９１を必要としない。
路のパターン平面図を概略的に示している。第３の実施
の形態の場合、デコード回路１００をダイナミックノア
回路で構成しているため、デコード回路１００をＮＭＯ
Ｓのみで構成できる。このため、第２の実施の形態のよ
うに、電源電圧Ｖcc系のＰＭＯＳを形成するためのＮウ
ェル、及びウェル分離領域９１を必要としない。
【００３５】このように、第３の実施の形態によれば、
イコライズ制御回路を少ない素子数で構成できるととも
に、パターンの占有面積を一層縮小できる。しかも、デ
コード回路１００は電源電圧Ｖcc系の回路であるため、
ブロック選択信号ＢＳＬｉ、ＢＳＬｉ＋１のレベルを変
換するレベル変換回路を必要としない。したがって、消
費電流を一層削減できる利点を有している。
イコライズ制御回路を少ない素子数で構成できるととも
に、パターンの占有面積を一層縮小できる。しかも、デ
コード回路１００は電源電圧Ｖcc系の回路であるため、
ブロック選択信号ＢＳＬｉ、ＢＳＬｉ＋１のレベルを変
換するレベル変換回路を必要としない。したがって、消
費電流を一層削減できる利点を有している。
【００３６】さらに、第１乃至第３の実施例は、ダイナ
ミック型ナンド回路やダイナミック型ノア回路を使用
し、デコード時のみにこれら回路を駆動しているため、
消費電流を削減するために有利である。この発明は上記
実施例に限定されるものではなく、発明の要旨を変えな
い範囲で種々変形実施可能なことは勿論である。
ミック型ナンド回路やダイナミック型ノア回路を使用
し、デコード時のみにこれら回路を駆動しているため、
消費電流を削減するために有利である。この発明は上記
実施例に限定されるものではなく、発明の要旨を変えな
い範囲で種々変形実施可能なことは勿論である。
【００３７】
【発明の効果】以上、詳述したようにこの発明によれ
ば、回路規模を縮小することが可能であるとともに、低
消費電力化が可能な半導体記憶装置を提供できる。
ば、回路規模を縮小することが可能であるとともに、低
消費電力化が可能な半導体記憶装置を提供できる。
【図１】この発明の第１の実施の形態を示すものであ
り、イコライズ制御回路を示す回路図。
り、イコライズ制御回路を示す回路図。
【図２】この発明に係わるＤＲＡＭの一例を示すもので
あり、半導体基板上の１つのセルアレイを概略的に示す
構成図。
あり、半導体基板上の１つのセルアレイを概略的に示す
構成図。
【図３】図２に示すイコライズ回路とセンスアンプ等の
構成を示す回路図。
構成を示す回路図。
【図４】イコライズ回路とタイミング信号の関係を説明
するために示す図。
するために示す図。
【図５】図１に示すイコライズ制御回路の動作を示すタ
イミングチャート。
イミングチャート。
【図６】図１に示すイコライズ制御回路の動作を示すタ
イミングチャート。
イミングチャート。
【図７】図１に示す回路のパターンを概略的に示す平面
図。
図。
【図８】この発明の第２の実施の形態を示すものであ
り、イコライズ制御回路を示す回路図。
り、イコライズ制御回路を示す回路図。
【図９】図８に示す回路のパターンを概略的に示す平面
図。
図。
【図１０】この発明の第３の実施の形態を示すものであ
り、イコライズ制御回路を示す回路図。
り、イコライズ制御回路を示す回路図。
【図１１】図１０に示す回路のパターンを概略的に示す
平面図。
平面図。
【図１２】従来のＤＲＡＭの構成を概略的に示す平面
図。
図。
【図１３】図１２の要部を示す構成図。
１１…充電回路、 １２…デコード回路、 １３…ラッチ回路、 １４…インバータ回路（駆動回路）、 １５…レベル変換回路、 ２５…イコライズ制御回路、 １６…ダイナミックナンド回路、 １１１…ダイナミックノア回路、 Ｖcc…電源電圧、Ｖpp…昇圧電圧。
Claims (7)
- 【請求項１】 第１導電型のトランジスタを有し、前記
トランジスタのゲートに電源電圧より昇圧された昇圧電
圧系の入力信号が供給され、これら入力信号をデコード
するデコード回路と、 前記デコード回路の出力端に接続され、前記昇圧電圧系
のリセット信号に応じて前記デコード回路の出力端を昇
圧電圧に充電する充電回路と、 前記デコード回路の出力端の信号を受け、この信号に応
じてビット線対をイコライズするための前記昇圧電圧系
のイコライズ信号を出力する駆動回路とを具備すること
を特徴とする半導体記憶装置。 - 【請求項２】 第１導電型のトランジスタを有し、前記
トランジスタのゲートに電源電圧系の入力信号が供給さ
れ、これら入力信号をデコードするデコード回路と、 前記デコード回路の出力端に接続され、前記昇圧電圧系
のリセット信号に応じて前記デコード回路の出力端を昇
圧電圧に充電する充電回路と、 前記デコード回路の出力端の信号を受け、この信号に応
じてビット線対をイコライズするための前記昇圧電圧系
のイコライズ信号を出力する駆動回路とを具備すること
を特徴とする半導体記憶装置。 - 【請求項３】 前記デコード回路は、前記入力信号を受
ける第１、第２導電型のトランジスタにより構成された
論理回路を含むことを特徴とする請求項１又は２記載の
半導体記憶装置。 - 【請求項４】 電流通路が並列接続された複数の第１導
電型のトランジスタを有し、各トランジスタのゲートに
電源電圧系の入力信号が供給され、これら入力信号をデ
コードするデコード回路と、 前記デコード回路の出力端に接続され、前記昇圧電圧系
のリセット信号に応じて前記デコード回路の出力端を昇
圧電圧に充電する充電回路と、 前記デコード回路の出力端の信号を受け、この信号に応
じてビット線対をイコライズするための前記昇圧電圧系
のイコライズ信号を出力する駆動回路とを具備すること
を特徴とする半導体記憶装置。 - 【請求項５】 行列状に配置された複数のメモリセルか
らなる複数のブロックと、 各行に配置された複数の前記メモリセルに接続されたビ
ット線と、 隣接する前記ブロックに共有され、各ブロックの隣接す
る一対のビット線の電位をイコライズするイコライズ回
路と、 前記ブロックを選択する選択信号に応じて前記イコライ
ズ回路の動作を制御するイコライズ信号を発生するイコ
ライズ制御回路とを有し、 前記イコライズ制御回路は、 入力端に電源電圧系の前記選択信号が供給され、ダイナ
ミック動作する論理回路により前記選択信号をデコード
するデコード回路と、 前記デコード回路の出力端に接続され、前記昇圧電圧系
のリセット信号に応じて前記デコード回路の出力端を昇
圧電圧に充電する充電回路と、 前記デコード回路の出力端の信号を受け、この信号に応
じて前記イコライズ回路を制御するための前記昇圧電圧
系の前記イコライズ信号を出力する駆動回路とを具備す
ることを特徴とする半導体記憶装置。 - 【請求項６】 前記デコード回路及び前記駆動回路の第
１導電型トランジスタは半導体基板内に形成され、前記
充電回路と駆動回路を構成する第２導電型トランジスタ
は、前記半導体基板内に形成されたウェル内に形成され
ることを特徴とする請求項４又は５記載の半導体記憶装
置。 - 【請求項７】 前記デコード回路の出力端と前記駆動回
路の相互間に設けられ、前記デコード回路の出力信号を
ラッチするラッチ回路を具備することを特徴とする請求
項１、２、４又は５のいずれかに記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29875297A JP3445477B2 (ja) | 1997-10-30 | 1997-10-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29875297A JP3445477B2 (ja) | 1997-10-30 | 1997-10-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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