JP3707888B2

JP3707888B2 - 半導体回路

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Publication number: JP3707888B2
Application number: JP34529196A
Authority: JP
Inventors: 五郎橘川; ワー・キット・ロー; 武定秋葉; 正行中村; 浩大鳥
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-02-01
Filing date: 1996-12-25
Publication date: 2005-10-19
Anticipated expiration: 2016-12-25
Also published as: US5844853A; KR970063244A; JPH09270191A; TW345738B; KR100539496B1

Description

【０００１】
【発明の属する技術分野】
本発明は、一般的に半導体設計技術に関し、特に、異なる外部プラス電源電圧レベルで動作できる半導体回路において内部電圧電源を調整するためのシステムおよび方法に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
多くの技術的進歩によって、集積回路、すなわち「チップ」は単一のモノリシックデバイス上に数百万ものトランジスタを組み込んだものとなっている。それにより、速度の向上およびサイズの減少をはじめとして、多くの利益が得られている。しかし、トランジスタの数が多くなるにつれ、チップ速度、消費電力、信頼性がより関心を引くようになっている。その結果、多くのチップについて外部プラス電源電圧は低下してきている。例えば、従来の１６Ｍビットダイナミックランダムアクセスメモリ（ＤＲＡＭ）は5.０Ｖか3.３Ｖの外部プラス電源を用いているが、２５６ＭビットＤＲＡＭでは3.３Ｖか2.５Ｖの外部プラス電源を用いている。低い外部プラス電源電圧を用いるとＤＲＡＭの速度を遅くさせるかもしれないが、消費電力は減少できる。さらに、薄いトランジスタのゲートや薄いメモリセルの誘電体に非常に高い電界強度を加えることにより引き起こされる破壊等の信頼性の問題を減少させることもできる。
【０００３】
ＤＲＡＭの外部プラス電源電圧をユーザーが選択可能とする傾向も１６ＭＤＲＡＭ以来存在している。図１ａおよび図１ｂを参照すると、従来の１６ＭビットＤＲＡＭには、５Ｖの外部プラス電源（ＶＤＤ）に接続された５Ｖバージョンデバイス１０ａと、3.３ＶのＶＤＤに接続された3.３Ｖバージョンデバイス１０ｂが存在する。両方のバージョン１０ａ、１０ｂとも接地電位の外部電源（ＶＳＳ）にも接続されている。多くの部分に関して５Ｖバージョンデバイス１０ａと3.３Ｖバージョンデバイス１０ｂは同一である。しかし、５Ｖバージョンデバイス１０ａにおいては、電圧レギュレータ１２はＶＤＤ電圧を、メモリセルおよび周辺回路１３ａのために約3.３Ｖの内部電圧レベル（ＶＩＮＴ）に調整している。
【０００４】
ＶＩＮＴは、ＤＲＡＭのメモリセルアレイの小さなメモリセル回路を動かすため、また、ＤＲＡＭの消費電力を減少させるために、比較的低電圧でなければならない。しかし、出力回路１３ｂはより高いＶＤＤ電圧で動作する。このようにして、出力回路１３ｂの速度は増強され、出力回路は所望の電圧レベルで動作する。一方、3.３Ｖバージョンデバイス１０ｂの場合は、3.３Ｖは既に外部プラス電源ＶＤＤによって供給されている。従って、3.３Ｖバージョンデバイス１０ａの場合、外部プラス電源電圧が既にＶＩＮＴあるいはそれに近い電圧であるため、メモリセルアレイおよび周辺回路１３ａと出力回路１３ｂは同じＶＤＤ電圧レベルで動作するので、５Ｖバージョンデバイス１０ａのレギュレータ１２のようなレギュレータは存在しない。
【０００５】
外部プラス電源が選択可能なチップに対する要求を満たすために、チップの設計はマスタスライス技術を採用する。チップを設計する際、多くのマスク層からなるマスクセットが作られる。マスク層はチップを製造する際に用いられるフォトマスクのことを示す。例えば、米国特許５，４８９，５０９に記載されているフォトマスクを用いて半導体装置を製造する方法がある。マスタスライス技術では、チップの各バージョンを製造するために用いられるマスク層は１つだけを除いてすべて同じとされている。図１を再び参照すると、５Ｖバージョンデバイス１０ａは、ＶＤＤをレギュレータ１２に向かわせ、調整された電圧を対応する回路に向かわせる配線１２ａを含む第１の配線層が形成されている。一方、3.３Ｖバージョンで１０ｂでは、ＶＤＤ電圧を直接対応する回路に向かわせる配線１２ｂを含む第２の配線層が形成されることになる。
【０００６】
【発明が解決しようとする課題】
ところが、このような単純なマスタスライス技術は２５６ＭビットＤＲＡＭでは同じようには有効でない。２５６ＭビットＤＲＡＭのメモリセルで用いられる誘電体は、誘電漏れ特性とメモリセルの安定性とをバランスさせる非常に小さな内部電圧を必要とするのに対して、周辺回路は、速度と消費電力をバランスさせる他の内部電圧を要求する。さらに、付加的な電圧レギュレータも必要とされるが、その各々はそれぞれに関し多くの設計上の問題を有している。例えば、電圧レギュレータに対する外部プラス電源が非常に低い場合、レギュレータが有効な電流出力を供給することは困難である。また、外部プラス電源が高い場合には、チャージポンプ電圧レギュレータのノードのいくつかが極端に高い電圧に達することがあり、信頼性の問題を引き起こす。最後の点として、従来の電圧レギュレータは、出力電圧を一定のレベルに維持するように出力電圧を充放電することができない。
【０００７】
本発明の目的は、多くの異なる外部プラス電圧に対して出力が一定である電圧レギュレータを複数備えた回路およびそのための方法を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１０】
すなわち、本発明の好適な実施形態においては、マスタスライス技術を採用することにより、電圧レギュレータは２つの異なる範囲の外部プラス電源電圧に適応することができる。以下、４種類のレギュレータ技術を開示する。第１の電圧レギュレータの場合、レギュレータの電流供給能力は、外部プラス電源電圧が非常に低い状態下においてもかなり増大されている。第２のチャージポンプ電圧レギュレータの場合には、レギュレータの任意のノードにおける電圧レベルは予め定められた高電圧レベルを超えることはなく、しかも、外部プラス電源からの電流のほとんどを下げる。第３の電圧レギュレータは、その出力電圧を充放電して、出力電圧を一定のレベルに維持することができる。最後に、第４の電圧レギュレータは、誘電漏れを減少させるように最適化されたものである。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１２】
上述したように、図１ａおよび図１ｂは従来の１６Ｍビットダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスの５Ｖバージョンデバイス１０ａおよび3.３Ｖバージョンデバイス１０ｂをそれぞれ示すものである。
【００１３】
図２ａおよび図２ｂを参照すると、参照番号２０ａおよび２０ｂは本発明の一実施形態のデバイスの3.３Ｖバージョンおよび2.５Ｖバージョンをそれぞれ全体として示すものである。本発明の好適な実施形態では、3.３Ｖバージョンデバイス２０ａおよび2.５Ｖバージョンデバイス２０ｂは２５６ＭビットＤＲＡＭであるが、本発明はＤＲＡＭへの適用に限定されることはなく、異なる内部電源レベルを必要とする外部プラス電源を選択可能な任意の集積回路デバイス、例えば、プログラマブル論理アレイや他のタイプのランダムアクセスメモリ等に関連して適用することができる。さらに、好適な実施形態において列挙された電圧レベルは例示のためのものであって、本発明を限定するものではない。
【００１４】
3.３Ｖバージョンデバイス２０ａおよび2.５Ｖバージョンデバイス２０ｂは外部プラス電源（ＶＤＤ）と０Ｖ（接地電位）の外部接地電源（ＶＳＳ）を受け取るが、ＶＤＤ電圧は3.３Ｖバージョンデバイス２０ａに関しては標準値が3.３Ｖ、2.５Ｖバージョンデバイス２０ｂに関しては標準値が2.５Ｖであり、ＶＳＳ電圧は両方のデバイスに関して０Ｖ（接地電位）である。3.３Ｖバージョンデバイス２０ａと2.５Ｖバージョンデバイス２０ｂはほとんどの部分が同一であり、どちらもそれぞれの周辺回路２１ａ、出力回路２１ｂ、およびメモリセルアレイ２１ｃを有している。さらに、両方のバージョンデバイス２０ａ、２０ｂとも、約2.０Ｖのアレイ電圧（ＶＡＲＹ）をメモリセルアレイ２１ｃに供給する第１の電圧レギュレータ回路２２および第２の電圧レギュレータ回路２４を有している。しかし、3.３Ｖバージョンデバイス２０ａの場合には、第２の電圧レギュレータ２４が約2.５Ｖの内部電圧（ＶＰＥＲＩ）を周辺回路２１ａへ供給している。
【００１５】
電圧レギュレータ２２、２４は様々な目的のために用いられる。まず第１に、メモリセルアレイ２１ｃのメモリセルで用いられる薄い（３−４ｎｍ）誘電体を動作させるためにＶＡＲＹは非常に低く、また、安定していなければならない。ＶＡＲＹをそのように低くすることによりリーク電流特性は最小に保たれ、同時にメモリセルの高い安定性を維持することができる。第２の点として、周辺回路２１ａが含むトランジスタはゲートの厚さ（９−１０ｎｍ）がメモリセルの誘電体の厚さ（３−４ｎｍ）より厚いので、ＶＰＥＲＩはＶＡＲＹより高い電圧をとることが可能である。周辺回路２１ａの回路の数は比較的多いが、ＶＰＥＲＩを中間の電圧（ＶＡＲＹ＜ＶＰＥＲＩ＜ＶＤＤ）とすることにより、それら回路による消費電力をそれほど増大させることなく、周辺回路２１ａの動作速度を向上させることができる。出力回路２１ｂはＶＤＤ電圧で動作する。このようにして、出力回路２１ｂの動作速度は増大し、出力信号の電圧レベルは所望の動作レベルとすることができる。また、出力回路の消費電力はＶＤＤが高い電圧であるために増加するが、出力回路２１ｂの回路数が比較的少ないため、その消費電力は許容できる範囲である。
【００１６】
一方、2.５Ｖバージョンデバイス２０ｂの場合には、ＶＤＤ電圧（2.５Ｖ）がＶＰＥＲＩ（2.５Ｖ）に等しいので、図２ａの第２の電圧レギュレータ２４は必要ではない。従って、3.３Ｖバージョンデバイス２０ａが、ＶＰＥＲＩおよびＶＡＲＹをそれぞれ供給するための第１および第２の電圧レギュレータ２２、２４を用いるように、配線２４ａを含む第１の配線層を形成するための第１のマスク層（図示せず）を用いてマスタスライス技術を採用する。第１のマスク層の代わりに配線２４ｂを含む第２の配線層を形成するための第２のマスク層（図示せず）を用いることにより、2.５Ｖバージョンデバイス２０ｂが、やはりＶＡＲＹを供給するための第１の電圧レギュレータ２２を用いるようにすることができる。しかし、2.５Ｖバージョンデバイス２０ｂは第２の電圧レギュレータ２４は用いず、外部電源ＶＤＤが直接ＶＰＥＲＩとして供給される。
【００１７】
図３ａおよび図３ｂを参照すると、3.３Ｖバージョンおよび2.５Ｖバージョンの両方が、内部電圧ＶＡＲＹおよびＶＰＥＲＩの電圧調整に加えて、これとは別の内部電圧ＶＰＰ、ＶＢＢ、ＶＢＬＲおよびＶＰＬＴを生成し、用いている。ＶＰＰは3.６Ｖであってワード線ドライバに用いられ、ＶＢＢは−1.０Ｖで、様々なＮＭＯＳトランジスタのバックバイアスとして用いられ、ＶＢＬＲは1.０Ｖで、ビット線のプリチャージレベルとして用いられ、ＶＰＬＴは0.５Ｖで、メモリセルキャパシタのプレート電圧として用いられる。内部電圧ＶＡＲＹ、ＶＰＥＲＩ、ＶＰＰ、ＶＢＢ、ＶＢＬＲ、およびＶＰＬＴについては後で詳細に説明する。
【００１８】
特に、図３ａのブロック図を参照すると、このブロック図は図２ａの3.３Ｖバージョンデバイス２０ａに対応するものであるが、内部電圧ＶＡＲＹ、ＶＰＥＲＩ、ＶＰＰ、ＶＢＢ、ＶＢＬＲ、およびＶＰＬＴは、様々な電源線および信号線により相互に接続されている６個の電圧レギュレータ２６、２８、３０、３２、３４および３６により調整される。中間電圧レギュレータ２６は、第１の中間電圧Ｖ１および第２の中間電圧Ｖ２を生成し、Ｖ１電圧は1.２５Ｖであり、Ｖ２電圧は1.０Ｖである。Ｖ１はＶＰＥＲＩレギュレータ２８に供給され、このレギュレータは図６を参照して詳細に説明されるようにＶ１の２倍の電圧ＶＰＥＲＩ＝2.５Ｖを生成する。ＶＰＥＲＩはまた、従来のＶＢＢレギュレータ３４とＶＰＰレギュレータ３２に供給され、これについては図７を参照して詳細に説明する。
【００１９】
同様に、Ｖ２はＶＡＲＹレギュレータ３０に供給され、このレギュレータは図９を参照して詳細に説明するようにＶ２の２倍の電圧ＶＡＲＹ＝2.０Ｖを生成する。ＶＡＲＹはまた、ＶＢＬＲおよびＶＰＬＴレギュレータ３６に供給され、これについては図１２を参照して詳細に説明する。
【００２０】
図３ｂのブロック図を参照すると、このブロック図は図２ｂの2.５Ｖバージョンデバイス２０ｂに対応するものであり、内部電圧ＶＡＲＹ、ＶＰＥＲＩ、ＶＰＰ、ＶＢＢ、ＶＢＬＲ、およびＶＰＬＴが、図３ａを参照して上述したのと同様の方法で生成されるが、ＶＰＥＲＩが直接ＶＤＤにより供給される点だけが異なっている。
【００２１】
図３ａおよび図３ｂの両方を参照すると、それらの図に示された破線により、この好適な実施形態においてマスタスライス技術がどのように実現されているかが示されている。マスタスライス技術では、3.３Ｖバージョン（図３ａ）と2.５Ｖバージョン（図３ｂ）を製造するために、同一の金属配線層形成行程のための第１および第２のマスク層（図示せず）のどちらかを必要とする。3.３Ｖバージョンのための第１のマスク層は、第１の配線層を形成するために用いられ、2.５Ｖバージョンのための第２のマスク層は、第２の配線層を形成するために用いられる。このようにして、デバイスの目的に対応して、第１のマスク層または第２のマスク層のどちらかを用いる。
【００２２】
第１のマスク層は、3.３Ｖバージョン（図３ａ）で用いられるものであり、外部プラス電源ＶＤＤをＶＰＲＥＩに接続する図３ａに破線として示されている配線４０を形成せず、レギュレータ２６、２８、３０、３２、３４、３６を相互接続する配線４２、４４を含む第１の配線層を形成するために用いられる。同様に、第２のマスク層は、2.５Ｖバージョン（図３ｂ）で用いられるものであり、図３ｂに破線として示されているＶＰＲＥＩレギュレータ２８を接続する配線４２および４４を形成せず、レギュレータ２６、２８、３０、３２、３４、３６を相互接続する配線４０を含む第２の配線層を形成するために用いられる。
【００２３】
図４ａを参照すると、3.３Ｖバージョン（図３ａ）の３つの内部電圧ＶＰＰ、ＶＰＥＲＩおよびＶＡＲＹがＶＤＤの関数として示されている。ＶＤＤの第１の通常動作範囲５０は3.３Ｖ±１０％、すなわち約3.０Ｖ〜3.６Ｖの間にある。第１の通常動作範囲５０において、内部電圧ＶＰＰ、ＶＰＥＲＩおよびＶＡＲＹはそれぞれ3.６Ｖ、2.５Ｖおよび2.０Ｖで一定である。ＶＤＤが4.１Ｖ以上の信頼性／バーンイン試験で用いられる第１のストレス範囲５２においては、内部電圧ＶＰＰ、ＶＰＥＲＩおよびＶＡＲＹはＶＤＤ電圧と共に変化し、ＶＰＰはＶＤＤに等しく、ＶＰＥＲＩはＶＤＤ−0.７５Ｖに等しく、ＶＡＲＹはＶＤＤ−1.５Ｖに等しい。パワーアップ動作あるいはバッテリバックアップ動作の際に用いられる、ＶＤＤが2.２Ｖ〜2.７Ｖの間にある第１の低電圧範囲５３においては、ＶＡＲＹはやはり2.０Ｖであるが、ＶＰＥＲＩはＶＤＤに等しくする。最後に、やはりパワーアップの際に用いられるＶＤＤが2.２Ｖより小さな第２の低電圧範囲５４においては、ＶＡＲＹおよびＶＰＥＲＩの両方がＶＤＤに等しくする。
【００２４】
図４ｂを参照すると、2.５Ｖバージョン（図３ｂ）の３つの内部電圧ＶＰＰ、ＶＰＥＲＩおよびＶＡＲＹがＶＤＤの関数として示されている。ＶＤＤの第２の通常動作範囲５６は2.５Ｖ±１０％、すなわち約2.２５Ｖ〜2.７５Ｖの間にある。第２の通常動作範囲５６の全体にわたって、内部電圧ＶＰＰおよびＶＡＲＹはそれぞれ3.６Ｖおよび2.０Ｖで一定であり、3.３Ｖバージョン（図４ａ）の場合と同じ電圧である。しかし、ＶＰＥＲＩはＶＤＤ電圧に等しいままである。ＶＤＤが3.２Ｖより大きな第２のストレス範囲５８においては、ＶＰＰはＶＤＤ＋0.７５Ｖであり、ＶＰＥＲＩはＶＤＤ電圧に等しく、ＶＡＲＹはＶＤＤ−0.７５Ｖに等しい。最後に、ＶＤＤが2.２Ｖより小さな第３の低電圧範囲６０においては、ＶＡＲＹおよびＶＰＥＲＩの両方がＶＤＤ電圧に等しい。
【００２５】
図５を参照すると、２５６ＭビットＤＲＡＭの3.３Ｖバージョンデバイス２０ａおよび2.５Ｖバージョンデバイス２０ｂの単純化された要部回路図において、内部電圧ＶＡＲＹ、ＶＰＥＲＩ、ＶＰＰ、ＶＢＢ、ＶＢＬＲ、およびＶＰＬＴの適用が示されている。アドレス信号（図示せず）は入力ポートＩＮＰＵＴを通過し、アドレスバッファ６２に印加される。アドレスバッファ６２はＶＤＤで動作し、他のチップ（図示せず）とインタフェイスを一致させる。アドレスバッファ６２はアドレス信号をアドレスデコーダ６４へと駆動する。アドレスデコーダ６４はＶＰＥＲＩで動作するが、それはＶＰＥＲＩが高速度（高電圧）と低消費電力（低電圧）との間の良好なバランスを提供するからである。アドレスデコーダ６４は、デコーダ信号を、ＶＰＰで動作するワード線ドライバ６６へ印加する。
【００２６】
ワード線ドライバ６６はワード線ＷＬを駆動し、ワード線ＷＬはメモリセル（ビット）Ｂ１を選択する。ビットＢ１は、ＶＡＲＹ（2.０Ｖ）とＶＳＳ（０Ｖ）との間にあるビット電圧ＶＳＮを蓄えている。ビット電圧ＶＳＮがＶＡＲＹとなるかもしれないので、ワード線ドライバ６６は、ＶＡＲＹにＮチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ６８の閾値電圧（図示せず）を足し、さらに、速度および電圧の変化を調節するための付加的な電圧を足したものより十分に高い電圧ＶＰＰで動作する。トランジスタ６８はＶＢＢにバイアスされたウェル６８Ｗを有しており、それによりトランジスタ６８のリーク電流（図示されていない）および接合容量（図示せず）が減少される。ビットＢ１はまた、キャパシタＣ１を含んでおり、キャパシタＣ１のプレートはＶＰＬＴに接続されている。ＶＰＬＴのレベルはＶＡＲＹとＶＳＳとの間にあり、キャパシタＣ１のリーク電流を最小にするように最適化されているが、これについては後で図１２を参照して詳細に説明する。
【００２７】
ビットＢ１はビット電圧ＶＳＮをビット線ＢＬに読み出し、そしてセンスアンプ回路６９に接続される。センスアンプ回路６９は、ビット線信号電圧を増幅するためのアンプセクション７０を備える。アンプセクション７０はセンスアンプオーバードライブ回路７１により、信号線ＳＤＮおよびＳＤＰを介して駆動されている。オーバードライブ回路７１は３つのドライブ信号ＳＡＰ１、ＳＡＰ２およびＳＡＮを受け取り、信号線ＳＤＮをＶＳＳへと駆動し、ＳＤＰをＶＡＲＹあるいはＶＤＤのどちらかへと選択的に駆動する。ＶＡＲＹおよびＶＳＳは、ビット線ＢＬに対するそれぞれＨｉｇｈおよびＬｏｗの目標電圧である。センスアンプ増幅動作時に、ＶＤＤはビット線ＢＬをＳＡＰ１がＬｏｗの短い期間だけオーバードライブするために用いられる。その後ＳＡＰ１がＨｉｇｈレベル、ＳＡＰ２がＬｏｗレベルになり、ビット線の最終電圧はＶＡＲＹ又はゼロとなる。センスアンプ回路６９はまた、ビット線ＢＬをプリチャージするためのイコライザセクション７２を有している。イコライザセクション７２は、ビットＢ１がワード線ＷＬにより選択される前にビット線ＢＬがＶＡＲＹとＶＳＳとの中間電圧のＶＢＬＲとなるように信号ＢＬＥＱにより制御される。
【００２８】
増幅されたビット線電圧（図示せず）は、列選択信号ＹＳにより選択的に出力線Ｉ／Ｏへと接続される。次いで、出力線Ｉ／Ｏはメインアンプ７４を駆動する。メインアンプ７４は、アドレスデコーダ６４に関連して先に説明したのと同じ理由で、ＶＰＥＲＩで動作する。最後に、メインアンプ７４は出力バッファ７６を駆動するが、出力バッファ７６は、前述の入力バッファ６２に関連して先に説明したのと同じ理由で、ＶＤＤで動作する。
【００２９】
図６を参照すると、3.３Ｖバージョン（図３ａ）において参照番号２８によって本発明による改善されたＶＰＥＲＩレギュレータが示されている。ＶＰＥＲＩレギュレータ２８は中間電圧Ｖ１（図３ａ）、ＶＤＤおよびＶＳＳと、ＡＣＴＶ信号およびＤＥＴＥＣＴ１Ｂ信号とを用いている。ＡＣＴＶ信号は3.３Ｖバージョンデバイス２０ａ（図２ａ）が活性状態のときＨｉｇｈレベルであり、3.３Ｖバージョンデバイス２０ａが待機モードのときにＬｏｗレベルである。ＡＣＴＶ信号は特に言及されない場合にはＨｉｇｈレベルとして説明する。
【００３０】
図７および図８を参照すると、参照番号８２より、レベル変換機能付きインバータ回路８２（図７）と、ＤＥＴＥＣＴ１信号およびＤＥＴＥＣＴ１Ｂ信号のＶＤＤ外部プラス電源ＶＤＤの依存性（図８）が示されている。ＤＥＴＥＣＴ１Ｂ信号はレベル変換機能付きインバータ回路８２により生成される。このＤＥＴＥＣＴ１Ｂ信号は、ＶＰＲＥＩレギュレータ回路２８（図６）のプルアップＰＭＯＳトランジスタ９０のゲートに印加される。レベル変換機能付きインバータ回路８２は外部プラス電源（ＶＤＤ）電圧、外部接地電源（ＶＳＳ）電圧の他に負電圧のＶＢＢを利用している。なお、ＶＢＢは公知のバックバイアス電圧発生回路（図示せず）の出力電圧である。レベル変換機能付きインバータ回路８２はＤＥＴＥＣＴ１信号を入力とし、ＤＥＴＥＣＴ１Ｂ信号を出力とする。なお、ＤＥＴＥＣＴ１信号は電源電圧レベルセンサ回路（図示せず）の出力信号である。電源電圧レベルセンサ回路は，ＶＤＤ電圧の所定の電圧を分圧した電圧と一定の基準電圧とを比較する差動アンプ回路で容易に実現できる。そして、第１の低電圧範囲５３（図８）内の最大ＶＤＤ電圧（ＶＤＤ＝2.７Ｖ）でその分圧電圧が基準電圧と等しくなるように分圧比または基準電圧を設定する。このことから、外部プラス電源（ＶＤＤ）電圧が第１の低電圧範囲５３内の最大ＶＤＤ電圧よりも高ければ分圧電圧は基準電圧より高くなる。ＶＤＤ電圧が第１の低電圧範囲５３の最大ＶＤＤ電圧よりも低ければ分圧電圧は基準電圧より低くなる。この比較結果として、レベル変換機能付きインバータ回路８２は差動アンプ回路の出力信号のＤＥＴＥＣＴ１信号をＤＥＴＥＣＴ１Ｂ信号に変換する。つまり、ＶＤＤ電圧が通常動作範囲５０（図４ａまたは図８、3.０〜3.６Ｖ）のとき、ＤＥＴＥＣＴ１信号は０Ｖ（接地電位）である。ＶＤＤ電圧が第１の低電圧範囲５３または第２の低電圧範囲５４（図４ａまたは図８、ＶＤＤ≦2.７Ｖ）にあるとき、ＤＥＴＥＣＴ１信号はＶＤＤ電圧レベルである。そして、ＤＥＴＥＣＴ１信号が０Ｖ（接地電位）のとき、ＤＥＴＥＣＴ１Ｂ信号はＶＤＤ電圧レベルである。ＤＥＴＥＣＴ１信号がＶＤＤ電圧レベルのとき、ＤＥＴＥＣＴ１Ｂ信号はＶＢＢレベルとなる。このようにＤＥＴＥＣＴ１Ｂ信号がＶＢＢレベルという低い電圧レベル（図８）を有することの利益については後に説明する。
【００３１】
図６を参照すると、ＶＰＥＲＩレギュレータ２８は差動回路８４、分圧回路８６および第１および第２のプルアップＰチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタ８８および第２のプルアップＰＭＯＳトランジスタ９０を有している。分圧回路８６は出力電圧９２を生成するが、その電圧はＶＰＥＲＩ（通常2.５Ｖ）の２分の１、すなわち1.２５Ｖである。この半電圧基準法は、トランジスタ８８の低ＶＤＤでの電流供給能力を増大させるという利益がある。出力電圧９２は差動回路８４により中間電圧Ｖ１（＝1.２５Ｖである（図３ａ））と比較される。ＶＰＥＲＩが下降すると出力電圧９２も下降し、差動回路８４は第１のプルアップＰＭＯＳトランジスタ８８をさらにアクティブとし、第１のＰＭＯＳトランジスタ８８はＶＰＥＲＩを2.５Ｖに向けて回復させる。
【００３２】
図４ａを参照すると、3.３Ｖバージョンデバイス２０ａ（図２ａ）が第１の低電圧範囲５３および第２の低電圧範囲５４の１つにあるとき、ＤＥＴＥＣＴ１Ｂ信号の電圧レベルはＶＢＢに等しく、第２のプルアップトランジスタ９０もアクティブとされる。その結果、第２のプルアップトランジスタ９０のゲート−ソース間電圧（図示せず）は非常に高くなり、第２のプルアップＰＭＯＳトランジスタ９０の電流供給能力は高いものとなり得る。それで、第１の低電圧範囲５３および第２の低電圧範囲５４のすべてにわたってＶＰＥＲＩはＶＤＤ電圧に等しく、これは第１のプルアップＰＭＯＳトランジスタ８８と並列な第２のプルアップトランジスタ９０の並列加算動作による高電流駆動能力によるものである。
【００３３】
図６および図７の両方を参照すると、それらの破線により、この好適な実施形態においてマスタスライス技術でどのように実現されているかが示されている。マスタスライス技術では、3.３Ｖバージョンのための第１のマスク層（図示せず）は、破線で示される配線を除いた第１の配線層を形成するために用いられる。また、2.５Ｖバージョンのための第２のマスク層（図示せず）は、破線で示される配線を含む第２の配線層を形成するために用いられる。
【００３４】
3.３Ｖバージョンの場合、ＶＰＲＥＩレギュレータ２８が中間電圧Ｖ１からＶＰＲＥＩを出力できるように第１のマスク層は、破線で示される配線２８ａ、２８ｂ（図６）、および８２ａ（図７）を除いた第１の配線層を形成するために用いられる。また、2.５Ｖバージョンの場合、ＶＰＲＥＩレギュレータが中間電圧Ｖ１からＶＰＲＥＩを出力できないように第２のマスク層は、破線で示される配線２８ａ、２８ｂ（図６）および８２ａ（図７）を含む第２の配線層を形成するために用いられる。その結果、ＶＤＤ（＝2.５Ｖ）電圧を出力できるようにする。
【００３５】
比較的サイズの大きなチップ（図１９）におけるＶＰＥＲＩレギュレータ２８の性能をさらに向上させるために、チップの周りの様々な位置に多重レギュレータ（図１９）が複数配置される。このようにして、長いＶＰＥＲＩ電源線（図示せず）の配線抵抗によって引き起こされる電圧下降はかなり減少させられる。
【００３６】
図９を参照すると、参照番号９４により従来のＶＰＰレギュレータが示されている。ＶＰＰレギュレータ９４は電源電圧９６（これはＶＤＤあるいはＶＰＥＲＩのどちらかに接続される）と、ＶＰＰレベルセンサからの出力電圧ＶＯＳＣとを用いている。電圧レギュレータ９４は、外部プラス電源ＶＤＤ電圧９６を２倍にすることにより電源電圧９６よりも高い電圧ＶＰＰを生成する。電源電圧は、ＶＤＤとＶＳＳとの間を振動するＶＯＳＣによりポンピングすることにより原理的には２倍にされる。ＶＯＳＣによるポンピングは、3.６Ｖの定常電圧レベル（ＶＡＲＹ（2.０Ｖ）＋1.６Ｖ）に調整するためＶＰＰレベルセンサ９８により制御されている。こうしてＶＰＰは、２倍のＶＤＤレベルまで到達しないもののＶＰＰレベルセンサ９８により制約され、十分に強い状態を維持する。
【００３７】
電源電圧９６がＶＤＤに接続される従来のＶＰＰレギュレータの第１の形態の場合、電圧レギュレータ回路９４は信頼性の問題が生じる。これは、ＶＤＤ電圧が上昇し4.０Ｖのとき、内部ノード電圧（図示せず）は8.０Ｖ（ＶＤＤ＋ＶＤＤ）を超えることがあり、信頼性を保ち続けるためには、従来のＶＰＰレギュレータ９４は8.０Ｖを超える内部ノードを持たないようにしなければならないからである。電源電圧９６がＶＰＥＲＩに接続される従来の第２の形態の場合には、ＶＤＤが4.０Ｖのとき、どの内部ノード電圧も8.０Ｖを超えることはないが、他の問題が生じる。例えば、従来のＶＰＰレギュレータ９４は、入力電流に対する出力電流の比（電流効率）が５０％である。すなわち、従来のＶＰＰレギュレータは、２０ｍＡの電源電流を飲み込むごとに１０ｍＡの出力電流を供給する。従って、従来の第２の形態の場合、電圧レギュレータ９４はＶＰＥＲＩ電圧レギュレータ（図６）において極端に電流を消費し過負荷となってしまう。
【００３８】
図１０を参照すると、参照番号３２によって本発明による改善されたＶＰＰレギュレータが示されている。ＶＰＰレギュレータ３２は、3.３Ｖバージョンデバイス２０ａ（図２ａ）および2.５Ｖバージョンデバイス２０ｂ（図２ｂ）の両方で用いられる。ＶＰＰレギュレータ３２は、ＶＤＤおよびＶＰＥＲＩの両方と発振器からの出力電圧ＶＯＳＣとを用いている。ＶＤＤおよびＶＰＥＲＩの両方を用いることにより、ＶＤＤ電圧が4.０Ｖより高い場合にも、ノードＮ２を含めＶＰＰレギュレータ３２のどの内部ノードも8.０Ｖの電圧を超えることはない。すなわち、ＶＰＥＲＩの低電圧レベルにより、ノードＮ２の電圧はＶＤＤ＋ＶＰＥＲＩ、すなわち6.５Ｖに減少されている。さらに、ＶＰＰレギュレータ３２はその入力電流−出力電流比がやはり約５０％であるものの、ＶＰＰレギュレータ３２は入力電流（図示せず）の大部分を外部プラス電源ＶＤＤから飲み込むように設計されており、それによりＶＰＥＲＩレギュレータ２８（図６）における電流の消費は減少される。
【００３９】
図１１を参照すると、参照番号３２によって、図１０の本発明による改善されたＶＰＰレギュレータが示されている。ＶＰＰレギュレータ３２ではＶＰＰを生成するためにＶＤＤおよびＶＰＥＲＩの両方が用いられている。ＶＰＰレギュレータ３２は、複数のＮＭＯＳトランジスタ９９ａ、９９ｂ、９９ｃ、９９ｄ、９９ｅ、９９ｆ、９９ｇ、９９ｈ、９９ｉと、ＰＭＯＳトランジスタ１００と、複数のコンデンサＣ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６と、複数のインバータ１０１ａ、１０１ｂ、１０１ｃ、１０１ｄ、１０１ｅとを有しており、１０１ｄ、１０１ｅを除く各インバータはＶＤＤ電圧レベルで動作する。これらトランジスタおよびインバータは、それらの印加電圧によりグループ分けされる。ＶＤＤ印加はＮＭＯＳトランジスタ９９ｂ、９９ｃ、９９ｄとインバータ１０１ａ、１０１ｂ、１０１ｃである。一方、ＶＰＥＲＩ印加はＮＭＯＳトランジスタ９９ｅと、インバータ１０１ｄ、１０１ｅである。ＶＰＰレギュレータ３２の動作は、さらに、ノードＮ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７、Ｎ８およびＮ９における信号を検討することにより説明される。
【００４０】
図１２をも参照すると、ノードＮ８およびＮ９における信号の波形は、ノードＮ７における信号およびＶＯＳＣの波形を逆転したものである。ノードＮ１における信号の波形は、９９ａによりプリチャージされたＶＰＥＲＩをノードＮ７におけるコンデンサＣ２へのＶＤＤ振幅信号によりポンピングすることにより生成されている。ノードＮ２における信号の波形は、９９ｈによりプリチャージされたＶＰＥＲＩをノードＮ８におけるコンデンサＣ３へのＶＤＤ振幅信号によりポンピングすることにより生成されている。ノードＮ５における信号の波形は、ＶＯＳＣとノードＮ９、Ｎ４およびＮ６における信号とを組み合わせることにより生成されている。ノードＮ３における信号の波形は、９９ｆによりプリチャージされたＶＰＥＲＩをノードＮ５におけるコンデンサＣ４への２倍のＶＰＥＲＩ振幅の信号によりポンピングすることにより生成されている。その結果、ノードＮ２におけるＨｉｇｈレベルはＶＤＤ電圧とＶＰＥＲＩ（2.５Ｖ）のに和に等しい。また、Ｎ３のＨｉｇｈ電圧は３倍のＶＰＥＲＩである。９９ｉは整流用トランジスタである。コンデンサＣ６は大きなデカップリングコンデンサであって、ＶＰＰ電圧の変動を防止するのに助けとなっている。
【００４１】
図１１のＶＰＰレギュレータ３２の有利な他の点は、ゲート−ソース間電圧が信頼性限界を超えるトランジスタは１つも用いずにＶＰＰレベルが生成されていることである。また、９９ｂ、９９ｃ、９９ｄ、９９ｅと１０１ｃは電圧緩和のために工夫した回路である。上述の実施形態においては、ＰＭＯＳトランジスタ１００の定常的なゲート−ソース間電圧はＶＰＥＲＩ（2.５Ｖ）である。ノードＮ９がＶＤＤ（3.３Ｖあるいは2.５Ｖ）に等しい場合、ノードＮ５はＶＰＥＲＩの２倍（5.０Ｖ）であり、そのためＮＭＯＳトランジスタ９９ｂは2.５Ｖの最大ゲート−ソース間電圧となる。ノードＮ３がＶＰＥＲＩの３倍（7.５Ｖ）に等しい場合、ノードＮ２はＶＰＥＲＩ＋ＶＤＤ（5.０Ｖあるいは5.８Ｖ）であり、そのためＮＭＯＳトランジスタ９９ｉは2.５Ｖの最大ゲート−ソース間電圧となる。同様に、残りのトランジスタについても、ゲート−ソース間電圧は比較的低いものとなる。
【００４２】
図１３を参照すると、参照番号３０によりＶＡＲＹレギュレータが示されている。その図に示されているように、ＶＡＲＹレギュレータ３０は一連の信号線ＳＤＰ１、ＳＤＰ２、ＳＤＰ３等を駆動しており、これら信号線は、先に、図５を参照して全体としてＳＤＰとして参照され、説明されたものである。オーバードライブセンスアンプ動作によりＶＤＤも信号線ＳＤＰを駆動するので、２つのドライブ信号ＳＡＰ１およびＳＡＰ２（図５をも参照）により、任意の１時点において２つの電圧ＶＤＤ電圧およびＶＡＲＹのどちらが信号線ＳＤＰを駆動するのかが制御される。
【００４３】
ＶＡＲＹレギュレータ３０は、第１の差動回路１０２と、分圧器１０４と、第１および第２のプルアップＰＭＯＳトランジスタ１０６および１０８を有している点で、図６のＶＰＥＲＩレギュレータ２８と類似している。ＶＡＲＹレギュレータ３０はまた、第２の差動回路１１０と、ＰＭＯＳトランジスタ１１２と、プルダウンＮＭＯＳトランジスタ１１４をも有している。ＶＡＲＹレギュレータ３０は中間電圧Ｖ２（1.０Ｖ）と、ＡＣＴＶ信号と、センスイネーブル信号ＳＡＥと、ＤＥＴＥＣＴ２Ｂとを受け取る。ＤＥＴＥＣＴ２Ｂ信号はプルアップＰＭＯＳトランジスタ１０８のゲートに印加されている。ＤＥＴＥＣＴ２Ｂ信号とＤＥＴＥＣＴ２信号の生成方法はＤＥＴＥＣＴ１信号、ＤＥＴＥＣＴ１Ｂ信号と同様である。つまり、分圧比または基準電圧の設定により、より低いＶＤＤ電圧（ＶＤＤ＝2.２Ｖ）でＤＥＴＥＣＴ２Ｂ信号が変化するように設定する。ＶＤＤ電圧が第２の低電圧範囲５４（図４ａ、ＶＤＤ≦2.２Ｖ）または第３の低電圧範囲６０（図４ｂ、ＶＤＤ≦2.２Ｖ）、ＤＥＴＥＣＴ２Ｂ信号はＶＢＢレベルになる。
【００４４】
図１４をも参照すると、動作はアクティブ期間１１６において発生し、この期間はいつもＡＣＴＶ信号がＨｉｇｈレベルとなることにより決定されている。この期間１１６において、ＶＡＲＹが低いときには、ＶＡＲＹレギュレータ３０はＶＰＥＲＩレギュレータ２８と同様にＶＡＲＹの本来の電圧に回復させるように機能する。しかし、ＶＡＲＹが逆に高い場合には、ＳＡＥ信号と、第２の差動回路１１０と、プルダウンＮＭＯＳトランジスタ１１４が働いてＶＡＲＹレベルが放電される。上述のように、ＶＡＲＹおよびＶＤＤ電圧の両方がＳＤＰ信号線を駆動している。オーバードライブの期間、信号線ＳＤＰはＶＤＤ電圧あるいはそれに近いレベルとなり、その後ＳＡＰ２をＬｏｗレベルにすると、ＶＡＲＹは一時的にＶＤＤ電圧に向かって上昇する。ＶＡＲＹレベルを放電して、それを再び2.０Ｖへと引き下げるために、ＳＡＥ信号（これはＶＡＲＹがＳＤＰ信号に接続された後にＨｉｇｈレベルとなる）は第２の差動回路１１０をして、分圧器１０４の出力と基準電圧Ｖ２とを比較させる。その結果、第２の差動回路１１０は、分圧回路１０４からの電圧レベルがＶ２（1.０Ｖ）に等しくなるまで、プルダウントランジスタ１１４をアクティブとするが、これはＶＡＲＹが2.０Ｖに等しくなることを意味している。
【００４５】
図５を再び参照すると、ビットＢ１はキャパシタＣ１を有しており、Ｃ１のプレートはＶＰＬＴに接続され、キャパシタの対向電極がＶＳＳ又はＶＡＲＹのビット電圧ＶＳＮを蓄えている。図１５をも参照すると、ＶＰＬＴの電圧レベルは従来のようにＶＳＳ（０Ｖ）とＶＡＲＹ（2.０Ｖ）との中間、すなわち1.０Ｖに設定されている。これはＳｉＯ₂やＳｉ₃Ｎ₄のような誘電体に関してうまく機能する。しかし、小さなメモリセルで大きなキャパシタ容量をとるため高誘電体Ｔａ₂Ｏ₅を用いると、そのリーク電流特性は非対称である。例えば、ビット電圧ＶＳＮがＶＳＳに等しい場合、誘電体Ｔａ₂Ｏ₅にはプラスのリーク電流Ｉ１が存在し、ビット電圧ＶＳＮがＶＡＲＹに等しい場合にはマイナスのリーク電流Ｉ２が存在する。この従来の形態の場合、リーク電流Ｉ１およびＩ２は非対称であり、すなわち、リーク電流Ｉ１はリーク電流Ｉ２に比較して不釣合いに大きい。こうして、リーク電流Ｉ１が大きすぎるため、キャパシタＣ１に蓄えられたデータを失わせてしまうことになる。
【００４６】
図１６を参照すると、本発明により、誘電体Ｔａ₂Ｏ₅のリーク電流がより対称的となるようにＶＰＬＴのレベルが調節されている。この結果を達成するために、ＶＰＬＴの電圧レベルは0.５Ｖ、すなわち、ＶＡＲＹの４分の１というレベルに調節されている。それにより、ビット電圧ＶＳＮがＶＳＳに等しい場合には、プラスのリーク電流Ｉ３が生成され、ビット電圧ＶＳＮがＶＡＲＹに等しい場合には、マイナスのリーク電流Ｉ４が生成され、これらリーク電流Ｉ３、Ｉ４はかなり対称的で、どちらも比較的小さいものである。
【００４７】
図１７を参照すると、参照番号３６によって本発明による改善されたＶＢＬＲおよびＶＰＬＴレギュレータが示されている。ＶＢＬＲおよびＶＰＬＴレギュレータ３６は、ビット線プリチャージ電圧ＶＢＬＲおよびプレート電圧ＶＰＬＴを生成している。ＶＢＬＲ（1.０Ｖ）は第１の副回路１１８ａにより生成されるが、その第１の副回路１１８ａはＶＡＲＹ（2.０Ｖ）とＶＳＳ（０Ｖ）との丁度２分の１の電圧を生成するものである。第１の副回路１１８ａは、例えばＳａｔｏｅｔａｌ．の米国特許４, ８３９, ８６５号に記載されているような、半電圧レギュレータであり、消費電流は非常に少ない。本発明はまた、ＶＢＬＲ（1.０Ｖ）とＶＳＳ（０Ｖ）との間に結合された第２の副回路１１８ｂをも含んでいる。
【００４８】
図１８を参照すると、第２の副回路１１８ｂは所望の電圧レベルＶＰＬＴ（0.５Ｖ）を生成する。しかし、その回路はＶＤＤパワーアップ時に大きな寄生容量の付いたＶＰＬＴをすばやく０Ｖから引き上げるほど負荷電流供給能力は強力ではない。ＶＰＬＴの負荷容量はすべてのメモリセルキャパシタの総和であり、極端に大きいからである。従って、ＶＤＤパワーアップの場合あるいはＶＤＤが第１、第２および第３の低電圧範囲５３、５４、６０（図４ａ、図４ｂ）の場合には、ＶＰＬＴをより電流供給能力の大きなＶＢＬＲに接続することにより、回路１２０を介してＶＰＬＴをすばやく引き上げることが可能となる。そのために回路１２０内のＮＭＯＳダイオードはＶＢＬＲとＶＰＬＴのレベル差を作るものである。ＶＢＬＲレベルはセンスアンプ回路６９のビット線ＢＬ、充放電動作（図５）を介して引き上げられる。最後に、ＶＤＤが時刻ｔ１において通常の動作レベルに到達すると、ディテクタ電圧ＶＵＰＢがＬｏｗに遷移することによりプルアップ回路１２０がディスエーブルとされ、第２の副回路１１８ｂがトランジスタ１２２を介してＶＰＬＴへと接続される。この時、ＶＢＬＲとＶＰＬＴは異なった電圧となる。
【００４９】
図１９を参照すると、参照番号１２３により複数の電圧レギュレータを配置した６４Ｍビットまたは２５６ＭビットＤＲＡＭのチップ全体図が示されている。メモリチップ１２３の中で、ワード線は水平方向、ビット線は垂直方向としている。長辺方向に延びる領域１２７は周辺回路およびボンディングパッド領域であり、短辺方向に延びる領域１３２はメモリセルアレイ間領域である。本発明の各種の電圧レギュレータ（ＶＰＥＲＩ、ＶＡＲＹ、ＶＰＰ、ＶＢＢ、ＶＢＬＲＶ、ＶＰＬＴレギュレータ）は周辺回路およびボンディングパッド領域１２７または、メモリセルアレイ間領域１３２に配置されるのが好ましい。なぜなら、電圧レギュレータは回路素子寸法が大きく、またメモリチップ１２３に対する占有面積が大きいため、メモリセルアレイ１２８の周辺に配置するのが困難であるからである。そして、ＶＰＲＥＩレギュレータ、ＶＡＲＹレギュレータのような負荷電流の大きい回路はメモリチップ１２３中に分散して配置し、負荷電流による電圧の低下を減少させる。
【００５０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５１】
たとえば、ある電圧レギュレータの特徴を他のレギュレータに組み入れてもよく、一方、他の特徴を省いてもよい。さらに、本発明の趣旨を逸脱することなく、付加的あるいは代替的な素子や他の回路を追加することもできる。従って、添付の特許請求の範囲は本発明の趣旨と整合する仕方で広く解釈するのは適切である。
【００５２】
以上の説明では主として本発明者によってなされた発明をその利用分野である半導体回路に適用した場合について説明したが、これに限定されるものではない。
【００５３】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００５４】
（１）マスタスライス技術を用いることにより、電圧レギュレータは２つの異なる範囲の外部電圧に適応することができる。
【００５５】
（２）電圧レギュレータの電流供給能力を非常に低い外部電圧の状態においてかなり増大することができる。
【００５６】
（３）チャージポンプ電圧レギュレータは、その任意のノードにおける電圧レベルが予め定められた高電圧レベルを超えないようにし、しかも、ほとんど外部電源からの電流を消費するようにすることができる。
【００５７】
（４）電圧レギュレータの出力電圧を充放電して、出力電圧を一定のレベルに維持することができる。
【００５８】
（５）電圧レギュレータを、誘電漏れを減少させるように最適化されたものとすることができる。
【図面の簡単な説明】
【図１ａ】従来の１６ＭビットＤＲＡＭの５Ｖバージョンのブロック図である。
【図１ｂ】従来の１６ＭビットＤＲＡＭの3.３Ｖバージョンのブロック図である。
【図２ａ】本発明の一実施形態である２５６ＭビットＤＲＡＭの3.３Ｖバージョンのブロック図である。
【図２ｂ】本発明の一実施形態である２５６ＭビットＤＲＡＭの2.５Ｖバージョンのブロック図である。
【図３ａ】図２ａのＤＲＡＭで用いられる電圧レギュレータのブロック図である。
【図３ｂ】図２ｂのＤＲＡＭで用いられる電圧レギュレータのブロック図である。
【図４ａ】図２ａのＤＲＡＭに対応する動作電圧−内部電圧のグラフである。
【図４ｂ】図２ｂのＤＲＡＭに対応する動作電圧−内部電圧のグラフである。
【図５】本発明の一実施形態である単純化されたＤＲＡＭの回路図である。
【図６】本発明の一実施形態である第１の電圧レギュレータの回路図である。
【図７】本発明の一実施形態であるインバータ回路の回路図である。
【図８】レベル変換機能付きインバータの入力信号および出力信号の電源電圧の依存性を示す曲線である。
【図９】従来の第２の電圧レギュレータのブロック図である。
【図１０】本発明の第２の電圧レギュレータのブロック図である。
【図１１】本発明の一実施形態である第２の電圧レギュレータの回路図である。
【図１２】図１１に示された信号のタイミング図である。
【図１３】本発明の一実施形態としての第３の電圧レギュレータを、図５の単純化されたＤＲＡＭの幾つかの回路と共に示した回路図である。
【図１４】図１３に示された信号のタイミング図である。
【図１５】従来の第４の電圧レギュレータの電圧−電流グラフであり、そのリーク電流を示すものである。
【図１６】本発明の第４の電圧レギュレータの電圧−電流グラフであり、そのリーク電流を示すものである。
【図１７】本発明の一実施形態の第４の電圧レギュレータの回路図である。
【図１８】図１７に示された信号のタイミング図である。
【図１９】本発明の一実施形態であるチップ全体を示す図である。
【符号の説明】
１０ａ５Ｖバージョンデバイス
１０ｂ 3.３Ｖバージョンデバイス
１２電圧レギュレータ
１２ａ配線
１２ｂ配線
１３ａメモリセルおよび周辺回路
１３ｂ出力回路
２０ａ 3.３Ｖバージョンデバイス
２０ｂ 2.５Ｖバージョンデバイス
２１ａ周辺回路
２１ｂ出力回路
２１ｃメモリセルアレイ
２２電圧レギュレータ
２４電圧レギュレータ
２４ａ配線
２４ｂ配線
２６電圧レギュレータ（中間電圧レギュレータ）
２８電圧レギュレータ（ＶＰＥＲＩレギュレータ）
２８ａ配線
２８ｂ配線
３０電圧レギュレータ（ＶＡＲＹレギュレータ）
３２電圧レギュレータ（ＶＰＰレギュレータ）
３４電圧レギュレータ（ＶＢＢレギュレータ）
３６電圧レギュレータ（ＶＢＬＲおよびＶＰＬＴレギュレータ）
４０配線
４２配線
４４配線
５０第１の通常動作範囲
５２第１のストレス範囲
５３第１の低電圧範囲
５４第２の低電圧範囲
５６第２の通常動作範囲
５８第２のストレス範囲
６０第３の低電圧範囲
６２アドレスバッファ
６４アドレスデコーダ
６６ワード線ドライバ
６８ＭＯＳトランジスタ
６８Ｗウエル
６９センスアンプ回路
７０アンプアクション
７１センスアンプオーバードライブ回路
７２イコライザ
７４メインアンプ
７６出力バッファ
８２レベル変換機能付きインバータ回路
８２ａ配線
８４差動回路
８６電圧ドライバ
８８第１のプルアップＰＭＯＳトランジスタ
９０第２のプルアップＰＭＯＳトランジスタ
９２出力電圧
９４ＶＰＰレギュレータ
９６電源電圧
９８ＶＰＰレベルセンサ
９９ａＮＭＯＳトランジスタ
９９ｂＮＭＯＳトランジスタ
９９ｃＮＭＯＳトランジスタ
９９ｄＮＭＯＳトランジスタ
９９ｅＮＭＯＳトランジスタ
９９ｆＮＭＯＳトランジスタ
９９ｇＮＭＯＳトランジスタ
９９ｈＮＭＯＳトランジスタ
９９ｉＮＭＯＳトランジスタ
１００ＰＭＯＳトランジスタ
１０１ａインバータ
１０１ｂインバータ
１０１ｃインバータ
１０１ｄインバータ
１０１ｅインバータ
１０２第１の差動回路
１０４分圧器
１０６第１のプルアップＰＭＯＳトランジスタ
１０８第２のプルアップＰＭＯＳトランジスタ
１１０第２の差動回路
１１２ＰＭＯＳトランジスタ
１１４プルダウンＭＯＳトランジスタ
１１６アクティブ期間
１１８ａ第１の副回路
１１８ｂ第２の副回路
１２０プルアップ回路
１２２トランジスタ
１２３メモリチップ
１２４メインローデコーダ領域
１２５メインワードドライバ領域
１２６カラムデコーダ領域
１２７周辺回路およびボンディングパッド領域
１２８メモリセルアレイ
１２９センスアンプ領域
１３０サブワードドライバ領域
１３１交差領域
１３２メモリセルアレイ領域
Ｂ１ビット
ＶＳＮビット電圧
ＢＬビット線
バー／ＢＬビット線
ＳＤＮ信号線
ＳＤＰ信号線
ＳＡＰ１ドライブ信号
ＳＡＰ２ドライブ信号
ＳＡＮドライブ信号
ＷＬワード線
ＢＬＥＱ信号
ＹＳ列選択信号
Ｉ／Ｏ入出力線
ＡＣＴＶ信号
ＤＥＴＥＣＴ１Ｂレベル変換機能付きインバータの出力信号
ＤＥＴＥＣＴ２Ｂレベル変換機能付きインバータの出力信号
ＤＥＴＥＣＴ１電源電圧レベルセンサ回路の出力信号
ＩＤ電流
ＶＯＳＣ発振器からの出力電圧
Ｃ１キャパシタ
Ｃ２コンデンサ
Ｃ３コンデンサ
Ｃ４コンデンサ
Ｃ５コンデンサ
Ｃ６コンデンサ
Ｎ１ノード
Ｎ２ノード
Ｎ３ノード
Ｎ４ノード
Ｎ５ノード
Ｎ６ノード
Ｎ７ノード
Ｎ８ノード
Ｎ９ノード
ＳＤＰ１信号線
ＳＤＰ２信号線
ＳＤＰ３信号線
ＳＡＥセンスイネーブル信号
ＶＳＮビット電圧
Ｉ１プラスのリーク電流
Ｉ２マイナスのリーク電流
Ｉ３プラスのリーク電流
Ｉ４マイナスのリーク電流
ＶＤＤ外部プラス電源
ＶＳＳ外部接地電源
ＶＡＲＹアレイ電圧
ＶＰＥＲＩ内部電圧
ＶＰＰ内部電圧
ＶＢＢ内部電圧
ＶＢＬＲ内部電圧
ＶＰＬＴ内部電圧
Ｖ１第１の中間電圧
Ｖ２第２の中間電圧
ＩＮＰＵＴアドレスの入力ポート

Claims

複数のマスク層を用いて製造される半導体回路であって、
複数のメモリセルと、
複数の出力回路と、
複数の周辺回路と、
外部プラス電源電圧を受け取るための第１の外部パッドであり、該外部プラス電源電圧のレベルが第１の動作電圧範囲と第２の動作電圧範囲のうちのいずれか１つにあり、該第２の動作電圧範囲が該第１の動作電圧範囲より高いものと、
外部接地電源電圧を受け取るための第２の外部パッドと、
前記メモリセルのための第１の出力電圧を生成するための第１の電圧レギュレータと、
前記周辺回路のための第２の出力電圧を生成するものであり、第１の出力トランジスタと、第２の出力トランジスタと、前記第２の出力電圧の低下に応答して前記第１の出力トランジスタを起動する第１の回路と、前記第１の動作電圧範囲で前記外部プラス電源電圧の前記レベルに応答して前記第２の出力トランジスタを起動する第２回路とを備える第２の電圧レギュレータとを有し、
前記外部プラス電源電圧のレベルを前記第１の動作電圧範囲内で動作させようとする場合には、前記第２の電圧レギュレータにおける前記第１および第２の出力トランジスタを短絡させる第１のマスク層が用いられ、
前記外部プラス電源電圧のレベルを前記第２の動作電圧範囲内で動作させようとする場合には、第２のマスク層が用いられ、
前記外部プラス電源電圧のレベルが前記第１の動作電圧範囲にある場合に、前記外部プラス電圧レベルの変動にもかかわらず前記第１の出力電圧のレベルが略一定であり、前記第２の出力トランジスタが起動されて前記第２の出力電圧が前記第２の出力トランジスタを介して前記外部プラス電源電圧に接続されるようにし、
前記外部プラス電源電圧のレベルが前記第２の動作電圧範囲内である時に、前記外部プラス電圧のレベルの変動にもかかわらず前記第１および第２の出力電圧のレベルが略一定であり、前記第２の出力トランジスタがイネーブルされず、前記第２の出力電圧が、前記第２の出力電圧の低下に応答して前記第１の出力トランジスタを介して前記プラス電源電圧に選択的に接続されるようにすることを特徴とする半導体回路。
請求項１記載の半導体回路であって、前記メモリセルの各々がコンデンサを有し、該コンデンサの格納電圧が前記外部接地電源電圧のレベルまたは前記第１の出力電圧のレベルのいずれかであることを特徴とする半導体回路。
請求項１または２記載の半導体回路であって、前記第１および第２のマスク層に関して、前記メモリセルと、前記出力回路と、前記周辺回路とが同一であることを特徴とする半導体回路。
出力電圧と出力電流を生成する半導体回路であって、
外部電源に接続され、電圧および電流を供給する第１のプラス電源と、
内部電源に接続され、電圧および電流を供給する第２のプラス電源と、
振動電圧を受け取る入力端子と、
前記振動電圧、前記第１のプラス電源電圧、および、前記第２のプラス電源電圧を受け取り、前記出力電圧を操作する電圧ポンピング回路とを備え、
前記出力電圧が前記第１および第２のプラス電源の両方の電圧よりも大きく、かつ前記出力電流が前記第１および第２のプラス電源の電流から供給されることを特徴とする半導体回路。
請求項４記載の半導体回路であって、前記出力電流の半分以上が前記第１のプラス電源から供給されることを特徴とする半導体回路。
請求項４または５記載の半導体回路であって、さらに、
２つの端子を有する結合コンデンサと、
ゲート、ソースおよびドレインを有する第１のＮＭＯＳトランジスタであって、前記ゲートは前記結合コンデンサの第１の端子に接続され、前記ドレインは前記出力電圧を駆動する第１のＮＭＯＳトランジスタとを有し、
前記ゲートは前記第２のプラス電源の電圧の３倍の電圧レベルに達し、
前記ドレインは、出力電圧を前記第１および前記第２のプラス電源の電圧の和に等しいレベルまで駆動することを特徴とする半導体回路。
請求項６記載の半導体回路路であって、さらに、ゲート、ソースおよびドレインを有する第２のＮＭＯＳトランジスタと、
ゲート、ソースおよびドレインを有するＰＭＯＳトランジスタであって、該ＰＭＯＳトランジスタの前記ゲートは前記第２のプラス電源に接続されているＰＭＯＳトランジスタとを有し、
前記第２のＮＭＯＳトランジスタおよび前記ＰＭＯＳトランジスタの前記ドレインは前記結合コンデンサの第２の端子に接続され、それにより、前記結合コンデンサの前記第２の端子の電圧レベルが、前記第２のプラス電源電圧レベルの２倍にポンピングされることを特徴とする半導体回路路。
請求項５記載の半導体回路であって、さらに、それぞれがゲートとソースを備えた複数のトランジスタを有し、それにより、各トランジスタのゲートおよびソースにまたがる電圧差が前記第１あるいは前記第２のプラス電源電圧のどちらをも超過しないことを特徴とする半導体回路。
メモリセルに対し第１および第２の電圧を供給するための半導体回路であって、
該メモリセルは、ビットＨｉｇｈレベル電圧とビットＬｏｗレベル電圧との間で動作するビット線と、前記ビットＨｉｇｈレベル電圧あるいは前記ビットＬｏｗレベル電圧のいずれかを蓄えるためのコンデンサであって前記ビット線に接続可能な第１のプレートと電圧レギュレータの前記第２の電圧に接続された第２のプレートとを備えたコンデンサを有し、
該電圧レギュレータは、
前記ビットＨｉｇｈレベル電圧と前記ビットＬｏｗレベル電圧との中間のレベルの前記第１の電圧を生成する手段と、
前記第１の電圧と前記ビットＬｏｗレベル電圧との中間のレベルの前記第２の電圧を生成する手段とを有することを特徴とする半導体回路。
請求項９記載の半導体回路において、
前記第１および第２の回路が、カスケードに接続された第１および第２の半電圧レギュレータをそれぞれ有し、前記第１の半電圧レギュレータが、前記ビットＨｉｇｈレベル電圧および前記ビットＬｏｗレベル電圧により供給されて前記第１の電圧を生成させるようにし、前記第２の半電圧レギュレータが、前記第１の電圧および前記ビットＬｏｗレベル電圧により供給されて前記第２の電圧を生成させるようにすることを特徴とする半導体回路。
請求項１０記載の半導体回路において、前記第１の半電圧レギュレータは前記第１および第２の電圧の両方を供給し、該第２の電圧は前記第２のプレートの電圧を上昇させることを特徴とする半導体回路。
請求項９〜１１のいずれか１項に記載の半導体回路であって、さらに、初期動作の間に、前記第２の電圧を生成させる手段を助けるためのプルアップ回路を有することを特徴とする半導体回路。
出力電圧および出力電流を生成する半導体回路であって、
外部電源に接続され、電圧および電流を供給する第１のプラス電源と、
内部電源に接続され、電圧および電流を供給する第２のプラス電源と、
２つの端子を有する結合コンデンサと、
前記結合コンデンサの第１の端子に接続されたゲート、および、ソース、および、前記出力電圧を操作するために接続されたドレインを有する第１ＮＭＯＳトランジスタとを備え、
前記出力電圧が前記第１および第２のプラス電源電圧より大きく、前記出力電流が前記第１および第２のプラス電源電流から供給され、
前記ゲートが、前記第２のプラス電源電圧の３倍の電圧レベルに達し、
前記ドレインが、前記第１および第２のプラス電源電圧の合計に等しいレベルまで出力電圧を操作することを特徴とする半導体回路。
請求項１３記載の半導体回路であって、さらに、ゲート、ソース、およびドレインを有するＮＭＯＳトランジスタと、
前記第２のプラス電源に接続されたゲート、および、ソース、および、ドレインを有するＰＭＯＳトランジスタとを更に備え、
前記第２のＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタとのドレインが、前記結合コンデンサの前記第２の端子に接続され、前記結合コンデンサの前記第２の端子における電圧レベルが、前記第２のプラス電源電圧の２倍にポンピングされるようにすることを特徴とする半導体回路。