JP3688572B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP3688572B2 JP3688572B2 JP2000296826A JP2000296826A JP3688572B2 JP 3688572 B2 JP3688572 B2 JP 3688572B2 JP 2000296826 A JP2000296826 A JP 2000296826A JP 2000296826 A JP2000296826 A JP 2000296826A JP 3688572 B2 JP3688572 B2 JP 3688572B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- output
- node
- mos transistor
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims 6
- 230000000295 complement effect Effects 0.000 claims 2
- 239000003990 capacitor Substances 0.000 claims 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
- H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路に関するもので、特に高周波のクロックで動作する半導体メモリのバッファ回路に使用されるものである。
【０００２】
【従来の技術】
近年、コンピュータの処理能力の高度化に伴って、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置の高速化技術に関する研究が盛んに行われている。次世代の高速ＤＲＡＭとして、パーソナルコンピュータ（ＰＣ：Personal Computer）向けにはＤ−ＲＤＲＡＭ（Direct-Rambus DRAM）が、サーバやワークステーション（ＷＳ：Work Station）向けにはＤＤＲ−ＳＤＲＡＭ（Double Data Rate-Synchronous DRAM）が有力である。また、ＤＤＲの後継としてＤＤＲ２−ＳＤＲＡＭの開発も進められている。
【０００３】
これらの高速半導体メモリでは、データや制御信号等の入出力を制御するコントローラと半導体メモリとの間の信号の授受を高周波のクロックに同期した小振幅の信号で行うことが多くなってきている。そのため、半導体メモリからの信号を出力する出力バッファにおいて、出力信号の出力レベルの電位と出力タイミングは、半導体メモリの高速動作についての信頼性を維持するための重要な要素となっている。
【０００４】
半導体メモリ等に使用される従来の出力バッファ回路について図１０を用いて説明する。図１０は、ＭＯＳトランジスタを用いたオープン・ドレイン型の出力バッファ回路の回路図である。
【０００５】
図示するように、本出力バッファ１００は、ゲートがノードＡ１に接続され、ドレインが出力バッファ１００の出力ノードＯＵＴに接続されたｎチャネルＭＯＳトランジスタ１１０と、ゲートが入力ノードＩＮに接続され、ドレインが上記ＭＯＳトランジスタ１１０のソースに接続され、ソースが接地電位に接続されたｎチャネルＭＯＳトランジスタ１２０と、ＭＯＳトランジスタ１１０のゲートと接地電位との間に接続された容量素子１３０とを有している。
【０００６】
そして、上記出力バッファ１００の出力ノードＯＵＴは、負荷素子１５０を介して電源電位Ｖ２に接続されている。なお、容量１４０は、ＭＯＳトランジスタ１１０のゲート・ドレイン間に寄生的に生成されるミラー容量である。
【０００７】
次に上記構成を有する出力バッファ１００の動作について説明する。まず、ノードＡ１には内部電位Ｖ１が印加されておりＭＯＳトランジスタ１１０はオン状態にある。一方、入力ノードＩＮには“High”または“Low”レベルのスイッチング信号が入力され、このスイッチング信号によって出力バッファの出力レベルが制御される。具体的には、入力ノードＩＮが“Low”（ＶＳＳレベル）の時は、ＭＯＳトランジスタ１２０はオフ状態になり、電流は流れないため、出力ノードＯＵＴには“High”（Ｖ２）が出力される。入力ノードＩＮが“High”（ＶＣＣレベル）の時は、ＭＯＳトランジスタ１２０がオン状態になり、出力ノードＯＵＴから接地方向に電流が流れ、出力ノードＯＵＴの出力は“Low”（Ｖ２−ΔＶ）となる。ここでΔＶは負荷素子１５０における電圧降下量である。
【０００８】
上記出力バッファが出力する“Low”レベルの電位は、実質的にＭＯＳトランジスタ１１０に流れる電流量により決定される。この電流量はノードＡ１に印加される電位により決まる。そのため、ノードＡ１には電圧生成器によって厳密に生成された内部電位Ｖ１が与えられている。このように、ノードＡ１に印加する電位を常時内部電位Ｖ１となるよう電圧生成器によって制御することで、“Low”レベルの電位を常時一定としている。
【０００９】
しかし、上記説明した出力バッファの動作は理想的な回路構成の場合のものであり、実際にはＭＯＳトランジスタ１１０のゲート・ドレイン間に寄生的に生成されるミラー容量１４０に起因した問題が発生する。この点について、図１１（ａ）乃至（ｃ）を用いて説明する。図１１（ａ）乃至（ｃ）は出力ノードＯＵＴの出力レベルが“High”から“Low”に変化した際の各ノードの電位変化を示しており、（ａ）図は入力ノードＩＮ、（ｂ）図は出力ノードＯＵＴ、（ｃ）図はノードＡ１の波形図である。
【００１０】
図１０に示した出力バッファにおいて、入力ノードＩＮへの入力信号を“Low”から“High”へ変化させた場合を考える。すると、ＭＯＳトランジスタ１１０がオン状態となり出力ノードＯＵＴの出力レベルは“Low”となる。このように出力ノードＯＵＴの電位、すなわちＭＯＳトランジスタ１１０のドレイン電位が低下すると、ノードＡ１の電位は、ＭＯＳトランジスタ１１０に寄生的に形成されるミラー容量１４０でのカップリングにより低下し、内部電位Ｖ１より低くなる。このため、ノードＯＵＴから接地方向に流れる電流が設定値よりも減少し、ノードＯＵＴの電位は、ノードＡ１の電位がＶ１である場合より高くなる。
【００１１】
ミラー容量１４０でのカップリングを原因に発生するノードＡ１の電位の内部電位Ｖ１に対する上昇及び低下は一時的なもので、一定時間後には再び内部電位Ｖ１に戻る。しかし、出力ノードＯＵＴの電位が高速で変化する場合、カップリングによりノードＡ１の電位が内部電位Ｖ１に対して上昇または低下している状態でノードＯＵＴの電位が変化することとなる。このため、出力データが高速で変化する場合と、そうでない場合で出力レベルの電位が異なることになる。
【００１２】
例として、“High”、“High”、“High”、“Low”、“High”、“Low”、“High”という順序でノードＯＵＴの出力レベルが高速変化する場合について図１２（ａ）乃至（ｃ）を用いて考察する。図１２（ａ）乃至（ｃ）はそれぞれ、入力ノードＩＮ、出力ノードＯＵＴ、及びノードＡ１における電位変化を示す波形図である。
【００１３】
まず、時刻ｔ１で入力ノードＩＮへの入力レベルが“Low”（ＶＳＳ）から“High”（ＶＣＣ）へ立ち上がるとする。これに対応して出力ノードＯＵＴの出力レベルは時刻ｔ２で“High”（Ｖ２）から“Low”に立ち下がる。時刻ｔ２までは出力ノードＯＵＴの出力レベルは“High”一定であるため、ノードＡ１の電位は、内部電位Ｖ１で安定している。しかし、時刻ｔ２で出力ノードＯＵＴの電位が低下し始めるため、ノードＡ１の電位もミラー容量１４０のカップリングにより内部電位Ｖ１から低下し始める。この電位の低下量をΔＶＡ１とする。このように、ノードＡ１の電位が内部電位Ｖ１より小さくなるため、ＭＯＳトランジスタ１１０に流れる電流量が設定値よりも減少し、出力ノードＯＵＴの出力レベルは、ノードＡ１が内部電位Ｖ１であった場合の設定出力レベルであるＶ２−ΔＶまで下がることが出来ず、その電位は設定値よりもΔＶ１だけ高いＶ２−ΔＶ＋ΔＶ１となる。
【００１４】
次に、時刻ｔ４で入力ノードＩＮへの入力レベルが“High”から“Low”へ立ち下がるとする。これに対応して時刻ｔ５で出力ノードＯＵＴの出力レベルが“Low”から“High”へ立ち上がる。この時のノードＡ１の電位に注目すると、時刻ｔ２〜ｔ５において、ノードＡ１の電位は内部電位Ｖ１よりも低下していたため、電圧生成器はノードＡ１の電位を内部電位Ｖ１に設定しようとしてノードＡ１に電荷を供給する。更に、出力ノードＯＵＴの電位が上昇することで、ミラー容量１４０のカップリングによってもノードＡ１の電位は上昇する。その結果、ノードＡ１の電位は内部電位Ｖ１よりも上昇する。
【００１５】
ノードＡ１が内部電位Ｖ１よりも高い状態である時刻ｔ６で入力ノードＩＮへの入力レベルが“Low”から“High”へ立ち上がるとする。これに応答して時刻ｔ７で出力ノードＯＵＴの出力レベルが“High”から“Low”へ立ち下がる。すると、出力ノードＯＵＴの電位が低下することにより、ノードＡ１の電位はミラー容量１４０のカップリングにより低下する。しかし、出力ノードＯＵＴの電位が立ち下がる時刻ｔ７では、上記のようにノードＡ１の電位は電圧生成器による電荷供給とミラー容量１４０によるカップリングにより内部電位Ｖ１よりも高い状態にある。容量１４０のカップリングによる電位の低下は、この高い状態から始まるため、ノードＡ１の電位の内部電位Ｖ１に対する低下量は、時刻ｔ２〜ｔ５で生じたΔＶＡ１よりも小さなΔＶＡ２となる（ΔＶＡ１＞ΔＶＡ２）。そのため、時刻ｔ８〜ｔ１０の間における出力ノードＯＵＴの“Low”レベル出力の電位は、時刻ｔ３〜ｔ５における“Low”レベルの電位よりも低い電位となり、その電位はＶ２−ΔＶ＋ΔＶ２である。すなわち、（Ｖ２−ΔＶ１）＜（Ｖ２−ΔＶ２）の関係にある。
【００１６】
このように、出力バッファ回路が高周波動作を行う場合、同じ“Low”レベル出力でありながら、出力条件（ノードＡ１の電位）によって、その電位が異なるという現象が生じる。
【００１７】
次に、出力ノードＯＵＴの電位変化について、出力レベルの“High”から“Low”への立ち下がりに着目して説明する。図１３は出力ノードＯＵＴにおける電位の立ち下がり部分についての電位変化を示す波形図である。
【００１８】
出力ノードＯＵＴの出力レベルが変化するのに要する時間はノードＡ１の電位等とは無関係であり一定である。この一定時間の間に、出力ノードＯＵＴの電位は時刻ｔ２〜ｔ３では電位Ｖ２から電位Ｖ２−ΔＶ＋ΔＶ１へ低下し、時刻ｔ７〜ｔ８では電位Ｖ２から電位Ｖ２−ΔＶ＋ΔＶ２（ΔＶ２＜ΔＶ１）へ低下する。ここで、出力レベルの“High”と“Low”とを判別する基準となる基準電位をＶrefとする。すると、両時刻において出力される“Low”レベルを比較すれば、その“Low”レベルが認識される時間に差が生じるのは当然である。すなわち、図示するように、時刻ｔ２〜ｔ３における立ち下がりで出力される“Low”レベルよりも時刻ｔ７〜ｔ８における立ち下がりで出力される“Low”レベルの方が電圧降下量が大きいために、電位が基準電位Ｖrefに速く達する。この両者の時間差をΔｔ１とする。すなわち、出力波形のスルーレートが変化するために、ノードＡ１の電位によって、同じ“Low”レベルを認識するのに時間差が生じる。結果として、入力ノードＩＮへの入力レベルを“High”に変化させてから、出力ノードＯＵＴの出力レベルが“High”から“Low”に変化するまでの時間が、ノードＡ１の電位によって異なるという現象が生じる。
【００１９】
通常、半導体集積回路には上記のような出力バッファが複数搭載されており、それぞれの出力バッファが個々に保持する独立したデータを同じタイミングで出力する。このような半導体集積回路の構成について図１４を用いて説明する。図１４は半導体集積回路のブロック図である。
【００２０】
図示するように、半導体集積回路は図１０に示した出力バッファを例えば８個有しており、それらのノードＡ０〜７は共通接続されている。出力ノードＯＵＴ０〜７は、負荷素子１６０−０〜７を介して電源電位Ｖ２に接続されている。また、各出力バッファ回路０〜７の入力ノードＩＮ０〜７にはそれぞれ独立したスイッチング信号が入力される。なお、各出力バッファの出力ノードＯＵＴ０〜７が共通接続されたノードを出力ノードＯＵＴ、ノードＡ０〜７が共通接続されたノードを共通ノードＡとする。
【００２１】
上記回路において、まず全ての出力バッファ０〜７が“High”、“High”、“Low”、“High”、“Low”という順序でデータを出力する場合の入力ノードＩＮ０〜７、出力ノードＯＵＴ０〜７、及び共通ノードＡの電位変化について図１５（ａ）乃至（ｃ）を用いて説明する。図１５（ａ）乃至（ｃ）はそれぞれ入力ノードＩＮ、出力ノードＯＵＴ、及び共通ノードＡの波形図である。
【００２２】
まず、時刻ｔ１で入力ノードＩＮ０〜７への入力レベルが“Low”から“High”へ立ち上がるとする。これに対応して全ての出力バッファ０〜７の出力ノードＯＵＴ０〜７の出力レベルは時刻ｔ２で“High”から“Low”に立ち下がる。ノードＡ０〜７の電位は、時刻ｔ２までは内部電位Ｖ１で安定しているが、時刻ｔ２で出力ノードＯＵＴの電位が低下し始めるため、全ての出力バッファ０〜７におけるミラー容量のカップリングは、共通ノードＡの電位を低下させるように作用する。このように、８つのミラー容量によるカップリングの影響を受けるため、共通ノードＡの電位は大幅に低下する。その結果、時刻ｔ３〜ｔ５における出力ノードＯＵＴの“Low”レベルの電位も、１つの出力バッファから出力されるデータのみが、“High”から”Low”に変化する場合に比べて大幅に高くなる。
【００２３】
次に、時刻ｔ４で入力ノードＩＮ０〜７への入力レベルが“High”から“Low”へ立ち下がるとする。これに対応して時刻ｔ５で出力ノードＯＵＴの電位が立ち上がる。この場合も前述のように、ミラー容量でのカップリングにより、共通ノードＡの電位が上昇し、内部電位Ｖ１よりも高くなる。
【００２４】
以上が全ての出力バッファが同じ出力を行う場合についての各ノードの電位変化である。
【００２５】
次に、図１４の回路構成において、出力バッファ０のみが、“High”、“High”、“High”、“Low”、“High”、“Low”という順序でデータを出力し、出力バッファ１〜７が“Low”、“Low”、“Low”、“High”、“Low”、“High”という順序でデータを出力する場合について、図１６（ａ）乃至（ｅ）を用いて考える。図１６（ａ）乃至（ｃ）は上記出力パターンにおける各ノードの電位変化を示しており、（ａ）図は入力ノードＩＮ０、（ｂ）図は出力ノードＯＵＴ０、（ｃ）図は入力ノードＩＮ１〜７、（ｄ）図は出力ノードＯＵＴ１〜７、（ｅ）図は共通ノードＡの波形図である。
【００２６】
まず時刻ｔ１で入力ノードＩＮ０への入力レベルが“Low”から“High”へ立ち上がり、入力ノードＩＮ１〜７への入力レベルが“High”から“Low”へ立ち下がる。これに対応して出力ノードＯＵＴ０の出力レベルは時刻ｔ２で“High”から“Low”へ立ち下がり、出力ノードＯＵＴ１〜７の出力レベルは“Low”から“High”へ立ち上がる。
【００２７】
この時の共通ノードＡの電位変化について説明する。
【００２８】
まず、“Low”レベルを出力する出力バッファ０におけるミラー容量でのカップリングは、ノードＡ０の電位を低下させるように作用する。一方、“High”レベルを出力する出力バッファ１〜７におけるミラー容量でのカップリングは、逆にノードＡ１〜７の電位を上昇させるように作用する。この結果、共通ノードＡの電位に対しては、出力バッファ１〜７でのカップリングの影響が支配的になり、共通ノードＡの電位は内部電位Ｖ１よりも高くなる。
【００２９】
このように、共通ノードＡの電位が内部電位Ｖ１よりも高くなるため、時刻ｔ３〜ｔ５における出力バッファ０からの“Low”レベル出力の電位は、共通ノードＡが内部電位Ｖ１であった場合の設定出力レベルＶ２−ΔＶよりも大幅に低くなる。
【００３０】
このように、全ての出力バッファが同じ出力パターンで出力する場合と、異なる出力パターンで出力する場合でも、“Low”レベルの電位が異なるという現象が生じ、当然スルーレートの問題も起きる。これらの場合における出力ノードＯＵＴの電位変化について、“High”から“Low”への立ち下がりに着目して説明する。図１７は出力ノードＯＵＴにおける電位の立ち下がり部分についての波形図である。
【００３１】
前述の通り、出力ノードの出力レベルが変化するのに要する時間は共通ノードＡの電位等とは無関係であり一定である。そして、出力バッファ０からのみ“Low”レベルが出力される際の電位は、出力バッファ１〜７から“Low”レベルが出力される際の電位よりも大幅に低い。そのため、上記２つの場合における“Low”レベル出力が認識される時間に差が生じる。すなわち、電圧降下量の大きな、出力バッファ０からのみ“Low”レベルが出力される場合は、出力バッファ１〜７の“Low”レベルを出力する場合よりも速く電位が基準電位Ｖrefに達し、両者の間には時間Δｔ２の差がある。
【００３２】
上記のように従来の出力バッファにおいては、ＭＯＳトランジスタに寄生的に形成されるミラー容量のカップリングにより、当該ＭＯＳトランジスタのゲート電位が変化する。そのため、同じ“Low”レベル出力であっても、その出力条件によってその電位が異なっていたり、“Low”レベルを認識するための基準電位へ達する時間が異なるという問題があった。この問題は、高周波のクロックにより動作する半導体装置一般に広く共通する問題であり、特に高周波数動作時にはその振幅も小さくなるために、安定した動作を保証できるマージンが少なくなることの原因ともなる。
【００３３】
この問題点を回避する方法としては、従来、複数の出力バッファ回路を有する場合には共通ノードＡを共有せずに、各出力バッファ回路毎に内部電位Ｖ１を発生する電圧生成器を設け、各出力バッファ回路毎に独立して内部電位Ｖ１を与えるという方法が考えられている。
【００３４】
この方法を用いると、出力データのパターンによって出力レベルが変化する問題は回避できる。また、全ての出力バッファ回路が同一パターンのデータを出力するような場合でも、共通ノードＡの電位の変化量が極端に増大することはないため、出力レベルの変化量の増大も回避できる。
【００３５】
しかし、この方法では出力バッファ回路の数だけ内部電位Ｖ１を発生させる電圧生成器が必要となり、レイアウト面積が大幅に増大してしまう問題がある。
【００３６】
【発明が解決しようとする課題】
上記従来の半導体集積回路においては、ＭＯＳトランジスタのゲート・ドレイン間に寄生的に形成されるミラー容量により、出力バッファの出力ノードに接続されたＭＯＳトランジスタのドレイン電位が変化すると、カップリングでゲート電位が変化する。このゲート電位の変化によりＭＯＳトランジスタに流れる電流量が変化するため、常時設定通りの出力電位を得ることが困難であるという問題があった。
【００３７】
また、出力条件によって出力電位が異なるために、出力波形のスルーレートが変化し、出力タイミングを常時一定に保つことが困難であるという問題があった。
【００３８】
この発明は、上記事情に鑑みてなされたもので、その目的は、レイアウト面積の増大を最小限に抑えつつ、出力電位及び出力タイミングを毎回ほぼ一定とすることが出来る半導体集積回路を提供することにある。
【００４０】
【課題を解決するための手段】
この発明の一態様に係る半導体集積回路は、各々のゲートの少なくともいずれかに電位が印加され、各々のドレインが出力端子に共通接続された第１ＭＯＳトランジスタと、各々のゲートに前記出力端子の出力レベルを制御するためのスイッチング信号が共通に入力され、各々のドレインが前記第１ＭＯＳトランジスタのソースにそれぞれ接続され、ソースが第１の電位に接続された、前記第１ＭＯＳトランジスタと同一の導電型の第２ＭＯＳトランジスタとを備える複数のトランジスタ回路を具備し、少なくとも１つ以上の前記トランジスタ回路は、前記第１ＭＯＳトランジスタのゲートと、前記第１ＭＯＳトランジスタのドレイン電位と相補な電位変化をするノードとの間に接続され、前記第１ＭＯＳトランジスタのゲート、ドレイン間に寄生的に形成されるミラー容量によるカップリングで発生する該第１ＭＯＳトランジスタのゲート電位の変化を補償する容量素子を備えている。
【００４３】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。
【００４４】
この発明の第１の実施形態に係る半導体集積回路について図１を用いて説明する。図１はｎチャネルＭＯＳトランジスタを用いたオープン・ドレイン型の出力バッファ回路の回路図である。
【００４５】
図示するように、本出力バッファ１０は、ゲートがノードＡ１に接続され、ドレインが出力バッファ１０の出力ノードＯＵＴに接続されたｎチャネルＭＯＳトランジスタ１１（第１ＭＯＳトランジスタ）と、ゲートが入力ノードＩＮに接続され、ドレインが上記ＭＯＳトランジスタ１１のソースに接続され、ソースが接地電位に接続されたｎチャネルＭＯＳトランジスタ１２（第２ＭＯＳトランジスタ）と、ＭＯＳトランジスタ１１のゲートとＭＯＳトランジスタ１２のゲートとの間に設けられた容量素子１３とを有している。
【００４６】
そして、上記出力バッファ１０の出力ノードＯＵＴは、負荷素子１５を介して電源電位Ｖ２に接続されている。なお、容量１４は、ＭＯＳトランジスタ１１のゲート・ドレイン間に寄生的に生成されるミラー容量である。
【００４７】
次に上記構成の出力バッファ１０の動作について説明する。ノードＡ１には内部電位Ｖ１が印加されておりＭＯＳトランジスタ１１はオン状態にある。一方、入力ノードＩＮには“High”または“Low”レベルのスイッチング信号が入力され、この入力信号によって出力バッファの出力レベルのスイッチングが行われる。具体的には、入力ノードＩＮへの入力レベルが“Low”（ＶＳＳレベル）の時は、ＭＯＳトランジスタ１２はオフ状態になり、電流は流れないため、ノードＯＵＴの出力レベルは“High”（Ｖ２）となる。入力ノードＩＮへの入力レベルが“High”（ＶＣＣレベル）の時は、ＭＯＳトランジスタ１２がオン状態になり、出力ノードＯＵＴから接地方向に電流が流れ、出力ノードＯＵＴの出力レベルは“Low”（Ｖ２−ΔＶ）となる。ここでΔＶは負荷素子１５における電圧降下量である。
【００４８】
上記出力バッファの出力レベルが“Low”となる場合の出力電位は、実質的にＭＯＳトランジスタ１１が流す電流量より決定される。この電流量はノードＡ１に印加される電位により決まる。そのため、ノードＡ１には電圧生成器によって生成された内部電位Ｖ１が与えられている。このように、ノードＡ１に印加する電位が常時内部電位Ｖ１となるよう電圧生成器によって厳密に制御することで、“Low”レベル出力の電位を常時一定としている。
【００４９】
上記出力バッファの動作時における各ノードの電位の波形変化について図２（ａ）乃至（ｃ）を用いて説明する。図２（ａ）乃至（ｃ）は出力ノードＯＵＴの出力レベルが“High”から“Low”に変化した際の各ノードの電位変化を示しており、（ａ）図は入力ノードＩＮ、（ｂ）図は出力ノードＯＵＴ、（ｃ）図はノードＡ１における波形図である。
【００５０】
図１に示した出力バッファにおいて、まず入力ノードＩＮへ入力するスイッチング信号のレベルを“Low”から“High”へ変化させる。すると、ＭＯＳトランジスタ１２がオン状態となり出力ノードＯＵＴの出力レベルは“Low”となる。このように出力ノードＯＵＴの電位、すなわちＭＯＳトランジスタ１１のドレイン電位が低下すると、ＭＯＳトランジスタ１１に寄生的に生成されるミラー容量１４でのカップリングは、ノードＡ１の電位を低下させるように働く。一方、入力ノードＩＮへの入力レベルが“High”になったことで、容量素子１３によるカップリングは、ノードＡ１の電位を上昇させるように機能する。ここで、容量素子１３の容量値を適当に与えてやれば、出力ノードＯＵＴの出力レベルが“High”から“Low”に変化するときのミラー容量１４でのカップリングによるノードＡ１の電位の低下と、入力ノードＩＮへの入力レベルが“Low”から“High”に変化するときの容量素子１３でのカップリングによるノードＡ１の電位の上昇とが相殺される。その結果、ノードＡ１の電位は、ほぼ一定に保持される。
【００５１】
このように、出力ノードＯＵＴの出力レベルが“Low”レベルに反転する際に起きるＭＯＳトランジスタ１１のゲート電位の変動を極めて微少なものとすることが出来、ＭＯＳトランジスタ１１に流れる電流も常時ほぼ一定とする事が出来る。その結果、ＭＯＳトランジスタ１１のドレイン電位、すなわち出力バッファの出力電位をほぼ一定とすることが出来る。また、ドレイン電位が一定と言うことは、“Low”レベルにおける電源電位Ｖ２からの電圧降下量が一定であるということでもあり、ドレイン電位が“Low”を認識する基準電位Ｖrefに達する時間、すなわち出力波形のスルーレートも一定とすることができる。
【００５２】
このように、本実施形態に係る出力バッファに拠れば、高周波のクロックに基づいて動作する出力バッファにおいても、出力ノードＯＵＴの出力電位及び出力タイミングを毎回一定に保持できる。
【００５３】
次に、この発明の第２の実施形態に係る半導体集積回路について図３を用いて説明する。図３は、ｎチャネルＭＯＳトランジスタを用いたオープン・ドレイン型の出力バッファ回路の回路図である。
【００５４】
図示するように、本出力バッファ２０は、ゲートがノードＡ１に接続され、ドレインが出力バッファ２０の出力ノードＯＵＴに接続されたｎチャネルＭＯＳトランジスタ２１（第１ＭＯＳトランジスタ）と、ゲートがインバータ２６を介して入力ノード／ＩＮに接続され、ドレインが上記ＭＯＳトランジスタ２１のソースに接続され、ソースが接地電位に接続されたｎチャネルＭＯＳトランジスタ２２（第２ＭＯＳトランジスタ）と、入力ノード／ＩＮとノードＢとの間に接続されたインバータ２７と、ＭＯＳトランジスタ２１のゲートとノードＢとの間に設けられた容量素子２３とを有している。
【００５５】
そして、上記出力バッファ２０の出力ノードＯＵＴは、負荷素子２５を介して電源電位Ｖ２に接続されている。なお、容量２４は、ＭＯＳトランジスタ２１のゲート・ドレイン間に寄生的に生成されるミラー容量である。
【００５６】
次に上記構成の出力バッファ２０の動作について説明する。まず、ノードＡ１には内部電位Ｖ１が印加されておりＭＯＳトランジスタ２１はオン状態にある。一方、入力ノードＩＮには“High”または“Low”レベルのスイッチング信号が入力され、このスイッチング信号によって出力バッファの出力レベルが制御される。具体的には、入力ノード／ＩＮへの入力レベルが“High”（ＶＣＣレベル）の時は、ＭＯＳトランジスタ２２はオフ状態になり、電流は流れないため、ノードＯＵＴの出力レベルは“High”（Ｖ２）となる。逆に、入力ノード／ＩＮへの入力レベルが“Low”（ＶＳＳレベル）の時は、ＭＯＳトランジスタ２２がオン状態になり、出力ノードＯＵＴから接地方向に電流が流れ、出力ノードＯＵＴの出力レベルは“Low”（Ｖ２−ΔＶ）となる。ここでΔＶは負荷素子２５における電圧降下量である。
【００５７】
上記出力バッファの動作時における各ノードの電位変化について図４（ａ）乃至（ｄ）を用いて説明する。図４（ａ）乃至（ｄ）は出力ノードＯＵＴの出力レベルが“High”から“Low”に変化した際の、入力ノード／ＩＮ、インバータ２６の出力ノード、出力ノードＯＵＴ、及びノードＡ１における電位変化をそれぞれ示す波形図である。
【００５８】
図３に示した出力バッファにおいて、まず入力ノード／ＩＮへの入力するスイッチング信号のレベルを“High”から“Low”へ変化させる。それに従ってインバータ２６の出力レベルも“Low”から“High”へ変化する。すると、ＭＯＳトランジスタ２１がオン状態となり出力ノードＯＵＴの出力レベルは“Low”となる。このように出力ノードＯＵＴの電位、すなわちＭＯＳトランジスタ２１のドレイン電位が低下すると、ＭＯＳトランジスタ２１に寄生的に形成されるミラー容量２４でのカップリングは、ノードＡ１の電位を低下させるように働く。一方で、入力ノード／ＩＮへの入力レベルが“Low”、すなわちノードＢのレベルが“High”になったことで、容量素子２３によるカップリングは、ノードＡ１の電位を上昇させるように機能する。ここで、容量素子２３の容量値を適当に与えることで、出力ノードＯＵＴの出力レベルが“High”から“Low”に変化する際に生じるミラー容量２４でのカップリングによるノードＡ１の電位の低下を、ノードＢのレベルが“Low”から“High”に変化するときの容量素子２３でのカップリングによるノードＡ１の電位の上昇によって相殺する事が出来る。その結果、ノードＡ１の電位は、ほぼ一定に保持される。
【００５９】
このように、本実施形態における構造によっても、第１の実施形態と同様の効果を得ることが出来る。
【００６０】
なお、本実施形態においては、ＭＯＳトランジスタ２１のゲートとノードＢとの間に容量素子２３を設けている。これは、ミラー容量２４によるカップリングでのＭＯＳトランジスタ２１のゲート電位の低下と、容量素子２３によるＭＯＳトランジスタ２１のゲート電位の上昇との時間的なタイミングを合わせるためである。容量素子２３をＭＯＳトランジスタ２１のゲートとＭＯＳトランジスタ２２のゲートとの間に設けても、勿論、容量素子２３のカップリングはＭＯＳトランジスタ２１のゲート電位を上昇させるように機能する。しかし、本発明の趣旨は、ミラー容量２４によるカップリングの効果を容量素子２３によって相殺するというものである。その観点から、両容量素子２３、２４とによるカップリングでのＭＯＳトランジスタ２１のゲート電位の変化は時間的に同時に起こる必要がある。そのタイミングを合わせるために、本実施形態では、適当なサイズを有するインバータ２７をわざわざ設け、このインバータ２７の出力ノード（ノードＢ）とノードＡ１との間に容量素子２３を設けているのである。よって、ミラー容量２４によるカップリングの効果を相殺できるのであれば、当然、ＭＯＳトランジスタ２２のゲートとノードＡ１との間に容量素子２３を設けてもかまわない。
【００６１】
次に、この発明の第３の実施形態に係る半導体集積回路について図５を用いて説明する。図５は、ｐチャネルＭＯＳトランジスタを用いたオープン・ドレイン型の出力バッファ回路の回路図である。
【００６２】
図示するように、本出力バッファ３０は、ゲートがノードＡ１に接続され、ドレインが出力バッファ３０の出力ノードＯＵＴに接続されたｐチャネルＭＯＳトランジスタ３１（第１ＭＯＳトランジスタ）と、ゲートが入力ノードＩＮに接続され、ドレインが上記ＭＯＳトランジスタ３１のソースに接続され、ソースが電源電位Ｖ２に接続されたｐチャネルＭＯＳトランジスタ３２（第２ＭＯＳトランジスタ）と、ＭＯＳトランジスタ３１のゲートとＭＯＳトランジスタ３２のゲートとの間に設けられた容量素子３３（容量素子）とを有している。
【００６３】
そして、上記出力バッファ３０の出力ノードＯＵＴは、負荷素子３５を介して接地電位に接続されている。なお、容量３４は、ＭＯＳトランジスタ３１のゲート・ドレイン間に寄生的に形成されるミラー容量である。
【００６４】
次に上記構成の出力バッファ３０の動作について説明する。ノードＡ１には内部電位Ｖ１’が印加されておりＭＯＳトランジスタ３１はオン状態にある。一方、入力ノードＩＮには“High”または“Low”レベルのスイッチング信号が入力され、このスイッチング信号によって出力バッファの出力レベルが制御される。具体的には、入力ノードＩＮへの入力レベルが“High”（ＶＣＣレベル）の時は、ＭＯＳトランジスタ３２はオフ状態になり、電流は流れないため、ノードＯＵＴの出力レベルは“Low”（接地電位）となる。一方、入力ノードＩＮへの入力レベルが“Low”（ＶＳＳレベル）の時は、ＭＯＳトランジスタ３２がオン状態になり、電源電位Ｖ２から接地方向に電流が流れ、出力ノードＯＵＴの出力レベルは“High”（ΔＶ）となる。ここでΔＶは負荷素子３５における電圧上昇量である。
【００６５】
上記出力バッファの出力レベルが“High”である時の出力電位は、実質的にＭＯＳトランジスタ３１に流れる電流量により決定される。この電流量はノードＡ１に印加される電位により決まる。そのため、ノードＡ１には電圧生成器によって生成された内部電位Ｖ１’が与えられている。このように、ノードＡ１に印加する電位を常時内部電位Ｖ１’となるよう厳密に制御することで、“High”レベルにおける出力ノードＯＵＴの電位を常時一定としている。
【００６６】
上記出力バッファの動作時における各ノードの電位変化について図６（ａ）乃至（ｃ）を用いて説明する。図６（ａ）乃至（ｃ）は出力ノードＯＵＴの出力レベルが“Low”から“High”に変化した際の、入力ノードＩＮ、出力ノードＯＵＴ、及びノードＡ１における電位変化をそれぞれ示す波形図である。
【００６７】
図５に示した出力バッファにおいて、まず入力ノードＩＮへの入力レベルを“High”から“Low”へ変化させる。すると、ＭＯＳトランジスタ３２がオン状態となり出力ノードＯＵＴの出力レベルは“High”となる。このように出力ノードＯＵＴの電位、すなわちＭＯＳトランジスタ３１のドレイン電位が上昇すると、ＭＯＳトランジスタ３１に寄生的に形成されるミラー容量３４でのカップリングは、ノードＡ１の電位を上昇させるように働く。一方、入力ノードＩＮへの入力ノードが“Low”になったことで、容量素子３３によるカップリングは、ノードＡ１の電位を低下させるように機能する。ここで、容量素子３３の容量値を適当に与えてやれば、出力ノードＯＵＴの出力レベルが”Low”から”High”に変化するときのミラー容量３４でのカップリングによるノードＡ１の電位の上昇と、入力ノードＩＮへの入力レベルが”High”から”Low”に変化するときの容量素子３３でのカップリングによるノードＡ１の電位の低下とを相殺する事が出来る。その結果、ノードＡ１の電位は、ほぼ一定に保持される。
【００６８】
このように、出力ノードＯＵＴの出力レベルが”High”レベルに反転する際に起きるＭＯＳトランジスタ３１のゲート電位の変動を極めて微少なものとすることが出来、ＭＯＳトランジスタ３１に流れる電流も常時ほぼ一定とする事が出来る。その結果、ＭＯＳトランジスタ３１のドレイン電位、すなわち出力バッファの出力電位をほぼ一定とすることが出来る。また、ドレイン電位が一定と言うことは、“High”レベルにおける接地電位からの電圧上昇量が一定であるということでもあり、ドレイン電位が“High”を認識する基準電位Ｖrefに達する時間、すなわち出力波形のスルーレートも一定とすることができる。
【００６９】
なお、本実施形態で説明したｐチャネルＭＯＳトランジスタを用いた出力バッファにおいても、第２の実施形態で説明したように、インバータを用いることで反転スイッチング信号により制御出来るのは言うまでもなく、第１、第２の実施形態と同様の効果を得ることが出来る。
【００７０】
次に、この発明の第４の実施形態に係る半導体集積回路について図７を用いて説明する。図７は、ｎチャネル及びｐチャネルＭＯＳトランジスタを用いた出力バッファ回路の回路図である。
【００７１】
図示するように、本出力バッファ４０は、ゲートが入力ノードＩＮに接続され、ソースが電源電位ＶＣＣに接続されたｐチャネルＭＯＳトランジスタ４１と、ゲートがノードＡ１に接続され、ソースがＭＯＳトランジスタ４１のドレインに接続されたｐチャネルＭＯＳトランジスタ４２と、ゲートがノードＡ２に接続され、ドレインがＭＯＳトランジスタ４２のドレインに接続されたｎチャネルＭＯＳトランジスタ４３と、ゲートが入力ノードＩＮに接続され、ドレインがＭＯＳトランジスタ４３のソースに接続され、ソースが接地電位に接続されたｎチャネルＭＯＳトランジスタ４４と、入力ノードＩＮとノードＡ１との間に接続された容量素子４５と、入力ノードＩＮとノードＡ２との間に接続された容量素子４６とを有している。
【００７２】
そして上記ｐチャネルＭＯＳトランジスタ４２のドレインと、ｎチャネルＭＯＳトランジスタ４３のドレインとの接続ノードが、当該出力バッファの出力ノードＯＵＴとなる。この出力ノードＯＵＴは、負荷素子４９を介して電源電位Ｖ３（＝ＶＣＣ／２）に接続されている。なお、容量４７は、ＭＯＳトランジスタ４２のゲート・ドレイン間に寄生的に生成されるミラー容量であり、容量４８はＭＯＳトランジスタ４３のゲート・ドレイン間に寄生的に生成されるミラー容量である。
【００７３】
次に上記構成の出力バッファ４０の動作について説明する。ノードＡ１、Ａ２にはそれぞれ内部電位Ｖ１’、Ｖ１が印加されておりＭＯＳトランジスタ４２、４３はオン状態にある。一方、入力ノードＩＮには“High”または“Low”レベルのスイッチング信号が入力され、このスイッチング信号によって出力バッファの出力レベルが制御される。具体的には、入力ノードＩＮへの入力レベルが“Low”（ＶＳＳレベル）の時は、ＭＯＳトランジスタ４１がオン状態、ＭＯＳトランジスタ４４はオフ状態になり、ノードＯＵＴの出力レベルは“High”となる。一方、入力ノードＩＮへの入力レベルが“High”の時は、ＭＯＳトランジスタ４１がオフ状態、ＭＯＳトランジスタ４４がオン状態になり、出力ノードＯＵＴの出力レベルは“Low”レベルとなる。
【００７４】
第１、第３の実施形態で説明したように、ｎチャネルＭＯＳトランジスタにより構成された出力バッファでは、出力ノードＯＵＴの出力レベルが“High”から“Low”に反転する際に、ＭＯＳトランジスタのミラー容量によるカップリングでのゲート電位の変化が問題となり、ｐチャネルＭＯＳトランジスタにより構成された出力バッファでは、出力ノードＯＵＴの出力レベルが“Low”から“High”に反転する際に、ＭＯＳトランジスタのミラー容量によるカップリングが問題となる。
【００７５】
上記第４の実施形態によれば、出力ノードＯＵＴの出力レベルが“High”から“Low”に反転する際の、ＭＯＳトランジスタ４３のミラー容量４８によるカップリングでのＭＯＳトランジスタ４３のゲート電位（ノードＡ２）の変化を、容量素子４６によるカップリングで相殺している。他方、出力ノードＯＵＴの出力レベルが“Low”から“High”に反転する際の、ＭＯＳトランジスタ４２のミラー容量４７によるカップリングでのＭＯＳトランジスタ４２のゲート電位（ノードＡ１）の変化を、容量素子４５によるカップリングで相殺している。
【００７６】
そのため、出力ノードＯＵＴの出力レベルが“High”であっても“Low”でっても、それぞれの出力レベルにおける出力ノードＯＵＴのそれぞれの電位を常時ほぼ一定とすること出来る。
【００７７】
なお、本実施形態の回路は、ノードＡ１、Ａ２にそれぞれクロック信号及び反転クロック信号を入力することでクロックド・インバータを構成できる。本クロックド・インバータを高周波のクロックで駆動させた場合でも、出力ノードＯＵＴの出力レベルに応じた出力電位及び出力タイミングを毎回一定に保持することが出来る。
【００７８】
次に、この発明の第５の実施形態に係る半導体集積回路について図８を用いて説明する。図８は出力バッファを複数備えた半導体集積回路の回路図である。
【００７９】
図示するように半導体集積回路は、７つのバッファ回路５１−１〜７を有しており、それぞれの出力ノードＯＵＴが共通に接続されている。
【００８０】
バッファ回路５１−１〜７はそれぞれ、ゲートがノードＡ１〜７にそれぞれ接続され、ドレインが出力ノードＯＵＴに共通に接続されたｎチャネルＭＯＳトランジスタ５２−１〜７と、ゲートが入力ノードＩＮに共通に接続され、ドレインがＭＯＳトランジスタ５２−１〜７のソースにそれぞれ接続され、ソースが接地されたｎチャネルＭＯＳトランジスタ５３−１〜７と、ノードＡ１〜７と入力ノードＩＮとの間にそれぞれ接続された容量素子５４−１〜７とを備えている。
【００８１】
そして、出力ノードＯＵＴは負荷素子５６を介して電源電位Ｖ２に接続されている。なお、容量５５−１〜７はそれぞれ、ＭＯＳトランジスタ５２−１〜７のゲート・ソース間に寄生的に生成されるミラー容量である。
【００８２】
また、上記ＭＯＳトランジスタ５２−１〜７及び５３−１〜７のそれぞれのゲート幅Ｗ１〜Ｗ１４は、Ｗ２＝Ｗ１×２、Ｗ３＝Ｗ２×２、Ｗ４＝Ｗ３×２、Ｗ５＝Ｗ４×２、Ｗ６＝Ｗ５×２、Ｗ７＝Ｗ６×２、Ｗ８＝Ｗ７×２、Ｗ９＝Ｗ８×２、Ｗ１０＝Ｗ９×２、Ｗ１１＝Ｗ１０×２、Ｗ１２＝Ｗ１１×２、Ｗ１３＝Ｗ１２×２、Ｗ１４＝Ｗ１３×２という関係にある。
【００８３】
次に、上記半導体集積回路５０の動作について説明する。ノードＡ１〜７の全て若しくはいずれかに内部電位Ｖ１を印加し、入力ノードＩＮに“High”または“Low”レベルのスイッチング信号を与えることで出力ノードＯＵＴの出力レベルを制御している。ここで、上記の通り、ＭＯＳトランジスタ５２−１〜７のゲート幅がそれぞれ異なっている。そのため、ノードＡ１〜７のうち、内部電位Ｖ１を印加するノードを選択することで、出力ノードＯＵＴから接地電位へ流れる電流量を２進数的に制御することが出来る。
【００８４】
通常、ＭＯＳトランジスタに流れる電流量は、同じゲート電位を印加しても、温度等の様々な要因によって変動する。しかし、図８に示したような回路を構成すれば、ノードＡ１〜７のうちで内部電位Ｖ１を印加するノードを選択することにより、常時一定の電流量を維持することが出来る。
【００８５】
上記半導体集積回路においても、ノードＡ１〜７と入力ノードＩＮとの間に容量素子５４−１〜７をそれぞれ設けている。この容量素子５４−１〜７によって、出力ノードＯＵＴが“High”レベルから“Low”レベルに変化する際の、ミラー容量５５−１〜７によるカップリングの影響を相殺することが出来、出力ノードＯＵＴの出力レベル及び出力タイミングを毎回一定に保持できる。
【００８６】
なお上記実施形態では、ノードＡ１〜７と入力ノードＩＮとの間の全てに容量素子５４−１〜７を設けているが、これらは必ずしも全て必要となるものではない。この容量は、ゲート幅が大きく、特に電流供給量の大きなＭＯＳトランジスタのゲートに接続されるノードに設けられていれば十分な効果を得ることが出来る。
【００８７】
また、各出力バッファ５１−１〜７において、ＭＯＳトランジスタ５２−１〜７とＭＯＳトランジスタ５３−１〜７との接続ノードをそれぞれノードＣ１〜７とすると、これらのノードＣ１〜７のいずれかの組み合わせ乃至は全てが共通に接続されていてもかまわない。このノードＣ１〜７を接続することにより、半導体集積回路５０として流すことが出来る総電流量を、上記２進数的に限定せずに、さまざまなバリエーションを持たせることが可能である。
【００８８】
上記第１乃至第５の実施形態で説明したように、本発明によれば、ＭＯＳトランジスタのゲートと、このＭＯＳトランジスタのドレイン電位と相補な電位変化をするノードとの間に容量素子を設けている。ＭＯＳトランジスタのゲート・ドレイン間には通常ミラー容量が寄生的に形成されているため、そのカップリングによりドレイン電位の変化に伴ってゲート電位が変化する。しかし、このＭＯＳトランジスタのドレイン電位と相補な電位変化をするノードとの間に設けた容量素子は、上記カップリングを相殺するように機能し、ミラー容量によるカップリングでのゲート電位の変化を非常に微少なものとすることが可能となる。そのため、出力レベル及び出力タイミングを常時一定とすることが出来る。また、本発明を実施するに当たっては、ＭＯＳトランジスタのゲートと、このＭＯＳトランジスタのドレイン電位と相補な電位変化をするノードとの間に容量素子を設けるだけで良いため、レイアウト面積の増大を最小限に押さえることが出来る。
【００８９】
なお、本実施形態を説明するにあたって用いた図面においては、出力ノードＯＵＴに接続される負荷素子の例として抵抗素子を示している。しかし、負荷素子素子として用いられるものは抵抗素子のみに限られるものではないのはいうまでもない。
【００９０】
ここで、ミラー容量によるカップリングを相殺するために設ける容量の一例について図９に示す。図示するように、容量はソース、ドレインが短絡された１個のＭＯＳトランジスタ６０によって構成することが出来る。そして容量値はトランジスタのサイズによって簡易に制御できる。
【００９１】
また、上記実施形態で説明した出力バッファは半導体メモリを始め、高周波のクロックで動作する装置に広く応用することが可能である。
【００９２】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００９３】
【発明の効果】
以上説明したように、この発明によれば、レイアウト面積の増大を最小限に抑えつつ、出力電位及び出力タイミングを毎回ほぼ一定とすることが出来る半導体集積回路を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る出力バッファの回路図。
【図２】この発明の第１の実施形態に係る出力バッファの各ノードの電位変化を示しており、（ａ）図は入力ノードＩＮ、（ｂ）図は出力ノードＯＵＴ、（ｃ）図はノードＡ１の波形図。
【図３】この発明の第２の実施形態に係る出力バッファの回路図。
【図４】この発明の第２の実施形態に係る出力バッファの各ノードの電位変化を示しており、（ａ）図は入力ノード／ＩＮ、（ｂ）図はインバータ出力、（ｃ）図は出力ノードＯＵＴ、（ｄ）図はノードＡ１の波形図。
【図５】この発明の第３の実施形態に係る出力バッファの回路図。
【図６】この発明の第３の実施形態に係る出力バッファの各ノードの電位変化を示しており、（ａ）図は入力ノードＩＮ、（ｂ）図は出力ノードＯＵＴ、（ｃ）図はノードＡ１の波形図。
【図７】この発明の第４の実施形態に係る出力バッファの回路図。
【図８】この発明の第５の実施形態に係る半導体集積回路の回路図。
【図９】この発明の第１乃至第５の実施形態に係る半導体集積回路における容量素子の構成の一例を示す回路図。
【図１０】従来の出力バッファの回路図。
【図１１】従来の出力バッファの各ノードの電位変化を示しており、（ａ）図は入力ノードＩＮ、（ｂ）図は出力ノードＯＵＴ、（ｃ）図はノードＡ１の波形図。
【図１２】従来の出力バッファの出力ノードを、“High”、“High”、“High”、“Low”、“High”、“Low”、“High”と高速変化させた場合の各ノードの電位変化を示しており、（ａ）図は入力ノードＩＮ、（ｂ）図は出力ノードＯＵＴ、（ｃ）図はノードＡ１の波形図。
【図１３】従来の出力バッファにおいて、出力ノードが“High”から“Low”に変化する際のスルーレートを示す波形図。
【図１４】従来の半導体集積回路の回路図。
【図１５】従来の半導体集積回路の各ノードの電位変化を示しており、（ａ）図は入力ノードＩＮ、（ｂ）図は出力ノードＯＵＴ、（ｃ）図は共通ノードＡの波形図。
【図１６】従来の半導体集積回路が含む１つの出力バッファのみ出力パターンを変えた場合の各ノードの電位変化を示しており、（ａ）図は入力ノードＩＮ０、（ｂ）図は出力ノードＯＵＴ０、（ｃ）図は入力ノードＩＮ１〜７、（ｄ）図は出力ノードＯＵＴ１〜７、（ｅ）図は共通ノードＡの波形図。
【図１７】従来の半導体集積回路において、出力バッファ０のみが“Low”レベルを出力する場合と、出力バッファ１〜７が“Low”レベルを出力する場合のスルーレートを示す波形図。
【符号の説明】
１０、２０、３０、４０、５１−１〜５１−７、１００…出力バッファ
１１、１２、２１、２２、４３、４４、５２−１〜５２−７、５３−１〜５３−７、６０、１１０、１２０…ｎチャネルＭＯＳトランジスタ
１３、２３、３３、４５、４６、５４−１〜５４−７、１３０…容量素子
１４、２４、３４、４７、４８、５５−１〜５５−７、１４０…ミラー容量
１５、２５、３５、４９、５６、１５０、１６０−１〜１６０−７…負荷素子
２６、２７…インバータ
３１、３２、４１、４２…ｐチャネルＭＯＳトランジスタ
５０…半導体集積回路
６０…容量素子を構成するＭＯＳトランジスタ
【発明の属する技術分野】
この発明は、半導体集積回路に関するもので、特に高周波のクロックで動作する半導体メモリのバッファ回路に使用されるものである。
【０００２】
【従来の技術】
近年、コンピュータの処理能力の高度化に伴って、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置の高速化技術に関する研究が盛んに行われている。次世代の高速ＤＲＡＭとして、パーソナルコンピュータ（ＰＣ：Personal Computer）向けにはＤ−ＲＤＲＡＭ（Direct-Rambus DRAM）が、サーバやワークステーション（ＷＳ：Work Station）向けにはＤＤＲ−ＳＤＲＡＭ（Double Data Rate-Synchronous DRAM）が有力である。また、ＤＤＲの後継としてＤＤＲ２−ＳＤＲＡＭの開発も進められている。
【０００３】
これらの高速半導体メモリでは、データや制御信号等の入出力を制御するコントローラと半導体メモリとの間の信号の授受を高周波のクロックに同期した小振幅の信号で行うことが多くなってきている。そのため、半導体メモリからの信号を出力する出力バッファにおいて、出力信号の出力レベルの電位と出力タイミングは、半導体メモリの高速動作についての信頼性を維持するための重要な要素となっている。
【０００４】
半導体メモリ等に使用される従来の出力バッファ回路について図１０を用いて説明する。図１０は、ＭＯＳトランジスタを用いたオープン・ドレイン型の出力バッファ回路の回路図である。
【０００５】
図示するように、本出力バッファ１００は、ゲートがノードＡ１に接続され、ドレインが出力バッファ１００の出力ノードＯＵＴに接続されたｎチャネルＭＯＳトランジスタ１１０と、ゲートが入力ノードＩＮに接続され、ドレインが上記ＭＯＳトランジスタ１１０のソースに接続され、ソースが接地電位に接続されたｎチャネルＭＯＳトランジスタ１２０と、ＭＯＳトランジスタ１１０のゲートと接地電位との間に接続された容量素子１３０とを有している。
【０００６】
そして、上記出力バッファ１００の出力ノードＯＵＴは、負荷素子１５０を介して電源電位Ｖ２に接続されている。なお、容量１４０は、ＭＯＳトランジスタ１１０のゲート・ドレイン間に寄生的に生成されるミラー容量である。
【０００７】
次に上記構成を有する出力バッファ１００の動作について説明する。まず、ノードＡ１には内部電位Ｖ１が印加されておりＭＯＳトランジスタ１１０はオン状態にある。一方、入力ノードＩＮには“High”または“Low”レベルのスイッチング信号が入力され、このスイッチング信号によって出力バッファの出力レベルが制御される。具体的には、入力ノードＩＮが“Low”（ＶＳＳレベル）の時は、ＭＯＳトランジスタ１２０はオフ状態になり、電流は流れないため、出力ノードＯＵＴには“High”（Ｖ２）が出力される。入力ノードＩＮが“High”（ＶＣＣレベル）の時は、ＭＯＳトランジスタ１２０がオン状態になり、出力ノードＯＵＴから接地方向に電流が流れ、出力ノードＯＵＴの出力は“Low”（Ｖ２−ΔＶ）となる。ここでΔＶは負荷素子１５０における電圧降下量である。
【０００８】
上記出力バッファが出力する“Low”レベルの電位は、実質的にＭＯＳトランジスタ１１０に流れる電流量により決定される。この電流量はノードＡ１に印加される電位により決まる。そのため、ノードＡ１には電圧生成器によって厳密に生成された内部電位Ｖ１が与えられている。このように、ノードＡ１に印加する電位を常時内部電位Ｖ１となるよう電圧生成器によって制御することで、“Low”レベルの電位を常時一定としている。
【０００９】
しかし、上記説明した出力バッファの動作は理想的な回路構成の場合のものであり、実際にはＭＯＳトランジスタ１１０のゲート・ドレイン間に寄生的に生成されるミラー容量１４０に起因した問題が発生する。この点について、図１１（ａ）乃至（ｃ）を用いて説明する。図１１（ａ）乃至（ｃ）は出力ノードＯＵＴの出力レベルが“High”から“Low”に変化した際の各ノードの電位変化を示しており、（ａ）図は入力ノードＩＮ、（ｂ）図は出力ノードＯＵＴ、（ｃ）図はノードＡ１の波形図である。
【００１０】
図１０に示した出力バッファにおいて、入力ノードＩＮへの入力信号を“Low”から“High”へ変化させた場合を考える。すると、ＭＯＳトランジスタ１１０がオン状態となり出力ノードＯＵＴの出力レベルは“Low”となる。このように出力ノードＯＵＴの電位、すなわちＭＯＳトランジスタ１１０のドレイン電位が低下すると、ノードＡ１の電位は、ＭＯＳトランジスタ１１０に寄生的に形成されるミラー容量１４０でのカップリングにより低下し、内部電位Ｖ１より低くなる。このため、ノードＯＵＴから接地方向に流れる電流が設定値よりも減少し、ノードＯＵＴの電位は、ノードＡ１の電位がＶ１である場合より高くなる。
【００１１】
ミラー容量１４０でのカップリングを原因に発生するノードＡ１の電位の内部電位Ｖ１に対する上昇及び低下は一時的なもので、一定時間後には再び内部電位Ｖ１に戻る。しかし、出力ノードＯＵＴの電位が高速で変化する場合、カップリングによりノードＡ１の電位が内部電位Ｖ１に対して上昇または低下している状態でノードＯＵＴの電位が変化することとなる。このため、出力データが高速で変化する場合と、そうでない場合で出力レベルの電位が異なることになる。
【００１２】
例として、“High”、“High”、“High”、“Low”、“High”、“Low”、“High”という順序でノードＯＵＴの出力レベルが高速変化する場合について図１２（ａ）乃至（ｃ）を用いて考察する。図１２（ａ）乃至（ｃ）はそれぞれ、入力ノードＩＮ、出力ノードＯＵＴ、及びノードＡ１における電位変化を示す波形図である。
【００１３】
まず、時刻ｔ１で入力ノードＩＮへの入力レベルが“Low”（ＶＳＳ）から“High”（ＶＣＣ）へ立ち上がるとする。これに対応して出力ノードＯＵＴの出力レベルは時刻ｔ２で“High”（Ｖ２）から“Low”に立ち下がる。時刻ｔ２までは出力ノードＯＵＴの出力レベルは“High”一定であるため、ノードＡ１の電位は、内部電位Ｖ１で安定している。しかし、時刻ｔ２で出力ノードＯＵＴの電位が低下し始めるため、ノードＡ１の電位もミラー容量１４０のカップリングにより内部電位Ｖ１から低下し始める。この電位の低下量をΔＶＡ１とする。このように、ノードＡ１の電位が内部電位Ｖ１より小さくなるため、ＭＯＳトランジスタ１１０に流れる電流量が設定値よりも減少し、出力ノードＯＵＴの出力レベルは、ノードＡ１が内部電位Ｖ１であった場合の設定出力レベルであるＶ２−ΔＶまで下がることが出来ず、その電位は設定値よりもΔＶ１だけ高いＶ２−ΔＶ＋ΔＶ１となる。
【００１４】
次に、時刻ｔ４で入力ノードＩＮへの入力レベルが“High”から“Low”へ立ち下がるとする。これに対応して時刻ｔ５で出力ノードＯＵＴの出力レベルが“Low”から“High”へ立ち上がる。この時のノードＡ１の電位に注目すると、時刻ｔ２〜ｔ５において、ノードＡ１の電位は内部電位Ｖ１よりも低下していたため、電圧生成器はノードＡ１の電位を内部電位Ｖ１に設定しようとしてノードＡ１に電荷を供給する。更に、出力ノードＯＵＴの電位が上昇することで、ミラー容量１４０のカップリングによってもノードＡ１の電位は上昇する。その結果、ノードＡ１の電位は内部電位Ｖ１よりも上昇する。
【００１５】
ノードＡ１が内部電位Ｖ１よりも高い状態である時刻ｔ６で入力ノードＩＮへの入力レベルが“Low”から“High”へ立ち上がるとする。これに応答して時刻ｔ７で出力ノードＯＵＴの出力レベルが“High”から“Low”へ立ち下がる。すると、出力ノードＯＵＴの電位が低下することにより、ノードＡ１の電位はミラー容量１４０のカップリングにより低下する。しかし、出力ノードＯＵＴの電位が立ち下がる時刻ｔ７では、上記のようにノードＡ１の電位は電圧生成器による電荷供給とミラー容量１４０によるカップリングにより内部電位Ｖ１よりも高い状態にある。容量１４０のカップリングによる電位の低下は、この高い状態から始まるため、ノードＡ１の電位の内部電位Ｖ１に対する低下量は、時刻ｔ２〜ｔ５で生じたΔＶＡ１よりも小さなΔＶＡ２となる（ΔＶＡ１＞ΔＶＡ２）。そのため、時刻ｔ８〜ｔ１０の間における出力ノードＯＵＴの“Low”レベル出力の電位は、時刻ｔ３〜ｔ５における“Low”レベルの電位よりも低い電位となり、その電位はＶ２−ΔＶ＋ΔＶ２である。すなわち、（Ｖ２−ΔＶ１）＜（Ｖ２−ΔＶ２）の関係にある。
【００１６】
このように、出力バッファ回路が高周波動作を行う場合、同じ“Low”レベル出力でありながら、出力条件（ノードＡ１の電位）によって、その電位が異なるという現象が生じる。
【００１７】
次に、出力ノードＯＵＴの電位変化について、出力レベルの“High”から“Low”への立ち下がりに着目して説明する。図１３は出力ノードＯＵＴにおける電位の立ち下がり部分についての電位変化を示す波形図である。
【００１８】
出力ノードＯＵＴの出力レベルが変化するのに要する時間はノードＡ１の電位等とは無関係であり一定である。この一定時間の間に、出力ノードＯＵＴの電位は時刻ｔ２〜ｔ３では電位Ｖ２から電位Ｖ２−ΔＶ＋ΔＶ１へ低下し、時刻ｔ７〜ｔ８では電位Ｖ２から電位Ｖ２−ΔＶ＋ΔＶ２（ΔＶ２＜ΔＶ１）へ低下する。ここで、出力レベルの“High”と“Low”とを判別する基準となる基準電位をＶrefとする。すると、両時刻において出力される“Low”レベルを比較すれば、その“Low”レベルが認識される時間に差が生じるのは当然である。すなわち、図示するように、時刻ｔ２〜ｔ３における立ち下がりで出力される“Low”レベルよりも時刻ｔ７〜ｔ８における立ち下がりで出力される“Low”レベルの方が電圧降下量が大きいために、電位が基準電位Ｖrefに速く達する。この両者の時間差をΔｔ１とする。すなわち、出力波形のスルーレートが変化するために、ノードＡ１の電位によって、同じ“Low”レベルを認識するのに時間差が生じる。結果として、入力ノードＩＮへの入力レベルを“High”に変化させてから、出力ノードＯＵＴの出力レベルが“High”から“Low”に変化するまでの時間が、ノードＡ１の電位によって異なるという現象が生じる。
【００１９】
通常、半導体集積回路には上記のような出力バッファが複数搭載されており、それぞれの出力バッファが個々に保持する独立したデータを同じタイミングで出力する。このような半導体集積回路の構成について図１４を用いて説明する。図１４は半導体集積回路のブロック図である。
【００２０】
図示するように、半導体集積回路は図１０に示した出力バッファを例えば８個有しており、それらのノードＡ０〜７は共通接続されている。出力ノードＯＵＴ０〜７は、負荷素子１６０−０〜７を介して電源電位Ｖ２に接続されている。また、各出力バッファ回路０〜７の入力ノードＩＮ０〜７にはそれぞれ独立したスイッチング信号が入力される。なお、各出力バッファの出力ノードＯＵＴ０〜７が共通接続されたノードを出力ノードＯＵＴ、ノードＡ０〜７が共通接続されたノードを共通ノードＡとする。
【００２１】
上記回路において、まず全ての出力バッファ０〜７が“High”、“High”、“Low”、“High”、“Low”という順序でデータを出力する場合の入力ノードＩＮ０〜７、出力ノードＯＵＴ０〜７、及び共通ノードＡの電位変化について図１５（ａ）乃至（ｃ）を用いて説明する。図１５（ａ）乃至（ｃ）はそれぞれ入力ノードＩＮ、出力ノードＯＵＴ、及び共通ノードＡの波形図である。
【００２２】
まず、時刻ｔ１で入力ノードＩＮ０〜７への入力レベルが“Low”から“High”へ立ち上がるとする。これに対応して全ての出力バッファ０〜７の出力ノードＯＵＴ０〜７の出力レベルは時刻ｔ２で“High”から“Low”に立ち下がる。ノードＡ０〜７の電位は、時刻ｔ２までは内部電位Ｖ１で安定しているが、時刻ｔ２で出力ノードＯＵＴの電位が低下し始めるため、全ての出力バッファ０〜７におけるミラー容量のカップリングは、共通ノードＡの電位を低下させるように作用する。このように、８つのミラー容量によるカップリングの影響を受けるため、共通ノードＡの電位は大幅に低下する。その結果、時刻ｔ３〜ｔ５における出力ノードＯＵＴの“Low”レベルの電位も、１つの出力バッファから出力されるデータのみが、“High”から”Low”に変化する場合に比べて大幅に高くなる。
【００２３】
次に、時刻ｔ４で入力ノードＩＮ０〜７への入力レベルが“High”から“Low”へ立ち下がるとする。これに対応して時刻ｔ５で出力ノードＯＵＴの電位が立ち上がる。この場合も前述のように、ミラー容量でのカップリングにより、共通ノードＡの電位が上昇し、内部電位Ｖ１よりも高くなる。
【００２４】
以上が全ての出力バッファが同じ出力を行う場合についての各ノードの電位変化である。
【００２５】
次に、図１４の回路構成において、出力バッファ０のみが、“High”、“High”、“High”、“Low”、“High”、“Low”という順序でデータを出力し、出力バッファ１〜７が“Low”、“Low”、“Low”、“High”、“Low”、“High”という順序でデータを出力する場合について、図１６（ａ）乃至（ｅ）を用いて考える。図１６（ａ）乃至（ｃ）は上記出力パターンにおける各ノードの電位変化を示しており、（ａ）図は入力ノードＩＮ０、（ｂ）図は出力ノードＯＵＴ０、（ｃ）図は入力ノードＩＮ１〜７、（ｄ）図は出力ノードＯＵＴ１〜７、（ｅ）図は共通ノードＡの波形図である。
【００２６】
まず時刻ｔ１で入力ノードＩＮ０への入力レベルが“Low”から“High”へ立ち上がり、入力ノードＩＮ１〜７への入力レベルが“High”から“Low”へ立ち下がる。これに対応して出力ノードＯＵＴ０の出力レベルは時刻ｔ２で“High”から“Low”へ立ち下がり、出力ノードＯＵＴ１〜７の出力レベルは“Low”から“High”へ立ち上がる。
【００２７】
この時の共通ノードＡの電位変化について説明する。
【００２８】
まず、“Low”レベルを出力する出力バッファ０におけるミラー容量でのカップリングは、ノードＡ０の電位を低下させるように作用する。一方、“High”レベルを出力する出力バッファ１〜７におけるミラー容量でのカップリングは、逆にノードＡ１〜７の電位を上昇させるように作用する。この結果、共通ノードＡの電位に対しては、出力バッファ１〜７でのカップリングの影響が支配的になり、共通ノードＡの電位は内部電位Ｖ１よりも高くなる。
【００２９】
このように、共通ノードＡの電位が内部電位Ｖ１よりも高くなるため、時刻ｔ３〜ｔ５における出力バッファ０からの“Low”レベル出力の電位は、共通ノードＡが内部電位Ｖ１であった場合の設定出力レベルＶ２−ΔＶよりも大幅に低くなる。
【００３０】
このように、全ての出力バッファが同じ出力パターンで出力する場合と、異なる出力パターンで出力する場合でも、“Low”レベルの電位が異なるという現象が生じ、当然スルーレートの問題も起きる。これらの場合における出力ノードＯＵＴの電位変化について、“High”から“Low”への立ち下がりに着目して説明する。図１７は出力ノードＯＵＴにおける電位の立ち下がり部分についての波形図である。
【００３１】
前述の通り、出力ノードの出力レベルが変化するのに要する時間は共通ノードＡの電位等とは無関係であり一定である。そして、出力バッファ０からのみ“Low”レベルが出力される際の電位は、出力バッファ１〜７から“Low”レベルが出力される際の電位よりも大幅に低い。そのため、上記２つの場合における“Low”レベル出力が認識される時間に差が生じる。すなわち、電圧降下量の大きな、出力バッファ０からのみ“Low”レベルが出力される場合は、出力バッファ１〜７の“Low”レベルを出力する場合よりも速く電位が基準電位Ｖrefに達し、両者の間には時間Δｔ２の差がある。
【００３２】
上記のように従来の出力バッファにおいては、ＭＯＳトランジスタに寄生的に形成されるミラー容量のカップリングにより、当該ＭＯＳトランジスタのゲート電位が変化する。そのため、同じ“Low”レベル出力であっても、その出力条件によってその電位が異なっていたり、“Low”レベルを認識するための基準電位へ達する時間が異なるという問題があった。この問題は、高周波のクロックにより動作する半導体装置一般に広く共通する問題であり、特に高周波数動作時にはその振幅も小さくなるために、安定した動作を保証できるマージンが少なくなることの原因ともなる。
【００３３】
この問題点を回避する方法としては、従来、複数の出力バッファ回路を有する場合には共通ノードＡを共有せずに、各出力バッファ回路毎に内部電位Ｖ１を発生する電圧生成器を設け、各出力バッファ回路毎に独立して内部電位Ｖ１を与えるという方法が考えられている。
【００３４】
この方法を用いると、出力データのパターンによって出力レベルが変化する問題は回避できる。また、全ての出力バッファ回路が同一パターンのデータを出力するような場合でも、共通ノードＡの電位の変化量が極端に増大することはないため、出力レベルの変化量の増大も回避できる。
【００３５】
しかし、この方法では出力バッファ回路の数だけ内部電位Ｖ１を発生させる電圧生成器が必要となり、レイアウト面積が大幅に増大してしまう問題がある。
【００３６】
【発明が解決しようとする課題】
上記従来の半導体集積回路においては、ＭＯＳトランジスタのゲート・ドレイン間に寄生的に形成されるミラー容量により、出力バッファの出力ノードに接続されたＭＯＳトランジスタのドレイン電位が変化すると、カップリングでゲート電位が変化する。このゲート電位の変化によりＭＯＳトランジスタに流れる電流量が変化するため、常時設定通りの出力電位を得ることが困難であるという問題があった。
【００３７】
また、出力条件によって出力電位が異なるために、出力波形のスルーレートが変化し、出力タイミングを常時一定に保つことが困難であるという問題があった。
【００３８】
この発明は、上記事情に鑑みてなされたもので、その目的は、レイアウト面積の増大を最小限に抑えつつ、出力電位及び出力タイミングを毎回ほぼ一定とすることが出来る半導体集積回路を提供することにある。
【００４０】
【課題を解決するための手段】
この発明の一態様に係る半導体集積回路は、各々のゲートの少なくともいずれかに電位が印加され、各々のドレインが出力端子に共通接続された第１ＭＯＳトランジスタと、各々のゲートに前記出力端子の出力レベルを制御するためのスイッチング信号が共通に入力され、各々のドレインが前記第１ＭＯＳトランジスタのソースにそれぞれ接続され、ソースが第１の電位に接続された、前記第１ＭＯＳトランジスタと同一の導電型の第２ＭＯＳトランジスタとを備える複数のトランジスタ回路を具備し、少なくとも１つ以上の前記トランジスタ回路は、前記第１ＭＯＳトランジスタのゲートと、前記第１ＭＯＳトランジスタのドレイン電位と相補な電位変化をするノードとの間に接続され、前記第１ＭＯＳトランジスタのゲート、ドレイン間に寄生的に形成されるミラー容量によるカップリングで発生する該第１ＭＯＳトランジスタのゲート電位の変化を補償する容量素子を備えている。
【００４３】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。
【００４４】
この発明の第１の実施形態に係る半導体集積回路について図１を用いて説明する。図１はｎチャネルＭＯＳトランジスタを用いたオープン・ドレイン型の出力バッファ回路の回路図である。
【００４５】
図示するように、本出力バッファ１０は、ゲートがノードＡ１に接続され、ドレインが出力バッファ１０の出力ノードＯＵＴに接続されたｎチャネルＭＯＳトランジスタ１１（第１ＭＯＳトランジスタ）と、ゲートが入力ノードＩＮに接続され、ドレインが上記ＭＯＳトランジスタ１１のソースに接続され、ソースが接地電位に接続されたｎチャネルＭＯＳトランジスタ１２（第２ＭＯＳトランジスタ）と、ＭＯＳトランジスタ１１のゲートとＭＯＳトランジスタ１２のゲートとの間に設けられた容量素子１３とを有している。
【００４６】
そして、上記出力バッファ１０の出力ノードＯＵＴは、負荷素子１５を介して電源電位Ｖ２に接続されている。なお、容量１４は、ＭＯＳトランジスタ１１のゲート・ドレイン間に寄生的に生成されるミラー容量である。
【００４７】
次に上記構成の出力バッファ１０の動作について説明する。ノードＡ１には内部電位Ｖ１が印加されておりＭＯＳトランジスタ１１はオン状態にある。一方、入力ノードＩＮには“High”または“Low”レベルのスイッチング信号が入力され、この入力信号によって出力バッファの出力レベルのスイッチングが行われる。具体的には、入力ノードＩＮへの入力レベルが“Low”（ＶＳＳレベル）の時は、ＭＯＳトランジスタ１２はオフ状態になり、電流は流れないため、ノードＯＵＴの出力レベルは“High”（Ｖ２）となる。入力ノードＩＮへの入力レベルが“High”（ＶＣＣレベル）の時は、ＭＯＳトランジスタ１２がオン状態になり、出力ノードＯＵＴから接地方向に電流が流れ、出力ノードＯＵＴの出力レベルは“Low”（Ｖ２−ΔＶ）となる。ここでΔＶは負荷素子１５における電圧降下量である。
【００４８】
上記出力バッファの出力レベルが“Low”となる場合の出力電位は、実質的にＭＯＳトランジスタ１１が流す電流量より決定される。この電流量はノードＡ１に印加される電位により決まる。そのため、ノードＡ１には電圧生成器によって生成された内部電位Ｖ１が与えられている。このように、ノードＡ１に印加する電位が常時内部電位Ｖ１となるよう電圧生成器によって厳密に制御することで、“Low”レベル出力の電位を常時一定としている。
【００４９】
上記出力バッファの動作時における各ノードの電位の波形変化について図２（ａ）乃至（ｃ）を用いて説明する。図２（ａ）乃至（ｃ）は出力ノードＯＵＴの出力レベルが“High”から“Low”に変化した際の各ノードの電位変化を示しており、（ａ）図は入力ノードＩＮ、（ｂ）図は出力ノードＯＵＴ、（ｃ）図はノードＡ１における波形図である。
【００５０】
図１に示した出力バッファにおいて、まず入力ノードＩＮへ入力するスイッチング信号のレベルを“Low”から“High”へ変化させる。すると、ＭＯＳトランジスタ１２がオン状態となり出力ノードＯＵＴの出力レベルは“Low”となる。このように出力ノードＯＵＴの電位、すなわちＭＯＳトランジスタ１１のドレイン電位が低下すると、ＭＯＳトランジスタ１１に寄生的に生成されるミラー容量１４でのカップリングは、ノードＡ１の電位を低下させるように働く。一方、入力ノードＩＮへの入力レベルが“High”になったことで、容量素子１３によるカップリングは、ノードＡ１の電位を上昇させるように機能する。ここで、容量素子１３の容量値を適当に与えてやれば、出力ノードＯＵＴの出力レベルが“High”から“Low”に変化するときのミラー容量１４でのカップリングによるノードＡ１の電位の低下と、入力ノードＩＮへの入力レベルが“Low”から“High”に変化するときの容量素子１３でのカップリングによるノードＡ１の電位の上昇とが相殺される。その結果、ノードＡ１の電位は、ほぼ一定に保持される。
【００５１】
このように、出力ノードＯＵＴの出力レベルが“Low”レベルに反転する際に起きるＭＯＳトランジスタ１１のゲート電位の変動を極めて微少なものとすることが出来、ＭＯＳトランジスタ１１に流れる電流も常時ほぼ一定とする事が出来る。その結果、ＭＯＳトランジスタ１１のドレイン電位、すなわち出力バッファの出力電位をほぼ一定とすることが出来る。また、ドレイン電位が一定と言うことは、“Low”レベルにおける電源電位Ｖ２からの電圧降下量が一定であるということでもあり、ドレイン電位が“Low”を認識する基準電位Ｖrefに達する時間、すなわち出力波形のスルーレートも一定とすることができる。
【００５２】
このように、本実施形態に係る出力バッファに拠れば、高周波のクロックに基づいて動作する出力バッファにおいても、出力ノードＯＵＴの出力電位及び出力タイミングを毎回一定に保持できる。
【００５３】
次に、この発明の第２の実施形態に係る半導体集積回路について図３を用いて説明する。図３は、ｎチャネルＭＯＳトランジスタを用いたオープン・ドレイン型の出力バッファ回路の回路図である。
【００５４】
図示するように、本出力バッファ２０は、ゲートがノードＡ１に接続され、ドレインが出力バッファ２０の出力ノードＯＵＴに接続されたｎチャネルＭＯＳトランジスタ２１（第１ＭＯＳトランジスタ）と、ゲートがインバータ２６を介して入力ノード／ＩＮに接続され、ドレインが上記ＭＯＳトランジスタ２１のソースに接続され、ソースが接地電位に接続されたｎチャネルＭＯＳトランジスタ２２（第２ＭＯＳトランジスタ）と、入力ノード／ＩＮとノードＢとの間に接続されたインバータ２７と、ＭＯＳトランジスタ２１のゲートとノードＢとの間に設けられた容量素子２３とを有している。
【００５５】
そして、上記出力バッファ２０の出力ノードＯＵＴは、負荷素子２５を介して電源電位Ｖ２に接続されている。なお、容量２４は、ＭＯＳトランジスタ２１のゲート・ドレイン間に寄生的に生成されるミラー容量である。
【００５６】
次に上記構成の出力バッファ２０の動作について説明する。まず、ノードＡ１には内部電位Ｖ１が印加されておりＭＯＳトランジスタ２１はオン状態にある。一方、入力ノードＩＮには“High”または“Low”レベルのスイッチング信号が入力され、このスイッチング信号によって出力バッファの出力レベルが制御される。具体的には、入力ノード／ＩＮへの入力レベルが“High”（ＶＣＣレベル）の時は、ＭＯＳトランジスタ２２はオフ状態になり、電流は流れないため、ノードＯＵＴの出力レベルは“High”（Ｖ２）となる。逆に、入力ノード／ＩＮへの入力レベルが“Low”（ＶＳＳレベル）の時は、ＭＯＳトランジスタ２２がオン状態になり、出力ノードＯＵＴから接地方向に電流が流れ、出力ノードＯＵＴの出力レベルは“Low”（Ｖ２−ΔＶ）となる。ここでΔＶは負荷素子２５における電圧降下量である。
【００５７】
上記出力バッファの動作時における各ノードの電位変化について図４（ａ）乃至（ｄ）を用いて説明する。図４（ａ）乃至（ｄ）は出力ノードＯＵＴの出力レベルが“High”から“Low”に変化した際の、入力ノード／ＩＮ、インバータ２６の出力ノード、出力ノードＯＵＴ、及びノードＡ１における電位変化をそれぞれ示す波形図である。
【００５８】
図３に示した出力バッファにおいて、まず入力ノード／ＩＮへの入力するスイッチング信号のレベルを“High”から“Low”へ変化させる。それに従ってインバータ２６の出力レベルも“Low”から“High”へ変化する。すると、ＭＯＳトランジスタ２１がオン状態となり出力ノードＯＵＴの出力レベルは“Low”となる。このように出力ノードＯＵＴの電位、すなわちＭＯＳトランジスタ２１のドレイン電位が低下すると、ＭＯＳトランジスタ２１に寄生的に形成されるミラー容量２４でのカップリングは、ノードＡ１の電位を低下させるように働く。一方で、入力ノード／ＩＮへの入力レベルが“Low”、すなわちノードＢのレベルが“High”になったことで、容量素子２３によるカップリングは、ノードＡ１の電位を上昇させるように機能する。ここで、容量素子２３の容量値を適当に与えることで、出力ノードＯＵＴの出力レベルが“High”から“Low”に変化する際に生じるミラー容量２４でのカップリングによるノードＡ１の電位の低下を、ノードＢのレベルが“Low”から“High”に変化するときの容量素子２３でのカップリングによるノードＡ１の電位の上昇によって相殺する事が出来る。その結果、ノードＡ１の電位は、ほぼ一定に保持される。
【００５９】
このように、本実施形態における構造によっても、第１の実施形態と同様の効果を得ることが出来る。
【００６０】
なお、本実施形態においては、ＭＯＳトランジスタ２１のゲートとノードＢとの間に容量素子２３を設けている。これは、ミラー容量２４によるカップリングでのＭＯＳトランジスタ２１のゲート電位の低下と、容量素子２３によるＭＯＳトランジスタ２１のゲート電位の上昇との時間的なタイミングを合わせるためである。容量素子２３をＭＯＳトランジスタ２１のゲートとＭＯＳトランジスタ２２のゲートとの間に設けても、勿論、容量素子２３のカップリングはＭＯＳトランジスタ２１のゲート電位を上昇させるように機能する。しかし、本発明の趣旨は、ミラー容量２４によるカップリングの効果を容量素子２３によって相殺するというものである。その観点から、両容量素子２３、２４とによるカップリングでのＭＯＳトランジスタ２１のゲート電位の変化は時間的に同時に起こる必要がある。そのタイミングを合わせるために、本実施形態では、適当なサイズを有するインバータ２７をわざわざ設け、このインバータ２７の出力ノード（ノードＢ）とノードＡ１との間に容量素子２３を設けているのである。よって、ミラー容量２４によるカップリングの効果を相殺できるのであれば、当然、ＭＯＳトランジスタ２２のゲートとノードＡ１との間に容量素子２３を設けてもかまわない。
【００６１】
次に、この発明の第３の実施形態に係る半導体集積回路について図５を用いて説明する。図５は、ｐチャネルＭＯＳトランジスタを用いたオープン・ドレイン型の出力バッファ回路の回路図である。
【００６２】
図示するように、本出力バッファ３０は、ゲートがノードＡ１に接続され、ドレインが出力バッファ３０の出力ノードＯＵＴに接続されたｐチャネルＭＯＳトランジスタ３１（第１ＭＯＳトランジスタ）と、ゲートが入力ノードＩＮに接続され、ドレインが上記ＭＯＳトランジスタ３１のソースに接続され、ソースが電源電位Ｖ２に接続されたｐチャネルＭＯＳトランジスタ３２（第２ＭＯＳトランジスタ）と、ＭＯＳトランジスタ３１のゲートとＭＯＳトランジスタ３２のゲートとの間に設けられた容量素子３３（容量素子）とを有している。
【００６３】
そして、上記出力バッファ３０の出力ノードＯＵＴは、負荷素子３５を介して接地電位に接続されている。なお、容量３４は、ＭＯＳトランジスタ３１のゲート・ドレイン間に寄生的に形成されるミラー容量である。
【００６４】
次に上記構成の出力バッファ３０の動作について説明する。ノードＡ１には内部電位Ｖ１’が印加されておりＭＯＳトランジスタ３１はオン状態にある。一方、入力ノードＩＮには“High”または“Low”レベルのスイッチング信号が入力され、このスイッチング信号によって出力バッファの出力レベルが制御される。具体的には、入力ノードＩＮへの入力レベルが“High”（ＶＣＣレベル）の時は、ＭＯＳトランジスタ３２はオフ状態になり、電流は流れないため、ノードＯＵＴの出力レベルは“Low”（接地電位）となる。一方、入力ノードＩＮへの入力レベルが“Low”（ＶＳＳレベル）の時は、ＭＯＳトランジスタ３２がオン状態になり、電源電位Ｖ２から接地方向に電流が流れ、出力ノードＯＵＴの出力レベルは“High”（ΔＶ）となる。ここでΔＶは負荷素子３５における電圧上昇量である。
【００６５】
上記出力バッファの出力レベルが“High”である時の出力電位は、実質的にＭＯＳトランジスタ３１に流れる電流量により決定される。この電流量はノードＡ１に印加される電位により決まる。そのため、ノードＡ１には電圧生成器によって生成された内部電位Ｖ１’が与えられている。このように、ノードＡ１に印加する電位を常時内部電位Ｖ１’となるよう厳密に制御することで、“High”レベルにおける出力ノードＯＵＴの電位を常時一定としている。
【００６６】
上記出力バッファの動作時における各ノードの電位変化について図６（ａ）乃至（ｃ）を用いて説明する。図６（ａ）乃至（ｃ）は出力ノードＯＵＴの出力レベルが“Low”から“High”に変化した際の、入力ノードＩＮ、出力ノードＯＵＴ、及びノードＡ１における電位変化をそれぞれ示す波形図である。
【００６７】
図５に示した出力バッファにおいて、まず入力ノードＩＮへの入力レベルを“High”から“Low”へ変化させる。すると、ＭＯＳトランジスタ３２がオン状態となり出力ノードＯＵＴの出力レベルは“High”となる。このように出力ノードＯＵＴの電位、すなわちＭＯＳトランジスタ３１のドレイン電位が上昇すると、ＭＯＳトランジスタ３１に寄生的に形成されるミラー容量３４でのカップリングは、ノードＡ１の電位を上昇させるように働く。一方、入力ノードＩＮへの入力ノードが“Low”になったことで、容量素子３３によるカップリングは、ノードＡ１の電位を低下させるように機能する。ここで、容量素子３３の容量値を適当に与えてやれば、出力ノードＯＵＴの出力レベルが”Low”から”High”に変化するときのミラー容量３４でのカップリングによるノードＡ１の電位の上昇と、入力ノードＩＮへの入力レベルが”High”から”Low”に変化するときの容量素子３３でのカップリングによるノードＡ１の電位の低下とを相殺する事が出来る。その結果、ノードＡ１の電位は、ほぼ一定に保持される。
【００６８】
このように、出力ノードＯＵＴの出力レベルが”High”レベルに反転する際に起きるＭＯＳトランジスタ３１のゲート電位の変動を極めて微少なものとすることが出来、ＭＯＳトランジスタ３１に流れる電流も常時ほぼ一定とする事が出来る。その結果、ＭＯＳトランジスタ３１のドレイン電位、すなわち出力バッファの出力電位をほぼ一定とすることが出来る。また、ドレイン電位が一定と言うことは、“High”レベルにおける接地電位からの電圧上昇量が一定であるということでもあり、ドレイン電位が“High”を認識する基準電位Ｖrefに達する時間、すなわち出力波形のスルーレートも一定とすることができる。
【００６９】
なお、本実施形態で説明したｐチャネルＭＯＳトランジスタを用いた出力バッファにおいても、第２の実施形態で説明したように、インバータを用いることで反転スイッチング信号により制御出来るのは言うまでもなく、第１、第２の実施形態と同様の効果を得ることが出来る。
【００７０】
次に、この発明の第４の実施形態に係る半導体集積回路について図７を用いて説明する。図７は、ｎチャネル及びｐチャネルＭＯＳトランジスタを用いた出力バッファ回路の回路図である。
【００７１】
図示するように、本出力バッファ４０は、ゲートが入力ノードＩＮに接続され、ソースが電源電位ＶＣＣに接続されたｐチャネルＭＯＳトランジスタ４１と、ゲートがノードＡ１に接続され、ソースがＭＯＳトランジスタ４１のドレインに接続されたｐチャネルＭＯＳトランジスタ４２と、ゲートがノードＡ２に接続され、ドレインがＭＯＳトランジスタ４２のドレインに接続されたｎチャネルＭＯＳトランジスタ４３と、ゲートが入力ノードＩＮに接続され、ドレインがＭＯＳトランジスタ４３のソースに接続され、ソースが接地電位に接続されたｎチャネルＭＯＳトランジスタ４４と、入力ノードＩＮとノードＡ１との間に接続された容量素子４５と、入力ノードＩＮとノードＡ２との間に接続された容量素子４６とを有している。
【００７２】
そして上記ｐチャネルＭＯＳトランジスタ４２のドレインと、ｎチャネルＭＯＳトランジスタ４３のドレインとの接続ノードが、当該出力バッファの出力ノードＯＵＴとなる。この出力ノードＯＵＴは、負荷素子４９を介して電源電位Ｖ３（＝ＶＣＣ／２）に接続されている。なお、容量４７は、ＭＯＳトランジスタ４２のゲート・ドレイン間に寄生的に生成されるミラー容量であり、容量４８はＭＯＳトランジスタ４３のゲート・ドレイン間に寄生的に生成されるミラー容量である。
【００７３】
次に上記構成の出力バッファ４０の動作について説明する。ノードＡ１、Ａ２にはそれぞれ内部電位Ｖ１’、Ｖ１が印加されておりＭＯＳトランジスタ４２、４３はオン状態にある。一方、入力ノードＩＮには“High”または“Low”レベルのスイッチング信号が入力され、このスイッチング信号によって出力バッファの出力レベルが制御される。具体的には、入力ノードＩＮへの入力レベルが“Low”（ＶＳＳレベル）の時は、ＭＯＳトランジスタ４１がオン状態、ＭＯＳトランジスタ４４はオフ状態になり、ノードＯＵＴの出力レベルは“High”となる。一方、入力ノードＩＮへの入力レベルが“High”の時は、ＭＯＳトランジスタ４１がオフ状態、ＭＯＳトランジスタ４４がオン状態になり、出力ノードＯＵＴの出力レベルは“Low”レベルとなる。
【００７４】
第１、第３の実施形態で説明したように、ｎチャネルＭＯＳトランジスタにより構成された出力バッファでは、出力ノードＯＵＴの出力レベルが“High”から“Low”に反転する際に、ＭＯＳトランジスタのミラー容量によるカップリングでのゲート電位の変化が問題となり、ｐチャネルＭＯＳトランジスタにより構成された出力バッファでは、出力ノードＯＵＴの出力レベルが“Low”から“High”に反転する際に、ＭＯＳトランジスタのミラー容量によるカップリングが問題となる。
【００７５】
上記第４の実施形態によれば、出力ノードＯＵＴの出力レベルが“High”から“Low”に反転する際の、ＭＯＳトランジスタ４３のミラー容量４８によるカップリングでのＭＯＳトランジスタ４３のゲート電位（ノードＡ２）の変化を、容量素子４６によるカップリングで相殺している。他方、出力ノードＯＵＴの出力レベルが“Low”から“High”に反転する際の、ＭＯＳトランジスタ４２のミラー容量４７によるカップリングでのＭＯＳトランジスタ４２のゲート電位（ノードＡ１）の変化を、容量素子４５によるカップリングで相殺している。
【００７６】
そのため、出力ノードＯＵＴの出力レベルが“High”であっても“Low”でっても、それぞれの出力レベルにおける出力ノードＯＵＴのそれぞれの電位を常時ほぼ一定とすること出来る。
【００７７】
なお、本実施形態の回路は、ノードＡ１、Ａ２にそれぞれクロック信号及び反転クロック信号を入力することでクロックド・インバータを構成できる。本クロックド・インバータを高周波のクロックで駆動させた場合でも、出力ノードＯＵＴの出力レベルに応じた出力電位及び出力タイミングを毎回一定に保持することが出来る。
【００７８】
次に、この発明の第５の実施形態に係る半導体集積回路について図８を用いて説明する。図８は出力バッファを複数備えた半導体集積回路の回路図である。
【００７９】
図示するように半導体集積回路は、７つのバッファ回路５１−１〜７を有しており、それぞれの出力ノードＯＵＴが共通に接続されている。
【００８０】
バッファ回路５１−１〜７はそれぞれ、ゲートがノードＡ１〜７にそれぞれ接続され、ドレインが出力ノードＯＵＴに共通に接続されたｎチャネルＭＯＳトランジスタ５２−１〜７と、ゲートが入力ノードＩＮに共通に接続され、ドレインがＭＯＳトランジスタ５２−１〜７のソースにそれぞれ接続され、ソースが接地されたｎチャネルＭＯＳトランジスタ５３−１〜７と、ノードＡ１〜７と入力ノードＩＮとの間にそれぞれ接続された容量素子５４−１〜７とを備えている。
【００８１】
そして、出力ノードＯＵＴは負荷素子５６を介して電源電位Ｖ２に接続されている。なお、容量５５−１〜７はそれぞれ、ＭＯＳトランジスタ５２−１〜７のゲート・ソース間に寄生的に生成されるミラー容量である。
【００８２】
また、上記ＭＯＳトランジスタ５２−１〜７及び５３−１〜７のそれぞれのゲート幅Ｗ１〜Ｗ１４は、Ｗ２＝Ｗ１×２、Ｗ３＝Ｗ２×２、Ｗ４＝Ｗ３×２、Ｗ５＝Ｗ４×２、Ｗ６＝Ｗ５×２、Ｗ７＝Ｗ６×２、Ｗ８＝Ｗ７×２、Ｗ９＝Ｗ８×２、Ｗ１０＝Ｗ９×２、Ｗ１１＝Ｗ１０×２、Ｗ１２＝Ｗ１１×２、Ｗ１３＝Ｗ１２×２、Ｗ１４＝Ｗ１３×２という関係にある。
【００８３】
次に、上記半導体集積回路５０の動作について説明する。ノードＡ１〜７の全て若しくはいずれかに内部電位Ｖ１を印加し、入力ノードＩＮに“High”または“Low”レベルのスイッチング信号を与えることで出力ノードＯＵＴの出力レベルを制御している。ここで、上記の通り、ＭＯＳトランジスタ５２−１〜７のゲート幅がそれぞれ異なっている。そのため、ノードＡ１〜７のうち、内部電位Ｖ１を印加するノードを選択することで、出力ノードＯＵＴから接地電位へ流れる電流量を２進数的に制御することが出来る。
【００８４】
通常、ＭＯＳトランジスタに流れる電流量は、同じゲート電位を印加しても、温度等の様々な要因によって変動する。しかし、図８に示したような回路を構成すれば、ノードＡ１〜７のうちで内部電位Ｖ１を印加するノードを選択することにより、常時一定の電流量を維持することが出来る。
【００８５】
上記半導体集積回路においても、ノードＡ１〜７と入力ノードＩＮとの間に容量素子５４−１〜７をそれぞれ設けている。この容量素子５４−１〜７によって、出力ノードＯＵＴが“High”レベルから“Low”レベルに変化する際の、ミラー容量５５−１〜７によるカップリングの影響を相殺することが出来、出力ノードＯＵＴの出力レベル及び出力タイミングを毎回一定に保持できる。
【００８６】
なお上記実施形態では、ノードＡ１〜７と入力ノードＩＮとの間の全てに容量素子５４−１〜７を設けているが、これらは必ずしも全て必要となるものではない。この容量は、ゲート幅が大きく、特に電流供給量の大きなＭＯＳトランジスタのゲートに接続されるノードに設けられていれば十分な効果を得ることが出来る。
【００８７】
また、各出力バッファ５１−１〜７において、ＭＯＳトランジスタ５２−１〜７とＭＯＳトランジスタ５３−１〜７との接続ノードをそれぞれノードＣ１〜７とすると、これらのノードＣ１〜７のいずれかの組み合わせ乃至は全てが共通に接続されていてもかまわない。このノードＣ１〜７を接続することにより、半導体集積回路５０として流すことが出来る総電流量を、上記２進数的に限定せずに、さまざまなバリエーションを持たせることが可能である。
【００８８】
上記第１乃至第５の実施形態で説明したように、本発明によれば、ＭＯＳトランジスタのゲートと、このＭＯＳトランジスタのドレイン電位と相補な電位変化をするノードとの間に容量素子を設けている。ＭＯＳトランジスタのゲート・ドレイン間には通常ミラー容量が寄生的に形成されているため、そのカップリングによりドレイン電位の変化に伴ってゲート電位が変化する。しかし、このＭＯＳトランジスタのドレイン電位と相補な電位変化をするノードとの間に設けた容量素子は、上記カップリングを相殺するように機能し、ミラー容量によるカップリングでのゲート電位の変化を非常に微少なものとすることが可能となる。そのため、出力レベル及び出力タイミングを常時一定とすることが出来る。また、本発明を実施するに当たっては、ＭＯＳトランジスタのゲートと、このＭＯＳトランジスタのドレイン電位と相補な電位変化をするノードとの間に容量素子を設けるだけで良いため、レイアウト面積の増大を最小限に押さえることが出来る。
【００８９】
なお、本実施形態を説明するにあたって用いた図面においては、出力ノードＯＵＴに接続される負荷素子の例として抵抗素子を示している。しかし、負荷素子素子として用いられるものは抵抗素子のみに限られるものではないのはいうまでもない。
【００９０】
ここで、ミラー容量によるカップリングを相殺するために設ける容量の一例について図９に示す。図示するように、容量はソース、ドレインが短絡された１個のＭＯＳトランジスタ６０によって構成することが出来る。そして容量値はトランジスタのサイズによって簡易に制御できる。
【００９１】
また、上記実施形態で説明した出力バッファは半導体メモリを始め、高周波のクロックで動作する装置に広く応用することが可能である。
【００９２】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００９３】
【発明の効果】
以上説明したように、この発明によれば、レイアウト面積の増大を最小限に抑えつつ、出力電位及び出力タイミングを毎回ほぼ一定とすることが出来る半導体集積回路を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る出力バッファの回路図。
【図２】この発明の第１の実施形態に係る出力バッファの各ノードの電位変化を示しており、（ａ）図は入力ノードＩＮ、（ｂ）図は出力ノードＯＵＴ、（ｃ）図はノードＡ１の波形図。
【図３】この発明の第２の実施形態に係る出力バッファの回路図。
【図４】この発明の第２の実施形態に係る出力バッファの各ノードの電位変化を示しており、（ａ）図は入力ノード／ＩＮ、（ｂ）図はインバータ出力、（ｃ）図は出力ノードＯＵＴ、（ｄ）図はノードＡ１の波形図。
【図５】この発明の第３の実施形態に係る出力バッファの回路図。
【図６】この発明の第３の実施形態に係る出力バッファの各ノードの電位変化を示しており、（ａ）図は入力ノードＩＮ、（ｂ）図は出力ノードＯＵＴ、（ｃ）図はノードＡ１の波形図。
【図７】この発明の第４の実施形態に係る出力バッファの回路図。
【図８】この発明の第５の実施形態に係る半導体集積回路の回路図。
【図９】この発明の第１乃至第５の実施形態に係る半導体集積回路における容量素子の構成の一例を示す回路図。
【図１０】従来の出力バッファの回路図。
【図１１】従来の出力バッファの各ノードの電位変化を示しており、（ａ）図は入力ノードＩＮ、（ｂ）図は出力ノードＯＵＴ、（ｃ）図はノードＡ１の波形図。
【図１２】従来の出力バッファの出力ノードを、“High”、“High”、“High”、“Low”、“High”、“Low”、“High”と高速変化させた場合の各ノードの電位変化を示しており、（ａ）図は入力ノードＩＮ、（ｂ）図は出力ノードＯＵＴ、（ｃ）図はノードＡ１の波形図。
【図１３】従来の出力バッファにおいて、出力ノードが“High”から“Low”に変化する際のスルーレートを示す波形図。
【図１４】従来の半導体集積回路の回路図。
【図１５】従来の半導体集積回路の各ノードの電位変化を示しており、（ａ）図は入力ノードＩＮ、（ｂ）図は出力ノードＯＵＴ、（ｃ）図は共通ノードＡの波形図。
【図１６】従来の半導体集積回路が含む１つの出力バッファのみ出力パターンを変えた場合の各ノードの電位変化を示しており、（ａ）図は入力ノードＩＮ０、（ｂ）図は出力ノードＯＵＴ０、（ｃ）図は入力ノードＩＮ１〜７、（ｄ）図は出力ノードＯＵＴ１〜７、（ｅ）図は共通ノードＡの波形図。
【図１７】従来の半導体集積回路において、出力バッファ０のみが“Low”レベルを出力する場合と、出力バッファ１〜７が“Low”レベルを出力する場合のスルーレートを示す波形図。
【符号の説明】
１０、２０、３０、４０、５１−１〜５１−７、１００…出力バッファ
１１、１２、２１、２２、４３、４４、５２−１〜５２−７、５３−１〜５３−７、６０、１１０、１２０…ｎチャネルＭＯＳトランジスタ
１３、２３、３３、４５、４６、５４−１〜５４−７、１３０…容量素子
１４、２４、３４、４７、４８、５５−１〜５５−７、１４０…ミラー容量
１５、２５、３５、４９、５６、１５０、１６０−１〜１６０−７…負荷素子
２６、２７…インバータ
３１、３２、４１、４２…ｐチャネルＭＯＳトランジスタ
５０…半導体集積回路
６０…容量素子を構成するＭＯＳトランジスタ
Claims (5)
- 各々のゲートの少なくともいずれかに電位が印加され、各々のドレインが出力端子に共通接続された第１ＭＯＳトランジスタと、各々のゲートに前記出力端子の出力レベルを制御するためのスイッチング信号が共通に入力され、各々のドレインが前記第１ＭＯＳトランジスタのソースにそれぞれ接続され、ソースが第１の電位に接続された、前記第１ＭＯＳトランジスタと同一の導電型の第２ＭＯＳトランジスタとを備える複数のトランジスタ回路を具備し、
少なくとも１つ以上の前記トランジスタ回路は、
前記第１ＭＯＳトランジスタのゲートと、前記第１ＭＯＳトランジスタのドレイン電位と相補な電位変化をするノードとの間に接続され、前記第１ＭＯＳトランジスタのゲート、ドレイン間に寄生的に形成されるミラー容量によるカップリングで発生する該第１ＭＯＳトランジスタのゲート電位の変化を補償する容量素子を備える
ことを特徴とする半導体集積回路。 - 前記複数のトランジスタ回路が備える前記第１、第２ＭＯＳトランジスタは、それぞれ互いに異なるゲート幅を有し、
前記ゲート幅を所定の値に設定することにより、それぞれの前記トランジスタ回路の電流供給能力を制御する
ことを特徴とする請求項１記載の半導体集積回路。 - １つ以上の前記トランジスタ回路における前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタとの接続ノードは、他の前記トランジスタ回路における前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタとの接続ノードに接続されている
ことを特徴とする請求項１または２記載の半導体集積回路。 - 前記第１ＭＯＳトランジスタのドレイン電位と相補な電位変化をするノードは前記第２ＭＯＳトランジスタのゲートである
ことを特徴とする請求項１乃至３いずれか１項記載の半導体集積回路。 - ソース、ドレイン間を短絡した第３ＭＯＳトランジスタを更に備え、
該第３ＭＯＳトランジスタは、ソースとドレインを短絡したノードを一方の電極とし、ゲートを他方の電極とする前記容量素子である
ことを特徴とする請求項１乃至４いずれか１項記載の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000296826A JP3688572B2 (ja) | 2000-09-28 | 2000-09-28 | 半導体集積回路 |
| KR10-2001-0059931A KR100427732B1 (ko) | 2000-09-28 | 2001-09-27 | 반도체 집적 회로 |
| US09/965,951 US6563351B2 (en) | 2000-09-28 | 2001-09-27 | Semiconductor integrated circuit having output buffer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000296826A JP3688572B2 (ja) | 2000-09-28 | 2000-09-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002111475A JP2002111475A (ja) | 2002-04-12 |
| JP3688572B2 true JP3688572B2 (ja) | 2005-08-31 |
Family
ID=18779035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000296826A Expired - Fee Related JP3688572B2 (ja) | 2000-09-28 | 2000-09-28 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6563351B2 (ja) |
| JP (1) | JP3688572B2 (ja) |
| KR (1) | KR100427732B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6642578B1 (en) * | 2002-07-22 | 2003-11-04 | Anadigics, Inc. | Linearity radio frequency switch with low control voltage |
| US7278080B2 (en) * | 2003-03-20 | 2007-10-02 | Arm Limited | Error detection and recovery within processing stages of an integrated circuit |
| KR100546341B1 (ko) * | 2003-07-12 | 2006-01-26 | 삼성전자주식회사 | 커플링 잡음을 감소시키는 출력 드라이버 및 커플링 잡음감소 방법 |
| KR100539249B1 (ko) * | 2004-02-06 | 2005-12-27 | 삼성전자주식회사 | 채널 전하에 의한 에러를 제거하는 전류 모드 트랜스미터 |
| KR100630924B1 (ko) | 2004-10-06 | 2006-10-02 | 삼성전자주식회사 | 컴퓨터 |
| WO2007105170A2 (en) * | 2006-03-16 | 2007-09-20 | Nxp B.V. | Electronic device and integrated circuit |
| JP2009533929A (ja) * | 2006-04-12 | 2009-09-17 | エヌエックスピー ビー ヴィ | 電子回路 |
| US8390335B2 (en) * | 2009-06-24 | 2013-03-05 | Futurewei Technologies, Inc. | Signal buffer amplifier |
| JP6167914B2 (ja) * | 2013-03-29 | 2017-07-26 | 株式会社ソシオネクスト | 出力回路 |
| EP3311489B1 (en) * | 2015-06-18 | 2021-09-01 | European Space Agency | High voltage tolerant cmos driver for low-voltage bi-directional communication buses |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2596931B1 (fr) * | 1986-04-04 | 1993-03-26 | Thomson Csf | Multiplicateur de tension continue pouvant etre integre a une structure semi-conductrice |
| IT1296071B1 (it) * | 1997-11-06 | 1999-06-09 | Sgs Thomson Microelectronics | Driver con accoppiamento in alternata, con dinamica di uscita elevata |
| JP3360025B2 (ja) * | 1998-05-22 | 2002-12-24 | エヌイーシーマイクロシステム株式会社 | 定電圧回路 |
| US6351159B1 (en) * | 2000-08-08 | 2002-02-26 | Micron Technology, Inc. | Gate coupled voltage support for an output driver circuit |
-
2000
- 2000-09-28 JP JP2000296826A patent/JP3688572B2/ja not_active Expired - Fee Related
-
2001
- 2001-09-27 KR KR10-2001-0059931A patent/KR100427732B1/ko not_active IP Right Cessation
- 2001-09-27 US US09/965,951 patent/US6563351B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100427732B1 (ko) | 2004-05-06 |
| JP2002111475A (ja) | 2002-04-12 |
| US6563351B2 (en) | 2003-05-13 |
| US20020041194A1 (en) | 2002-04-11 |
| KR20020025756A (ko) | 2002-04-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7366041B2 (en) | Input buffer for low voltage operation | |
| KR102193622B1 (ko) | 전압 생성 회로 | |
| US7102932B2 (en) | Input and output buffers having symmetrical operating characteristics and immunity from voltage variations | |
| JP3688572B2 (ja) | 半導体集積回路 | |
| US6420920B1 (en) | Method and apparatus for phase-splitting a clock signal | |
| KR100416625B1 (ko) | 기준전압 변동을 감소시키는 차동 타입의 입출력 버퍼 | |
| CN109285578B (zh) | 包括动态电压和频率缩放开关的存储器件及其操作方法 | |
| US7999592B2 (en) | Delay circuit of semiconductor device | |
| US9117494B2 (en) | Sense amplifier circuit and semiconductor memory device | |
| KR100323981B1 (ko) | 반도체 메모리 장치의 내부전원전압 발생회로 | |
| JPH07262781A (ja) | 半導体集積回路 | |
| JP2000082951A (ja) | 半導体集積回路 | |
| KR102751929B1 (ko) | 제어 회로 및 반도체 메모리 | |
| KR100806605B1 (ko) | 반도체메모리장치의 내부전원전압발생회로 | |
| US7471112B2 (en) | Differential amplifier circuit | |
| KR100630528B1 (ko) | 반도체 장치의 셀프 바이어스드 차동 입력 버퍼 | |
| CN108806743B (zh) | 半导体设备 | |
| JP2000082950A (ja) | 半導体集積回路 | |
| KR20000034910A (ko) | 반도체 장치 | |
| WO2023178781A1 (zh) | 控制电路以及半导体存储器 | |
| JPH01112815A (ja) | 半導体集積回路 | |
| JPH0779148A (ja) | 半導体集積回路 | |
| KR100318428B1 (ko) | 전류소모를감소시키는반도체메모리장치의입력버퍼 | |
| JPH03208368A (ja) | 半導体集積回路装置 | |
| KR19990003650U (ko) | 차등적인 입력 버퍼를 갖춘 반도체 소자 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050301 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050413 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050531 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050608 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090617 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090617 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100617 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100617 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110617 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |