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KR100416625B1 - 기준전압 변동을 감소시키는 차동 타입의 입출력 버퍼 - Google Patents

기준전압 변동을 감소시키는 차동 타입의 입출력 버퍼 Download PDF

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KR100416625B1
KR100416625B1 KR10-2002-0025625A KR20020025625A KR100416625B1 KR 100416625 B1 KR100416625 B1 KR 100416625B1 KR 20020025625 A KR20020025625 A KR 20020025625A KR 100416625 B1 KR100416625 B1 KR 100416625B1
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삼성전자주식회사
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Abstract

본 발명은 기준전압 변동을 감소시키는 차동 타입의 입출력 버퍼에 관한 것으로서, 외부 신호와 기준 전압을 입력하고 상기 외부 신호를 증폭하여 출력하는 차동 증폭부; 상기 차동 증폭부의 출력을 반전시켜서 출력하는 반전부; 전원전압을 상기 반전부에 공급하며, 상기 기준전압에 응답하여 상기 반전부에 공급되는 상기 전원전압의 전하량을 변동시키는 전원전압 공급부; 및 상기 반전부에 접지전압을 공급하며, 상기 기준전압에 응답하여 상기 반전부에 공급되는 접지전압의 전하량을 변동시키는 접지전압 공급부를 구비함으로써 입출력 버퍼의 출력신호에 발생하는 스큐가 감소된다.

Description

기준전압 변동을 감소시키는 차동 타입의 입출력 버퍼{Input/output buffer of differential type for reducing variation of reference voltage}
본 발명은 차동 타입의 입출력 버퍼에 관한 것으로서, 특히 반도체 메모리 장치의 기준전압 변동을 감소시키는 차동 타입의 입출력 버퍼에 관한 것이다.
반도체 메모리 장치는 다양한 회로를 구비한다. 그 중에서도 입출력 버퍼는 반도체 메모리 장치에 필수적으로 구비된다.
도 1은 종래의 차동 타입의 입출력 버퍼의 블록도이다. 도 1을 참조하면, 종래의 차동 타입의 입출력 버퍼(101)는 차동 증폭기(111)와 인버터(121)를 구비한다.
차동 증폭기(111)에는 기준전압(Vref)과 외부 신호(IN)가 인가된다. 외부 신호(IN)는 차동 증폭기(111)에 의해 CMOS(Complementary Metal Oxide Semiconductor) 레벨로 변환된 후 인버터(121)에 의해 반전되어 출력된다.
그런데, 차동 증폭기(111)에 인가되는 기준전압(Vref)이 외부 요인, 예컨대 노이즈에 의해 변동(variation)되면 차동 증폭기(111)의 동상 모드(common mode)가 변동하게 된다. 차동 증폭기(111)의 동상 모드가 변동되면, 도 2에 도시된 바와 같이 인버터(111)의 출력신호(Vout)에는 스큐(skew)(221,231)가 크게 발생한다.
즉, 기준전압(Vref)이 기준값, 예컨대 1.25볼트보다 증가하면 차동 증폭기(111)의 출력신호의 상승시간은 느려지고, 하강시간은 빨라진다. 그로 인해, 인버터(121)의 출력신호(Vout)의 하강시간은 기준신호(211)보다 느려지고(222), 출력시호(Vout)의 상승시간은 기준신호(211)보다 빨라진다(221).
반대로, 기준전압(Vref)이 상기 기준값보다 감소하면 차동 증폭기(111)의 출력신호의 상승시간은 빨라지고, 하강시간은 느려진다. 그로 인해, 인버터(121)의 출력신호(Vout)의 하강시간은 기준신호(211)보다 빨라지고(232), 출력신호(Vout)의 상승시간은 기준신호(211)보다 느려진다(231). 따라서, 도 2에 도시된 바와 같이 인버터(121)의 출력신호(Vout)에는 스큐가 크게 발생하게 된다.
이와 같이 종래 기술에 의하면 차동 증폭기(111)에 인가되는 기준전압(Vref)이 변동함에 따라 인버터(121)의 출력 신호(Vout)에 스큐가 크게 발생한다. 상기 스큐로 인하여 입출력 버퍼(101)를 구비하는 반도체 장치는 오동작할 수가 있다.
본 발명이 이루고자하는 기술적 과제는 기준전압이 변동할 때 출력 신호에 발생하는 스큐를 감소시키는 차동 타입의 입출력 버퍼를 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 차동 타입의 입출력 버퍼의 블록도이다.
도 2는 도 1에 도시된 기준전압이 변동될 때 인버터의 출력신호에 스큐가 나타나는 상태를 보여준다.
도 3은 본 발명의 제1 실시예에 따른 차동 타입의 입출력 버퍼의 블록도이다.
도 4는 도 3에 도시된 입출력 버퍼의 회로도이다.
도 5는 도 3 및 도 4에 도시된 기준전압의 변동 상태를 보여준다.
도 6은 도 3 및 도 4에 도시된 기준전압이 변동할 때 차동 증폭부의 출력신호의 파형도이다.
도 7은 도 3 및 도 4에 도시된 입출력 버퍼의 출력신호의 파형도이다.
도 8은 본 발명의 제2 실시예에 따른 차동 타입의 입출력 버퍼의 블록도이다.
상기 기술적 과제를 이루기 위하여 본 발명은,
외부 신호와 기준 전압을 입력하고 상기 외부 신호를 증폭하여 출력하는 차동 증폭부; 상기 차동 증폭부의 출력을 반전시켜서 출력하는 반전부; 전원전압을 상기 반전부에 공급하며, 상기 기준전압에 응답하여 상기 반전부에 공급되는 상기 전원전압의 전하량을 변동시키는 전원전압 공급부; 및 상기 반전부에 접지전압을 공급하며, 상기 기준전압에 응답하여 상기 반전부에 공급되는 접지전압의 전하량을 변동시키는 접지전압 공급부를 구비하는 차동 타입의 입출력 버퍼를 제공한다.
바람직하기는, 상기 기준전압이 기준값보다 증가하면 상기 반전부에 공급되는 전원전압의 전하량이 감소되며 그에 따라 상기 반전부의 출력신호의 상승시간이 늦어지며, 또한 상기 반전부에 공급되는 접지전압의 전하량이 증가되며 그에 따라 상기 반전부의 출력신호의 하강시간이 빨라진다.
바람직하기는 또한, 상기 기준전압이 기준값보다 감소하면 상기 반전부에 공급되는 전원전압의 전하량이 증가되며 그에 따라 상기 반전부의 출력신호의 상승시간이 빨라지며, 또한 상기 반전부에 공급되는 접지전압의 전하량이 감소되며 그에 따라 상기 반전부의 출력신호의 하강시간이 늦어진다.
바람직하기는 또한, 상기 전원전압 공급부는 소오스에 상기 전원전압이 인가되고, 게이트에 상기 기준전압이 인가되며, 드레인은 상기 반전부에 연결되는 제1 PMOS 트랜지스터; 및 소오스에 상기 전원전압이 인가되고, 게이트에 상기 접지전압이 인가되며, 드레인은 상기 반전부에 연결되는 제2 PMOS 트랜지스터를 구비한다.
바람직하기는 또한, 상기 접지전압 공급부는 드레인은 상기 반전부에 연결되고, 게이트에 상기 기준전압이 인가되며, 소오스에 상기 접지전압이 인가되는 제1 NMOS 트랜지스터; 및 드레인은 상기 반전부에 연결되고, 게이트에 상기 전원전압이 인가되며, 소오스에 상기 접지전압이 인가되는 제2 NMOS 트랜지스터를 구비한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또,
외부 신호와 기준 전압을 입력하고 상기 외부 신호를 증폭하여 출력하는 차동 증폭부; 상기 기준 전압과 전원전압을 입력하고 상기 차동 증폭부의 출력신호가 논리 로우일 때 상기 기준전압에 응답하여 상기 전원전압 레벨의 출력신호를 출력하는 풀업부; 및 상기 기준 전압과 접지전압을 입력하고 상기 차동 증폭부의 출력신호가 논리 하이일 때 상기 기준전압에 응답하여 상기 접지전압 레벨의 출력신호를 출력하는 풀다운부를 구비하는 차동 타입의 입출력 버퍼를 제공한다.
바람직하기는, 상기 풀업부는 상기 기준전압이 기준값보다 증가하면 상기 입출력 버퍼의 출력신호의 상승시간을 늦추어주고, 상기 기준전압이 상기 기준값보다 감소하면 상기 입출력 버퍼의 출력신호의 상승시간을 앞당겨준다.
바람직하기는 또한, 상기 풀다운부는 상기 기준전압이 기준값보다 증가하면 상기 입출력 버퍼의 출력신호의 하강시간을 빠르게 하고, 상기 기준전압이 상기 기준값보다 감소하면 상기 입출력 버퍼의 출력신호의 하강시간을 느리게 한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한,
외부 신호와 기준 전압을 입력하고 상기 외부 신호를 증폭하여 출력하는 차동 증폭부; 상기 차동 증폭부의 출력을 반전시켜서 출력하는 반전부; 및 상기 기준전압을 입력하며, 상기 차동 증폭부의 출력이 논리 하이에서 논리 로우로 천이될 때, 상기 기준전압이 기준값보다 증가하면 상기 반전부의 출력신호가 논리 로우에서 논리 하이로 상승하는 시간을 늦추고, 반대로 상기 기준전압이 상기 기준값보다 감소하면 상기 반전부의 출력신호가 논리 로우에서 논리 하이로 상승하는 시간을 앞당겨주는 전원전압 공급부를 구비하는 차동 타입의 입출력 버퍼를 제공한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한,
외부 신호와 기준 전압을 입력하고 상기 외부 신호를 증폭하여 출력하는 차동 증폭부; 상기 차동 증폭부의 출력을 반전시켜서 출력하는 반전부; 및 상기 기준전압을 입력하며, 상기 차동 증폭부의 출력이 논리 로우에서 논리 하이로 천이될때, 상기 기준전압이 기준값보다 증가하면 상기 반전부의 출력신호가 논리 하이에서 논리 로우로 하강하는 시간을 앞당겨주고, 반대로 상기 기준전압이 상기 기준값보다 감소하면 상기 반전부의 출력신호가 논리 하이에서 논리 로우로 하강하는 시간을 늦추는 접지전압 공급부를 구비하는 차동 타입의 입출력 버퍼를 제공한다.
상기 본 발명에 의하여 기준전압이 기준값보다 증가하거나 감소하더라도 입출력 버퍼의 출력신호의 스큐는 커지지 않는다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 제1 실시예에 따른 차동 타입의 입출력 버퍼의 블록도이다. 도 3을 참조하면, 차동 타입의 입출력 버퍼(301)는 차동 증폭부(311), 반전부(321), 전원전압 공급부(331) 및 접지전압 공급부(341)를 구비한다.
차동 증폭부(311)는 외부 신호(IN)와 기준전압(Vref)을 입력하고, 외부 신호(IN)를 증폭하여 출력한다. 즉, 차동 증폭부(311)는 외부 신호(IN)가 기준전압(Vref)보다 높으면 접지전압(Vss) 레벨의 신호(VOUT1)를 출력하고, 외부 신호(IN)가 기준전압(Vref)보다 낮으면 전원전압(Vdd) 레벨의 신호(VOUT1)를 출력한다. 예컨대, 본 발명의 입출력 버퍼(301)가 입력 버퍼로 사용될 경우, 외부신호(IN)는 TTL(Transistor Transistor Logic) 레벨이나 SSTL(Stub Series Terminated Logic) 레벨의 전압을 가지며, 전원전압(Vdd)은 CMOS 레벨의 전압으로 구성될 수 있다. 그러면, 차동 증폭부(311)로 입력되는 TTL 또는 SSTL 레벨의 외부 신호(IN)는 CMOS 레벨의 신호로 변환되어 출력된다.
차동 증폭부(311)는 기준전압(Vref)이 기준값(도 5의 Va), 예컨대 1.25볼트보다 증가하면, 출력신호(VOUT1)를 기준신호(도 6의 611)보다 빠르게 출력하고(도 6의 631), 기준전압(Vref)이 기준값(도 5의 Va)보다 감소하면(도 5의 531), 출력신호(VOUT1)를 기준신호(도 6의 611)보다 느리게 출력한다(도 6의 621).
기준신호(611)는 기준전압(Vref)이 기준값(511)일 때 차동 증폭부(311)에서 출력되는 신호이다.
반전부(321)는 차동 증폭부(311)의 출력을 반전시켜서 입출력 버퍼(301)의 출력신호(VOUT2)로써 출력한다.
전원전압 공급부(331)는 전원전압(Vdd)을 반전부(321)에 공급한다. 전원전압 공급부(331)는 기준전압(Vref)에 응답하여 반전부(321)에 공급되는 전원전압(Vdd)의 전하량을 변동시킨다. 즉, 기준전압(Vref)이 기준값(도 5의 Va)보다 증가하면 반전부(321)에 공급되는 전원전압(Vdd)의 전하량이 감소되며, 반대로 기준전압(Vref)이 기준값(도 5의 Va)보다 감소하면 반전부(321)에 공급되는 전원전압(Vdd)의 전하량이 증가한다.
접지전압 공급부(341)는 반전부(321)에 접지전압(Vss)을 공급한다. 접지전압 공급부(341)는 기준전압(Vref)에 응답하여 반전부(321)에 공급되는 접지전압(Vss)의 전하량을 변동시킨다. 즉, 기준전압(Vref)이 기준값(도 5의 Va)보다 증가하면 반전부(321)에 공급되는 접지전압(Vss)의 전하량이 증가되며, 반대로 기준전압(Vref)이 기준값(도 5의 Va)보다 감소하면 반전부(321)에 공급되는 접지전압(Vss)의 전하량이 감소한다. 다시 말하면, 기준전압(Vref)이 기준값(도 5의 Va)보다 증가하면 반전부(321)에서 접지단으로 흐르는 전하량이 증가하고, 기준전압(Vref)이 기준값(도 5의 Va)보다 감소하면 반전부(321)에서 상기 접지단으로 흐르는 전하량이 감소한다.
도 4는 도 3에 도시된 입출력 버퍼(301)의 회로도이다.
차동 증폭부(311)는 NMOS 트랜지스터들(NM1,NM2), 전류 미러(411) 및 PMOS 트랜지스터(PM1)를 구비한다. 기준전압(Vref)과 외부 신호(IN)는 NMOS 트랜지스터들(NM1,NM2)로 입력된다. PMOS 트랜지스터(PM1)의 게이트에 인가되는 제어 신호(P1)가 논리 로우(logic low)일 때 PMOS 트랜지스터(PM1)는 액티브(active)되어 전원전압(Vdd)을 전류 미러(411)로 공급한다. 차동 증폭부(311)는 경우에 따라서는 PMOS 트랜지스터(PM1)를 구비하지 않을 수도 있다. 차동 증폭부(311)는 또한, 노드(N1)와 접지전압(Vss) 사이에 전류원(미도시)을 구비할 수도 있다. 전류 미러(411)는 PMOS 트랜지스터들(PM2,PM3)을 구비한다.
반전부(321)는 PMOS 트랜지스터(PM4)와 NMOS 트랜지스터(NM3)를 구비한다. 노드(N2)로 입력되는 차동 증폭부(311)의 출력신호(VOUT1)는 반전되어 노드(N3)로부터 입출력 버퍼(301)의 출력신호(VOUT2)로써 출력된다.
전원전압 공급부(331)는 게이트에 기준전압(Vref)이 인가되는 PMOS 트랜지스터(PM5)와 게이트가 접지된 PMOS 트랜지스터(PM6)를 구비한다. PMOS 트랜지스터(PM6)는 항상 액티브 상태로 유지된다. 따라서, 기준전압(Vref)이 기준값(도 5의 Va)보다 증가하면 PMOS 트랜지스터(PM5)의 게이트-소오스 전압(Vgs)이 감소되어 반전부(321)에 공급되는 전하량이 감소되고, 반대로 기준전압(Vref)이 기준값(도 5의 Va)보다 감소하면 PMOS 트랜지스터(PM5)의 게이트-소오스 전압(Vgs)이 증가되어 반전부(321)에 공급되는 전하량이 증가한다.
접지전압 공급부(341)는 게이트에 기준전압(Vref)이 인가되는 NMOS 트랜지스터(NM4)와 게이트에 전원전압(Vdd)이 인가되는 NMOS 트랜지스터(NM5)를 구비한다. NMOS 트랜지스터(NM5)는 항상 액티브 상태로 유지된다. 따라서, 기준전압(Vref)이 기준값(도 5의 Va)보다 증가하면 NMOS 트랜지스터(NM4)의 게이트-소오스 전압(Vgs)이 증가되어 반전부(321)에서 접지단으로 흐르는 전하량이 증가하고, 반대로 기준전압(Vref)이 기준값(도 5의 Va)보다 감소하면 NMOS 트랜지스터(NM4)의 게이트-소오스 전압(Vgs)이 감소되어 반전부(321)에서 접지단으로 흐르는 전하량이 감소한다.
도 7은 도 3 및 도 4에 도시된 입출력 버퍼(301)의 출력신호의 파형도이다. 도 7을 참조하면, 기준전압(Vref)이 기준값(도 5의 Va)보다 증가할 때 입출력 버퍼(301)의 출력신호(721)와, 기준전압(Vref)이 기준값(도 5의 Va)보다 감소할 때 입출력 버퍼(301)의 출력신호(731)는 기준신호(711)에 매우 근접하므로, 스큐가 종래기술에 비해 현저하게 감소된다. 즉, 기준전압(Vref)이 변동할 때 종래의 입출력 버퍼(101)의 출력신호(Vout)의 스큐는 (-107)∼(+77)이지만, 본 발명의 입출력 버퍼(301)의 출력신호(VOUT2)의 스큐는 (-21)∼(+22)로 감소한다. 즉, 본 발명에 의하면, 스큐가 대략 75% 정도 개선된다. 기준신호(711)는 기준전압(Vref)이 기준값(도 5의 Va)일 때 입출력 버퍼(301)에서 출력되는 신호(VOUT2)이다.
도 7을 참조하여 도 3 및 도 4에 도시된 입출력 버퍼(301)의 전체적인 동작을 설명하기로 한다.
첫 번째, 기준전압(Vref)이 기준값(도 5의 Va)보다 높은 경우에 대해 설명하기로 한다.
초기에 외부 신호(IN)가 기준전압(Vref)보다 낮은 상태라고 가정하면 차동 증폭부(311)의 출력신호(VOUT1)는 논리 하이(logic high)이고, 반전부(321)의 출력신호(VOUT2)는 논리 로우(logic low)이다. 이 상태에서 외부 신호(IN)가 기준전압(Vref)보다 높아지면, 차동 증폭부(311)의 출력신호(VOUT1)는 논리 하이에서 논리 로우로 천이된다. 그런데, 기준전압(Vref)이 기준값(도 5의 Va)보다 높으므로 차동 증폭부(311)의 출력신호(VOUT1)는 도 6에 도시된 바와 같이 빠르게 천이된다(631). 차동 증폭부(311)의 출력신호(VOUT1)가 논리 로우로 천이됨에 따라 반전부(321)의 PMOS 트랜지스터(PM4)가 액티브되어 반전부(321)의 출력신호(VOUT2)는 논리 로우에서 논리 하이로 천이된다. 이 때, 기준전압(Vref)이 기준값(도 5의 Va))보다 높으므로 PMOS 트랜지스터(PM5)의 게이트-소오스 전압(Vgs)이 감소하게 되고, 그에 의해 전원전압 공급부(331)에서 출력되는 전하량이 감소한다. 따라서, 반전부(321)의 출력신호(VOUT2)가 논리 로우에서 논리 하이로 천이되는 시간이 늦추어져서 출력신호(721)는 기준신호(711)에 근접하게 된다.
이 상태에서 외부 신호(IN)가 기준전압(Vref)보다 낮아지면 차동 증폭부(311)의 출력신호(VOUT1)는 논리 로우에서 논리 하이로 천이된다. 그런데, 기준전압(Vref)이 기준값(도 5의 Va)보다 높으므로 차동 증폭부(311)의 출력신호(VOUT1)는 도 6에 도시된 바와 같이 느리게 천이된다(632). 차동 증폭부(311)의 출력신호(VOUT1)가 논리 하이로 천이됨에 따라 반전부(321)의 NMOS 트랜지스터(NM4)가 액티브되어 입출력 버퍼(301)의 출력신호(VOUT2)는 논리 하이에서 논리 로우로 천이된다. 이 때, 기준전압(Vref)이 기준값(도 5의 Va)보다 높으므로 NMOS 트랜지스터(NM4)의 게이트-소오스 전압(Vgs)이 증가하여 반전부(321)에서 접지단으로 출력되는 전하량이 증가한다. 따라서, 반전부(321)의 출력신호(VOUT2)가 논리 하이에서 논리 로우로 천이되는 시간이 앞당겨지게 되어 출력신호(722)는 기준신호(711)에 근접하게 된다.
두 번째, 기준전압(Vref)이 기준값(도 5의 Va)보다 감소한 경우에 대해 설명하기로 한다.
초기에 외부 신호(IN)가 기준전압(Vref)보다 낮은 상태라고 가정하면 차동 증폭부(311)의 출력신호(VOUT1)는 논리 하이이고, 반전부(321)의 출력신호(VOUT2)는 논리 로우이다. 이 상태에서 외부 신호(IN)가 기준전압(Vref)보다 높아지면 차동 증폭부(311)의 출력신호(VOUT1)는 논리 하이에서 논리 로우로 천이된다. 그런데, 기준전압(Vref)이 기준값(도 5의 Va)보다 높으므로 차동 증폭부(311)의 출력신호(VOUT1)는 도 6에 도시된 바와 같이 느리게 천이된다(621). 차동 증폭부(311)의 출력신호(VOUT1)가 논리 로우로 천이됨에 따라 반전부(321)의 PMOS트랜지스터(PM5)가 액티브되어 반전부(321)의 출력신호(VOUT2)는 논리 로우에서 논리 하이로 천이된다. 이 때, 기준전압(Vref)이 기준값(도 5의 Va)보다 낮으므로 PMOS 트랜지스터(PM5)의 게이트-소오스 전압(Vgs)이 증가하여 전원전압 공급부(331)에서 출력되는 전하량이 증가한다. 따라서, 반전부(321)의 출력신호(VOUT2)가 논리 로우에서 논리 하이로 천이되는 시간이 앞당겨져서 출력신호(731)는 기준신호(711)에 근접하게 된다.
이 상태에서 외부 신호(IN)가 기준전압(Vref)보다 낮아지면 차동 증폭부(311)의 출력신호(VOUT1)는 논리 로우에서 논리 하이로 천이된다. 그런데, 기준전압(Vref)이 기준값(도 5의 Va)보다 낮으므로 차동 증폭부(311)의 출력신호(VOUT1)는 도 6에 도시된 바와 같이 빠르게 천이된다(622). 차동 증폭부(311)의 출력신호(VOUT1)가 논리 하이로 천이됨에 따라 반전부(321)의 NMOS 트랜지스터(NM4)가 액티브되어 입출력 버퍼(301)의 출력신호(VOUT2)는 논리 하이에서 논리 로우로 천이된다. 이 때, 기준전압(Vref)이 기준값(도 5의 Va)보다 낮으므로 NMOS 트랜지스터(NM4)의 게이트-소오스 전압(Vgs)이 감소하게 되며, 그로 인해 반전부(321)에서 접지단으로 출력되는 전하량이 감소한다. 따라서, 반전부(321)의 출력신호(VOUT2)가 논리 하이에서 논리 로우로 천이되는 시간이 늦추어져서 출력신호(732)는 기준신호(711)에 근접하게 된다.
이와 같이, 기준전압(Vref)이 변동하더라도 입출력 버퍼(301)의 출력신호(VOUT2)의 스큐는 도 7에 도시된 바와 같이 커지지 않는다.
도 8은 본 발명의 제2 실시예에 따른 차동 타입의 입출력 버퍼의 회로도이다. 도 8을 참조하면, 차동 타입의 입출력 버퍼(801)는 차동 증폭부(811), 풀업부(821) 및 풀다운부(831)를 구비한다.
차동 증폭부(811)는 외부 신호(IN)와 기준전압(Vref)을 입력하고, 외부 신호(IN)를 증폭하여 출력한다. 즉, 차동 증폭부(811)는 외부 신호(IN)가 기준전압(Vref)보다 높으면 접지전압(Vss) 레벨의 신호를 출력하고, 외부 신호(IN)가 기준전압(Vref)보다 낮으면 전원전압(Vdd) 레벨의 신호를 출력한다. 예컨대, 본 발명의 입출력 버퍼(801)가 입력 버퍼로 사용될 경우, 외부 신호(IN)는 TTL 레벨이나 SSTL 레벨의 전압을 가지며, 전원전압(Vdd)은 CMOS 레벨의 전압으로 구성될 수 있다. 그러면, 차동 증폭부(811)로 입력되는 TTL 또는 SSTL 레벨의 외부 신호(IN)는 CMOS 레벨의 신호로 변환되어 출력된다.
차동 증폭부(811)는 도 5에 도시된 바와 같이 기준전압(Vref)이 기준값(511)보다 증가하면 도 6에 도시된 바와 같이 신호(631,622)를 기준신호(611)보다 빠르게 출력하고, 기준전압(Vref)이 기준값(511)보다 감소하면 신호(621,632)를 기준신호(611)보다 느리게 출력한다.
풀업부(821)는 차동 증폭부(811)의 출력신호와 기준전압(Vref)을 입력한다. 풀업부(821)는 차동 증폭부(811)의 출력신호가 논리 로우일 때 전원전압(Vdd) 레벨의 신호를 입출력 버퍼(801)의 출력신호(VOUT)로써 출력한다.
기준전압(Vref)이 기준값(도 5의 Va)보다 높은 상태에서 외부 신호(IN)가 기준전압(Vref)보다 높아지면, 차동 증폭부(811)의 출력신호는 논리 하이에서 논리 로우로 기준신호(611)보다 느리게 천이된다. 그러면, 풀업부(821)의출력신호(VOUT)는 논리 로우에서 논리 하이로 기준신호(711)보다 느리게 천이되는데, 이 때, 풀업부(821)는 출력신호(731)가 도 7에 도시된 바와 같이 기준신호(711)에 근접하여 천이되도록 한다.
기준전압(Vref)이 기준값(도 5의 Va)보다 낮은 상태에서 외부 신호(IN)가 기준전압(Vref)보다 높아지면 차동 증폭부(811)의 출력신호는 논리 하이에서 논리 로우로 기준신호(611)보다 빠르게 천이된다. 그러면, 풀업부(821)의 출력신호는 논리 로우에서 논리 하이로 기준신호(711)보다 빠르게 천이되는데, 이 때, 풀업부(821)는 출력신호(721)가 도 7에 도시된 바와 같이 기준신호(711)에 근접하여 천이되도록 한다.
풀다운부(831)는 차동 증폭부(811)의 출력신호와 기준전압(Vref)을 입력한다. 풀다운부(831)는 차동 증폭부(811)의 출력신호가 논리 하이일 때 접지전압(Vss) 레벨의 신호를 입출력 버퍼(801)의 출력신호(VOUT)로써 출력한다.
기준전압(Vref)이 기준값(도 5의 Va)보다 높은 상태에서 외부 신호(IN)가 기준전압(Vref)보다 낮아지면 차동 증폭부(811)의 출력신호는 논리 로우에서 논리 하이로 기준신호(611)보다 빠르게 천이된다. 그러면, 풀다운부(831)의 출력신호는 논리 하이에서 논리 로우로 기준신호(711)보다 빠르게 천이되는데, 이 때, 풀다운부(831)는 출력신호(732)가 도 7에 도시된 바와 같이 기준신호(711)에 근접하여 천이되도록 한다.
기준전압(Vref)이 기준값(도 5의 Va)보다 낮은 상태에서 외부 신호(IN)가 기준전압(Vref)보다 낮아지면 차동 증폭부(811)의 출력신호는 논리 로우에서 논리 하이로 기준신호(611)보다 느리게 천이된다. 그러면, 풀다운부(831)의 출력신호는 논리 하이에서 논리 로우로 기준신호(711)보다 느리게 천이되는데, 이 때, 풀다운부(831)는 출력신호(722)가 도 7에 도시된 바와 같이 기준신호(711)에 근접하여 천이되도록 한다.
이와 같이, 기준전압(Vref)이 변동하더라도 입출력 버퍼(801)의 출력신호(VOUT)의 스큐는 도 7에 도시된 바와 같이 커지지 않는다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 기준전압(Vref)이 기준값(511)보다 증가하거나 감소하더라도 입출력 버퍼(301,801)의 출력신호에 발생하는 스큐는 커지지 않는다. 즉, 본 발명의 입출력 버퍼(301,801)에 의하면 종래의 입출력 버퍼(101)에 비해 스큐가 75% 정도 개선된다. 스큐가 감소되면 입출력 버퍼(301,801)를 구비하는 반도체 장치의 오동작이 예방된다.

Claims (10)

  1. 외부 신호와 기준전압을 입력하고 상기 외부 신호를 증폭하여 출력하는 차동 증폭부;
    상기 차동 증폭부의 출력을 반전시켜서 출력하는 반전부;
    전원전압을 상기 반전부에 공급하며, 상기 기준전압에 응답하여 상기 반전부에 공급되는 상기 전원전압의 전하량을 변동시키는 전원전압 공급부; 및
    상기 반전부에 접지전압을 공급하며, 상기 기준전압에 응답하여 상기 반전부에 공급되는 접지전압의 전하량을 변동시키는 접지전압 공급부를 구비하는 것을 특징으로 하는 차동 타입의 입출력 버퍼.
  2. 제1 항에 있어서, 상기 기준전압이 기준값보다 증가하면 상기 반전부에 공급되는 전원전압의 전하량이 감소되며 그에 따라 상기 반전부의 출력신호의 상승시간이 늦어지며, 또한 상기 반전부에 공급되는 접지전압의 전하량이 증가되며 그에 따라 상기 반전부의 출력신호의 하강시간이 빨라지는 것을 특징으로 하는 차동 타입의 입출력 버퍼.
  3. 제1 항에 있어서, 상기 기준전압이 기준값보다 감소하면 상기 반전부에 공급되는 전원전압의 전하량이 증가되며 그에 따라 상기 반전부의 출력신호의 상승시간이 빨라지며, 또한 상기 반전부에 공급되는 접지전압의 전하량이 감소되며 그에 따라 상기 반전부의 출력신호의 하강시간이 늦어지는 것을 특징으로 하는 차동 타입의 입출력 버퍼.
  4. 제1 항에 있어서, 상기 전원전압 공급부는
    소오스에 상기 전원전압이 인가되고, 게이트에 상기 기준전압이 인가되며, 드레인은 상기 반전부에 연결되는 제1 PMOS 트랜지스터; 및
    소오스에 상기 전원전압이 인가되고, 게이트에 상기 접지전압이 인가되며, 드레인은 상기 반전부에 연결되는 제2 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 차동 타입의 입출력 버퍼.
  5. 제1 항에 있어서, 상기 접지전압 공급부는
    드레인은 상기 반전부에 연결되고, 게이트에 상기 기준전압이 인가되며, 소오스에 상기 접지전압이 인가되는 제1 NMOS 트랜지스터; 및
    드레인은 상기 반전부에 연결되고, 게이트에 상기 전원전압이 인가되며, 소오스에 상기 접지전압이 인가되는 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 차동 타입의 입출력 버퍼.
  6. 외부 신호와 기준전압을 입력하고 상기 외부 신호를 증폭하여 출력하는 차동 증폭부;
    상기 기준전압과 전원전압을 입력하고 상기 차동 증폭부의 출력신호가 논리 로우일 때 상기 기준전압에 응답하여 상기 전원전압 레벨의 출력신호를 출력하는 풀업부; 및
    상기 기준전압과 접지전압을 입력하고 상기 차동 증폭부의 출력신호가 논리 하이일 때 상기 기준전압에 응답하여 상기 접지전압 레벨의 출력신호를 출력하는 풀다운부를 구비하는 것을 특징으로 하는 차동 타입의 입출력 버퍼.
  7. 제6 항에 있어서, 상기 풀업부는 상기 기준전압이 기준값보다 증가하면 상기 입출력 버퍼의 출력신호의 상승시간을 늦추어주고, 상기 기준전압이 상기 기준값보다 감소하면 상기 입출력 버퍼의 출력신호의 상승시간을 앞당겨주는 것을 특징으로 하는 차동 타입의 입출력 버퍼.
  8. 제6 항에 있어서, 상기 풀다운부는 상기 기준전압이 기준값보다 증가하면 상기 입출력 버퍼의 출력신호의 하강시간을 빠르게 하고, 상기 기준전압이 상기 기준값보다 감소하면 상기 입출력 버퍼의 출력신호의 하강시간을 느리게 하는 것을 특징으로 하는 차동 타입의 입출력 버퍼.
  9. 외부 신호와 기준전압을 입력하고 상기 외부 신호를 증폭하여 출력하는 차동 증폭부;
    상기 차동 증폭부의 출력을 반전시켜서 출력하는 반전부; 및
    상기 기준전압을 입력하며, 상기 차동 증폭부의 출력이 논리 하이에서 논리 로우로 천이될 때, 상기 기준전압이 기준값보다 증가하면 상기 반전부의 출력신호가 논리 로우에서 논리 하이로 상승하는 시간을 늦추고, 반대로 상기 기준전압이상기 기준값보다 감소하면 상기 반전부의 출력신호가 논리 로우에서 논리 하이로 상승하는 시간을 앞당겨주는 전원전압 공급부를 구비하는 것을 특징으로 하는 차동 타입의 입출력 버퍼.
  10. 외부 신호와 기준전압을 입력하고 상기 외부 신호를 증폭하여 출력하는 차동 증폭부;
    상기 차동 증폭부의 출력을 반전시켜서 출력하는 반전부; 및
    상기 기준전압을 입력하며, 상기 차동 증폭부의 출력이 논리 로우에서 논리 하이로 천이될 때, 상기 기준전압이 기준값보다 증가하면 상기 반전부의 출력신호가 논리 하이에서 논리 로우로 하강하는 시간을 앞당겨주고, 반대로 상기 기준전압이 상기 기준값보다 감소하면 상기 반전부의 출력신호가 논리 하이에서 논리 로우로 하강하는 시간을 늦추는 접지전압 공급부를 구비하는 것을 특징으로 하는 차동 타입의 입출력 버퍼.
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