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KR100307637B1 - 부스팅 커패시터를 구비하는 입력버퍼 회로 - Google Patents

부스팅 커패시터를 구비하는 입력버퍼 회로 Download PDF

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KR100307637B1
KR100307637B1 KR1019990047762A KR19990047762A KR100307637B1 KR 100307637 B1 KR100307637 B1 KR 100307637B1 KR 1019990047762 A KR1019990047762 A KR 1019990047762A KR 19990047762 A KR19990047762 A KR 19990047762A KR 100307637 B1 KR100307637 B1 KR 100307637B1
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Abstract

입력신호의 변화폭이 작더라도 지연시간과 스큐가 작은 입력버퍼 회로가 개시된다.
상기 입력버퍼 회로는, 제1입력단을 통해 입력되는 기준전압을 기준으로하여 제2입력단을 통해 입력되는 신호의 레벨을 증폭하여 출력하는 차동증폭기와, 상기 차동증폭기의 제2입력단에 접속되는 부스팅 커패시터를 구비한다. 또한 상기 입력버퍼 회로는, 상기 차동증폭기의 출력신호의 천이를 검출하는 에지 검출기와, 상기 차동증폭기의 제1 및 제2입력단 사이에 접속되고 상기 에지 검출기의 출력신호에 응답하는 스위칭부를 더 구비한다. 따라서 상기 입력버퍼 회로에서는, 입력신호의 천이시 실제로 상기 제2입력단을 통해 입력되는 신호의 레벨이 상기 부스팅 커패시터에 의해 상기 입력신호의 레벨의 두배로 부스팅됨으로써, 상기 입력버퍼 회로의 출력전류가 두배가 되어 상기 입력버퍼 회로의 출력신호가 변화하는 경사가 샤프해지게 되며 결국 지연시간과 스큐가 크게 감소된다.

Description

부스팅 커패시터를 구비하는 입력버퍼 회로{Input buffer circuit including boosting capacitor}
본 발명은 반도체 장치에 관한 것으로서, 특히 입력버퍼 회로에 관한 것이다.
반도체 장치에는 일반적으로, 외부로부터 입력되는 신호의 전압 레벨을 반도체 장치의 내부에 적합한 전압 레벨로 변환하기 위하여 입력버퍼가 사용되고 있다. 입력버퍼는 지연시간과 스큐가 작아야 하고 전력소모가 적어야 하며 또한 전원전압(VDD) 및 접지전압(VSS)등의 변화에 대하여 지연시간의 변화가 작아야 한다.
이러한 입력 버퍼로는, 도 1에 도시된 바와 같이 일정한 기준전압(Vref)을 기준으로하여 입력신호(Vin)의 값을 판단하는 형태 즉, 입력신호(Vin)과기준전압(Vref)의 차이에 비례하는 출력전류를 발생시켜 이에 대응하는 출력 신호(Vout)로 변환하는 차동 증폭형 입력버퍼가 주로 사용되고 있다.
그런데 도 1에 도시된 차동 증폭형 입력버퍼는 입력신호(Vin)의 변화폭, 즉 도 2에 도시된 바와 같이 입력신호(Vin)과 기준전압(Vref) 간의 전압차(Vsw)가 작아지면 출력전류가 작아져서 출력신호(Vout)가 변화하는 경사(Slope)가 완만해지게 되며 결국 지연시간과 스큐가 증가된다. 또한 출력전류가 작아짐으로 인하여 출력신호(Vout)가 완전스윙(Full swing)하지 못하게 되어 내부회로의 DC 전력소모가 더 증가하게 된다.
따라서, 본 발명이 이루고자하는 기술적 과제는 입력신호(Vin)의 변화폭이 작더라도 지연시간과 스큐가 작은 입력버퍼 회로를 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 차동증폭형 입력버퍼의 블록도이다.
도 2는 도 1에 도시된 종래의 차동증폭형 입력버퍼의 입력신호들의 타이밍도이다.
도 3은 본 발명의 제1실시예에 따른 입력버퍼의 블록도이다.
도 4는 도 3에 도시된 본 발명의 제1실시예에 따른 입력버퍼의 동작 타이밍도이다.
도 5는 도 3에 도시된 에지 검출기의 상세 회로도이다.
도 6은 도 3에 도시된 차동증폭기가 N형인 경우의 상세 회로도이다.
도 7은 도 6에 도시된 N형 차동증폭기에 엔모스 트랜지스터들(M3A,M4A)가 직렬로 추가된 형태의 회로도이다.
도 8은 도 6에 도시된 N형 차동증폭기에 엔모스 트랜지스터(M3B)가 병렬로 추가된 형태의 회로도이다.
도 9는 도 3에 도시된 차동증폭기가 P형인 경우의 상세 회로도이다.
도 10은 도 9에 도시된 P형 차동증폭기에 피모스 트랜지스터들(M61A,M62A)가 직렬로 추가된 형태의 회로도이다.
도 11은 도 9에 도시된 P형 차동증폭기에 피모스 트랜지스터(M61B)가 병렬로 추가된 형태의 회로도이다.
도 12는 본 발명의 제2실시예에 따른 입력버퍼의 회로도이다.
도 13은 도 12에 도시된 반전증폭기가 인버터형인 경우의 상세 회로도이다.
도 14는 도 12에 도시된 입력버퍼의 개념을 이용한 다른 형태의 입력버퍼의 회로도이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일태양에 따르면, 차동증폭기, 부스팅 커패시터, 에지 검출기, 및 스위칭부를 구비하는 것을 특징으로 하는 입력버퍼 회로가 제공된다.
상기 차동증폭기는 제1입력단을 통해 입력되는 기준전압을 기준으로하여 제2입력단을 통해 입력되는 신호의 레벨을 증폭하여 출력한다. 상기 부스팅 커패시터는 입력노드와 상기 차동증폭기의 제2입력단 사이에 접속되고 상기 입력노드를 통해 입력되는 입력신호를 부스팅한다. 상기 에지 검출기는 상기 차동증폭기의 출력신호의 천이를 검출한다. 상기 스위칭부는 상기 차동증폭기의 제1입력단과 제2입력단 사이에 접속되고 상기 에지 검출기의 출력신호에 응답하여 상기 기준전압을 상기 제2입력단으로 전달한다.
상기 입력신호가 천이하지 않는 동안에는 상기 차동증폭기의 제1입력단과 제2입력단은 모두 상기 기준전압을 유지한다. 상기 에지 검출기는 상기 차동증폭기의 출력신호의 상승에지 및 하강에지를 검출하여 펄스신호를 발생하는 펄스 발생기로 구성된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따르면, 반전증폭기, 부스팅 커패시터, 에지 검출기, 전압기준 수단, 및 스위칭부를 구비하는 것을 특징으로 하는 입력버퍼 회로가 제공된다.
상기 반전증폭기는 입력단을 통해 입력되는 신호의 레벨을 증폭하여 출력한다. 상기 부스팅 커패시터는 입력노드와 상기 반전증폭기의 입력단 사이에 접속되고 상기 입력노드를 통해 입력되는 입력신호를 부스팅한다. 상기 에지 검출기는 상기 반전증폭기의 출력신호의 천이를 검출한다. 상기 전압기준 수단은 상기 반전증폭기의 논리 문턱전압과 동일한 값의 기준전압을 발생한다. 상기 스위칭부는 상기 반전증폭기의 입력단과 상기 전압기준 수단의 출력단 사이에 접속되고 상기 에지 검출기의 출력신호에 응답하여 상기 기준전압을 상기 반전증폭기의 입력단으로 전달한다.
상기 입력신호가 천이하지 않는 동안에는 상기 반전증폭기의 입력단과 상기 전압기준 수단의 출력단이 모두 상기 기준전압을 유지한다. 상기 에지 검출기는 상기 반전증폭기의 출력신호의 상승에지 및 하강에지를 검출하여 펄스신호를 발생하는 펄스 발생기로 구성된다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 태양에 따르면, 풀업 증폭기, 풀다운 증폭기, 제1 및 제2부스팅 커패시터, 에지 검출기, 제1 및 제2전압기준 수단, 제1 및 제2스위칭부를 구비하는 것을 특징으로 하는 입력버퍼 회로가 제공된다.
상기 풀업 증폭기는 제1입력단을 통해 입력되는 신호의 레벨을 풀업 증폭하여 출력신호로서 출력하고, 상기 풀다운 증폭기는 제2입력단을 통해 입력되는 신호의 레벨을 풀다운 증폭하여 상기 출력신호로서 출력한다. 상기 제1부스팅 커패시터는 입력노드와 상기 제1입력단 사이에 접속되고 상기 입력노드를 통해 입력되는 입력신호를 부스팅하고, 상기 제2부스팅 커패시터는 상기 입력노드와 상기 제2입력단 사이에 접속되고 상기 입력신호를 부스팅한다. 상기 에지 검출기는 상기 출력신호의 천이를 검출한다. 상기 제1전압기준 수단은 상기 풀업 증폭기의 문턱전압과 동일한 값의 제1기준전압을 발생하고, 상기 제2전압기준 수단은 상기 풀다운 증폭기의 문턱전압과 동일한 값의 제2기준전압을 발생한다. 상기 제1스위칭부는 상기 제1입력단과 상기 제1전압기준 수단의 출력단 사이에 접속되고 상기 에지 검출기의 출력신호에 응답하여 상기 제1기준전압을 상기 제1입력단으로 전달한다. 상기 제2스위칭부는 상기 제2입력단과 상기 제2전압기준 수단의 출력단 사이에 접속되고 상기 에지 검출기의 출력신호에 응답하여 상기 제2기준전압을 상기 제2입력단으로 전달한다.
상기 에지 검출기는 상기 출력신호의 상승에지 및 하강에지를 검출하여 펄스신호를 발생하는 펄스 발생기로 구성된다.
따라서 상기 본 발명에 따른 입력버퍼 회로에서는, 입력신호의 천이시 실제로 입력단을 통해 입력되는 신호의 레벨이 부스팅 커패시터에 의해 상기 입력신호의 레벨의 두배로 부스팅된다. 이에 따라 상기 입력버퍼 회로의 출력전류가 두배가 되어 상기 입력버퍼 회로의 출력신호가 변화하는 경사가 샤프해지게 되며 결국 지연시간과 스큐가 크게 감소된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 제1실시예에 따른 입력버퍼의 블록도이다.
도 3을 참조하면, 상기 본 발명의 제1실시예에 따른 입력버퍼는, 차동증폭기(21), 부스팅 커패시터(C), 에지 검출기(23), 및 스위칭부(S)를 구비한다.
상기 차동증폭기(21)은 제1입력단(N1)을 통해 입력되는 기준전압(Vref)를 기준으로하여 제2입력단(N2)를 통해 입력되는 신호의 레벨을 증폭하여 출력신호(Vout)를 출력한다. 상기 부스팅 커패시터(C)는 입력노드(N3)와 상기 차동증폭기(21)의 제2입력단(N2) 사이에 접속되고 상기 입력노드(N3)를 통해 입력되는입력신호(Vin)을 부스팅한다. 상기 에지 검출기(23)은 인에이블 신호(/EN)에 응답하여 상기 차동증폭기(21)의 출력신호(Vout)의 천이를 검출한다. 상기 스위칭부(S)는 상기 차동증폭기(21)의 제1입력단(N1)과 제2입력단(N2) 사이에 접속되고 상기 에지 검출기(23)의 출력신호(P)에 응답하여 상기 기준전압(Vref)를 상기 제2입력단(N2)로 전달한다.
도 4는 도 3에 도시된 본 발명의 제1실시예에 따른 입력버퍼의 동작 타이밍도이다.
이하 도 4의 동작 타이밍도를 참조하여 도 3에 도시된 본 발명의 제1실시예에 따른 입력버퍼의 동작을 상세히 설명하겠다.
초기상태, 즉 상기 인에이블 신호(/EN)가 논리'하이'로 비활성화 상태인 동안에 상기 에지 검출기(23)의 출력신호(P)는 논리'하이'가 된다. 이에 따라 상기 스위칭부(S)가 턴온되고, 상기 차동증폭기(21)의 제1입력단(N1)을 통해 입력되는 상기 기준전압(Vref)가 상기 차동증폭기(21)의 제2입력단(N2)로 전달된다. 따라서 상기 제2입력단(N2)의 전압레벨은 상기 제1입력단(N1)과 동일하게 상기 기준전압(Vref) 레벨이 된다. 이 동안에는 상기 차동증폭기(21)의 출력신호(Vout)는 논리'로우'를 유지한다.
다음에 상기 인에이블 신호(/EN)가 논리'로우'로 활성화되면 상기 에지 검출기(23)의 출력신호(P)는 논리'로우'가 된다. 이에 따라 상기 스위칭부(S)가 턴오프된다. 이후 상기 입력신호(Vin)이 상기 기준전압(Vref)보다 낮은 입력 저전압(Vil)로부터 상기 기준전압(Vref)보다 높은 입력 고전압(Vih)로 천이하면 상기 부스팅커패시터(C)가 상기 입력신호(Vin)을 부스팅하여 상기 제2입력단(N2)의 전압레벨은 Vref+2Vsw가 된다. 이에 따라 상기 차동증폭기(21)이 동작하여 출력신호(Vout)는 논리'로우'로부터 논리'하이'로 천이한다. 여기에서 Vsw는 입력신호(Vin)과 기준전압(Vref) 간의 전압차를 나타낸다.
다음에 상기 에지 검출기(23)은 상기 차동증폭기(21)의 출력신호(Vout)의 천이, 즉 상승에지를 검출하여 소정의 지연시간(Td)후 논리'하이'의 펄스(Tp)를 갖는 펄스신호(P)를 발생한다. 이에 따라 상기 펄스폭(Tp) 동안 상기 스위칭부(S)가 다시 턴온되어, 상기 제2입력단(N2)의 전압레벨은 다시 기준전압(Vref) 레벨이 된다.
이후 상기 입력신호(Vin)이 상기 기준전압(Vref)보다 높은 입력 고전압(Vih)로부터 상기 기준전압(Vref)보다 낮은 입력 저전압(Vil)로 천이하면 상기 부스팅 커패시터(C)가 상기 입력신호(Vin)을 부스팅하여 상기 제2입력단(N2)의 전압레벨은 Vref-2Vsw가 된다. 이에 따라 상기 차동증폭기(21)이 다시 동작하여 출력신호(Vout)는 논리'하이'로부터 논리'로우'로 천이한다.
다음에 상기 에지 검출기(23)은 상기 차동증폭기(21)의 출력신호(Vout)의 천이, 즉 하강에지를 검출하여 소정의 지연시간(Td)후 또 다시 논리'하이'의 펄스(Tp)를 발생한다. 이에 따라 상기 펄스폭(Tp) 동안 상기 스위칭부(S)가 다시 턴온되어, 상기 제2입력단(N2)의 전압레벨은 다시 기준전압(Vref) 레벨이 된다.
이상과 같이 상기 입력신호(Vin)의 천이시 실제로 상기 차동증폭기(21)의 제2입력단(N2)를 통해 입력되는 신호의 레벨은 상기 입력신호(Vin)의 레벨의 두배가 된다. 이에 따라 상기 차동증폭기(21)의 출력전류가 두배가 되어 상기출력신호(Vout)가 변화하는 경사(Slope)가 샤프(Sharp)해지게 되며 결국 지연시간과 스큐가 크게 감소된다.
도 5는 도 3에 도시된 에지 검출기(23)의 상세 회로도이다.
도 5를 참조하면, 상기 에지 검출기(23)은, 상기 차동증폭기의 출력신호(Vout)의 상승에지 및 하강에지를 검출하여 펄스신호(P)를 발생하는 펄스 발생기로서, 지연기(51), 반전 지연기(53), 및 배타적 노아게이트(55)를 구비한다.
상기 지연기(51)은 상기 차동증폭기의 출력신호(Vout)를 상기 소정의 지연시간(Td) 만큼 지연시키고, 상기 반전 지연기(53)은 상기 지연기(51)의 출력신호를 상기 펄스폭(Tp) 만큼 반전 지연시킨다. 상기 배타적 노아게이트(55)는 상기 인에이블 신호(/EN)에 응답하여 상기 지연기(51)의 출력신호 및 상기 반전 지연기(53)의 출력신호를 받아 상기 펄스신호(P)를 발생한다.
여기에서 상기 지연기(51)은 직렬연결된 4개의 인버터들(I11 내지 I14)로 구성되어 있으며, 상기 반전 지연기(53)은 직렬연결된 3개의 인버터들(I31 내지 I33)으로 구성되어 있다. 또한 상기 배타적 노아게이트(55)는 앤드게이트(G1), 노아게이트(G2), 및 오아게이트(G3)로 구성되어 있다.
상기 에지 검출기(23)은 다른 논리게이트들을 사용하여 다양하게 구성될 수 있으며, 그 동작은 당업계에서 통상의 지식을 가진자에게 널리 알려진 것이므로 여기에서 상세한 동작은 생략하겠다.
도 6은 도 3에 도시된 차동증폭기가 N형인 경우의 상세 회로도이다.
도 6을 참조하면, N형 차동증폭기는 피모스 부하 트랜지스터들(M1,M2), 엔모스 차동입력 트랜지스터들(M3,M4), 및 전류소스인 저항(R1)으로 구성되고, 제1입력단(N1)과 제2입력단(N2) 사이에 연결되어 있는 엔모스 트랜지스터(S)는 도 3의 스위칭부(S)에 해당된다.
또한 도 6에 도시된 N형 차동증폭기는 여러가지 형태로 변형되어 사용될 수 있으며, 도 7은 도 6에 도시된 N형 차동증폭기에 엔모스 트랜지스터들(M3A,M4A)가 추가된 형태를 나타내고, 도 8은 도 6에 도시된 N형 차동증폭기에 엔모스 트랜지스터(M3B)가 추가된 형태를 나타낸다.
도 7을 참조하면, 상기 입력신호(Vin)에 의해 직접 게이팅되는 엔모스 트랜지스터(M3A)가 상기 엔모스 트랜지스터(M3)와 상기 저항(R1) 사이에 더 접속되어 있고 상기 기준전압(Vref)에 의해 게이팅되는 엔모스 트랜지스터(M4A)가 상기 엔모스 트랜지스터(M4)와 상기 저항(R1) 사이에 더 접속되어 있다.
도 8을 참조하면, 상기 입력신호(Vin)에 의해 직접 게이팅되는 엔모스 트랜지스터(M3B)가 상기 엔모스 트랜지스터(M3)와 병렬로 더 접속되어 있다.
도 9는 도 3에 도시된 차동증폭기가 P형인 경우의 상세 회로도이다.
도 9를 참조하면, P형 차동증폭기는 피모스 차동입력 트랜지스터들 (M61,M62), 엔모스 부하 트랜지스터들(M63,M64), 및 전류소스인 저항(R2)로 구성되고, 제1입력단(N1)과 제2입력단(N2) 사이에 연결되어 있는 엔모스 트랜지스터(S)는 도 3의 스위칭부(S)에 해당된다.
또한 도 9에 도시된 P형 차동증폭기는 여러가지 형태로 변형되어 사용될 수 있으며, 도 10은 도 9에 도시된 P형 차동증폭기에 피모스 트랜지스터들(M61A,M62A)가 추가된 형태를 나타내고, 도 11은 도 9에 도시된 P형 차동증폭기에 피모스 트랜지스터(M61B)가 추가된 형태를 나타낸다.
도 10을 참조하면, 상기 입력신호(Vin)에 의해 직접 게이팅되는 피모스 트랜지스터(M61A)가 상기 피모스 트랜지스터(M61)과 상기 저항(R2) 사이에 더 접속되어 있고 상기 기준전압(Vref)에 의해 게이팅되는 피모스 트랜지스터(M62A)가 상기 피모스 트랜지스터(M62)와 상기 저항(R2) 사이에 더 접속되어 있다.
도 11을 참조하면, 상기 입력신호(Vin)에 의해 직접 게이팅되는 피모스 트랜지스터(M61B)가 상기 피모스 트랜지스터(M61)과 병렬로 더 접속되어 있다.
도 12는 본 발명의 제2실시예에 따른 입력버퍼의 회로도이다.
도 12를 참조하면, 상기 본 발명의 제2실시예에 따른 입력버퍼는, 반전증폭기(121), 부스팅 커패시터(C), 에지 검출기(23), 전압기준 수단(121A), 및 스위칭부(S)를 구비한다.
상기 반전증폭기(121)은 입력단(N2)를 통해 입력되는 신호의 레벨을 증폭하여 출력한다. 상기 부스팅 커패시터(C)는 입력노드(N3)와 상기 반전증폭기(121)의 입력단(N2) 사이에 접속되고 상기 입력노드(N3)를 통해 입력되는 입력신호(Vin)을 부스팅한다. 상기 에지 검출기(23)은 상기 반전증폭기(121)의 출력신호(Vout)의 천이를 검출한다. 상기 전압기준 수단(121A)는 상기 반전증폭기(121)의 논리 문턱전압(Logic Threshold Voltage)과 동일한 값의 기준전압(Vl)을 발생한다. 상기 스위칭부(S)는 상기 반전증폭기(121)의 입력단(N2)과 상기 전압기준 수단(121A)의 출력단(N1) 사이에 접속되고 상기 에지 검출기(23)의 출력신호(P)에 응답하여 상기 기준전압(Vl)을 상기 반전증폭기의 입력단(N2)로 전달한다.
여기에서 상기 에지 검출기(23)과 상기 스위칭부(S)는 도 3에 도시된 것과 동일한 구성을 갖는다. 특히 상기 반전증폭기(121)의 논리 문턱전압과 정확히 동일한 값의 기준전압(Vl)을 발생시키기 위해서는, 상기 전압기준 수단(121A)는 상기 반전증폭기(121)과 동일한 회로를 이용하여 이의 입력단 및 출력단을 공통 접속하여 구성되는 것이 바람직하다.
도 12에 도시된 본 발명의 제2실시예에 따른 입력버퍼의 동작은 도 3에 도시된 본 발명의 제1실시예에 따른 입력버퍼와 동일하게 동작하며, 상기 전압기준 수단(121A)가 상기 반전증폭기(121)의 논리 문턱전압과 동일한 값의 기준전압(Vl)을 발생하고 상기 기준전압(Vl)이 도 3에 도시된 입력버퍼에서의 기준전압(Vref)의 역할을 하는 것만이 다르다. 따라서 여기에서 상세한 동작설명은 생략하겠다.
도 13은 도 12에 도시된 반전증폭기(121)이 인버터형인 경우의 상세 회로도이다.
도 13을 참조하면, 도 12의 반전증폭기(121)은 피모스 트랜지스터(M71)과 엔모스 트랜지스터(M72)로 구성되고, 도 12의 전압기준 수단(121A)는 상기 피모스 트랜지스터(M71)과 동일한 사이즈를 갖는 피모스 트랜지스터(M73)과 상기 엔모스 트랜지스터(M72)와 동일한 사이즈를 갖는 엔모스 트랜지스터(M74)로 구성된다.
상기 입력단(N2)와 상기 전압기준 수단의 출력단(N1) 사이에 연결되어 있는 엔모스 트랜지스터(S)는 도 12의 스위칭부(S)에 해당된다.
도 14는 도 12에 도시된 입력버퍼의 개념을 이용한 다른 형태의 입력버퍼의회로도이다.
도 14를 참조하면, 상기 다른 형태의 입력버퍼는, 풀업 증폭 트랜지스터(M81), 풀다운 증폭 트랜지스터(M82), 제1 및 제2부스팅 커패시터(C1,C2), 제1 및 제2스위칭부(S1,S2), 제1 및 제2전압기준 수단(M83,M84), 및 에지 검출기(23)을 구비한다.
상기 풀업 증폭 트랜지스터(M81)은 피모스 트랜지스터로 구성되고 게이트, 즉 제1입력단(N21)을 통해 입력되는 신호의 레벨을 풀업 증폭하여 출력신호(Vout)로서 출력한다. 상기 풀다운 증폭 트랜지스터(M82)는 엔모스 트랜지스터로 구성되고 게이트, 즉 제2입력단(N22)를 통해 입력되는 신호의 레벨을 풀다운 증폭하여 상기 출력신호(Vout)로서 출력한다.
상기 제1부스팅 커패시터(C1)은 입력노드(N3)와 상기 제1입력단(N21) 사이에 접속되고 상기 입력노드(N3)를 통해 입력되는 입력신호(Vin)을 부스팅한다. 상기 제2부스팅 커패시터(C2)는 상기 입력노드(N3)와 상기 제2입력단(N22) 사이에 접속되고 상기 입력노드(N3)를 통해 입력되는 입력신호(Vin)을 부스팅한다.
상기 에지 검출기(23)은 도 3에 도시된 것과 동일한 구성을 가지며 상기 출력신호(Vout)의 천이를 검출한다.
상기 제1전압기준 수단(M83)은 게이트와 드레인이 공통 접속되고 드레인에 기준 바이어스 전류(ib1)이 인가되는 피모스 트랜지스터로 구성되고, 게이트, 즉 출력단(N11)로 상기 풀업 증폭 트랜지스터(M81)의 천이 레벨, 즉 문턱전압과 동일한 값의 제1기준전압(Vthp)을 발생한다. 상기 제2전압기준 수단(M84)는 게이트와드레인이 공통 접속되고 드레인에 기준 바이어스 전류(ib2)가 인가되는 엔모스 트랜지스터로 구성되고, 게이트, 즉 출력단(N12)로 상기 풀다운 증폭 트랜지스터(M82)의 문턱전압과 동일한 값의 제2기준전압(Vthn)을 발생한다.
상기 제1스위칭부(S1)은 상기 제1입력단(N21)과 상기 제1전압기준 수단(M83)의 출력단(N11) 사이에 접속되고 상기 에지 검출기(23)의 출력신호(P)에 응답하여 상기 제1기준전압(Vthp)을 상기 풀업 증폭 트랜지스터(M81)의 제1입력단(N21)로 전달한다. 상기 제2스위칭부(S2)는 상기 제2입력단(N22)와 상기 제2전압기준 수단(M84)의 출력단(N12) 사이에 접속되고 상기 에지 검출기(23)의 출력신호(P)에 응답하여 상기 제2기준전압(Vthn)을 상기 풀다운 증폭 트랜지스터(M82)의 제2입력단(N22)로 전달한다.
도 14에 도시된 입력버퍼의 동작은 도 12에 도시된 입력버퍼와 유사하게 동작하므로 여기에서 상세한 동작설명은 생략하겠다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명의 입력버퍼 회로에서는, 입력신호의 천이시 실제로 입력단을 통해 입력되는 신호의 레벨이 부스팅 커패시터에 의해 상기 입력신호의 레벨의 두배로 부스팅된다. 이에 따라 상기 입력버퍼 회로의 출력전류가 두배가 되어 상기 입력버퍼 회로의 출력신호가 변화하는 경사가 샤프해지게 되며 결국 지연시간과 스큐가 크게 감소된다.

Claims (16)

  1. 제1입력단을 통해 입력되는 기준전압을 기준으로하여 제2입력단을 통해 입력되는 신호의 레벨을 증폭하여 출력하는 차동증폭기;
    입력노드와 상기 차동증폭기의 제2입력단 사이에 접속되고 상기 입력노드를 통해 입력되는 입력신호를 부스팅하는 부스팅 커패시터;
    상기 차동증폭기의 출력신호의 천이를 검출하는 에지 검출기; 및
    상기 차동증폭기의 제1입력단과 제2입력단 사이에 접속되고 상기 에지 검출기의 출력신호에 응답하여 상기 기준전압을 상기 제2입력단으로 전달하는 스위칭부를 구비하는 것을 특징으로 하는 입력버퍼 회로.
  2. 제1항에 있어서, 상기 입력신호가 천이하지 않는 동안에는 상기 차동증폭기의 제1입력단과 제2입력단은 모두 상기 기준전압을 유지하는 것을 특징으로 하는 입력버퍼 회로.
  3. 제1항에 있어서, 상기 에지 검출기는 상기 차동증폭기의 출력신호의 상승에지 및 하강에지를 검출하여 펄스신호를 발생하는 펄스 발생기인 것을 특징으로 하는 입력버퍼 회로.
  4. 제3항에 있어서, 상기 에지 검출기는,
    상기 차동증폭기의 출력신호를 지연시키는 지연기;
    상기 지연기의 출력신호를 반전 지연시키는 반전 지연기; 및
    인에이블 신호에 응답하여 상기 지연기의 출력신호 및 상기 반전 지연기의 출력신호를 받아 상기 펄스신호를 발생하는 배타적 노아게이트를 구비하는 것을 특징으로 하는 입력버퍼 회로.
  5. 입력단을 통해 입력되는 신호의 레벨을 증폭하여 출력하는 반전증폭기;
    입력노드와 상기 반전증폭기의 입력단 사이에 접속되고 상기 입력노드를 통해 입력되는 입력신호를 부스팅하는 부스팅 커패시터;
    상기 반전증폭기의 출력신호의 천이를 검출하는 에지 검출기;
    상기 반전증폭기의 논리 문턱전압과 동일한 값의 기준전압을 발생하는 전압기준 수단;
    상기 반전증폭기의 입력단과 상기 전압기준 수단의 출력단 사이에 접속되고 상기 에지 검출기의 출력신호에 응답하여 상기 기준전압을 상기 반전증폭기의 입력단으로 전달하는 스위칭부를 구비하는 것을 특징으로 하는 입력버퍼 회로.
  6. 제5항에 있어서, 상기 입력신호가 천이하지 않는 동안에는 상기 반전증폭기의 입력단과 상기 전압기준 수단의 출력단이 모두 상기 기준전압을 유지하는 것을 특징으로 하는 입력버퍼 회로.
  7. 제5항에 있어서, 상기 에지 검출기는 상기 반전증폭기의 출력신호의 상승에지 및 하강에지를 검출하여 펄스신호를 발생하는 펄스 발생기인 것을 특징으로 하는 입력버퍼 회로.
  8. 제7항에 있어서, 상기 에지 검출기는,
    상기 반전증폭기의 출력신호를 지연시키는 지연기;
    상기 지연기의 출력신호를 반전 지연시키는 반전 지연기; 및
    인에이블 신호에 응답하여 상기 지연기의 출력신호 및 상기 반전 지연기의 출력신호를 받아 상기 펄스신호를 발생하는 배타적 노아게이트를 구비하는 것을 특징으로 하는 입력버퍼 회로.
  9. 제5항에 있어서, 상기 전압기준 수단은 상기 반전증폭기와 동일한 회로를 구비하고, 이의 입력단 및 출력단이 공통 접속된 것을 특징으로 하는 입력버퍼 회로.
  10. 제1입력단을 통해 입력되는 신호의 레벨을 풀업 증폭하여 출력신호로서 출력하는 풀업 증폭기;
    제2입력단을 통해 입력되는 신호의 레벨을 풀다운 증폭하여 상기 출력신호로서 출력하는 풀다운 증폭기;
    입력노드와 상기 제1입력단 사이에 접속되고 상기 입력노드를 통해 입력되는 입력신호를 부스팅하는 제1부스팅 커패시터;
    상기 입력노드와 상기 제2입력단 사이에 접속되고 상기 입력신호를 부스팅하는 제2부스팅 커패시터;
    상기 출력신호의 천이를 검출하는 에지 검출기;
    상기 풀업 증폭기의 문턱전압과 동일한 값의 제1기준전압을 발생하는 제1전압기준 수단;
    상기 풀다운 증폭기의 문턱전압과 동일한 값의 제2기준전압을 발생하는 제2전압기준 수단;
    상기 제1입력단과 상기 제1전압기준 수단의 출력단 사이에 접속되고 상기 에지 검출기의 출력신호에 응답하여 상기 제1기준전압을 상기 제1입력단으로 전달하는 제1스위칭부; 및
    상기 제2입력단과 상기 제2전압기준 수단의 출력단 사이에 접속되고 상기 에지 검출기의 출력신호에 응답하여 상기 제2기준전압을 상기 제2입력단으로 전달하는 제2스위칭부를 구비하는 것을 특징으로 하는 입력버퍼 회로.
  11. 제10항에 있어서, 상기 풀업 증폭기는 피모스 트랜지스터인 것을 특징으로하는 입력버퍼 회로.
  12. 제10항에 있어서, 상기 풀다운 증폭기는 엔모스 트랜지스터인 것을 특징으로 하는 입력버퍼 회로.
  13. 제10항에 있어서, 상기 에지 검출기는 상기 출력신호의 상승에지 및 하강에지를 검출하여 펄스신호를 발생하는 펄스 발생기인 것을 특징으로 하는 입력버퍼 회로.
  14. 제13항에 있어서, 상기 에지 검출기는,
    상기 출력신호를 지연시키는 지연기;
    상기 지연기의 출력신호를 반전 지연시키는 반전 지연기; 및
    인에이블 신호에 응답하여 상기 지연기의 출력신호 및 상기 반전 지연기의 출력신호를 받아 상기 펄스신호를 발생하는 배타적 노아게이트를 구비하는 것을 특징으로 하는 입력버퍼 회로.
  15. 제10항에 있어서, 상기 제1전압기준 수단은, 게이트와 드레인이 공통 접속되고 드레인에 기준 바이어스 전류가 인가되며 상기 게이트에서 상기 제1기준전압이 발생되는 피모스 트랜지스터인 것을 특징으로 하는 입력버퍼 회로.
  16. 제10항에 있어서, 상기 제2전압기준 수단은, 게이트와 드레인이 공통 접속되고 드레인에 기준 바이어스 전류가 인가되며 상기 게이트에서 상기 제2기준전압이 발생되는 엔모스 트랜지스터인 것을 특징으로 하는 입력버퍼 회로.
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