JP4156863B2 - 半導体集積回路およびｉｃカード - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、外部の電源電圧を受けて所定の内部電源を得る安定化電源回路を備えた半導体集積回路に適用して有用な技術に関し、特にＩＣカード用ＬＳＩ（大規模集積回路）に利用して特に有用な技術に関する。
【０００２】
【従来の技術】
クレジットカードや公衆電話のプリペイドカード等において、各種情報を記録するのにＩＣ（集積回路）チップを埋め込んだＩＣカードが利用されることがある。ＩＣカードには接触型と非接触型と２つのタイプがあり、接触型ＩＣカードでは電源電圧や情報の入出力がカード表面に形成された端子パッドを介して行われる。
接触型ＩＣカードでは、複数世代の読取装置に対応するため入力される外部電源は１．８〜５Ｖと幅を広くする必要があり、ＩＣチップにはこのような外部電源から内部回路に必要な内部電源電圧を生成する安定化電源回路を備えるのが一般的である。
【０００３】
ＩＣカード用の安定化電源回路としては、例えば図１３に示すように、外部電源である入力電圧ＶＤＤをソース端子に受けてドレイン端子に内部電源として供給される電圧ＶＤＤ１を出力する出力制御ＭＯＳトランジスタＱＯ４と、出力電圧ＶＤＤ１を分圧した帰還電圧Ｖｒｅｔと基準電圧Ｖｒｅｆとを比較して出力制御ＭＯＳトランジスタＱＯ４のゲートを制御する誤差増幅器１１と、該誤差増幅器１１の出力端に接続され、その出力電流の制御範囲を大きくとるためにソース接地のＮチャネル駆動ＭＯＳＦＥＴ（以下ＮＭＯＳと記す）ＱＤ２と定電流源ＱＩとからなる増幅回路１２などを備えた回路が用いられている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の安定化電源回路では、電源供給の開始時に出力制御ＭＯＳトランジスタＱＯ４はオン状態にあるため、外部電源として立ち上がりが急峻で大きな電圧が印加された場合に電圧平滑用のフィルタコンデンサＣｆ１に流れ込む電流が大きくなり、読取装置やＩＣカードに設定された電流仕様を超えてしまう恐れがあった。特に、上記の駆動段にソース接地Ｎチャネル形ＭＯＳ ＱＤ２を用いている場合には、出力電圧ＶＤＤ１が安定するまで出力制御ＭＯＳトランジスタＱＯ４のゲート電圧はほぼ０Ｖとなり、そのドレイン電流は最大の状態に保持されてしまう。また、フィルタコンデンサＣｆ１を設けていない場合であっても、内部回路には様々な寄生容量が生じるため、同様の現象が発生する。
【０００５】
また、ＩＣカードでは部品点数を減らすため、電圧平滑用のフィルタコンデンサＣｆ１もチップ内に設けなければならないので、その容量は余り大きくできず、内部回路の負荷や入力電圧ＶＤＤの変動をフィルタコンデンサＣｆ１であまり吸収することができなかった。そのため、誤差増幅器１１と駆動回路１２とを含めた帰還回路全体の応答が悪いと、図１４（ａ）に示すように、内部回路の負荷が急激に変動した場合に、出力電圧ＶＤＤ１が急降下したり跳ね上がったりしてしまうという問題が生じる。また、図１４（ｂ）に示すように、入力電圧ＶＤＤの急激な変動に対しても出力電圧ＶＤＤの跳ね上がりが生じるという問題があった。このような出力電圧ＶＤＤ１の降下はその大きさによっては内部回路を誤動作させる一方、出力電圧ＶＤＤ１の跳ね上がりは素子破壊を招く恐れがある。
【０００６】
出力制御ＭＯＳトランジスタＱＯ４は、許容範囲の広い入力電圧ＶＤＤに対応するため素子サイズを大きくする必要がある。その結果、ゲート容量が大きくなるので、帰還動作の応答速度を上げるには上記駆動回路の駆動力を大きくしなければならない。しかしながら、駆動力を大きくすると駆動回路の消費電力延いてはＩＣチップ全体の消費電力が増加するというトレードオフの関係があるため、さほど駆動力を大きくすることが出来ず、帰還動作の応答性を十分に高めることが出来ないという課題があった。
【０００７】
また、駆動段にプッシュプル型の駆動回路を適用することで駆動力を増すことが出来るが、差動増幅器の後段にプッシュプル型の駆動回路を設ける場合には、そのプッシュ側の駆動ＭＯＳは差動増幅器の正相出力で駆動できるが、プル側の駆動ＭＯＳを駆動するには差動増幅器の負相出力をレベルシフトして用いる必要があり、レベルシフトする分、回路構成が複雑となり、その回路遅延により応答速度が低下してしまう。
【０００８】
この発明の目的は、電源供給の開始時に過大な電流が流れてしまうのを回避することのできる安定化電源回路を備えたＩＣカード用ＬＳＩを提供することにある。
この発明の他の目的は、外部電源や内部回路の負荷が急激に変動した場合でも出力電圧ＶＤＤ１の急激な上下動を回避することが出来る安定化電源回路を備えたＩＣカード用ＬＳＩを提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、第１電源電圧（外部電源）を入力して第２電源電圧（内部電源）を生成する出力制御ＭＯＳＦＥＴと、内部電源に係る帰還電圧と基準電位とを比較して上記出力制御ＭＯＳＦＥＴのゲートを制御する電圧比較器とを有する安定化電源回路において、電流量の制限される経路に接続された電流制限用ＭＯＳＦＥＴと、該電流制限用ＭＯＳＦＥＴを上記出力制御ＭＯＳＦＥＴとカレントミラー接続させるスイッチと、電源投入時から一定期間上記スイッチをオン状態とする時定数回路とを設けたものである。これにより、電源投入時（電源供給の開始時）に過大な電流が流れるのを回避することが出来る。
【００１０】
また、上記出力制御ＭＯＳＦＥＴを強制的にオフさせるスイッチトランジスタと、内部電源に係る帰還電圧と基準電位とを比較して内部電源が標準電圧より高い所定電圧を上回った場合に上記スイッチトランジスタをオン状態にする第２の電圧比較回路とを備えたものである。この構成により、帰還回路の応答速度の不十分さを補って内部電源の大きな跳ね上がりを抑えることが出来る。
【００１１】
また、上記帰還電圧の出力ノードに、帰還電圧が或る電圧幅以上に振れるのを阻止する電圧クランプ手段を設けたものである。従来の安定化電源回路では、例えば、外部電源や内部回路の負荷が標準状態からずれて帰還電圧が極度に下がり、その後、すぐに外部電源や内部負荷が標準状態に復帰した場合に、帰還回路の遅延により、外部電源や内部負荷が標準状態にあり且つ帰還電圧が極度に下がった状態が発生してしまい、それにより内部電源を反対側に跳ね上げてしまうといった反動現象を生じることがあるが、上記構成によりこの反動現象を低減することが出来る。
【００１２】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
［第１実施例］
図１は、本発明の第１実施例に係る安定化電源回路を示す回路構成図、図２はこの回路のより詳細な回路図である。
この安定化電源回路１００は、ＩＣカード用ＬＳＩ（大規模集積回路）に内蔵されるのに適したもので、外部から供給される第１電源電圧としての入力電圧ＶＤＤを受けて内部回路に供給する第２電源電圧としての出力電圧ＶＤＤ１を生成する。
【００１３】
回路構成は、入力電圧ＶＤＤをソース端子に受けてドレイン端子に出力電圧ＶＤＤ１を出力する出力制御ＭＯＳトランジスタＱＯ４と、出力電圧ＶＤＤ１を分圧して帰還電圧Ｖｒｅｔを生成する分割抵抗Ｒ１，Ｒ２（帰還回路）と、電圧平滑用のフィルタコンデンサＣｆ１と、帰還電圧Ｖｒｔと基準電圧Ｖｒｅｆとの差電圧を増幅する電圧比較回路としての誤差増幅器１１と、定電流源ＱＩおよびＮチャネル形の駆動ＭＯＳ ＱＤ２からなり誤差増幅器１１の出力を受けて出力制御ＭＯＳトランジスタＱＯ４のゲートを駆動するシングルエンド型の駆動段と、入力電圧ＶＤＤの供給開始時の流入電流を制限するための電流制限回路２０と、電流制限回路２０のスイッチＳＷ１，ＳＷ２の制御信号を生成する時定数回路３０（図２参照）等を備えたものである。
【００１４】
電流制限回路２０は、駆動段のＮＭＯＳ ＱＤ２に流れる電流を制限するＮＭＯＳ ＱＤ１およびスイッチＳＷ１、並びに、出力制御ＭＯＳトランジスタＱＯ４に流れる電流を制限する電流制限用ＭＯＳＦＥＴとしてのＰＭＯＳ ＱＤ３およびスイッチＳＷ２から構成される。これら第１ＮＭＯＳ ＱＤ１とＰＭＯＳ ＱＤ３とは、スイッチＳＷ１，ＳＷ２がオン状態のときだけ作用し、オフ状態のときには回路に何も作用を及ぼさない。
【００１５】
電流制限回路２０のＮＭＯＳ ＱＤ１は、ソース端子がグランドに、ドレイン端子がスイッチＳＷ１を介して誤差増幅器１１の出力端子と駆動ＭＯＳ ＱＤ２の接続ノードｎ１に接続され、且つ、ゲート・ドレイン間が結合される。そして、スイッチＳＷ１がオンされることで誤差増幅器１１からの出力電流ＩｏＥをグランドへ流す。また、スイッチＳＷ１がオンされることで駆動ＭＯＳ ＱＤ２とカレントミラー接続されるので、この駆動ＭＯＳ ＱＤ２の電流を上記出力電流ＩｏＥにミラー比を掛けた値に制限する。上記の出力電流ＩｏＥは、誤差増幅器１１の定電流ＭＯＳ Ｑ２により供給される動作電流以下に制限されている。
【００１６】
すなわち、電流制限回路２０のＮＭＯＳ ＱＤ１と駆動ＭＯＳ ＱＤ２とのミラー比をａ：ｂとすれば、スイッチＳＷ１がオン状態のときの駆動ＭＯＳ ＱＤ２のドレイン電流ＩＱＤ２は次式（１）のようになる。
ＩＱＤ２＝ＩｏＥ×（ｂ／ａ） ・・・・ （１）
【００１７】
電流制限回路２０のＰＭＯＳ ＱＤ３は、ソース端子が入力電圧ＶＤＤが印加される外部電源線に、ドレイン端子がスイッチＳＷ２を介して駆動ＭＯＳ ＱＤ２のドレイン端子と出力制御ＭＯＳトランジスタＱＯ４のゲート端子との接続ノードｎ２に接続され、且つ、ゲート・ドレイン間が結合される。そして、スイッチＳＷ２がオンされることで、ＰＭＯＳ ＱＤ３のソース・ドレイン間に制限された電流を流す。さらに、スイッチＳＷ１がオンされることで出力制御ＭＯＳトランジスタＱＯ４とカレントミラー接続され、この出力制御ＭＯＳトランジスタＱＯ４に流れる電流を、ＰＭＯＳ ＱＤ３に流れる電流にミラー比を掛けた値に制限する。
【００１８】
詳細には、スイッチＳＷ１，ＳＷ２がオン状態のときに、ＰＭＯＳ ＱＤ３に流れる電流は（ＩＱＤ２−ＩｏＤ）となるから、電流制限回路２０のＰＭＯＳ ＱＤ３と出力制御ＭＯＳトランジスタＱＤ４とのミラー比をｃ：ｄとすれば、出力制御ＭＯＳトランジスタＱＯ４に流れる電流ＩＱＤ４は次式（２）のように制限される。
ＩＱＤ４＝｛ＩｏＥ×（ｂ／ａ）−ＩｏＤ｝×（ｄ／ｃ） ・・・・ （２）
【００１９】
電流制限回路２０のスイッチＳＷ１，ＳＷ２は、図２に示すように、ＭＯＳトランジスタから構成され、そのゲートには時定数回路３０からの制御信号が入力されるようになっている。時定数回路３０は、入力電圧ＶＤＤの印加開始から抵抗Ｒ３０とコンデンサＣ３０で決まる期間だけ、スイッチＳＷ１，ＳＷ２をオンさせ、上記期間の経過後に、スイッチＳＷ１，ＳＷ２をオフさせる。スイッチＳＷ１，ＳＷ２をオンさせる期間は、出力制御ＭＯＳトランジスタＱＯ４に流れる上記制限された電流ＩＱＤ４でフィルタコンデンサＣｆ１を充電したときに、出力電圧ＶＤＤ１が十分に安定する長さに設定するのが良い。この時間Ｔは次式（３）で表わされる。
Ｔ＞（Ｃｆ１×ＶＤＤ１）／ＩＱＤ４ ・・・・ （３）
但し、ＶＤＤ１＝Ｖｒｅｆ×｛Ｒ２／（Ｒ２＋Ｒ１）｝
【００２０】
上記の構成により、入力電圧ＶＤＤの供給が開始されたときにＩＣカード用ＬＳＩの内部回路に流れ込む流入電流が制限されるので、ＩＣカードやその読取装置に設定された電流仕様を確実に満たすことが出来る。そして、電流が安定するころに速やかに電流制限回路２０の作用が解除されて、通常の安定化電源回路１００の動作が得られる。
【００２１】
［第２実施例］
図３には、本発明の第２実施例に係る安定化電源回路の回路図を示す。
この安定化電源回路１００は、誤差増幅器１１の出力を生成するのに、図２のようなアクティブ負荷ＭＯＳ Ｑ５，Ｑ６を使用せずに、１個の負荷ＭＯＳ Ｑ６ａを使用してそのカレントミラー出力を誤差増幅器１１の出力としたものである。そのため、誤差増幅器１１の出力を受ける駆動ＭＯＳ ＱＤ２の電流は、負荷ＭＯＳ Ｑ６ａの電流にミラー比を掛けた値に制限されたものとなる。
【００２２】
従って、第２実施例の電流制限回路２０ａは、図２の第１実施例の回路に比べて、駆動ＭＯＳ ＱＤ２の電流を制限する構成が省かれ、出力制御ＭＯＳトランジスタＱＯ４の電流を制限するＰＭＯＳ ＱＤ３とそれを作用させるスイッチＳＷ２だけの構成となっている。
【００２３】
この第２実施例に係る安定化電源回路１００では、第１実施例の回路に比べて、回路構成が簡単で回路素子数が少なくなるが、誤差増幅器１１、駆動段および出力制御ＭＯＳトランジスタＱＯ４のトータルの利得が低くなるので、第１実施例の回路の方が安定した電源供給性能という点では優れている。
【００２４】
［第３実施例］
図４には、本発明の第３実施例に係る安定化電源回路の回路構成図を、図５にはこの回路のより詳細な回路図を示す。
第３実施例の安定化電源回路１００は、内部回路に供給される出力電圧ＶＤＤ１が大きく跳ね上がってしまうのを防止する構成が付加されたものである。それにより入力電圧ＶＤＤや内部回路の負荷に急激な変化があった場合でも、出力電圧ＶＤＤ１が内部回路の耐圧を超えてしまうなどの不具合を回避することが出来る。
【００２５】
この安定化電源回路１００は、出力電圧ＶＤＤ１の跳上り防止回路４０として、標準電圧よりも大きい所定の制限電圧を出力電圧ＶＤＤ１が超えたことを検出する第２電圧比較回路としての電圧比較器４２と、出力制御ＭＯＳトランジスタＱＯ４のゲート端子とソース端子とを接続させるスイッチＭＯＳトランジスタＱ１３とを備えたものである。図５に示すように、上記電圧比較器４２は、ＰＭＯＳ Ｑ１３を駆動するため、誤差増幅器１１を構成する各ＭＯＳＦＥＴと逆の導電性のＭＯＳＦＥＴにより構成されている。
【００２６】
電圧比較器４２は、出力電圧ＶＤＤ１を抵抗分割した第２帰還電圧Ｖｒｅｔ２と基準電圧Ｖｒｅｆとを比較することで上記の検出を行う。第２帰還電圧Ｖｒｅｔ２の抵抗分割比は誤差増幅器１１に入力される帰還電圧Ｖｒｅｔよりも電圧が低くなるように設定され、それにより誤差増幅器１１と電圧比較器４２の動作開始点がずれるようになっている。半導体の製造プロセスにおいて抵抗比はばらつきなく形成することが出来るので、電圧比較器４２の動作開始点と誤差増幅器１１の動作開始点との関係は、製造プロセスのバラツキに影響されないものにすることが出来る。
【００２７】
このような跳上り防止回路４０を備えた安定化電源回路１００によれば、入力電圧ＶＤＤや内部回路の負荷が急激に変動して、出力電圧ＶＤＤ１が大きく跳ね上がり制限電圧を超えそうになった場合に、電圧比較器４２がそれを検出して速やかに出力制御ＭＯＳトランジスタＱＯ４のゲート・ソース間を短絡させるので、出力制御ＭＯＳトランジスタＱＯ４がオフして、出力電圧ＶＤＤ１が大きく跳ね上がってしまうのを防止することが出来る。
なお、誤差増幅器１１と電圧比較器４２の動作開始点をずらすのに、帰還電圧Ｖｒｅｔは両者に同じものを入力する一方、基準電圧を２種類生成して各々に異なるものを入力するように構成しても良い。
【００２８】
［第４実施例］
図６には、本発明の第４実施例に係る安定化電源回路の回路図を示す。
この第４実施例の安定化電源回路１００は、電圧比較器４２の動作開始点を誤差増幅器１１と異ならせるのに、比較する電圧を変えるのではなく、電圧比較器４２で差動入力を行う２つの入力ＭＯＳ Ｑ１０ａ，Ｑ１１ａの素子サイズを正負で異ならせることで実現したものであり、第３実施例の場合と同様の作用を得ることが出来る。
【００２９】
［第５実施例］
図７には、本発明の第５実施例に係る安定化電源回路の回路構成図、図８にはこの回路のより詳細な回路図を示す。
第５実施例の安定化電源回路１００は、従来の安定化電源回路と同様の構成にクランプ回路５０を付加して、帰還電圧Ｖｒｅｔを標準時より小さなクランプ電圧（第１電圧）よりも低くならないようにしたものである。
【００３０】
クランプ回路５０は、帰還電圧Ｖｒｅｔの出力線と入力電圧ＶＤＤが印加される電源線との間に接続されるＮチャネル形のクランプＭＯＳ Ｎ１と、該クランプＭＯＳ Ｎ１のゲート端子に供給される基準電圧Ｖｒｅｆ２と、基準電圧Ｖｒｅｆ２に変動が生じた場合にこの変動がゲート端子に伝わるのを遅延させる抵抗Ｒ５０およびコンデンサＣ５０などからなる。
【００３１】
クランプＭＯＳ Ｎ１は、帰還電圧Ｖｒｅｔが標準時の電圧のときにはオフされて何ら作用しないが、帰還電圧Ｖｒｅｔが一定値（＝ゲート電位Ｖｇ−閾値電圧Ｖｔｈ）より下がったときにオンされてクランプ作用を及ぼすようになっている。すなわち、入力電圧ＶＤＤや内部負荷の急激な変動により、出力電圧ＶＤＤ１および帰還電圧Ｖｒｅｔが一時的に降下するような場合に、クランプＭＯＳ Ｎ１がオンされて帰還電圧Ｖｒｅｔを所定の電圧（基準電圧Ｖｒｅｆ２−閾値電圧Ｖｔｈ）にクランプする。
【００３２】
また、クランプＭＯＳ Ｎ１をオンさせる入力電圧ＶＤＤや内部負荷の急激な変動は、基準電圧Ｖｒｅｆ２の変動にもなって現れる場合があるが、基準電圧Ｖｒｅｆの変動は抵抗Ｒ５０とコンデンサＣ５０の時定数回路によりクランプＭＯＳ Ｎ１のゲートにすぐに伝わらないので、一時的な帰還電圧Ｖｒｅｔの降下に対しては常に所定電圧でのクランプが可能となる。
【００３３】
このようなクランプ回路５０が付加された安定化電源回路１００によれば、入力電圧ＶＤＤや内部負荷が一時的に大きく変動してすぐに元のレベルに戻るような変動があった場合に、次に説明するような作用を及ぼして出力電圧ＶＤＤ１の変動をおさえることが出来る。
【００３４】
一般的に、例えば、入力電圧ＶＤＤが標準電圧より一旦小さくなってすぐ元の標準電圧に戻るようなパルス的な変動をした場合、先ず、入力電圧ＶＤＤが小さくなったことで出力電圧ＶＤＤ１が小さくなり、それに伴って帰還電圧Ｖｒｅｔが小さくなる。そして、この帰還電圧Ｖｒｅｔの低下が帰還回路によりフィードバックされて出力制御ＭＯＳトランジスタＱＯ４のゲートがより開かれるように制御される。しかし、誤差増幅器１１と駆動段による帰還動作には遅延があるので、ゲートが開かれる制御がなされるときには、既に入力電圧ＶＤＤが元の標準電圧に戻っていて、出力電圧ＶＤＤ１が逆に標準時より上昇してしまうといった反動現象が生じる。
【００３５】
このような場合に、上記のクランプ回路５０がないと、入力電圧ＶＤＤの一時的な低下が非常に大きかった場合に、それに伴う帰還電圧Ｖｒｅｔの低下も非常に大きくなるので、それによる出力電圧ＶＤＤ１の跳ね返りも大きくなってしまう。
【００３６】
それに対して、上記のクランプ回路５０が付加されていると、入力電圧ＶＤＤの一時的な低下が非常に大きかった場合でも、帰還電圧Ｖｒｅｔの低下は一定のレベルに抑えられるので、それによる出力電圧ＶＤＤ１の跳ね返りも一定値以下に抑制することが出来る。
【００３７】
図９には、クランプ回路が付加された安定化電源回路の他の回路例を示す。同図に示されるように、この実施例は図８のクランプ回路５０から抵抗Ｒ５０とコンデンサＣ５０を取り除いたものであるが、かかるか井６は入力電圧ＶＤＤや内部負荷の変動が基準電圧Ｖｒｅｆ３に余り影響しない回路構成の場合に有効である。
【００３８】
［第６実施例］
図１０には、本発明の第６実施例に係る安定化電源回路の回路図を示す。
第６実施例の安定化電源回路１００は、クランプ回路６０として、帰還電圧Ｖｒｅｔの出力線とグランドＧＤとの間に接続されたＰチャネル形のクランプＭＯＳ Ｐ１と、該クランプＭＯＳ Ｐ１のゲート端子に供給される基準電圧Ｖｒｅｆ３と、基準電圧Ｖｒｅｆ３に変動が生じた場合にこの変動がゲート端子に伝わるのを遅延させる抵抗Ｒ６０およびコンデンサＣ６０とを備えたものである。
【００３９】
第５実施例に係るクランプ回路が、帰還電圧Ｖｒｅｔを一定値以下に低下させなかったのに対して、この第６実施例に係るクランプ回路は、帰還電圧Ｖｒｅｔを標準時より大きいクランプ電圧（第２電圧）以上に上昇させないようにするものである。そして、このクランプ回路によれば、入力電圧ＶＤＤや内部負荷の急激な変動により、出力電圧ＶＤＤ１がパルス的に跳ね上がった場合に、次にその反動で出力電圧ＶＤＤ１が大きく低下してしまうのを防止することが出来る。
【００４０】
図１１には、クランプ回路が付加された安定化電源回路の他の回路例を示す。同図に示されるように、この実施例は図１０のクランプ回路６０から抵抗Ｒ６０とコンデンサＣ６０を取り除いたものであるが、かかる回路は入力電圧ＶＤＤや内部負荷の変動が基準電圧Ｖｒｅｆ３に余り影響しない回路構成の場合に有効である。
【００４１】
図１２には、上記安定化電源回路が内蔵されるＩＣカード用ＬＳＩの全体構成を示すブロック図である。
本発明の実施例のＩＣカード用ＬＳＩは、上述の安定化電源回路１００と、入力電圧ＶＤＤの印加開始時にマイクロコンピュータ１００をリセットさせるパワーオンリセット回路１１０と、ＣＰＵ１２１、不揮発性メモリ１２２、ＲＡＭ１２３，ＲＯＭ１２４およびＣＰＵ１２１の機能を補助するコプロセッサ１２５等を有するマイクロコンピュータ１２０と、外部信号と内部信号との電圧変換を行う電圧変換回路１３０などを備えたもので、安定化電源回路１００により生成された出力電圧ＶＤＤ１（内部電源電圧）はマイクロコンピュータ１２０の動作電圧として供給されるようになっている。
【００４２】
このＩＣカード用ＬＳＩは、内部に複数のＬＳＩやコンデンサ等の外付け部品の搭載が許容されるＰＣＭＣＩＡ規格のＰＣカードなどと異なり、外付け部品を必要としないで構成されるクレジットカードや電話のプリペイドカードなど薄型のカードに埋め込まれるのに適している。図１２の実施例のＩＣカードは、表面に端子電極を有し、この端子電極とＩＣカード用ＬＳＩの外部端子とが電気的に接続される接触型ＩＣとして構成される。
【００４３】
以上のように、第１と第２実施例に係る安定化電源回路１００を内蔵したＩＣカード用ＬＳＩによれば、ＩＣカード用ＬＳＩへの過大な流入電流を制限して電流仕様が確実に満たされると云う効果が得られる。また、第３〜第６実施例に係る安定化電源回路１００を内蔵したＩＣカード用ＬＳＩによれば、安定化電源回路１００の帰還動作の遅延に基づく内部電源電圧（出力電圧ＶＤＤ１）の跳ね上がりや跳ね下がりを低減して、回路素子の破壊や回路の誤動作を確実に防ぐことが出来る。
【００４４】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、第１実施例の電流制限回路２０と、第３実施例の跳上り防止回路４０と、第５と第６実施例のクランプ回路５０，６０とは、それぞれ安定化電源回路１００に独立的に作用を及ぼすものであるので、１個の安定化電源回路にこれらを全て備えるように構成しても良い。
また、Ｐチャネル形ＭＯＳとＮチャネル形ＭＯＳとを入れ替えることで、極性を逆にした安定化電源回路を構成できる。
【００４５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＩＣカード用ＬＳＩについて説明したがこの発明はそれに限定されるものでなく、安定化電源回路を備える種々のＬＳＩに広く利用することができる。
【００４６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、外部から供給される第１電源電圧の許容電圧範囲が広くても、常に過大な流入電流を制限することができ、確実に電流仕様を満たすことが出来るという効果がある。
【００４７】
また、外部から供給される第１電源電圧や内部負荷の急激な変動があった場合でも、内部回路へ供給する第２電源電圧の跳ね上がりや跳ね下がりを極力抑え、第２電源電圧が回路素子の耐圧を超えてしまったり、第２電源電圧が著しく低下して内部回路の誤動作を招くといった不具合を回避できるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る安定化電源回路を示す回路構成図である。
【図２】図１の回路の詳細を示す回路図である。
【図３】本発明の第２実施例に係る安定化電源回路を示す回路図である。
【図４】本発明の第３実施例に係る安定化電源回路を示す回路構成図である。
【図５】図４の回路の詳細を示す回路図である。
【図６】本発明の第４実施例に係る安定化電源回路を示す回路図である。
【図７】本発明の第５実施例に係る安定化電源回路を示す回路構成図である。
【図８】図７の回路の詳細を示す回路図である。
【図９】図８の安定化電源回路の変形例を示す回路図である。
【図１０】本発明の第６実施例に係る安定化電源回路を示す回路図である。
【図１１】図１０の安定化電源回路の変形例を示す回路図である。
【図１２】本発明の実施例のＩＣカード用ＬＳＩの全体構成を示すブロック図である。
【図１３】従来のＩＣカード用ＬＳＩに設けられる安定化電源回路の一例を示す回路図である。
【図１４】従来の安定化電源回路の特性を示す波形図である。
【符号の説明】
１１ 誤差増幅器
２０ 電流制限回路
３０ 時定数回路
４０ 跳上り防止回路
４２ 電圧比較器
５０ クランプ回路
６０ クランプ回路
１００ 安定化電源回路
Ｃｆ１ フィルタコンデンサ
Ｎ１ クランプＭＯＳ
Ｐ１ クランプＭＯＳ
ＱＯ４ 出力制御ＭＯＳトランジスタ
ＱＤ１，ＱＤ３ 電流制限用ＭＯＳ
Ｒ１，Ｒ２ 分割抵抗
ＳＷ１，ＳＷ２ スイッチ
ＶＤＤ 入力電圧（第１電源電圧）
ＶＤＤ１ 出力電圧（第２電源電圧）

Claims (2)

1. 外部から供給される第１電源電圧をソース端子に受けてドレイン端子に第２電源電圧を出力する出力制御ＭＯＳＦＥＴと、上記第２電源電圧の大きさに応じて変化する帰還電圧を発生させる帰還回路と、上記帰還電圧と基準電位とを比較して上記第２電源電圧が標準電圧になるように上記出力制御ＭＯＳＦＥＴのゲートを制御する電圧比較回路とを有する安定化電源回路を備えた半導体集積回路であって、
   上記安定化電源回路は、電流量の制限される経路にソース・ドレインが接続され且つゲート端子とドレイン端子とが結合される電流制限用ＭＯＳＦＥＴと、該電流制限用ＭＯＳＦＥＴを上記出力制御ＭＯＳＦＥＴとカレントミラー接続させることが可能なスイッチと、電源投入時に上記スイッチをオン状態とし所定時間経過後にオフ状態とする時定数回路とを備えていることを特徴とする半導体集積回路。
2. 請求項１に記載の半導体集積回路が搭載されるとともに、該半導体集積回路の所定の端子とカード表面に形成された外部接続用端子とが電気的に接続され、上記第１電源電圧が上記外部接続用端子から上記半導体集積回路に供給されるように構成されていることを特徴とするＩＣカード。

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