JP2008226384A - 半導体記憶装置及びその試験方法 - Google Patents

Abstract

【課題】メモリセルへの供給電圧を、通常モードにおける電源電圧よりも降圧させた状態で、通常の読出し動作を可能として、メモリセルのデータ保持特性の試験を簡便に行うことが可能な半導体記憶装置及びその試験方法を提供する。
【解決手段】メモリセルの低電位電源とグランドとの間に設けられた電流経路Ｒ１のコンダクタンスの値を調整する第１電流経路調整部Ｍ１と、電流経路Ｒ２のコンダクタンスの値を電流経路Ｒ１のコンダクタンスの値よりも大きい値に調整する第２電流経路調整部４０と、スリープモード設定信号及びテストモード設定信号に応じ、第２電流経路調整部４０の調整能力を制限する調整能力制限部５０と、を備え、テストモードにおいて、第１電流経路調整部Ｍ１及び調整能力が制限された第２電流経路調整部４０によって、電流経路Ｒ１、Ｒ２のコンダクタンスの値がそれぞれ調整され、メモリセルに対してアクセス動作が行われる。
【選択図】図１

Description

この発明は、信号入力を禁止しながら内部回路に供給される電源電圧を降圧することにより、待機時の電力消費の低減を図るいわゆるスリープモードにおけるメモリセルのデータ保持特性を簡便に試験する半導体記憶装置及びその試験方法に関する。

ＳＲＡＭ等の半導体記憶装置における省電力モードであるデータリテンションモードのテストとは、動作保証範囲内の電源電圧でデータが書き込まれたメモリセルに対して、電源電圧を降圧して所定時間維持した後、電源電圧を動作保証範囲内の電源電圧に戻してデータを読み出す試験であり、メモリセルにおけるデータの保持特性を試験するものである。

特許文献１に開示されている半導体記憶装置では、データリテンションモードのテストにおけるテスト時間の短縮が図られている。メモリセルに供給される電源電圧を降圧させる際、メモリセルの記憶ノードの“Ｈ”電位は、ライトドライバのＰＭＯＳトランジスタを介して電源ＶＣＣにリークして急速に低電位に下がる。上記の半導体記憶装置では、記憶ノードの“Ｈ”電位が低電位で安定状態となるまでに要する時間を短縮して、データリテンションモードのテストにおけるテスト時間を短縮している。

ここで、データリテンションモード及びスタンバイモードは、共に半導体記憶装置の待機時の電力消費を低減する動作モードであり、各々、個別に制御することができる。データリテンションモードでは、電源電圧端子に供給される電源電圧を降圧することにより、メモリセルに供給される電源電圧を降圧して電力消費の低減を図っている。また、スタンバイモードでは、イネーブル端子（ＣＥ端子）やチップセレクト端子（ＣＳ端子）により制御され、スタンバイ状態において各種信号の入力バッファ回路が信号入力の禁止状態となることにより、電力消費の低減を図っている。これらの動作モードを併用すれば、半導体記憶装置の待機時の電力消費を更に低減することができる。

上記背景技術では、データリテンションモードがスタンバイモードとは別個に制御されることを前提として、降圧された電源電圧を電源電圧端子に印加してデータリテンションモード時のテスト行う場合に、メモリセルの記憶ノードの“Ｈ”電位を、速やかに降圧された電源電圧の電圧値に下げることを目的とするものである。その後の読出し動作は、半導体記憶装置に対する通常の読出し制御により行われる。なお、上記の背景技術に関連するものとして、特許文献２、３に開示された技術が知られている。
特開２００４−３０３２８３号公報 特開２００２−３２９９０号公報 特開平４−２７８３００号公報

しかしながら、近年、半導体記憶装置の待機時の制御としてスリープモードが開発されている。スリープモードは、外部からの信号入力を受け付けない状態で内部回路に供給する内部電源電圧を通常使用時（通常モード）の電圧値から降圧して電力消費の低減を図る動作モードであり、データリテンションモードとスタンバイモードとを同時に実行することに類似する動作モードである。降圧された内部電源電圧におけるメモリセルのデータ保持特性の試験では、スリープモードにより降圧された電源電圧が供給された状態で所定時間の経過を待ち、その後、通常モードに戻してデータを読出すことが必要であった。

この点、上記の背景技術では、データリテンション時のテスト時間の短縮を目的とするものの、短縮されるのは、メモリセルの記憶ノードの“Ｈ”電位が速やかに降圧された電源電圧に下がるまでの時間である。降圧された電源電圧におけるデータ保持特性の試験は、降圧された電源電圧での所定時間の経過と、通常電源電圧に復帰の後の読出し動作による期待データとの比較による他はない。

スリープモードにおいては、降圧された電源電圧がメモリセルに供給される場合のデータ保持特性の試験では、降圧された電源電圧を供給した状態で所定時間のデータ保持動作を行わせることが必要であり、この所定時間によっては、試験時間の短縮を図れないばかりか、試験時間の増大を招来するおそれがある。

この発明は、このような状況に鑑み提案されたものであって、待機時の消費電流を低減する動作モードとしてスリープモードを備える半導体記憶装置に対して、メモリセルへの供給電圧を、通常モードにおける電源電圧よりも降圧させた状態で、通常の読出し動作を可能として、メモリセルのデータ保持特性の試験を簡便に行うことが可能な半導体記憶装置及びその試験方法を提供することを目的とする。

請求項１の発明に係る半導体記憶装置は、スリープモード及びテストモードを設定可能な半導体記憶装置において、メモリセルの低電位電源とグランドとの間に接続されて、該低電位電源と該グランドとの間に設けられた第１電流経路のコンダクタンスの値を調整する第１電流経路調整部と、前記メモリセルの低電位電源と前記グランドとの間に接続されて、前記第１電流経路とは異なる第２電流経路のコンダクタンスの値を前記第１電流経路のコンダクタンスの値よりも大きい値に調整する第２電流経路調整部と、前記スリープモードを設定するスリープモード設定信号及び前記テストモードを設定するテストモード設定信号に応じ、前記第２電流経路調整部の調整能力を制限する調整能力制限部と、を備え、前記テストモードにおいては、前記第１電流経路調整部及び前記調整能力が制限された前記第２電流経路調整部によって、前記第１電流経路のコンダクタンスの値及び前記第２電流経路のコンダクタンスの値がそれぞれ調整されると共に、前記メモリセルに対してアクセス動作が行われることを特徴とする。

請求項１の発明に係る半導体記憶装置によれば、スリープモードを設定するスリープモード設定信号及びテストモードを設定するテストモード設定信号に応じ、調整能力制限部によって、第２電流経路調整部の調整能力が制限されると、第２電流経路調整部によって、第２電流経路のコンダクタンスの値が、第１電流経路のコンダクタンスの値に近づくように調整されて、メモリセルの低電位側の電位を上昇させることができ、第２電流経路調整部の調整能力が制限される前に比べて、メモリセルの高電位側の電位と該メモリセルの低電位側の電位と差電圧の値が低下する。このため、第２電流経路調整部の調整能力が制限される前に比べて、前記差電圧に応じて定まるメモリセルへの供給電圧が低下する。そこで、請求項１の発明に係る半導体記憶装置によれば、リープモード及びテストモードにおいては、メモリセルに、前記差電圧に応じて定まる電圧を供給することにより、メモリセルに供給する電圧を低下させることができ、半導体記憶装置が消費する電力を低減させることができる。
また、請求項１の発明に係る半導体記憶装置によれば、テストモードにおいては、第１電流経路調整部及び調整能力が制限された第２電流経路調整部によって、第１電流経路のコンダクタンスの値及び第２電流経路のコンダクタンスの値がそれぞれ調整されると共に、メモリセルに対してアクセス動作が行われる。そこで、請求項１の発明に係る半導体記憶装置によれば、メモリセルに供給する電圧が低下すると、メモリセルへの供給電圧が、該メモリセルの安定動作に不十分な条件の下で、メモリセルにアクセスすることができる。したがって、請求項１の発明に係る半導体記憶装置によれば、メモリセルへのアクセス結果に基づいて、製造上のプロセスばらつきなどに起因して動作余裕が少ないメモリセルを特定することができる。このため、請求項１の発明に係る半導体記憶装置によれば、動作余裕が少ないメモリセルを特定することにより、動作不良を引き起こす可能性があるメモリセルを事前に検出することができる。

請求項６の発明に係る半導体記憶装置の試験方法は、スリープモード及びテストモードを設定可能な半導体記憶装置の試験方法において、メモリセルの低電位電源とグランドとの間に設けられた第１電流経路のコンダクタンスの値を調整する第１電流経路調整ステップと、前記メモリセルの低電位電源と前記グランドとの間に設けられた前記第１電流経路とは異なる第２電流経路のコンダクタンスの値を、前記第１電流経路のコンダクタンスの値よりも大きい値に調整する第２電流経路調整ステップと、前記スリープモードを設定するスリープモード設定信号及び前記テストモードを設定するテストモード設定信号に応じ、前記第２電流経路調整部の調整能力を制限する調整能力制限ステップと、を備え、前記テストモードにおいては、前記第１電流経路調整ステップ及び前記調整能力が制限された前記第２電流経路調整ステップによって、前記第１電流経路のコンダクタンスの値及び前記第２電流経路のコンダクタンスの値がそれぞれ調整されると共に、前記メモリセルに対してアクセス動作が行われることを特徴とする。

請求項６の発明に係る半導体記憶装置の試験方法によれば、スリープモードを設定するスリープモード設定信号及びテストモードを設定するテストモード設定信号に応じ、調整能力制御ステップによって、第２電流経路のコンダクタンスの値が、第１電流経路のコンダクタンスの値に近づくように調整されて、メモリセルの低電位側の電位を上昇させることができ、第２電流経路調整ステップの調整能力が制限される前に比べて、メモリセルの高電位側の電位と該メモリセルの低電位側の電位と差電圧の値が低下する。このため、第２電流経路調整ステップの調整能力が制限される前に比べて、前記差電圧に応じて定まるメモリセルへの供給電圧が低下する。そこで、請求項６の発明に係る半導体記憶装置の試験方法によれば、スリープモード及びテストモードにおいては、メモリセルに、前記差電圧に応じて定まる電圧を供給することにより、メモリセルに供給する電圧を低下させることができ、半導体記憶装置が消費する電力を低減させることができる。
また、請求項６の発明に係る半導体記憶装置の試験方法によれば、テストモードにおいては、第１電流経路調整ステップ及び調整能力が制限された第２電流経路調整ステップによって、第１電流経路のコンダクタンスの値及び第２電流経路のコンダクタンスの値がそれぞれ調整されると共に、メモリセルに対してアクセス動作が行われる。そこで、請求項６の発明に係る半導体記憶装置の試験方法によれば、調整能力が制限された第２電流経路調整ステップによって、第２電流経路のコンダクタンスの値が、第１電流経路のコンダクタンスの値に近づくように調整され、前記差電圧が低下し、メモリセルに供給する電圧が低下すると、メモリセルへの供給電圧が、該メモリセルの安定動作に不十分な条件の下で、メモリセルにアクセスすることができる。したがって、請求項６の発明に係る半導体記憶装置の試験方法によれば、メモリセルへのアクセス結果に基づいて、製造上のプロセスばらつきなどに起因して動作余裕が少ないメモリセルを特定することができる。このため、請求項６の発明に係る半導体記憶装置の試験方法によれば、動作余裕が少ないメモリセルを特定することにより、動作不良を引き起こす可能性があるメモリセルを事前に検出することができる。

本発明の半導体記憶装置及びその試験方法によれば、スリープモードを設定するスリープモード設定信号及びテストモードを設定するテストモード設定信号に応じ、メモリセルの低電位電源とグランドとの間に設けられた第２電流経路のコンダクタンスの値が、メモリセルの低電位電源とグランドとの間に設けられた第１電流経路のコンダクタンスの値に近づくように調整されて、メモリセルの低電位側の電位を上昇させることができ、第２電流経路のコンダクタンスの値を、１電流経路のコンダクタンスの値に近づける前に比べて、メモリセルの高電位側の電位と該メモリセルの低電位側の電位と差電圧の値が低下する。このため、第２電流経路のコンダクタンスの値を、１電流経路のコンダクタンスの値に近づける前に比べて、前記差電圧に応じて定まるメモリセルへの供給電圧が低下する。そこで、本発明の半導体記憶装置の試験方法によれば、リープモード及びテストモードにおいては、メモリセルに、前記差電圧に応じて定まる電圧を供給することにより、メモリセルに供給する電圧を低下させることができ、半導体記憶装置が消費する電力を低減させることができる。
また、本発明の半導体記憶装置及びその試験方法によれば、テストモードにおいては、第１電流経路のコンダクタンスの値及び第２電流経路のコンダクタンスの値がそれぞれ調整されると共に、メモリセルに対してアクセス動作が行われる。そこで、本発明の半導体記憶装置及びその試験方法によれば、第２電流経路のコンダクタンスの値が、第１電流経路のコンダクタンスの値に近づくように調整され、前記差電圧が低下し、メモリセルに供給する電圧が低下すると、メモリセルへの供給電圧が、該メモリセルの安定動作に不十分な条件の下で、メモリセルにアクセスすることができる。したがって、本発明の半導体記憶装置及びその試験方法によれば、メモリセルへのアクセス結果に基づいて、製造上のプロセスばらつきなどに起因して動作余裕が少ないメモリセルを特定することができる。このため、本発明の半導体記憶装置及びその試験方法によれば、動作余裕が少ないメモリセルを特定することにより、動作不良を引き起こす可能性があるメモリセルを事前に検出することができる。

＜実施形態１＞
本発明の実施形態１を、図１を参照しつつ説明する。ここでは、本発明の半導体記憶装置を、スタティックランダムアクセスメモリ（ＳＲＡＭ）１０を例に挙げて説明する。図１は、ＳＲＡＭ１０の回路構成図である。ＳＲＡＭ１０は、入力回路２０と、メモリセルアレイ３０と、Ｎ型チャンネルトランジスタＭ１と、スイッチング回路４０と、スイッチング制御回路５０とを備えている。

入力回路２０は、チップイネーブルバッファ２１と、ライトイネーブルバッファ２２と、インプットバッファ２３と、スリープバッファ２４とを備えている。チップイネーブルバッファ２１は、第１信号入力端子（ＩＮ１）を備えている。チップイネーブルバッファ２１の出力端子は、出力ラインＬ１に接続されている。

ライトイネーブルバッファ２２は、第１信号入力端子（ＩＮ２）を備えている。ライトイネーブルバッファ２２の第２入力端子は、前記出力ラインＬ１に接続されている。ライトイネーブルバッファ２２の出力端子は、出力ラインＬ２に接続されている。

インプットバッファ２３は、第１信号入力端子（ＩＮ３）を備えている。インプットバッファ２３の第２信号入力端子は、前記出力ラインＬ１に接続されている。インプットバッファ２３の出力端子は、出力ラインＬ３に接続されている。

スリープバッファ２４は、信号入力端子（ＩＮ４）を備えている。スリープバッファ２４の出力端子は、出力ラインＬ４に接続されている。出力ラインＬ４は、チップイネーブルバッファ２１の第２信号入力端子に接続されている。

メモリセルアレイ３０には、図示しないライトドライバを介し、出力ラインＬ２が接続されている。さらに、メモリセルアレイ３０には、図示しないローデコーダ及びカラムデコーダを介し、出力ラインＬ３が接続されている。メモリセルアレイ３０は、図示しない行列状に配置された複数のメモリセルを有する。各メモリセルには、電源電位ＶＣＣ及び接地電位ＶＳＳが供給される。各メモリセルは、接地電位供給線３１に接続されている。

Ｎ型チャンネルトランジスタＭ１のドレイン及びゲートは、接地電位供給線３１に接続されている。Ｎ型チャンネルトランジスタＭ１のソースは、グランドに接続されている。

スイッチング回路４０は、Ｎ型チャンネルトランジスタＭ２〜Ｍ５を備えている。各Ｎ型チャンネルトランジスタＭ２〜Ｍ５のドレインは、接地電位供給線３１に接続されている。各Ｎ型チャンネルトランジスタＭ２〜Ｍ５のソースは、グランドに接続されている。

スイッチング制御回路５０は、テストモード設定信号入力端子（ＩＮ５）と、ＮＡＮＤゲート回路５１と、インバータ５２と、遅延回路５３〜５５とを備えている。各遅延回路５３〜５５は、２つのインバータによって構成されている。ＮＡＮＤゲート回路５１の第１入力には、前記出力ラインＬ４が接続されている。ＮＡＮＤゲート回路５１の第２入力には、テストモード設定信号入力端子（ＩＮ５）が接続されている。ＮＡＮＤゲート回路５１の出力は、インバータ５２の入力に接続されている。インバータ５２の出力は、スイッチング回路４０が備えるＮ型チャンネルトランジスタＭ２のゲートに接続されている。

遅延回路５３は、インバータ５３Ａ、５３Ｂを備えている。インバータ５２の出力は、インバータ５３Ａの入力に接続されている。インバータ５３Ａの出力は、インバータ５３Ｂの入力に接続されている。インバータ５３Ｂの出力は、スイッチング回路４０が備えるＮ型チャンネルトランジスタＭ３のゲートに接続されている。

遅延回路５４は、インバータ５４Ａ、５４Ｂを備えている。インバータ５３Ｂの出力は、インバータ５４Ａの入力に接続されている。インバータ５４Ａの出力は、インバータ５４Ｂの入力に接続されている。インバータ５４Ｂの出力は、スイッチング回路４０が備えるＮ型チャンネルトランジスタＭ４のゲートに接続されている。

遅延回路５５は、インバータ５５Ａ、５５Ｂを備えている。インバータ５４Ｂの出力は、インバータ５５Ａの入力に接続されている。インバータ５５Ａの出力は、インバータ５５Ｂの入力に接続されている。インバータ５５Ｂの出力は、スイッチング回路４０が備えるＮ型チャンネルトランジスタＭ５のゲートに接続されている。

次に、本実施形態のＳＲＡＭ１０の動作を説明する。ＳＲＡＭ１０では、通常モードと、スリープモードと、テストモードとを設定することが可能である。通常モードでは、上記メモリセルへのデータの書き込みやメモリセルからの記憶データの読み出しが行われる。スリープモードでは、各第１信号入力端子（ＩＮ１）〜（ＩＮ３）から入力される信号を受信しない状態で、メモリセルに対応して配置されたビット線やワード線が非選択とされ、メモリセルへのデータの記憶やメモリセルに記憶されたデータの読み出しが行われない。テストモードでは、メモリセルの動作が正常であるか否かを判断するため、通常モードよりもメモリセルに供給する電圧を低下させた状態で、メモリセルへのデータの記憶やメモリセルに記憶されたデータの読み出しが行われる。

スリープモードにおいては、ＳＲＡＭ１０は、以下に説明するように動作する。スリープモードにおいては、信号入力端子（ＩＮ４）を通じ、スリープバッファ２４に、ローレベルのスリープモード設定信号ＳＬＰが入力される。スリープバッファ２４は、出力ラインＬ４を通じ、チップイネーブルバッファ２１に、ローレベルのスリープモード設定信号ＳＬＰを出力する。

チップイネーブルバッファ２１の第２入力端子に、ローレベルのスリープモード設定信号ＳＬＰが入力されると、チップイネーブルバッファ２１は、第１信号入力端子（ＩＮ１）から入力されるチップイネーブル信号ＣＥを受信しないように制御される。これにより、出力ラインＬ１を通じ、ライトイネーブルバッファ２２の第２信号入力端子及びインプットバッファ２３の第２信号入力端子に、チップイネーブル信号ＣＥを送信することが禁止される。

ライトイネーブルバッファ２２の第２信号入力端子に、チップイネーブル信号ＣＥが入力されなくなると、ライトイネーブルバッファ２２は、ディスエーブルされる。これにより、ライトイネーブルバッファ２２は、出力ラインＬ２に、第１信号入力端子（ＩＮ２）から入力されるライトイネーブル信号ＷＥを出力しない。したがって、出力ラインＬ２に接続されたライトドライバには、前記信号ＷＥが入力されず、ライトドライバによって、メモリセルにデータが書き込まれることがない。

また、インプットバッファ２３の第２信号入力端子に、チップイネーブル信号ＣＥが入力されなくなると、インプットバッファ２３は、ディスエーブルされる。これにより、インプットバッファ２３は、出力ラインＬ３に、第１信号入力端子（ＩＮ３）から入力されるアドレス信号ＡＤＤやデータ信号Ｄを出力しない。したがって、出力ラインＬ３に接続されたローデコーダやカラムデコーダには、アドレス信号ＡＤＤが入力されず、ビット線やワード線が選択されない。

加えて、スリープモードにおいては、前記出力ラインＬ４を通じ、スイッチング制御回路５０が備えるＮＡＮＤゲート回路５１の第１入力には、ローレベルの信号ＳＬＰが入力される。一方、スリープモードにおいては、テストモード設定信号入力端子（ＩＮ５）を通じ、ＮＡＮＤゲート回路５１の第２入力には、ハイレベルのテストモード設定信号ＴＥＳＴが入力される。

ＮＡＮＤゲート回路５１は、インバータ５２の入力に、ハイレベルの信号を出力する。インバータ５２は、Ｎ型チャンネルトランジスタＭ２のゲートに、ローレベルの信号ＣＳを出力する。これにより、Ｎ型チャンネルトランジスタＭ２のゲート電圧が低レベル電圧に固定され、Ｎ型チャンネルトランジスタＭ２がオフ状態になる。

各遅延回路５３〜５５は、各Ｎ型チャンネルトランジスタＭ３〜Ｍ５のゲートに、各遅延回路５３〜５５によって、信号ＣＳの周期を順次遅らせた信号ＣＳ１〜ＣＳ３を出力する。これによって、各Ｎ型チャンネルトランジスタＭ３〜Ｍ５のゲート電圧が、順次低レベル電圧に固定され、各Ｎ型チャンネルトランジスタＭ３〜Ｍ５は、順次オフ状態になる。

一方、スリープモードにおいては、Ｎ型チャンネルトランジスタＭ１のゲート電圧がスレッシュルド電圧付近に固定され、Ｎ型チャンネルトランジスタＭ１が、常時オン状態に維持されている。Ｎ型チャンネルトランジスタＭ１がオン状態になると、メモリセルに接地電位を供給する接地電位供給線３１から、Ｎ型チャンネルトランジスタＭ１を通じてグランドに至る電流路Ｒ１が形成される。Ｎ型チャンネルトランジスタＭ１が常時オン状態を維持すると、電流路Ｒ１のコンダクタンスの値が一定値に保たれる。なお、本実施形態では、電流路Ｒ１が、本発明の第１電流経路に相当し、Ｎ型チャンネルトランジスタＭ１が、本発明の第１電流経路調整部に相当する。また、Ｎ型チャンネルトランジスタＭ１を常時オン状態に維持し、電流路Ｒ１のコンダクタンスの値を一定値に保つことは、第１電流経路調整ステップに相当する。

本実施形態では、通常モードにおいては、ＮＡＮＤゲート回路５１の第１入力に、ハイレベルのスリープモード設定信号ＳＬＰが入力されると共に、ＮＡＮＤゲート回路５１の第２入力に、ハイレベルのテストモード設定信号ＴＥＳＴが入力される。ＮＡＮＤゲート回路５１は、インバータ５２の入力に、ローレベルの信号を出力する。その後、インバータ５２は、Ｎ型チャンネルトランジスタＭ２のゲートに、ハイレベルの信号ＣＳを出力する。これにより、Ｎ型チャンネルトランジスタＭ２のゲート電圧が高レベル電圧に固定され、Ｎ型チャンネルトランジスタＭ２がオン状態になる。

さらに、通常モードにおいては、各遅延回路５３〜５５によって、各Ｎ型チャンネルトランジスタＭ３〜Ｍ５のゲートに、信号ＣＳの周期を順次遅らせた信号ＣＳ１〜ＣＳ３を出力する。これによって、各Ｎ型チャンネルトランジスタＭ３〜Ｍ５のゲート電圧が、順次高レベル電圧に固定され、各Ｎ型チャンネルトランジスタＭ３〜Ｍ５は、順次オン状態になる。

各Ｎ型チャンネルトランジスタＭ２〜Ｍ５がオン状態になると、接地電位供給線３１から、各Ｎ型チャンネルトランジスタＭ２〜Ｍ５を通じてグランドに至る電流路Ｒ２が形成される。そこで、メモリセルに接地電位ＶＳＳが供給され、各トランジスタＭ２〜Ｍ５がオフ状態であるスリープモードに比べて、電流路Ｒ２のコンダクタンスの値が低下する。

本実施形態では、電流路Ｒ２が、本発明の第２電流経路に相当する。また、本実施形態では、スイッチング回路４０の各Ｎ型チャンネルトランジスタＭ２〜Ｍ５がオン状態になると、電流路Ｒ２が形成され、電流路Ｒ１のコンダクタンスの値よりも、電流路Ｒ２のコンダクタンスの値が大きくなるように調整される。したがって、スイッチング回路４０は、本発明の第２電流経路調整部に相当する。また、各Ｎ型チャンネルトランジスタＭ２〜Ｍ５がオン状態にし、電流路Ｒ１のコンダクタンスの値よりも、電流路Ｒ２のコンダクタンスの値が大きくなるように調整することは、本発明の第２電流経路調整ステップに相当する。

テストモードにおいては、ＳＲＡＭ１０は、以下に説明するように動作する。テストモードに切り替えるため、テストモード設定信号入力端子（ＩＮ５）を通じ、ローレベルのテストモード設定信号ＴＥＳＴが入力される。テストモードにおいては、スリープモードを解除するため、スリープバッファ２４に、ハイレベルのスリープモード設定信号ＳＬＰが入力される。スリープバッファ２４は、出力ラインＬ４を通じ、チップイネーブルバッファ２１に、ハイレベルのスリープモード設定信号ＳＬＰを出力する。

チップイネーブルバッファ２１の第２入力端子に、ハイレベルのスリープモード設定信号ＳＬＰが入力されると、チップイネーブルバッファ２１は、出力ラインＬ１を通じ、第１信号入力端子（ＩＮ１）から入力されるチップイネーブル信号ＣＥを、ライトイネーブルバッファ２２の第２信号入力端子に出力する。

ライトイネーブルバッファ２２の第２信号入力端子に、チップイネーブル信号ＣＥが入力されると、ライトイネーブルバッファ２２は、イネーブルされる。これにより、ライトイネーブルバッファ２２は、出力ラインＬ２に、第１信号入力端子（ＩＮ２）から入力されるライトイネーブル信号ＷＥを出力する。

また、インプットバッファ２３の第２信号入力端子に、チップイネーブル信号ＣＥが入力されると、インプットバッファ２３は、イネーブルされる。これにより、インプットバッファ２３は、出力ラインＬ３に、第１信号入力端子（ＩＮ３）から入力されるアドレス信号ＡＤＤやデータ信号Ｄを出力する。そこで、出力ラインＬ３に接続されたローデコーダやカラムデコーダには、アドレス信号ＡＤＤが入力され、ビット線やワード線が選択される。そして、選択されたビット線及びワード線に接続されたメモリセルに対し、出力ラインＬ２に接続されたライトドライバによって、データ信号Ｄに対応したデータが記憶される。

加えて、テストモードにおいては、前記出力ラインＬ４を通じ、ＮＡＮＤゲート回路５１の第１入力には、ハイレベルのスリープモード設定信号ＳＬＰが入力される。さらに、テストモードにおいては、上述したように、ＮＡＮＤゲート回路５１の第２入力には、ローレベルのテストモード設定信号ＴＥＳＴが入力される。

テストモードにおいては、ＳＲＡＭ１０が、上述したスリープモードと同様に動作し、スイッチング回路４０の各Ｎ型チャンネルトランジスタＭ２〜Ｍ５のゲート電圧が、順次低レベル電圧に固定され、各Ｎ型チャンネルトランジスタＭ２〜Ｍ５は、順次オフ状態になる。一方、テストモードにおいては、上述したスリープモードと同様に、Ｎ型チャンネルトランジスタＭ１が、常時オン状態に維持されている。

テストモードでは、各Ｎ型チャンネルトランジスタＭ２〜Ｍ５は、順次オフ状態になると、接地電位供給線３１によってメモリセルに供給する電位が、接地電位ＶＳＳよりも上昇する。本実施形態では、メモリセルに供給される電位が、Ｎ型チャンネルトランジスタＭ１のスレッシュルド電圧によって定められる。そこで、メモリセルの電源電位ＶＣＣと、前記スレッシュルド電圧とによって定められる電位との差が小さくなる。

したがって、テストモードでは、通常モードに比べて、前記電源電位ＶＣＣと、前記スレッシュルド電圧によって定められる電位との差によって定められるメモリセルへの印加電圧が小さくなる。テストモードでは、通常モードに比べて、メモリセルへの印加電圧が抑えられた状態で、メモリセルに、データが記憶される。テストモードでは、ワード線及びビット線に対し、読み出し電圧を供給することにより、図示しない読出回路によって、前記ワード線及び前記ビット線に接続されたメモリセルから、記憶データを読み出す。

本実施形態では、スイッチング制御回路５０が備えるＮＡＮＤゲート回路５１の入力に、スリープモード設定信号ＳＬＰ又はテストモード設定信号ＴＥＳＴが入力されると、上述したように、スイッチング制御回路５０が備えるインバータ５２の出力信号ＣＳや各遅延回路５３〜５５の各出力信号ＣＳ１〜ＣＳ３によって、各Ｎ型チャンネルトランジスタＭ２〜Ｍ５のゲート電圧が低レベル電圧又は高レベル電圧に固定される。これにより、各トランジスタＭ２〜Ｍ５はオフ状態又はオン状態に制御される。スイッチング制御回路５０は、各トランジスタＭ２〜Ｍ５をオフ状態又はオン状態に制御することにより、第２電流路Ｒ２のコンダクタンスの値を可変することができるから、本発明の調整能力制限部に相当する。また、スリープモード設定信号ＳＬＰ又はテストモード設定信号ＴＥＳＴにより、各トランジスタＭ２〜Ｍ５をオフ状態又はオン状態に制御され、第２電流路Ｒ２のコンダクタンスの値を可変することは、本発明の調整能力制限ステップに相当する。

＜実施形態１の効果＞
本実施形態のＳＲＡＭ１０では、ＮＡＮＤゲート回路５１に、テストモード設定信号ＴＥＳＴやスリープモード設定信号ＳＬＰが入力されたことに起因して、スイッチング制御回路５０から、Ｎ型チャンネルトランジスタＭ２に、ローレベルの信号ＣＳが入力され、各Ｎ型チャンネルトランジスタＭ３〜Ｍ５のゲートに、ローレベルの信号ＣＳ１〜ＣＳ３がそれぞれ入力され、各トランジスタＭ２〜Ｍ５がオフ状態になると、各トランジスタＭ２〜Ｍ５がオン状態である通常モードに比べて、接地電位供給線３１によって、メモリセルに供給する電位を、接地電位ＶＳＳよりも上昇させることができる。このため、スリープモード及びテストモードでは、通常モードに比べて、メモリセルの電源電位ＶＣＣと、接地電位供給線３１によって供給される電位との差によって定められるメモリセルへの印加電圧が小さくなる。そこで、本実施形態のＳＲＡＭ１０によれば、スリープモード及びテストモードにおいては、通常モードに比べて、メモリセルへの印加電圧が小さくなることにより、ＳＲＡＭ１０が消費する電力を低減させることができる。
また、本実施形態のＳＲＡＭ１０では、テストモードにおいては、Ｎ型チャンネルトランジスタＭ１及び各トランジスタＭ２〜Ｍ５が、それぞれオン状態になり、電流路Ｒ１、Ｒ２が形成された状態で、メモリセルへのデータの記憶や、メモリセルから記憶データが読み出される。そこで、テストモードにおいては、通常モードに比べ、メモリセルへの印加電圧が小さくなると、印加電圧が、メモリセルへの記憶及びメモリセルからの読み出し動作には不十分な条件の下で、メモリセルへのデータの記憶や、メモリセルから記憶データが読み出される。したがって、メモリセルへのデータの記憶結果や、メモリセルから記憶データの読み出し結果に基づいて、製造上のプロセスのばらつきに起因して、記憶動作や読み出し動作が安定しないメモリセルを特定することができる。このため、本実施形態のＳＲＡＭ１０では、記憶動作や読み出し動作が安定しないメモリセルを特定することにより、記憶動作の不良や読み出し動作の不良を引き起こす可能性があるメモリセルを、事前に検出することができる。

また、本実施形態のＳＲＡＭ１０の試験方法によれば、テストモード設定信号ＴＥＳＴやスリープモード設定信号ＳＬＰが入力されたことに起因して、Ｎ型チャンネルトランジスタＭ２に、ローレベルの信号ＣＳが入力され、各Ｎ型チャンネルトランジスタＭ３〜Ｍ５のゲートに、ローレベルの信号ＣＳ１〜ＣＳ３がそれぞれ入力され、各トランジスタＭ２〜Ｍ５がオフ状態になると、各トランジスタＭ２〜Ｍ５がオン状態である通常モードに比べて、接地電位供給線３１によって、メモリセルに供給する電位を、接地電位ＶＳＳよりも上昇させることができる。このため、スリープモード及びテストモードでは、通常モードに比べて、メモリセルの電源電位ＶＣＣと、接地電位供給線３１によって供給される電位との差によって定められるメモリセルへの印加電圧が小さくなる。そこで、本実施形態のＳＲＡＭ１０の試験方法によれば、スリープモード及びテストモードにおいては、通常モードに比べて、メモリセルへの印加電圧が小さくなることにより、ＳＲＡＭ１０が消費する電力を低減させることができる。
また、本実施形態のＳＲＡＭ１０の試験方法では、テストモードにおいては、Ｎ型チャンネルトランジスタＭ１及び各トランジスタＭ２〜Ｍ５が、それぞれオン状態になり、電流路Ｒ１、Ｒ２が形成された状態で、メモリセルへのデータの記憶や、メモリセルから記憶データが読み出される。そこで、テストモードにおいては、通常モードに比べ、メモリセルへの印加電圧が小さくなると、印加電圧が、メモリセルへの記憶及びメモリセルからの読み出し動作には不十分な条件の下で、メモリセルへのデータの記憶や、メモリセルから記憶データが読み出される。したがって、メモリセルへのデータの記憶結果や、メモリセルから記憶データの読み出し結果に基づいて、製造上のプロセスのばらつきに起因して、記憶動作や読み出し動作が安定しないメモリセルを特定することができる。このため、本実施形態のＳＲＡＭ１０の試験方法では、記憶動作や読み出し動作が安定しないメモリセルを特定することにより、記憶動作の不良や読み出し動作の不良を引き起こす可能性があるメモリセルを、事前に検出することができる。

本実施形態では、スイッチング制御回路５０が、テストモード設定信号入力端子（ＩＮ５）を備えると、各第１信号入力端子（ＩＮ１）〜（ＩＮ３）や前記信号入力端子（ＩＮ４）とは区別して、テストモード設定信号入力端子（ＩＮ５）から、テストモード設定信号ＴＥＳＴを入力することができ、テストモードへの切替操作を容易に行うことができる。

＜実施形態２＞
本発明の実施形態２を、図２を参照しつつ説明する。図２は、本実施形態のＳＲＡＭ１０Ａの回路構成図である。ここでは、実施形態１と同一の構成は同一の符号を付しその説明を省略する。ＳＲＡＭ１０Ａは、実施形態１のＳＲＡＭ１０の入力回路２０及びスイッイング制御飽きろ５０に代えて、入力回路２０Ａと、スイッチング制御回路５０Ａとを備えている。

入力回路２０Ａは、コマンドバッファ２１Ａと、ライトイネーブルバッファ２２と、インプットバッファ２３とを備えている。コマンドバッファ２１Ａは、第１信号入力端子（ＩＮ１Ａ）と、第２信号入力端子（ＩＮ２Ａ）と、第３信号入力端子（ＩＮ３Ａ）とを備えている。コマンドバッファ２１Ａの第１信号出力端子は、出力ラインＬ１Ａに接続されている。コマンドバッファ２１Ａの第２信号出力端子は、出力ラインＬ１Ｂに接続されている。

ライトイネーブルバッファ２２の第２入力端子は、前記出力ラインＬ１Ａに接続されている。インプットバッファ２３の第２入力端子は、前記出力ラインＬ１Ａに接続されている。

スイッチング回路５０Ａは、実施形態１のスイッチング回路５０のＮＡＮＤゲート回路５１に代えて、インバータ５１Ａを備えている。インバータ５１Ａの入力には、前記出力ラインＬ１Ｂを介し、コマンドバッファ２１Ａの第２信号出力端子が接続されている。インバータ５１Ａの出力は、インバータ５２の入力に接続されている。

次に、本実施形態のＳＲＡＭ１０Ａの動作を説明する。ここでは、実施形態１と同一の動作については、その説明を省略する。ＳＲＡＭ１０Ａにおいても、実施形態１と同様に、通常モードと、スリープモードと、テストモードとを設定することが可能である。コマンドバッファ２１Ａの第１信号入力端子（ＩＮ１Ａ）には、チップイネーブルコマンド信号ＣＥ１が入力される。コマンドバッファ２１Ａの第２信号入力端子（ＩＮ２Ａ）には、スリープモード設定コマンド信号ＳＬＰ１が入力される。コマンドバッファ２１Ａの第３信号入力端子（ＩＮ３Ａ）には、各種のテストコマンド信号Ｔｅｓｔ１が入力される。例えば、テストコマンド信号Ｔｅｓｔ１には、ＳＲＡＭ１０Ａに基板を実装した後の結線の確認や該ＳＲＡＭ１０Ａの動作に関するスキャンテストをする信号等が含まれる。

通常モードにおいては、ＳＲＡＭ１０Ａは、以下に説明するように動作する。通常モードにおいては、コマンドバッファ２１Ａには、第１信号入力端子（ＩＮ１Ａ）を通じ、チップイネーブルコマンド信号ＣＥ１が入力される。

通常モードでは、コマンドバッファ２１Ａは、出力ラインＬ１Ｂを通じ、インバータ５１Ａの入力に向けて、ハイレベルのスリープモード設定信号ＳＬＰを出力する。インバータ５１Ａは、インバータ５２の入力に、ローレベルの信号を出力する。その後、インバータ５２は、Ｎ型チャンネルトランジスタＭ２のゲートに、ハイレベルの信号ＣＳを出力する。

続いて、実施形態１と同様に、通常モードでは、各遅延回路５３〜５５によって、各Ｎ型チャンネルトランジスタＭ３〜Ｍ５のゲートに、信号ＣＳの周期を順次遅らせたハイレベルの信号ＣＳ１〜ＣＳ３を出力する。これにより、通常モードでは、実施形態１と同様に、各Ｎ型チャンネルトランジスタＭ２〜Ｍ５は、順次オン状態になる。

一方、通常モードにおいては、Ｎ型チャンネルトランジスタＭ１のゲート電圧がスレッシュルド電圧付近に固定され、Ｎ型チャンネルトランジスタＭ１が、常時オン状態に維持されている。

また、通常モードでは、コマンドバッファ２１Ａは、前記チップイネーブルコマンド信号ＣＥ１に対応させて、出力ラインＬ１Ａを通じ、ライトイネーブルバッファ２２の第２信号入力端子に向けて、チップイネーブル信号ＣＥを出力する。ライトイネーブルバッファ２２の第２信号入力端子に、チップイネーブル信号ＣＥが入力されると、ライトイネーブルバッファ２２は、イネーブルされる。

加えて、通常モードでは、コマンドバッファ２１Ａは、出力ラインＬ１Ａを通じ、インプットバッファ２３の第２信号入力端子に向けて、チップイネーブル信号ＣＥを出力する。インプットバッファ２３の第２信号入力端子に、チップイネーブル信号ＣＥが入力されると、インプットバッファ２３は、イネーブルされる。本実施形態の通常モードにおいては、ライトイネーブルバッファ２２及びインプットバッファ２３がイネーブルされると、実施形態１と同様に、メモリセルにデータが記憶される。

また、スリープモードにおいては、ＳＲＡＭ１０Ａは、以下に説明するように動作する。スリープモードにおいては、コマンドバッファ２１Ａには、第２信号入力端子（ＩＮ２Ａ）を通じ、スリープモード設定コマンド信号ＳＬＰ１が入力される。このとき、コマンドバッファ２１Ａでは、チップイネーブルコマンド信号ＣＥ１の入力が禁止される。

コマンドバッファ２１Ａは、前記スリープモード設定コマンド信号ＳＬＰ１に対応させて、出力ラインＬ１Ｂを通じ、インバータ５１Ａの入力に向けて、ローレベルのスリープモード設定信号ＳＬＰを出力する。インバータ５１Ａは、インバータ５２の入力に、ハイレベルの信号を出力する。その後、インバータ５２は、Ｎ型チャンネルトランジスタＭ２のゲートに、ローレベルの信号ＣＳを出力する。

続いて、実施形態１と同様に、スリープモードでは、各遅延回路５３〜５５によって、各Ｎ型チャンネルトランジスタＭ３〜Ｍ５のゲートに、信号ＣＳの周期を順次遅らせたローレベルの信号ＣＳ１〜ＣＳ３を出力する。これにより、スリープモードでは、実施形態１と同様に、各Ｎ型チャンネルトランジスタＭ２〜Ｍ５は、順次オフ状態になる。

さらに、スリープモードにおいては、コマンドバッファ２１Ａへのチップイネーブルコマンド信号ＣＥ１の入力が禁止され、ライトイネーブルバッファ２２の第２信号入力端子に、チップイネーブル信号ＣＥが入力されなくなると、ライトイネーブルバッファ２２は、ディスエーブルされる。

加えて、スリープモードにおいては、インプットバッファ２３の第２信号入力端子に、チップイネーブル信号ＣＥが入力されなくなると、インプットバッファ２３は、ディスエーブルされる。本実施形態のスリープモードにおいては、実施形態１のスリープモードと同様に、メモリセルにデータが書き込まれることがない。

テストモードおいては、ＳＲＡＭ１０Ａは、以下に説明するように動作する。テストモードにおいては、コマンドバッファ２１Ａには、第３信号入力端子（ＩＮ３Ａ）を通じ、ローレベルのテストコマンド信号Ｔｅｓｔ１が入力される。このとき、コマンドバッファ２１Ａでは、第１信号入力端子（ＩＮ１Ａ）を通じ、チップイネーブルコマンド信号ＣＥ１が入力されると共に、スリープモード設定コマンド信号ＳＬＰ１の入力が禁止される。なお、ここでは、テストコマンド信号Ｔｅｓｔ１は、テストモードを設定する信号である。

コマンドバッファ２１Ａは、前記テストコマンド信号Ｔｅｓｔ１をバッファリングし、出力ラインＬ１Ｂを通じ、インバータ５１Ａの入力に向けて、ローレベルのテスト信号Ｔｅｓｔを出力する。インバータ５１Ａは、インバータ５２の入力に、ハイレベルの信号を出力する。その後、インバータ５２は、Ｎ型チャンネルトランジスタＭ２のゲートに、ローレベルの信号ＣＳを出力する。

続いて、スリープモードと同様に、テストモードでは、各遅延回路５３〜５５が、各Ｎ型チャンネルトランジスタＭ３〜Ｍ５のゲートに、ローレベルの信号ＣＳ１〜ＣＳ３をそれぞれ出力する。これにより、テストモードでは、スリープモードと同様に、各Ｎ型チャンネルトランジスタＭ２〜Ｍ５は、順次オフ状態になる。

また、テストモードでは、通常モードと同様に、出力ラインＬ１Ａを通じ、ライトイネーブルバッファ２２の第２信号入力端子に向けて、チップイネーブル信号ＣＥを出力する。これにより、ライトイネーブルバッファ２２は、イネーブルされる。

加えて、テストモードでは、通常モードと同様に、出力ラインＬ１Ａを通じ、インプットバッファ２３の第２入力端子に向けて、チップイネーブル信号ＣＥを出力する。これにより、インプットバッファ２３は、イネーブルされる。テストモードでは、スリープモードと同様に、ライトイネーブルバッファ２２及びインプットバッファ２３がイネーブルされ、メモリセルにデータが記憶される。さらに、テストモードでは、読出回路（図示せず）によって行われる読出動作に応じ、メモリセルから、記憶データを読み出す。

本実施形態では、各コマンド信号ＣＥ１、ＳＬＰ１、Ｔｅｓｔ１が、本発明の第１入力信号に相当する。各信号入力端子（ＩＮ１Ａ）〜（ＩＮ３Ａ）は、本発明の信号入力端子に相当する。コマンドバッファ２１Ａは、本発明のコマンドバッファ部に相当する。また、本実施形態では、テスト信号Ｔｅｓｔが、本発明のテストモード設定信号に相当する。

＜実施形態２の効果＞
本実施形態では、コマンドバッファ２１Ａによって、第３信号入力端子（ＩＮ３Ａ）に入力されるテストコマンド信号Ｔｅｓｔ１に対応させて、スイッチング制御回路５０Ａが備えるインバータ５１Ａに、テスト信号Ｔｅｓｔが出力される。そこで、本実施形態のＳＲＡＭ１０Ａでは、第３信号入力端子（ＩＮ３Ａ）に入力されるテストコマンド信号Ｔｅｓｔ１に対応させて、テスト信号Ｔｅｓｔを生成するため、実施形態１のＳＲＡＭ１０とは異なり、テストモード設定信号入力端子を備える必要がない。

＜実施形態３＞
本発明の実施形態３を、図３を参照しつつ説明する。図３は、本実施形態のＳＲＡＭ１０Ｂの回路構成図である。ここでは、実施形態１及び実施形態２と同一の構成は同一の符号を付しその説明を省略する。ＳＲＡＭ１０Ｂは、実施形態２の入力回路２０Ａに代えて、入力回路２０Ｂを備えている。

入力回路２０Ｂは、モードレジスタセット制御部２１Ｂと、インタフェース制御部２２Ｂと、レジスタＲＥＧ１と、レジスタＲＥＧ２と、制御信号発生部２３Ｂとを備えている。

モードレジスタセット制御部２１Ｂは、第１信号入力端子（ＩＮ１Ｂ）と、第２信号入力端子（ＩＮ２Ｂ）と、第３信号入力端子（ＩＮ３Ｂ）と、第４信号入力端子（ＩＮ４Ｂ）と、第５信号入力端子（ＩＮ５Ｂ）とを備えている。

インタフェース制御部２２Ｂは、第１信号入力端子（ＩＮ６Ｂ）を備えている。インタフェース制御部２２Ｂの第２信号入力端子には、前記モードレジスタセット制御部２１Ｂの信号出力端子が接続されている。

レジスタＲＥＧ１の信号入力端子は、インタフェース制御部２２Ｂの信号出力端子に接続されている。レジスタＲＥＧ１の信号出力端子には、出力ラインＬ３Ａが接続されている。出力ラインＬ３Ａは、図示しないローデコーダ及びカラムデコーダ等を介し、メモリセルアレイ３０に接続されている。レジスタＲＥＧ２の信号入力端子は、インタフェース制御部２２Ｂの信号出力端子に接続されている。

制御信号発生部２３Ｂの第１信号入力端子は、モードレジスタセット制御部２１Ｂの信号出力端子に接続されている。制御信号発生部２３Ｂの第２信号入力端子は、レジスタＲＥＧ２の信号出力端子に接続されている。制御信号発生部２３Ｂの信号出力端子は、出力ラインＬ１Ｃ及び出力ラインＬ１Ｄに接続されている。出力ラインＬ１Ｃは、スイッチング制御回路５０Ａが備えるインバータ５１Ａに接続されている。出力ラインＬ１Ｄは、図示しないローデコーダ及びカラムデコーダを介し、メモリセルアレイ３０に接続されている。

次に、本実施形態のＳＲＡＭ１０Ｂの動作を説明する。ここでは、実施形態１及び実施形態２と同一の動作については、その説明を省略する。ＳＲＡＭ１０Ｂにおいても、実施形態１及び実施形態２と同様に、通常モードと、スリープモードと、テストモードとを設定することが可能である。

モードレジスタセット制御部２１Ｂの第１信号入力端子（ＩＮ１Ｂ）には、チップイネーブル信号ＣＥが入力される。モードレジスタセット制御部２１Ｂの第２信号入力端子（ＩＮ２Ｂ）〜第４信号入力端子（ＩＮ４Ｂ）には、各モード（通常モード、スリープモード、テストモード）を選択するための制御信号が入力される。第２信号入力端子（ＩＮ２Ｂ）には、ローアドレスストローブ信号ＲＡＳが入力される。第３信号入力端子（ＩＮ３Ｂ）には、カラムアドレスストローブ信号ＣＡＳが入力される。第４信号入力端子（ＩＮ４Ｂ）には、ライトイネーブル信号ＷＥが入力される。第５入力信号（ＩＮ５Ｂ）には、クロック信号ＣＬＫが入力される。クロック信号ＣＬＫは、ＳＲＡＭ１０Ｂのマスタークロック信号である。

また、インタフェース制御部２２Ｂの第１入力端子（ＩＮ６Ｂ）には、アドレス信号ＡＤＤやデータ信号Ｄが入力される。

通常モードにおいては、ＳＲＡＭ１０Ｂは、以下に説明するように動作する。モードレジスタセット制御部２１Ｂは、各制御信号ＣＥ、ＲＡＳ、ＣＡＳ、ＷＥに応じて、通常モードを選択する信号が入力されると、インタフェース制御部２２Ｂ及び制御信号発生部２３Ｂに、通常モード制御信号ＭＲＳ１を出力する。

制御信号発生部２３Ｂは、第１信号入力端子に、前記通常モード制御信号ＭＲＳ１が入力されると、ローレベルの制御信号ＣＳ５を生成する。制御信号発生部２３Ｂは、出力ラインＬ１Ｃを通じ、インバータ５１Ａの入力に向けて、ハイレベルの制御信号ＣＳ５を出力する。これによって、実施形態１及び実施形態２と同様に、各Ｎ型チャンネルトランジスタＭ２〜Ｍ５が、順次オン状態になる。さらに、実施形態１及び実施形態２と同様に、Ｎ型チャンネルトランジスタＭ１は、常時オン状態に維持されている。

また、インタフェース制御部２２Ｂは、第２信号入力端子に、通常モード制御信号ＭＲＳ１が入力されると、レジスタＲＥＧ１に、アドレス信号ＡＤＤ及びデータ信号Ｄを出力する。アドレス信号ＡＤＤ及びデータ信号Ｄは、ＲＥＧ１に記憶された後に、出力ラインＬ３Ａを通じ、図示しないローデコーダ、カラムデコーダやライトドライバに出力される。その後、ＳＲＡＭ１０Ｂでは、実施形態１及び実施形態２の通常モードと同様に、データ信号Ｄに対応したデータが、メモリセルに記憶される。

スリープモードにおいては、ＳＲＡＭ１０Ｂは、以下に説明するように動作する。モードレジスタセット制御部２１Ｂは、各制御信号ＣＥ、ＲＡＳ、ＣＡＳ、ＷＥに応じて、インタフェース制御部２２Ｂ及び制御信号発生部２３Ｂに、スリープモード制御信号ＭＲＳ２を出力する。

制御信号発生部２３Ｂは、第１信号入力端子に、前記スリープモード制御信号ＭＲＳ２が入力されると、ローレベルの制御信号ＣＳ５を生成する。制御信号発生部２３Ｂは、出力ラインＬ１Ｃを通じ、インバータ５１Ａの入力に向けて、ローレベルの制御信号ＣＳ５を出力する。これによって、実施形態１及び実施形態２と同様に、各Ｎ型チャンネルトランジスタＭ２〜Ｍ５が、順次オフ状態になる。さらに、実施形態１及び実施形態２と同様に、Ｎ型チャンネルトランジスタＭ１０は、常時オン状態に維持されている。

また、インタフェース制御部２２Ｂは、第２信号入力端子に、スリープモード制御信号ＭＲＳ２が入力されると、レジスタＲＥＧ１及びレジスタＲＥＧ２に、アドレス信号ＡＤＤ及びデータ信号Ｄを出力することを禁止する。本実施形態のスリープモードにおいては、実施形態１及び実施形態２のスリープモードと同様に、メモリセルにデータが書き込まれることがない。

テストモードおいては、ＳＲＡＭ１０Ｂは、以下に説明するように動作する。モードレジスタセット制御部２１Ｂは、各制御信号ＣＥ、ＲＡＳ、ＣＡＳ、ＷＥに応じて、インタフェース制御部２２Ｂ及び制御信号発生部２３Ｂに、テストモード制御信号ＭＲＳ３を出力する。

インタフェース制御部２２Ｂは、第２信号入力端子に、テストモード制御信号ＭＲＳ３が入力されると、レジスタＲＥＧ２に、アドレス信号ＡＤＤ及びデータ信号Ｄを出力する。アドレス信号ＡＤＤ及びデータ信号Ｄは、レジスタＲＥＧ２に記憶された後に、制御信号発生部２３Ｂの第２信号入力端子に向けて、出力される。

制御信号発生部２３Ｂは、第１信号入力端子に入力されたテストモード制御信号ＭＲＳ３及び第２信号入力端子に入力されたアドレス信号ＡＤＤ及びデータ信号Ｄに応じて、ローレベルの制御信号ＣＳ５を生成する。制御信号ＣＳ５は、出力ラインＬ１Ｃを通じ、インバータ５１Ａの入力に向けて、出力される。アドレス信号ＡＤＤ及びデータ信号Ｄは、出力ラインＬ１Ｄを通じ、図示しないローデコーダ、カラムデコーダやライトドライバに出力される。

インバータ５１Ａに、ローレベルの制御信号ＣＳ５が入力されると、上述したスリープモードと同様に、各Ｎ型チャンネルトランジスタＭ２〜Ｍ５が、順次オフ状態になる。上述したスリープモードと同様に、Ｎ型チャンネルトランジスタＭ１は、常時オン状態に維持されている。

テストモードでは、各Ｎ型チャンネルトランジスタＭ２〜Ｍ５が、オフ状態を維持すると共に、Ｎ型チャンネルトランジスタＭ１が、オン状態を維持した状態で、前記データＤに対応したデータが、図示しないライトドライバによって、メモリセルに記憶される。さらに、テストモードでは、読出回路（図示せず）によって行われる読出動作に応じ、メモリセルから、記憶データを読み出す。

本実施形態では、各信号ＣＥ、ＲＡＳ、ＣＡＳ、ＷＥが、本発明の第１入力信号に相当する。各信号ＡＤＤ、Ｄは、本発明の第２入力信号に相当する。各信号入力端子（ＩＮ１Ｂ）〜（ＩＮ６Ｂ）は、本発明の信号入力端子に相当する。各モード制御信号ＭＲＳ１〜ＭＲＳ３は、各モード（通常モード、スリープモード、テストモード）を選択するために用いられるから、本発明の状態設定コマンドに相当する。

また、本実施形態では、モードレジスタセット制御部２１Ｂが、本発明の第１デコーダに相当する。レジスタＲＥＧ２は、インタフェース制御部２２Ｂの第２入力端子（ＩＮ６Ｂ）から入力されるアドレス信号ＡＤＤ及びデータ信号Ｄを記憶するから、発明のレジスタに相当する。

＜実施形態３の効果＞
本実施形態のＳＲＡＭ１０Ｂでは、各制御信号ＣＥ、ＲＡＳ、ＣＡＳ、ＷＥに応じて、モードレジスタセット制御部２１Ｂが、テストモード制御信号ＭＲＳ３を、インタフェース制御部２２Ｂの第２信号入力端子に向けて、出力している。その後、インタフェース制御部２２Ｂは、第２信号入力端子に、テストモード制御信号ＭＲＳ３が入力されると、レジスタＲＥＧ２に、アドレス信号ＡＤＤ及びデータ信号Ｄを出力する。そして、制御信号発生部２３Ｂは、レジスタＲＥＧ２に記憶されたアドレス信号ＡＤＤ、データ信号Ｄ及びテストモード制御信号ＭＲＳ３に応じて、ローレベルの制御信号ＣＳ５を生成する。これによって、本実施形態のＳＲＡＭ１０Ｂでは、各Ｎ型チャンネルトランジスタＭ２〜Ｍ５を、順次オフ状態にし、通常モードに比べて、メモリセルへの印加電圧が抑えられた状態で、メモリセルに、データが記憶されたり、メモリセルから、記憶データを読み出している。したがって、本実施形態のＳＲＡＭ１０Ｂでは、テストモードを選択するために、各信号入力端子（ＩＮ１Ｂ）〜（ＩＮ６Ｂ）から入力される各制御信号ＲＡＳ等やアドレス信号ＡＤＤとは別に、テストモードを選択する信号を入力する端子を設ける必要がない。

＜実施形態４＞
本発明の実施形態４を、図４を参照しつつ説明する。図４は、本実施形態のＳＲＡＭ１０Ｃの要部を図示した回路構成図である。ここでは、実施形態１ないし実施形態３と同一の構成は同一の符号を付しその説明を省略する。ＳＲＡＭ１０Ｃは、電圧発生回路６０を備えている。電圧調整回路６０は、基準電圧生成回路６１と、電圧調整回路６２と、Ｎ型チャンネルトランジスタＭ７とを備えている。

基準電圧生成回路６１は、テストモード設定信号入力端子（ＩＮ５）と、図示しない分圧回路を備えている。テストモード設定信号入力端子（ＩＮ５）は、分圧回路の入力部に接続された起動回路（図示せず。）に接続されている。また、テストモード設定信号入力端子（ＩＮ５）は、スイッチング制御回路５０が備えるＮＡＮＤゲート回路５１の第１入力に接続されている。ＮＡＮＤゲート回路５１の第２入力には、信号入力端子（ＩＮ４）が接続されている。信号入力端子（ＩＮ４）には、上述したスリープモード設定信号ＳＬＰが入力される。

電圧調整回路６２は、誤差増幅器ＥＲＡ１を備えている。誤差増幅器ＥＲＡ１の反転入力端子は、前記分圧回路の出力部に接続されている。誤差増幅器ＥＲＡ１の非反転入力端子は、接地電位供給線３１に接続されている。

Ｎ型チャンネルトランジスタＭ７のドレインは、接地電位供給線３１に接続されている。Ｎ型チャンネルトランジスタＭ７のゲートは、誤差増幅器ＥＲＡ１の出力端子（Ｎ）に接続されている。Ｎ型チャンネルトランジスタＭ７のソースは、グランドに接続されている。

次に、本実施形態のＳＲＡＭ１０Ｃの動作を説明する。ここでは、実施形態ないし実施形態３と同一の動作については、その説明を省略する。ＳＲＡＭ１０Ｃにおいても、実施形態１ないし実施形態２と同様に、通常モードと、スリープモードと、テストモードとを設定することが可能である。なお、通常モードにおいては、ＳＲＡＭ１０Ｃは、実施形態１ないし実施形態３と同様に動作する。

スリープモードにおいては、ＳＲＡＭ１０Ｃは、以下に説明するように動作する。スリープモードにおいては、信号入力端子（ＩＮ４）を通じ、ＮＡＮＤゲート回路５１の第２入力に、ローレベルのスリープモード設定信号ＳＬＰが入力される。スリープモードにおいては、テストモード設定信号入力端子（ＩＮ５）を通じ、ＮＡＮＤゲート回路５１の第１入力には、ハイレベルのテストモード設定信号ＴＥＳＴが入力される。これによって、実施形態１ないし実施形態３と同様に、各Ｎ型チャンネルトランジスタＭ２〜Ｍ５が、順次オフ状態になる。さらに、実施形態１ないし実施形態３と同様に、Ｎ型チャンネルトランジスタＭ１は、常時オン状態に維持されている。

テストモードにおいては、ＳＲＡＭ１０Ｃは、以下に説明するように動作する。テストモードにおいては、テストモード設定信号入力端子（ＩＮ５）を通じ、基準電圧生成回路６１が備える分圧回路の起動部に、ローレベルのテストモード設定信号ＴＥＳＴが入力される。

前記起動部に、ローレベルのテストモード設定信号ＴＥＳＴが入力されると、分圧回路は、電源電位ＶＣＣを分圧し、基準電圧ＶＲＥＦを発生させる。分圧回路は、出力部を通じ、前記誤差増幅器ＥＲＡ１の反転入力端子に、基準電圧ＶＲＥＦを印加する。一方、誤差増幅器ＥＲＡ１の非反転入力端子には、接地電位供給線３１によってメモリセルに供給される電位Ｖ１が印加される。

誤差増幅器ＥＲＡ１は、基準電圧ＶＲＥＦと電位Ｖ１とを比較し、出力端子（Ｎ）から、Ｎ型チャンネルトランジスタＭ７のゲートに、誤差出力電圧ＶＯＰを出力する。本実施形態では、誤差出力電圧ＶＯＰによって、Ｎ型チャンネルトランジスタＭ７のＯＮ状態が制御され、電位Ｖ１の値が、基準電圧ＶＲＥＦの値になるように制御される。Ｎ型チャンネルトランジスタＭ７がＯＮ状態になると、接地電位供給線３１から、Ｎ型チャンネルトランジスタＭ７を通じてグランドに至る電流路Ｒ３が形成される。

加えて、ローレベルのテストモード設定信号ＴＥＳＴは、テストモード設定信号入力端子（ＩＮ５）を通じ、ＮＡＮＤゲート回路５１の第１入力に入力される。テストモードにおいては、信号入力端子（ＩＮ４）を通じ、ＮＡＮＤゲート回路５１の第２入力に、 ハイレベルのスリープ信号ＳＬＰが入力される。これによって、ＳＲＡＭ１０Ｃでは、実施形態１のＳＲＡＭ１０と同様に、各型チャンネルトランジスタＭ２〜Ｍ５は、順次オフ状態になる。このため、各Ｎ型チャンネルトランジスタＭ２〜Ｍ５を通じてグランドに至る電流路Ｒ２が形成されない。

また、ＳＲＡＭ１０Ｃでは、実施形態１のＳＲＡＭ１０と同様に、Ｎ型チャンネルトランジスタＭ１がオン状態を維持し、電流路Ｒ１のコンダクタンスの値が一定値に保たれる。

本実施形態では、Ｎ型チャンネルトランジスタＭ７の電流駆動能力を、Ｎ型チャンネルトランジスタＭ１の電流駆動能力やＮ型チャンネルトランジスタＭ２〜Ｍ５からなるトランジスタ群の電流駆動能力とは異なるものに調整することにより、電流路Ｒ３のコンダクタンスの値が、電流路Ｒ１のコンダクタンスの値よりも大きく、電流路Ｒ２のコンダクタンスの値よりも小さく設定している。

本実施形態では、上述した動作により、テストモードにおいては、電流路Ｒ１及び電流路Ｒ３が形成される。各電流路Ｒ１〜Ｒ３のコンダクタンスの値を、上記のような関係に設定することにより、電流路Ｒ２、Ｒ３を除く電流路Ｒ１が形成されるスリープモードに比べて、テストモードでは、電流路Ｒ１、Ｒ３を形成することにより、接地電位供給線３１によってメモリセルに供給される電位が、低下する。このため、電源電位ＶＣＣと、接地電位供給線３１によってメモリセルに供給される電位との差が大きくなる。そこで、テストモードでは、スリープモードに比べて、電源電位ＶＣＣと、接地電位供給線３１によってメモリセルに供給される電位との差によって定められるメモリセルへの印加電圧が、大きくなる。このため、スリープモードに比べて、テストモードでは、メモリセルへの印加電圧を、該メモリセルの安定動作に必要な電圧に近づけることができる。

本実施形態では、電流路Ｒ３が、本発明の第３電流経路に相当する。基準電圧生成回路６１は、テストモード設定信号入力端子（ＩＮ５）から、分圧回路の起動部に、ローレベルのテストモード設定信号ＴＥＳＴを入力されると、分圧回路は、基準電圧ＶＲＥＦを発生させる。したがって、基準電圧発生回路６１は、本発明の基準電圧発生部に相当する。

また、本実施形態では、電圧調整回路６２が備える誤差増幅器ＥＲＡ１の誤差出力電圧ＶＯＰが、Ｎ型チャンネルトランジスタＭ７のオン状態を制御し、電流路Ｒ３のコンダクタンスの値を、電流路Ｒ１のコンダクタンスの値よりも大きく、電流路Ｒ２のコンダクタンスの値よりも小さく設定している。したがって、電圧調整回路６２及びＮ型チャンネルトランジスタＭ７は、本発明のコンダクタンス調整部に相当する。本実施形態では、基準電圧発生回路６１、電圧調整回路６２、Ｎ型チャンネルトランジスタＭ７をそれぞれ備えた電圧発生回路６０が、本発明の第３電流経路調整部に相当する。

＜実施形態４の効果＞
本実施形態のＳＲＡＭ１０Ｃでは、テストモード設定信号入力端子（ＩＮ５）から、分圧回路の起動部に、ローレベルのテストモード設定信号ＴＥＳＴを入力されると、分圧回路は、基準電圧ＶＲＥＦを発生させる。さらに、本実施形態のＳＲＡＭ１０Ｃでは、誤差増幅器ＥＲＡ１によって、接地電位供給線３１によってメモリセルに供給される電位Ｖ１が、基準電圧ＶＲＥＦと比較され、誤差増幅器ＥＲＡ１の誤差出力電圧ＶＯＰが、Ｎ型チャンネルトランジスタＭ７のゲートに供給される。このため、誤差出力電圧ＶＯＰにより、Ｎ型チャンネルトランジスタＭ７のＯＮ状態が制御され、電流路Ｒ３のコンダクタンスの値が、電流路Ｒ１のコンダクタンスの値よりも大きく、電流路Ｒ２のコンダクタンスの値よりも小さく設定される。
そこで、本実施形態のＳＲＡＭ１０Ｃでは、分圧回路の分圧比を調整することにより、基準電圧ＶＲＥＦの値を任意に変更すると、任意に変更した基準電圧ＶＲＥＦの値に対応させて、誤差出力電圧ＶＯＰを変化させることができる。変化させた誤差出力電圧ＶＯＰがＮ型チャンネルトランジスタＭ７のゲートに供給されると、該誤差出力電圧ＶＯＰに応じて、Ｎ型チャンネルトランジスタＭ７のＯＮ状態が制御され、電流路Ｒ３のコンダクタンスの値を、電流路Ｒ１のコンダクタンスの値よりも大きく、電流路Ｒ２のコンダクタンスの値よりも小さく設定することができる。
したがって、本実施形態のＳＲＡＭ１０Ｃでは、電流路Ｒ３のコンダクタンスの値を、任意に調整することにより、接地電位供給線３１によってメモリセルに供給される電位Ｖ１が変化し、電源電位ＶＣＣと、接地電位供給線３１によってメモリセルに供給される電位Ｖ１との差によって定められるメモリセルへの印加電圧が、任意に調整される。このため、メモリセルへの印加電圧が、任意に調整されると、メモリセルの動作条件を変化させることができ、任意に調整されたメモリセルへの印加電圧に応じ、テストモードの設定状態を変化させることができる。

本発明は、上述した実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において構成の一部を適宜変更して実施することができる。

本発明の実施形態１のＳＲＡＭの回路構成図である。 実施形態２のＳＲＡＭの回路構成図である。 実施形態３のＳＲＡＭの回路構成図である。 実施形態４のＳＲＡＭの回路構成図である。

符号の説明

１０ ＳＲＡＭ
２１Ａ コマンドバッファ
３０ メモリセルアレイ
４０ スイッチング回路
５０ スイッチング制御回路
６１ 基準電圧生成回路
６２ 電圧調整回路
ＩＮ５ テストモード設定信号入力端子
Ｒ１〜Ｒ３ 電流路
ＳＬＰ スリープモード設定信号
ＴＥＳＴ テストモード設定信号

Claims (6)

1. スリープモード及びテストモードを設定可能な半導体記憶装置において、
   メモリセルの低電位電源とグランドとの間に接続されて、該低電位電源と該グランドとの間に設けられた第１電流経路のコンダクタンスの値を調整する第１電流経路調整部と、
   前記メモリセルの低電位電源と前記グランドとの間に接続されて、前記第１電流経路とは異なる第２電流経路のコンダクタンスの値を前記第１電流経路のコンダクタンスの値よりも大きい値に調整する第２電流経路調整部と、
   前記スリープモードを設定するスリープモード設定信号及び前記テストモードを設定するテストモード設定信号に応じ、前記第２電流経路調整部の調整能力を制限する調整能力制限部と、を備え、
   前記テストモードにおいては、前記第１電流経路調整部及び前記調整能力が制限された前記第２電流経路調整部によって、前記第１電流経路のコンダクタンスの値及び前記第２電流経路のコンダクタンスの値がそれぞれ調整されると共に、前記メモリセルに対してアクセス動作が行われることを特徴とする半導体記憶装置。
2. 前記調整能力制限部は、前記テストモード設定信号が入力されるテストモード設定信号入力端子を備えることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記テストモード設定信号入力端子とは異なる信号入力端子に入力される第１入力信号が入力されるコマンドバッファ部を備え、
   前記コマンドバッファ部は、前記第１入力信号に応じて、前記テストモード設定信号を生成することを特徴とする請求項１に記載の半導体記憶装置。
4. 前記第１入力信号をデコードする第１デコーダと、
   前記第１デコーダのデコード結果に応じ、前記第１入力信号とは異なる信号であって前記信号入力端子に入力される第２入力信号を格納するレジスタと、を備え、
   前記第１デコーダによって、前記第１入力信号が、状態設定コマンドであることが認識されたことに応じて、前記第２入力信号が前記レジスタに格納され、該レジスタに格納された前記第２入力信号に基づいて、前記テストモードであるか否かが認識されることを特徴とする請求項１に記載の半導体記憶装置。
5. 前記メモリセルの低電位電源と前記グランドとの間に接続されて、前記第１電流経路及び前記第２電流経路とは異なる第３電流経路のコンダクタンスの値を調整する第３電流経路調整部を備え、
   前記第３電流経路調整部は、
   前記テストモード設定信号に応じて基準電圧を発生させる基準電圧発生部と、
   前記基準電圧に応じ、前記第３電流経路のコンダクタンスの値を、前記第１電流経路のコンダクタンスの値よりも大きい値であって前記第２電流経路のコンダクタンスの値よりも小さい値に調整するコンダクタンス調整部と、
   を備えることを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
6. スリープモード及びテストモードを設定可能な半導体記憶装置の試験方法において、
   メモリセルの低電位電源とグランドとの間に設けられた第１電流経路のコンダクタンスの値を調整する第１電流経路調整ステップと、
   前記メモリセルの低電位電源と前記グランドとの間に設けられた前記第１電流経路とは異なる第２電流経路のコンダクタンスの値を、前記第１電流経路のコンダクタンスの値よりも大きい値に調整する第２電流経路調整ステップと、
   前記スリープモードを設定するスリープモード設定信号及び前記テストモードを設定するテストモード設定信号に応じ、前記第２電流経路調整ステップの調整能力を制限する調整能力制限ステップと、を備え、
   前記テストモードにおいては、前記第１電流経路調整ステップ及び前記調整能力が制限された前記第２電流経路調整ステップによって、前記第１電流経路のコンダクタンスの値及び前記第２電流経路のコンダクタンスの値がそれぞれ調整されると共に、前記メモリセルに対してアクセス動作が行われることを特徴とする半導体記憶装置の試験方法。

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