JP4107269B2 - 固体撮像装置 - Google Patents

Description

本発明は、固体撮像装置に関し、特に単位画素から列信号線を介して出力されるアナログ信号をデジタル信号に変換して読み出す構成の固体撮像装置に関する。

固体撮像装置として、近年、単位画素の行列状（マトリックス状）の配列に対して列毎にアナログ−デジタル変換装置（以下、ＡＤＣ(Analog-Digital Converter)と略す）を配置してなる列並列ＡＤＣ搭載のＣＭＯＳイメージセンサが報告されている（例えば、非特許文献１参照）。

図１５は、従来例に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１００の構成を示すブロック図である。

図１５において、単位画素１０１は、フォトダイオードおよび画素内アンプを有し、行列状に２次元配置されることによって画素アレイ部１０２を構成している。この画素アレイ部１０２の行列状の画素配置に対して、行毎に行制御線１０３（１０３−１，１０３−２，…）が配線され、列毎に列信号線１０４（１０４−１，１０４−２，…）が配線されている。画素アレイ部１０２の行アドレスや行走査の制御は、行走査回路１０５により行制御線１０３−１，１０３−２，…を介して行われる。

列信号線１０４−１，１０４−２，…の一端側には、これら列信号線１０４−１，１０４−２，…毎にＡＤＣ１０６が配置されてカラム処理部（列並列ＡＤＣブロック）１０７を構成している。また、ＡＤＣ１０６の各々に対して、ランプ（ＲＡＭＰ）波形の参照電圧Ｖｒｅｆを生成するデジタル−アナログ変換装置（以下、ＤＡＣ(Digital-Analog Converter)と略す）１０８と、所定周期のクロックＣＫに同期してカウント動作を行うことにより、後述する比較器１１０で比較動作が行われる時間を計測するカウンタ１０９とが設けられている。

ＡＤＣ１０６は、行制御線１０３−１，１０３−２，…毎に、選択行の単位画素１０１から列信号線１０４−１，１０４−２，…を経由して得られるアナログ信号を、ＤＡＣ１０８で生成される参照電圧Ｖｒｅｆと比較する比較器１１０と、この比較器１１０の比較出力に応答してカウンタ１０９のカウント値を保持するメモリ装置１１１とからなり、単位画素１０１から与えられるアナログ信号をＮビットのデジタル信号に変換する機能を有している。

カラム処理部１０７のＡＤＣ１０６の各々に対する列アドレスや列走査の制御は、列走査回路１１２によって行われる。すなわち、ＡＤＣ１０６の各々でＡＤ変換されたＮビットのデジタル信号は、列走査回路１１２による列走査によって順に２Ｎビット幅の水平出力線１１３に読み出され、当該水平出力線１１３によって信号処理回路１１４まで伝送される。信号処理回路１１４は、２Ｎビット幅の水平出力線１１３に対応した２Ｎ個のセンス回路、減算回路および出力回路などによって構成されている。

タイミング制御回路１１５は、マスタークロックＭＣＫに基づいて行走査回路１０５、ＡＤＣ１０６、ＤＡＣ１０８、カウンタ１０９および列走査回路１１２などの各動作に必要なクロック信号やタイミング信号を生成し、これらクロック信号やタイミング信号を該当する回路部分に供給する。

次に、上記構成の従来例例に係るＣＭＯＳイメージセンサ１００の動作を、図１６のタイミングチャートを用いて説明する。

ある選択行の単位画素１０１からの列信号線１０４−１，１０４−２，…への１回目の読み出し動作が安定した後、ＤＡＣ１０８からランプ波形の参照電圧Ｖｒｅｆを比較器１１０に与えることで、当該比較器１１０において列信号線１０４−１，１０４−２，…の信号電圧Ｖｘと参照電圧Ｖｒｅｆとの比較動作が行われる。この比較動作において、参照電圧Ｖｒｅｆと信号電圧Ｖｘとが等しくなったときに、比較器１１０の出力Ｖｃｏの極性が反転する。この比較器１１０の反転出力を受けて、メモリ装置１１１には比較器１１０での比較時間に応じたカウンタ１０９のカウント値Ｎ１が保持される。

この１回目の読み出し動作では、単位画素１０１のリセット成分ΔＶの読み出しが行われる。このリセット成分ΔＶ内には、単位画素１０１毎にばらつく固定パターンノイズがオフセットとして含まれている。しかし、このリセット成分ΔＶのばらつきは一般に小さく、またリセットレベルは全画素共通であるため、１回目の読み出し時の列信号線１４の信号電圧Ｖｘはおおよそ既知である。したがって、１回目のリセット成分ΔＶの読み出し時には、ランプ波形の参照電圧Ｖｒｅｆを調整することにより、比較器１１０での比較期間を短くすることが可能である。本従来例では、７ビット分のカウント期間（１２８クロック）でリセット成分ΔＶの比較を行っている。

２回目の読み出しでは、リセット成分ΔＶに加え単位画素１０１毎の入射光量に応じた信号成分の読み出しが、１回目の読み出しと同様の動作によって行われる。すなわち、ある選択行の単位画素１０１から列信号線１０４−１，１０４−２，…への２回目の読み出し動作が安定した後、ＤＡＣ１０８からランプ波形の参照電圧Ｖｒｅｆを比較器１１０に与えることで、当該比較器１１０において列信号線１０４−１，１０４−２，…の信号電圧Ｖｘと参照電圧Ｖｒｅｆとの比較動作が行われる。

参照電圧Ｖｒｅｆが比較器１１０に与えられると同時に、カウンタ１０９で２回目のカウントがなされる。そして、２回目の比較動作において、参照電圧Ｖｒｅｆと信号電圧Ｖｘとが等しくなったときに、比較器１１０の出力Ｖｃｏの極性が反転する。この比較器１１０の反転出力を受けて、メモリ装置１１１には比較器１１０での比較時間に応じたカウンタ１０９のカウント値Ｎ２が保持される。このとき、１回目のカウント値Ｎ１と２回目のカウント値Ｎ２とは、メモリ装置１１１内の異なった場所に保持される。

上述した一連のＡＤ変換動作の終了後、列走査回路１１２による列走査により、メモリ装置１１１に保持された１回目と２回目のそれぞれＮビットのデジタル信号が２Ｎ本の水平出力線１１３を経て信号処理回路１１４に供給され、当該信号処理回路１１４内の減算回路（図示せず）において（２回目の信号）−（１回目の信号）の減算処理がなされた後に外部へ出力される。その後、順次行毎に同様の動作が繰り返されることによって２次元画像が生成される。

上記従来例に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサでは、メモリ装置１１１内に１回目と２回目のカウント値Ｎ１，Ｎ２を保持する必要があり、Ｎビットの信号に対してメモリ装置１１１が２Ｎ個必要となるため回路規模、回路面積が増大する。また、カウンタ１０９からＮ系統のクロックＣＫ１〜ＣＫＮをメモリ装置１１１に入力する必要があるため、クロック雑音の増加や消費電力の増大も懸念される。更に、水平出力線１１３も１回目と２回目のカウント値Ｎ１，Ｎ２を出力するために２Ｎ本必要となり、またそれに伴う電流増加も生ずる。加えて、外部出力前には、１回目と２回目のカウント値Ｎ１，Ｎ２を減算するためにＮ個の減算回路が必要になり、回路規模、回路面積が増大する。

ところで、高速撮像のために、画素情報を間引き読み出し（飛ばし読み出し）することによってフレームレートを向上させる手法が採られる場合がある（例えば、非特許文献２参照）。この手法を採ることにより、図１７に示すプログレッシブ走査方式では３０フレーム/秒のフレームレートのところを、図１８に示すインターレース走査方式（一行間引き）では６０フレーム/秒のフレームレートを実現できる。すなわち、出力する画素情報を行単位で間引いて読み出し、読み出し行数を例えば１／２にすればフレームレートを２倍にすることができる。

W.Yang et.al,"An Integrated 800x600 CMOS Image System" ISSCC Digest of Technical Papers，pp.304-305，Feb.1999 M.Loose et.al,"2/3-inch CMOS Imaging Sensor for High Definition Television",2001 IEEE Workshop on CMOS and CCD Imaging Sensors

しかしながら、非特許文献２記載の従来技術、即ち画素情報の間引き読み出しによってフレームレートの向上を図る技術では、フレームレートが高くなるにつれて各単位画素における露光時間が短縮され、例えばフレームレートが２倍になれば、露光時間は半分になる。その結果、単位画素の実効的な感度も半分になる。したがって、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１００において、画素情報の間引き読み出しの技術を適用してフレームレートの向上を図った場合、高フレームレート化によって単位画素の感度が低下するため、撮像結果に感度低下が起こるという課題がある。

本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、感度低下を招くことなく、高フレームレート化を実現可能な固体撮像装置を提供することにある。

本発明による固体撮像装置は、
光電変換素子を含む単位画素が行列状に２次元配置されるとともに、当該単位画素の行列状配置に対して列毎に列信号線が配線されてなる画素アレイ部と、
前記画素アレイ部の各単位画素を行毎に選択制御する行走査手段と、
前記行走査手段によって選択制御された行の単位画素から前記列信号線を介して出力されるアナログ信号をデジタル信号に変換し、かつ得られたデジタル信号を複数の単位画素間で加算して出力するアナログ−デジタル変換手段と、
前記アナログ−デジタル変換手段で加算されたデジタル信号の出力制御を行う列走査手段と、
前記列走査手段の制御によって前記アナログ−デジタル変換手段から出力されるデジタル信号を伝送する出力線とを備え、
前記アナログ−デジタル変換手段は、
前記単位画素から出力されるアナログ信号を参照電圧と比較する比較手段と、
前記比較手段での比較動作の開始から比較動作の終了までをカウントするカウント手段とを有し、
前記カウント手段にて前記デジタル信号の加算処理を行う
ことを特徴としている。

上記構成の固体撮像装置において、単位画素から出力されるアナログ信号をデジタル値に変換するとともに、当該デジタル値を複数の単位画素間で加算して読み出すことで、読み出した画素情報数の観点からすれば、画素情報の間引き読み出し（飛ばし読み出し）を行ったのと同じことになるが、１つの画素情報についての情報量の観点からすれば、加算する画素の画素数倍となる。したがって、フレームレートを例えば２倍に向上すべく、単位画素の露光時間を１／２にしたとしても、アナログ−デジタル変換の際にデジタル値を２行分の単位画素間で加算することで、１つの画素情報についての情報量が２倍になるため感度低下が起きない。

本発明によれば、単位画素から列信号線を介して出力されるアナログ信号をデジタル値に変換して読み出す構成の固体撮像装置において、デジタル値を複数の単位画素間で加算して読み出すことにより、単位画素の露光時間を短縮したとしても、結果として１つの画素情報の情報量が減ることはないため、感度低下を招くことなく、高フレームレート化を図ることができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

［第１実施形態］
図１は、本発明の第１実施形態に係る固体撮像装置、例えば列並列ＡＤＣ搭載のＣＭＯＳイメージセンサの構成を示すブロック図である。図１に示すように、本実施形態に係るＣＭＯＳイメージセンサ１０は、光電変換素子を含む単位画素１１が行列状（マトリックス状）に多数２次元配置されてなる画素アレイ部１２に加えて、行走査回路１３、カラム処理部１４、参照電圧供給部１５、列走査回路１６、水平出力線１７およびタイミング制御回路１８を有する構成となっている。

このシステム構成において、タイミング制御回路１８は、マスタークロックＭＣＫに基づいて、行走査回路１３、カラム処理部１４、参照電圧供給部１５および列走査回路１６などの動作の基準となるクロック信号や制御信号などを生成し、行走査回路１３、カラム処理部１４、参照電圧供給部１５および列走査回路１６などに対して与える。

また、画素アレイ部１２の各単位画素１１を駆動制御する周辺の駆動系や信号処理系、即ち行走査回路１３、カラム処理部１４、参照電圧供給部１５、列走査回路１６、水平出力線１７およびタイミング制御回路１８などは、画素アレイ部１２と同一のチップ（半導体基板）１９上に集積される。

単位画素１１としては、ここでは図示を省略するが、光電変換素子（例えば、フォトダイオード）に加えて、例えば、当該光電変換素子で光電変換して得られる電荷をＦＤ（フローティングディフュージョン）部に転送する転送トランジスタと、当該ＦＤ部の電位を制御するリセットトランジスタと、ＦＤ部の電位に応じた信号を出力する増幅トランジスタとを有する３トランジスタ構成のものや、さらに画素選択を行うための選択トランジスタを別に有する４トランジスタ構成のものなどを用いることができる。

画素アレイ部１２には、単位画素１１がｍ列ｎ行分だけ２次元配置されるとともに、このｍ行ｎ列の画素配置に対して行毎に行制御線２１（２１−１〜２１−ｎ）が配線され、列毎に列信号線２２（２２−１〜２２−ｍ）が配線されている。行制御線２１−１〜２１−ｎの各一端は、行走査回路１３の各行に対応した各出力端に接続されている。行走査回路１３は、シフトレジスタなどによって構成され、行制御線２１−１〜２１−ｎを介して画素アレイ部１２の行アドレスや行走査の制御を行う。

カラム処理部１４は、例えば、画素アレイ部１２の画素列毎、即ち列信号線２２−１〜２２−ｍ毎に設けられたＡＤＣ（アナログ−デジタル変換回路）２３−１〜２３−ｍを有し、画素アレイ部１２の各単位画素１１から列毎に出力されるアナログ信号をデジタル信号に変換して出力する。本発明ではこれらＡＤＣ２３−１〜２３−ｍの構成を特徴としており、その詳細については後述する。

参照電圧供給部１５は、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ（ＲＡＭＰ）波形の参照電圧Ｖｒｅｆを生成する手段として、例えばＤＡＣ（デジタル−アナログ変換回路）１５１を有している。なお、ランプ波形の参照電圧Ｖｒｅｆを生成する手段としては、ＤＡＣ１５１に限られるものではない。

ＤＡＣ１５１は、タイミング制御回路１８から与えられる制御信号ＣＳ１による制御の下に、当該タイミング制御回路１８から与えられるクロックＣＫに基づいてランプ波形の参照電圧Ｖｒｅｆを生成してカラム処理部１５のＡＤＣ２３−１〜２３−ｍに対して供給する。

ここで、本発明が特徴とするＡＤＣ２３−１〜２３−ｍの構成の詳細について具体的に説明する。

なお、ＡＤＣ２３−１〜２３−ｍの各々は、単位画素１１全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、単位画素１１の露光時間を１／Ｎに設定してフレームレートをＮ倍、例えば２倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作を選択的に行い得る構成となっている。この動作モードの切り替えは、タイミング制御回路１８から与えられる制御信号ＣＳ２，ＣＳ３による制御によって実行される。また、タイミング制御回路１８に対しては、外部のシステムコントローラ（図示せず）から、通常フレームレートモードと高速フレームレートモードの各動作モードとを切り替えるための指示情報が与えられる。

ＡＤＣ２３−１〜２３−ｍは全て同じ構成となっており、ここでは、ＡＤＣ２３−ｍを例に挙げて説明するものとする。ＡＤＣ２３−ｍは、比較器３１、計数手段である例えばアップ／ダウンカウンタ（図中、Ｕ／ＤＣＮＴと記している）３２、転送スイッチ３３およびメモリ装置３４を有する構成となっている。

比較器３１は、画素アレイ部１２のｎ列目の各単位画素１１から出力される信号に応じた列信号線２２−ｍの信号電圧Ｖｘと、参照電圧供給部１５から供給されるランプ波形の参照電圧Ｖｒｅｆとを比較し、例えば、参照電圧Ｖｒｅｆが信号電圧Ｖｘよりも大なるときに出力Ｖｃｏが“Ｈ”レベルになり、参照電圧Ｖｒｅｆが信号電圧Ｖｘ以下のときに出力Ｖｃｏが“Ｌ”レベルになる。

アップ／ダウンカウンタ３２は非同期カウンタであり、タイミング制御回路１８から与えられる制御信号ＣＳ２による制御の下に、タイミング制御回路１８からクロックＣＫがＤＡＣ１５１と同時に与えられ、当該クロックＣＫに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うことにより、比較器３１での比較動作の開始から比較動作の終了までの比較期間を計測する。

具体的には、通常フレームレートモードでは、１つの単位画素１１からの信号の読み出し動作において、１回目の読み出し動作時にダウンカウントを行うことにより１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことにより２回目の読み出し時の比較時間を計測する。

一方、高速フレームレートモードでは、ある行の単位画素１１についてのカウント結果をそのまま保持しておき、引き続き、次の行の単位画素１１について、前回のカウント結果から１回目の読み出し動作時にダウンカウントを行うことで１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことで２回目の読み出し時の比較時間を計測する。

転送スイッチ３３は、タイミング制御回路１８から与えられる制御信号ＣＳ３による制御の下に、通常フレームレートモードでは、ある行の単位画素１１についてのアップ／ダウンカウンタ３２のカウント動作が完了した時点でオン（閉）状態となって当該アップ／ダウンカウンタ３２のカウント結果をメモリ装置３４に転送する。

一方、例えばＮ＝２の高速フレームレートでは、ある行の単位画素１１についてのアップ／ダウンカウンタ３２のカウント動作が完了した時点でオフ（開）状態のままであり、引き続き、次の行の単位画素１１についてのアップ／ダウンカウンタ３２のカウント動作が完了した時点でオン状態となって当該アップ／ダウンカウンタ３２の垂直２画素分についてのカウント結果をメモリ装置３４に転送する。

このようにして、画素アレイ部１２の各単位画素１１から列信号線２２−１〜２２−ｍを経由して列毎に供給されるアナログ信号が、ＡＤＣ２３（２３−１〜２３−ｍ）における比較器３１およびアップ／ダウンカウンタ３２の各動作により、Ｎビットのデジタル信号に変換されてメモリ装置３４（３４−１〜３４−ｍ）に格納される。

列走査回路１６は、シフトレジスタなどによって構成され、カラム処理部１４におけるＡＤＣ２３−１〜２３−ｍの列アドレスや列走査の制御を行う。この列走査回路１６による制御の下に、ＡＤＣ２３−１〜２３−ｍの各々でＡＤ変換されたＮビットのデジタル信号は順に水平出力線１７に読み出され、当該水平出力線１７を経由して撮像データとして出力される。

なお、本発明には直接関連しないため特に図示しないが、水平出力線１７を経由して出力される撮像データに対して各種の信号処理を施す回路等を、上記構成要素以外に設けることも可能である。

上記構成の本実施形態に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１０では、アップ／ダウンカウンタ３２のカウント結果を、転送スイッチ３３を介して選択的にメモリ装置３４に転送することができるため、アップ／ダウンカウンタ３２のカウント動作と、当該アップ／ダウンカウンタ３２のカウント結果の水平出力線１７への読み出し動作とを独立して制御することが可能である。

次に、上記構成の第１実施形態に係るＣＭＯＳイメージセンサ１０の動作について、図２のタイミングチャートを用いて説明する。

ここでは、単位画素１１の具体的な動作については説明を省略するが、周知のように、単位画素１１ではリセット動作と転送動作とが行われ、リセット動作では所定の電位にリセットされたときのＦＤ部の電位がリセット成分として単位画素１１から列信号線２２−１〜２２−ｍに出力され、転送動作では光電変換素子から光電変換による電荷が転送されたときのＦＤ部の電位が信号成分として単位画素１１から列信号線２２−１〜２２−ｍに出力される。

行走査回路１３による行走査によってある行ｉが選択され、その選択行ｉの単位画素１１から列信号線２２−１〜２２−ｍへの１回目の読み出し動作が安定した後、ＤＡＣ１５１からランプ波形の参照電圧ＶｒｅｆがＡＤＣ２３−１〜２３−ｍの各比較器３１に与えられることで、比較器３１において列信号線２２−１〜２２−ｍの各信号電圧Ｖｘと参照電圧Ｖｒｅｆとの比較動作が行われる。

参照電圧Ｖｒｅｆが比較器３１に与えられると同時に、タイミング制御回路１８からアップ／ダウンカウンタ３２に対してクロックＣＫが与えられることで、当該アップ／ダウンカウンタ３２では１回目の読み出し動作時の比較器３１での比較時間がダウンカウント動作によって計測される。そして、参照電圧Ｖｒｅｆと列信号線２２−１〜２２−ｍの信号電圧Ｖｘとが等しくなったときに比較器３１の出力Ｖｃｏは“Ｈ”レベルから“Ｌ”レベルへ反転する。この比較器２１の出力Ｖｃｏの極性反転を受けて、アップ／ダウンカウンタ３２は、ダウンカウント動作を停止して比較器３１での1回目の比較期間に応じたカウント値を保持する。

この１回目の読み出し動作では、先述したように、単位画素１１のリセット成分ΔＶが読み出される。このリセット成分ΔＶ内には、単位画素１１毎にばらつく固定パターンノイズがオフセットとして含まれている。しかし、このリセット成分ΔＶのばらつきは一般に小さく、またリセットレベルは全画素共通であるため、列信号線２２−１〜２２−ｍの信号電圧Ｖｘはおおよそ既知である。したがって、１回目のリセット成分ΔＶの読み出し時には、参照電圧Ｖｒｅｆを調整することにより比較期間を短くすることが可能である。本実施形態では、７ビット分のカウント期間（１２８クロック）でリセット成分ΔＶの比較を行っている。

２回目の読み出し動作では、リセット成分ΔＶに加えて、単位画素１１毎の入射光量に応じた信号成分Ｖsig が、１回目のリセット成分ΔＶの読み出し動作と同様の動作によって読み出される。すなわち、選択行ｉの単位画素１１から列信号線２２−１〜２２−ｍへの２回目の読み出しが安定した後、ＤＡＣ１５１から参照電圧ＶｒｅｆがＡＤＣ２３−１〜２３−ｍの各比較器３１に与えられることで、比較器３１において列信号線２２−１〜２２−ｍの各信号電圧Ｖｘと参照電圧Ｖｒｅｆとの比較動作が行われる同時に、この比較器３１での２回目の比較時間が、アップ／ダウンカウンタ３２において１回目とは逆にアップカウント動作によって計測される。

このように、アップ／ダウンカウンタ３２のカウント動作を１回目にダウンカウント動作とし、２回目にアップカウント動作とすることにより、当該アップ／ダウンカウンタ３２内で自動的に（２回目の比較期間）−（１回目の比較期間）の減算処理が行われる。そして、参照電圧Ｖｒｅｆと列信号線２２−１〜２２−ｍの信号電圧Ｖｘとが等しくなったときに比較器３１の出力Ｖｃｏが極性反転し、この極性反転を受けてアップ／ダウンカウンタ３２のカウント動作が停止する。その結果、アップ／ダウンカウンタ３２には、（２回目の比較期間）−（１回目の比較期間）の減算処理の結果に応じたカウント値が保持される。

（２回目の比較期間）−（１回目の比較期間）＝（信号成分Ｖsig ＋リセット成分ΔＶ＋ＡＤＣ２３のオフセット成分）−（リセット成分ΔＶ＋ＡＤＣ２３のオフセット成分）＝（信号成分Ｖsig ）であり、以上２回の読み出し動作とアップ／ダウンカウンタ３２での減算処理により、単位画素１１毎のばらつきを含んだリセット成分ΔＶに加えて、ＡＤＣ２３（２３−１〜２３−ｍ）毎のオフセット成分も除去されるため、単位画素１１毎の入射光量に応じた信号成分Ｖsig のみを取り出すことができる。ここで、単位画素１１毎のばらつきを含んだリセット成分ΔＶを除去する処理は、いわゆるＣＤＳ(Correlated Double Sampling;相関二重サンプリング)処理である。

２回目の読み出し時には、入射光量に応じた信号成分Ｖsig が読み出されるので、光量の大小を広い範囲で判定するために参照電圧Ｖｒｅｆを大きく変化させる必要がある。そこで、本実施形態に係るＣＭＯＳイメージセンサ１０では、信号成分Ｖsig の読み出しを１０ビット分のカウント期間（１０２４クロック）で比較を行うようにしている。この場合、１回目と２回目との比較ビット数が異なるが、参照電圧Ｖｒｅｆのランプ波形の傾きを１回目と２回目とで同じにすることにより、ＡＤ変換の精度を等しくできるため、アップ／ダウンカウンタ３２による（２回目の比較期間）−（１回目の比較期間）の減算処理の結果として正しい減算結果が得られる。

上述した一連のＡＤ変換動作の終了後、アップ／ダウンカウンタ３２にはＮビットのデジタル値が保持される。そして、カラム処理部１４の各ＡＤＣ２３−１〜２３−ｍでＡＤ変換されたＮビットのデジタル値（デジタル信号）は、列走査回路１６による列走査により、Ｎビット幅の水平出力線１７を経て順次外部へ出力される。その後、同様の動作が順次行毎に繰り返されることによって２次元画像が生成される。

また、本実施形態に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１０では、ＡＤＣ２３−１〜２３−ｍの各々がメモリ装置３４を持っているため、ｉ行目の単位画素１１についてＡＤ変換後のデジタル値をメモリ装置３４に転送し、水平出力線１７から外部へ出力しながら、ｉ＋１行目の単位画素１１について読み出し動作とアップ／ダウンカウント動作を並行して実行することができる。

次に、ＡＤ変換期間の動作と読み出し期間の動作を並行して行う場合について、図３のタイミングチャートを用いて説明する。図３において、ＶＳは１フレーム期間を示す垂直同期信号、ＨＳは１水平走査期間を示す水平同期信号である。

図３に示す動作では、アップ／ダウンカウンタ３２からメモリ装置３４にカウント値を転送した後、アップ／ダウンカウンタ３２でカウント動作を実行する前に、アップ／ダウンカウンタ３２をリセットする必要がある。アップ／ダウンカウンタ３２をリセットしないで、ｉ＋１行目のアップダウンカウント動作を実施すると、アップ／ダウンカウンタ３２の初期値は、先のｉ行目のＡＤ変換結果となり、同様の動作を繰り返すとアップ／ダウンカウンタ３２にはｉ行目とｉ＋１行目の加算結果が保持されることになる。

続いて、本実施形態に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１０におけるアップ／ダウンカウンタ３２での加算処理の動作について、図４のタイミングチャートを用いて説明する。このアップ／ダウンカウンタ３２での加算処理は、画素アレイ部１２の単位画素１１全てから画素情報を読み出す通常フレームレートモードに比べて、単位画素１１の露光時間を１／２に設定することによって高フレームレート化を図る高速フレームレートモードの動作時に実行されることになる。

アップ／ダウンカウンタ３２は、Ｎビットのデジタル値を読み出した後も、そのデジタル値をアップ／ダウンカウンタ３２内部に保持することができる。本例では、アップ／ダウンカウンタ３２のデータ保持特性を利用して、当該アップ／ダウンカウンタ３２において複数の行（本例では、ｉ行とｉ＋１行）間で単位画素１１のＡＤ変換値を加算する処理を実現するようにしている。

先述したように、ｉ行目の単位画素１１の信号を読み出す場合は、ｉ行目の信号成分をＶsig １、ｉ行目のリセット成分をΔＶ1とすると、アップ／ダウンカウンタ３２には、（２回目の比較時間）−（１回目の比較時間）＝（Ｖsig １＋ΔＶ1）−ΔＶ1＝Ｖsig １のデジタル値が保持される。このｉ行目のＡＤ変換期間が終了した後、アップ／ダウンカウンタ３２をリセットしないで、引き続きｉ＋１行目の単位画素１１の信号の読み出し動作に移行し、ｉ行目と同様の読み出し動作を繰り返す。

そして、ｉ＋１行目の信号成分をＶsig２、２行目のリセット成分をΔＶ２とすると、ｉ＋１行目のＡＤ変換終了時にアップ／ダウンカウンタ３２に保持されるデジタル値は、Ｖsig １＋（Ｖsig ２＋ΔＶ２）−ΔＶ２＝Ｖsig １＋Ｖsig ２となる。このときのアップ／ダウンカウンタ３２のデジタル値を、転送スイッチ３３によってメモリ装置３４に転送した後、水平出力線１７を経由して外部へ出力することで、ｉ行目とｉ＋１行目の２行分の単位画素１１の信号成分を加算した値Ｖsig １＋Ｖsig ２を出力することができる。

同様の動作を繰り返すことにより、垂直方向（センサ面縦（列）方向）において画素情報を１／２に間引いた画像を得ることができる。その結果、フレームレートを全ての画素情報を読み出す通常フレームレートモード時に比べて２倍に高速化できる。

上述したように、第１実施形態に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１０においては、単位画素１１から列信号線２２−１〜２２−ｍを経由して出力されるアナログ信号を、例えば画素列毎に設けられたＡＤＣ２３−１〜２３−ｍでデジタル値に変換するとともに、当該デジタル値を垂直方向（列方向）における複数の単位画素１１間、例えば２つの単位画素１１間で加算して読み出すことにより、次のような作用効果を得ることができる。

すなわち、読み出した画素情報数の観点からすれば、画素情報について垂直方向で１／２に間引き読み出し（飛ばし読み出し）を行ったのと同じことになるが、垂直方向における２画素間で画素情報を加算しているため、１つの画素情報についての情報量の観点からすれば２倍となる。したがって、フレームレートを例えば２倍に向上すべく、単位画素１１の露光時間を１／２に設定したとしても、ＡＤ変換の際にデジタル値を２行分の単位画素間で加算することで、１つの画素情報についての情報量が２倍になるため、通常フレームレートモード時に比べて感度が低下することはない。

すなわち、単位画素１１の露光時間を短縮したとしても、結果として１つの画素情報の情報量が減ることはないため、感度低下を招くことなく、高フレームレート化を実現できる。しかも、ＡＤＣ２３−１〜２３−ｍにアップ／ダウンカウンタ３２を内蔵し、当該アップ／ダウンカウンタ３２によって加算処理を行うようにしているため、チップ１９の外部のメモリ装置を使用したり、あるいは列並列ＡＤＣとして追加回路を使ったりしなくても、高精度の加算演算を実現できる。

なお、上記第１実施形態では、アップ／ダウンカウンタ３２を用いて加算処理を行う構成としたが、単に加算処理を行うだけであれば、アップ／ダウンカウンタ３２に代えて単なるカウンタを用いることによっても実現できる。ただし、アップ／ダウンカウンタ３２を用いることで、単位画素１１の信号成分Ｖsig からリセット成分ΔＶを除去するデジタルＣＤＳ処理を行いながら、加算処理を行うことができるという利点がある。同様に処理は、デジタル演算処理を行う演算手段を用いることによっても実現できる。

また、上記第１実施形態では、２行間での画素加算を例に挙げて説明したが、２行加算のみならず、複数行に亘って画素加算を行うことも可能である。このとき、加算する行数をＭ行とすると、画像データ量を１／Ｍに圧縮することができる。

さらに、上記第１実施形態では、画像データ量を１／Ｍに圧縮するに際して、データ出力レートを変更することによってフレームレートをＭ倍にするとしたが、ＡＤ変換期間を１／Ｍに短縮することによってデータ出力レートを変更せずにフレームレートをＭ倍にすることも可能である。すなわち、第１実施形態に係るＣＭＯＳイメージセンサ１０の場合と同様に、アップ／ダウンカウンタ３２を使って行毎の画素加算を実現することによってデータ量を圧縮することができるが、図５のタイミングチャートに示すように、ＡＤ変換期間を１／Ｍ、例えば１／２に短縮するとデータ出力レートを変更せずにフレームレートを２倍にすることができる。

ＡＤ変換のビット精度を維持したままＡＤ変換期間を短くできない場合は、図４のタイミングチャートにおいて、アップ／ダウンカウンタ３２のアップカウントのデジタルカウント値をＮ−１ビットまでとする。例えば、１０ビットカウントの場合、本来は１０２４クロック期間で比較を行うが、９ビットカウント、即ち５１２クロック期間に削減する。このとき、ＤＡＣ１５１で生成される参照電圧（ランプ波形）Ｖｒｅｆの時間変化の割合は同一とする。これは、ＡＤ変換のビット精度は変化しないことを意味する。

フレームレートが２倍になると、単位画素当りの蓄積時間は１／２となり、信号振幅も１／２となるためＳ／Ｎが低下する。第１実施形態に係るＣＭＯＳイメージセンサ１０における加算演算を実施すると、２行分の画素加算を実行した後のデジタル値はＶsig １＋Ｖsig ２となり、フレームレートが２倍になった場合でも信号振幅は（Ｖsig １＋Ｖsig ２）／２≒Ｖsig １となり、信号振幅の変化が少ないためＳ／Ｎも劣化しない。

同様に、Ｍ行加算を実行してＡＤ変換期間を１／Ｍに削減した場合フレームレートがＭ倍となる。このとき、ＮビットのＡＤ変換のビット精度をＮ−Ｍビットに低減することにより、Ｓ／Ｎを劣化させることなく、フレームレートを向上させることができる。

［第２実施形態］
図６は、本発明の第２実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサの構成を示すブロック図である。図７に、本実施形態に係るＣＭＯＳイメージセンサの動作説明に供するタイミングチャートを示す。

本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ５０は、図１に示した第１実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ１０と、基本的な構成については同じであるが、行走査回路１３Ａが任意の行制御線２１−ｉ（２１−１〜２１−ｎ）を選択できるアドレスデコーダによって構成されている点で相違している。このアドレスデコーダからなる行走査回路１３Ａによれば、行制御線２１−１〜２１−ｎの選択を、例えば図７に示すように、１行目、３行目、２行目、４行目、…の順に行うことができる。

このような行走査を実現できることにより、第１実施形態に係るＣＭＯＳイメージセンサ１０の場合と同様に、例えば２行単位で加算演算を行うものとすると、１行目の行制御線２１−１上の画素１１−11と３行目の行制御線２１−３上の画素１１−31、１行目の行制御線２１−１上の画素１１−12と３行目の行制御線２１−３上の画素１１−32、…というように、１行目の画素１１−11，１１−12，１１−13，…と、３行目の画素１１−31，１１−32，１１−33，…との画素加算が可能となる。

同様にして、２行目の行制御線２１−２上の画素１１−21と４行目の行制御線２１−４上の画素１１−41、２行目の行制御線２１−２上の画素１１−22と４行目の行制御線２１−４上の画素１１−42、…というように、２行目の画素１１−21，１１−22，１１−23，…と、４行目の画素１１−41，１１−42，１１−43，…との画素加算が可能になる。すなわち、奇数行同士および偶数行同士での画素加算を実現できる。

ここで、画素アレイ部１２上には、図６に示すベイヤ配列のカラーフィルタが配されているものとする。このカラーフィルタの場合、同一行の画素には、Ｇ(Green)、Ｒ(Red)またはＢ(Blue)、Ｇのカラーフィルタが配置されることになる。

このベイヤ配列のカラーフィルタを有するＣＭＯＳイメージセンサでは、第１実施形態に係るＣＭＯＳイメージセンサ１０の場合のように、行制御線２１−１〜２１−ｎを順番に選択していくと、異なるカラーフィルタ要素を持つ画素同士の加算となるため混色を起す。これに対して、本実施形態に係るＣＭＯＳイメージセンサ５０においては、奇数行同士および偶数行同士での画素加算を行うことができることにより、同色同士の加算演算を行うことができるため、画素加算に伴う混色が発生することはない。

［第３実施形態］
図８は、本発明の第３実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサの構成を示すブロック図であり、図中、図１と同等部分には同一符号を付して示している。

本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ６０は、図１に示した第１実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ１０と、基本的な構成については同じであるが、以下の点で相違している。

すなわち、奇数列の列信号線２２−１，２２−３，…に接続されたＡＤＣ２３−１，２３−３，…の各出力は、Ｎビット幅の水平出力線１７−１を通して出力される。また、偶数列の列信号線２２−２，２２−４，…に接続されたＡＤＣ２３−２，２３−４，…の各出力は、Ｎビット幅の水平出力線１７−２を通して出力される。そして、水平出力線１７−１を通して出力される奇数列のデジタル信号と、水平出力線１７−２を通して出力される奇数列のデジタル信号は、Ｎビットのデジタル加算器６１で加算処理される。

上記構成の本実施形態に係るＣＭＯＳイメージセンサ６０では、アップ／ダウンカウンタ３２のカウント結果を、メモリ装置３４に転送して保持する構成を採っているため、アップ／ダウンカウンタ３２のカウント動作と、メモリ装置３４からのカウント結果の水平出力線１７−１，１７−２への読み出し動作とを独立して制御可能である。したがって、アップ／ダウンカウンタ３２のカウント動作を行いながら、偶数列、奇数列のカウント値をメモリ装置３４からから読み出してデジタル加算器６１で加算することが可能となり、結果として、２列間における画素の加算演算を実現することができる。

さらに、本実施形態に係るＣＭＯＳイメージセンサ６０における列間の加算動作と、第１実施形態に係るＣＭＯＳイメージセンサ１０における行間の加算動作とを組み合わせることにより、２行２列の加算演算を実現することが可能となる。

次に、上記構成の第３実施形態に係るＣＭＯＳイメージセンサ６０の動作について、図９のタイミングチャートを用いて説明する。

画素アレイ部１１の各単位画素１１から行単位で信号を読み出し、ＡＤＣ２３−１，２３−２，…のアップ／ダウンカウンタ３２でカウント動作を行うまでの動作は、第１実施形態に係るＣＭＯＳイメージセンサ１０の場合と同様であり、ｘ行（ｘ行は１行〜ｍ−１行の任意の行数），ｘ＋１行の各デジタルカウント値をアップ／ダウンカウンタ３２で加算する動作は、第２実施形態に係るＣＭＯＳイメージセンサ５０の場合と同様である。

上記加算動作後、その加算結果を列ごとにメモリ装置３４に転送し、水平出力線１７−１，１７−２を通して奇数列の加算結果と偶数列の加算結果とをデジタル加算器３１に入力させる。このとき、列走査回路１６から出力される制御信号Ｍ１，Ｍ２，Ｍ３，…は、Ｍ１とＭ２、Ｍ３とＭ４，…という組み合わせで同時に出力される。これにより、メモリ装置３４に保持されているデジタル値（加算結果）が、２列毎に水平信号線１７−１，１７−２に同時に出力される。

図９のタイミングチャートにおいて、信号出力Ａには奇数列の加算結果が、信号出力Ｂには偶数列の加算結果が出力されている。具体的には、信号出力Ａの先頭の信号として画素１１−11と画素１１−12の加算結果が出力され、信号出力Ｂの先頭の信号として画素１１−21と画素１１−22の加算結果が出力される。その結果、デジタル加算器６１の先頭出力として、画素１１−11，１１−12，１１−21，１１−22の４画素の加算結果が出力される。

上述したことから明らかなように、本実施形態に係るＣＭＯＳイメージセンサ６０によれば、第２実施形態に係るＣＭＯＳイメージセンサ５０の場合と同様に、ＡＤ変換のビット精度を低減し、ＡＤ変換期間を１／４に短縮することで、フレームレートを４倍にし、かつ感度を一定に保つことができる。

［第４実施形態］
図１０は、本発明の第４実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサの構成を示すブロック図であり、図中、図１と同等部分には同一符号を付して示している。

先述した第１，第２，第３実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ１０，５０，６０では、画素アレイ部１２の上下方向（列方向）の一方側、例えば下側にのみカラム処理部１４、参照電圧供給部１５、列走査回路１６および水平出力線１７（１７−１，１７−２）を配する構成を採っていた。

これに対して、本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ７０では、画素アレイ部１２の上下方向の両側に、即ち画素アレイ部１２を挟んで各々一対ずつのカラム処理部１４Ａ，１４Ｂ、参照電圧供給部１５Ａ，１５Ｂ、列走査回路１６Ａ，１６Ｂおよび水平出力線１７Ａ，１７Ｂを配するとともに、画素アレイ部１２とカラム処理部１４Ａ，１４Ｂとの間に選択スイッチ７１Ａ，７１Ｂを設けた構成を採っている。

各々一対ずつ設けられたカラム処理部１４Ａ，１４Ｂ、参照電圧供給部１５Ａ，１５Ｂおよび列走査回路１６Ａ，１６Ｂは、第１実施形態に係るＣＭＯＳイメージセンサ１０におけるカラム処理部１４、参照電圧供給部１５および列走査回路１６Ａと全く同じ構成を有している。

水平出力線１７Ａ，１７Ｂは各々Ｎビットの信号線であり、カラム処理部１４Ａ，１４Ｂから出力されるＮビットのデジタル信号をＮビットのデジタル加算器７２に伝送する。デジタル加算器７２は、水平出力線１７Ａ，１７Ｂを通してカラム処理部１４Ａ，１４Ｂから出力されるデジタル信号を加算処理する。

選択スイッチ７１Ａ，７１Ｂは、相補的に動作することで、隣接する例えば２本の列信号線の一方をカラム処理部１４Ａに接続したとき他方をカラム処理部１４Ｂに接続し、一方をカラム処理部１４Ｂに接続したとき他方をカラム処理部１４Ａに接続する。

具体的には、選択スイッチ７１Ａ，７１Ｖは、各一方の固定接点ａが列信号線２２−２の両端に、各他方の固定接点ｂが列信号線２２−３の両端にそれぞれ接続され、各可動接点ｃがＡＤＣ２３Ａ−２とＡＤＣ２３Ｂ−１にそれぞれ接続されている。そして、選択スイッチ７１Ａの可動接点ｃが一方の固定接点ａに接続されるときは、選択スイッチ７１Ｂの可動接点ｃが他方の固定接点ｂに接続され、選択スイッチ７１Ａの可動接点ｃが他方の固定接点ｂに接続されるときは、選択スイッチ７１Ｂの可動接点ｃが一方の固定接点ａに接続されることになる。

図１０には、図面の簡略化のために、列信号線２２−２と列信号線２２−３との間に接続された選択スイッチ７１Ａ，７１Ｂのみを図示したが、これら選択スイッチ７１Ａ，７１Ｂは、２列目から隣り合う２本の列信号線を単位として２列おきに設けられることになる。

上記構成の本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ７０において、選択スイッチ７１Ａの可動接点ｃが固定接点ａに接続され、選択スイッチ７１Ｂの可動接点ｃが固定接点ｂに接続されたときは、１列目と２列目、５列目と６列目、…の画素のアナログ信号がカラム処理部１４Ａ側に、３列目と４列目、７列目と８列目、…の画素の信号がカラム処理部１４Ｂ側にそれぞれ読み出され、それぞれの比較器３１Ａ，３１Ｂおよびアップ／ダウンカウンタ３２Ａ，３２Ｂでデジタル信号に変換され、かつメモリ装置３４Ａ，３４Ｂに記憶される。このときの等価回路を図１１に示す。

図１２のタイミングチャートに示すように、列走査回路１６Ａからは制御信号Ｍａ１，Ｍａ２，…が、列走査回路１６Ｂからは制御信号Ｍｂ１，Ｍｂ２，…がそれぞれ同じタイミングで順に出力される。そして、先ず、制御信号Ｍａ１，Ｍｂ１によってＡＤＣ２３Ａ−１，２３Ｂ−１の各メモリ装置３４に格納されている１列目と３列目の各画素のデジタル値が同時に水平出力線１７Ａ，１７Ｂに読み出され、次いで制御信号Ｍａ２，Ｍｂ２によってＡＤＣ２３Ａ−２，２３Ｂ−２の各メモリ装置３４に格納されている２列目と４列目の各画素のデジタル値が同時に水平出力線１７Ａ，１７Ｂに読み出され、以降、同様の動作が順次繰り返される。

その結果、デジタル加算器７２においては、１列目と３列目の各画素のデジタル値が加算され、次いで２列目と４列目の各画素のデジタル値が加算され、…という具合に、奇数列同士および偶数列同士での２列間の画素加算が行われる。このように、奇数列同士および偶数列同士での画素加算を行うことで、図１１に示すように、カラーフィルタがベイヤ配列の場合、同色同士の加算演算を行うことができるため、画素加算に伴う混色が発生することはない。

また、本実施形態に係るＣＭＯＳイメージセンサ７０における２列間の加算動作と、第２実施形態に係るＣＭＯＳイメージセンサ５０における２行間の加算動作とを組み合わせることにより、列間および行間の双方において同色同士の加算演算を行うことができるため、画素加算に伴う混色を生ずることなく、２行２列の加算演算を実現することが可能となるととともに、フレームレートを４倍にし、かつ感度を一定に保つことができる。

一方、図１０において、選択スイッチ７１Ａの可動接点ｃが固定接点ｂに接続され、選択スイッチ７１Ｂの可動接点ｃが固定接点ａに接続されたときは、１列目と３列目、５列目と７列目、…の画素のアナログ信号がカラム処理部１４Ａ側に、２列目と４列目、６列目と８列目、…の画素の信号がカラム処理部１４Ｂ側にそれぞれ読み出され、それぞれの比較器３１Ａ，３１Ｂおよびアップ／ダウンカウンタ３２Ａ，３２Ｂでデジタル信号に変換され、かつメモリ装置３４Ａ，３４Ｂに記憶される。このときの等価回路を図１３に示す。

列走査回路１６Ａからは制御信号Ｍａ１，Ｍａ２，…が、列走査回路１６Ｂからは制御信号Ｍｂ１，Ｍｂ２，…がそれぞれ同じタイミングで順に出力されることから、先ず、制御信号Ｍａ１，Ｍｂ１によってＡＤＣ２３Ａ−１，２３Ｂ−１の各メモリ装置３４に格納されている１列目と２列目の各画素のデジタル値が同時に水平出力線１７Ａ，１７Ｂに読み出され、次いで制御信号Ｍａ２，Ｍｂ２によってＡＤＣ２３Ａ−２，２３Ｂ−２の各メモリ装置３４に格納されている３列目と４列目の各画素のデジタル値が同時に水平出力線１７Ａ，１７Ｂに読み出され、以降、同様の動作が順次繰り返される。

その結果、デジタル加算器７２においては、１列目と２列目の各画素のデジタル値が加算され、次いで３列目と４列目の各画素のデジタル値が加算され、…という具合に、隣り合う（連続する）２列間での画素加算が行われる。このような隣り合う２列間での画素加算は、同一センサ上に同一のカラーフィルタ（Ｒのみ／Ｇのみ／Ｂのみ）が形成されている三板式のイメージセンサでの画素加算に対応できる。

また、本実施形態に係るＣＭＯＳイメージセンサ７０における２列間の加算動作と、第１実施形態に係るＣＭＯＳイメージセンサ１０における２行間の加算動作とを組み合わせることで、２行２列の加算演算を実現することが可能となるととともに、フレームレートを４倍にし、かつ感度を一定に保つことができる。

上述したように、本実施形態に係るＣＭＯＳイメージセンサ７０によれば、画素アレイ部１２を挟んでカラム処理部１４Ａ，１４Ｂを配するとともに、画素アレイ部１２とカラム処理部１４Ａ，１４Ｂとの間に選択スイッチ７１Ａ，７１Ｂを設けたことにより、当該選択スイッチ７１Ａ，７１Ｂの作用によって画素加算する列の組み合わせを任意に選択することができるため、同一の回路構成により、ベイヤ配列のような単板式のイメージセンサでも、三板式のイメージセンサでも画素加算を実現することができる。

なお、本実施形態では、１対のカラム処理部１４Ａ，１４Ｂに対応して１本ずつ水平出力線１７Ａ，１７Ｂを設けるとしたが、第３実施形態の場合と同様にして、これら水平出力線１７Ａ，１７Ｂを複数本、例えば２本ずつ設けるとともに、列走査回路１６Ａ，１６Ｂからは２つの制御信号Ｍを単位として同時に出力するようにすることで、４列間で画素加算を実現することができる。

また、本実施形態では、カラム処理部、参照電圧供給部、列走査回路、水平出力線および選択スイッチを一対ずつ設けることによって２列間での画素加算を行うとしたが、カラム処理部、参照電圧供給部、列走査回路、水平出力線および選択スイッチを３つ以上ずつ設けることも可能であり、これによれば、３以上の列間での画素加算を行うことが可能になる。

［第５実施形態］
図１４は、本発明の第５実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサの構成を示すブロック図であり、図中、図８と同等部分には同一符号を付して示している。

本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ８０は、図８に示した第３実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ６０と、基本的な構成については同じであるが、以下の点で相違している。

すなわち、第３実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ６０では、奇数列同士、偶数列同士での画素加算を実現可能にしているのに対して、本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ８０では、画素アレイ部１２とカラム処理部１４との間に選択スイッチ８１を設け、この選択スイッチ８１の作用により、画素加算する列の組み合わせを任意に切り替え可能としている。

選択スイッチ８１は、互いに連動する２つのスイッチ８１Ａ，８１Ｂによって構成されている。スイッチ８１Ａは、一方の固定接点ａ１が２列目の列信号線２２−２に、他方の固定接点ｂ１が３列目の列信号線２２−３に、可動接点ｃ１が２列目のＡＤＣ２３−２にそれぞれ接続されている。スイッチ８１Ｂは、一方の固定接点ａ２が３列目の列信号線２２−３に、他方の固定接点ｂ２が２列目の列信号線２２−２に、可動接点ｃ２が３列目のＡＤＣ２３−３にそれぞれ接続されている。

図１４には、図面の簡略化のために、列信号線２２−２と列信号線２２−３との間に接続された選択スイッチ８１のみを図示したが、この選択スイッチ８１は、２列目から隣り合う２本の列信号線を単位として２列おきに設けられることになる。

上記構成の本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ８０において、選択スイッチ８１の可動接点ｃ１，ｃ２が固定接点ａ１，ａ２に接続されたときは、１列目、２列目、３列目、４列目…の画素のアナログ信号が、ＡＤＣ２３−１，２３−２，２３−３，２３−４，…でデジタル信号に変換されかつ保持される。

その後、第３実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ６０の場合と同様にして、列走査回路１６から制御信号Ｍ１，Ｍ２，Ｍ３，Ｍ４，…が、Ｍ１とＭ２、Ｍ３とＭ４，…という組み合わせで同時に出力されることにより、メモリ装置３４に保持されているデジタル値が、２列毎に水平信号線１７−１，１７−２に同時に出力される。そして、水平出力線１７−１を通して出力されるデジタル値と、水平出力線１７−２を通して出力されるデジタル値とが、Ｎビットのデジタル加算器６１で加算処理される。

その結果、デジタル加算器７２においては、１列目と２列目の各画素のデジタル値が加算され、次いで３列目と４列目の各画素のデジタル値が加算され、…という具合に、隣り合う（連続する）２列間での画素加算が行われる。このような隣り合う２列間での画素加算は、同一センサ上に同一のカラーフィルタ（Ｒのみ／Ｇのみ／Ｂのみ）が形成されている三板式のイメージセンサでの画素加算に対応できる。

また、本実施形態に係るＣＭＯＳイメージセンサ８０における２列間の加算動作と、第１実施形態に係るＣＭＯＳイメージセンサ１０における２行間の加算動作とを組み合わせることで、２行２列の加算演算を実現することが可能となるととともに、フレームレートを４倍にし、かつ感度を一定に保つことができる。

一方、選択スイッチ８１の可動接点ｃ１，ｃ２が固定接点ｂ１，ｂ２に接続されたときは、１列目、３列目、…の画素のアナログ信号が、奇数列のＡＤＣ２３−１，２３−３，…でデジタル信号に変換されかつ保持される。また、２列目、４列目、…の画素のアナログ信号が、偶数列のＡＤＣ２３−２，２３−４，…でデジタル信号に変換されかつ保持される。

その後、第３実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ６０の場合と同様にして、奇数列のＡＤＣ２３−１，２３−３，…の各出力がＮビット幅の水平出力線１７−１を通して出力され、偶数列のＡＤＣ２３−２，２３−４，…の各出力がＮビット幅の水平出力線１７−２を通して出力される。そして、水平出力線１７−１を通して出力される奇数列のデジタル信号と、水平出力線１７−２を通して出力される奇数列のデジタル信号は、Ｎビットのデジタル加算器６１で加算処理される。

すなわち、上記の動作は、第３実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ６０の動作と同じであり、これにより、奇数列同士、偶数列同士での２画素加算が実現される。その結果、カラーフィルタがベイヤ配列の場合、同色同士の加算演算を行うことができるため、画素加算に伴う混色が発生することはない。

また、本実施形態に係るＣＭＯＳイメージセンサ７０における２列間の加算動作と、第２実施形態に係るＣＭＯＳイメージセンサ５０における２行間の加算動作とを組み合わせることにより、列間および行間の双方において同色同士の加算演算を行うことができることになるため、画素加算に伴う混色を生ずることなく、２行２列の加算演算を実現することが可能となるととともに、フレームレートを４倍にし、かつ感度を一定に保つことができる。

上述したように、本実施形態に係るＣＭＯＳイメージセンサ８０によれば、画素アレイ部１２とカラム処理部１４との間に選択スイッチ８１を設けたことにより、当該選択スイッチ８１の作用によって画素加算する列の組み合わせを任意に選択することができるため、同一の回路構成により、ベイヤ配列のような単板式のイメージセンサでも、三板式のイメージセンサでも画素加算を実現することができる。

なお、本実施形態では、水平出力線を２本設けるとともに、選択スイッチ８１を２列間に配することで、列間での２画素加算を実現するとしたが、水平出力線を３本以上設けるとともに、選択スイッチ８１を３列以上の列間に配することで、列間での３画素以上の画素加算を実現することも可能である。

本発明の第１実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサの構成を示すブロック図である。 第１実施形態に係るＣＭＯＳイメージセンサの動作説明に供するタイミングチャートである。 第１実施形態に係るＣＭＯＳイメージセンサにおけるＡＤ変換期間と読み出し期間を並列に行う場合の動作説明に供するタイミングチャートである。 第２実施形態に係るＣＭＯＳイメージセンサの動作説明に供するタイミングチャートである。 第２実施形態に係るＣＭＯＳイメージセンサにおけるＡＤ変換期間と読み出し期間を並列に行う場合の動作説明に供するタイミングチャートである。 本発明の第３実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサの構成を示すブロック図である。 第３実施形態に係るＣＭＯＳイメージセンサの動作説明に供するタイミングチャートである。 本発明の第４実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサの構成を示すブロック図である。 第４実施形態に係るＣＭＯＳイメージセンサの動作説明に供するタイミングチャートである。 本発明の第５実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサの構成を示すブロック図である。 第５実施形態に係るＣＭＯＳイメージセンサの動作説明に用いる等価回路図（その１）である。 第５実施形態に係るＣＭＯＳイメージセンサの動作説明に供するタイミングチャートである。 第５実施形態に係るＣＭＯＳイメージセンサの動作説明に用いる等価回路図（その２）である。 本発明の第６実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサの構成を示すブロック図である。 従来例に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサの構成を示すブロック図である。 従来例に係るＣＭＯＳイメージセンサの動作説明に供するタイミングチャートである。 プログレッシブ走査方式の動作説明に供するタイミングチャートである。 インターレース走査方式の動作説明に供するタイミングチャートである。

符号の説明

１０，５０，６０，７０，８０…列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ、１１…単位画素、１２・画素アレイ部、１３…行走査回路、１４（１４Ａ，１４Ｂ）…カラム処理部、１５（１５Ａ，１５Ｂ）…参照電圧供給部、１６（１６Ａ，１６Ｂ）…列走査回路、１７（１７−１，１７−２，１７Ａ，１７Ｂ）…水平出力線、１８…タイミング制御回路、２１−１〜２１−ｎ…行制御線、２２−１〜２２−ｍ…列信号線、２３−１〜２３−ｍ…ＡＤＣ（アナログ−デジタル変換装置）、３１（３１Ａ，３１Ｂ）…比較器、３２（３２Ａ，３２Ｂ）…アップ／ダウンカウンタ、３３…転送スイッチ、３４（３４Ａ，３４Ｂ）…メモリ装置、６１，７２…Ｎビットデジタル加算器、７１Ａ，７１Ｂ，８１…選択スイッチ

Claims (8)

1. 光電変換素子を含む単位画素が行列状に２次元配置されるとともに、当該単位画素の行列状配置に対して列毎に列信号線が配線されてなる画素アレイ部と、
   前記画素アレイ部の各単位画素を行毎に選択制御する行走査手段と、
   前記行走査手段によって選択制御された行の単位画素から前記列信号線を介して出力されるアナログ信号をデジタル信号に変換し、かつ得られたデジタル信号を複数の単位画素間で加算して出力するアナログ−デジタル変換手段と、
   前記アナログ−デジタル変換手段で加算されたデジタル信号の出力制御を行う列走査手段と、
   前記列走査手段の制御によって前記アナログ−デジタル変換手段から出力されるデジタル信号を伝送する出力線とを備え、
   前記アナログ−デジタル変換手段は、
   前記単位画素から出力されるアナログ信号を参照電圧と比較する比較手段と、
   前記比較手段での比較動作の開始から比較動作の終了までをカウントするカウント手段とを有し、
   前記カウント手段にて前記デジタル信号の加算処理を行う
   ことを特徴とする固体撮像装置。
2. 前記カウント手段は、前記複数の単位画素の各アナログ信号に関してカウント動作を繰り返すことによって前記デジタル信号の加算処理を行うカウンタである
   ことを特徴とする請求項１記載の固体撮像装置。
3. 前記カウンタは、アップ／ダウンカウンタであり、前記単位画素の１つから出力される第１，第２のアナログ信号に関してダウンカウントとアップカウントを行うことによって減算処理を行い、前記複数の単位画素の各アナログ信号に関してアップカウントを繰り返すことによって加算処理を行う
   ことを特徴とする請求項２記載の固体撮像装置。
4. 前記行走査手段は、前記画素アレイ部の各単位画素を任意の行毎に選択制御するアドレスデコーダからなる
   ことを特徴とする請求項１記載の固体撮像装置。
5. 前記アナログ−デジタル変換手段は、前記行走査手段によって選択制御された複数の行の単位画素から出力されるアナログ信号をデジタル信号に変換し、同一列に配置されている単位画素についてのデジタル信号を前記複数の行間で加算する
   ことを特徴とする請求項４記載の固体撮像装置。
6. 前記アナログ−デジタル変換手段は、前記同一列に配置されている単位画素についてのデジタル信号を奇数行同士、偶数行同士で独立に加算する
   ことを特徴とする請求項５記載の固体撮像装置。
7. 前記アナログ−デジタル変換手段は複数系統設けられており、
   前記行走査手段によって選択制御された行の単位画素から前記列信号線を介して出力されるアナログ信号を、前記複数系統のアナログ−デジタル変換手段に列単位で振り分ける選択手段と、
   前記複数系統のアナログ−デジタル変換手段から出力されるデジタル信号を加算する加算手段とを有する
   ことを特徴とする請求項１記載の固体撮像装置。
8. 前記アナログ−デジタル変換手段が前記列信号線ごとに配されるとともに、前記出力線が前記アナログ−デジタル変換手段から出力されるデジタル信号を複数系統に分けて伝送するために複数系統設けられており、
   前記行走査手段によって選択制御された行の単位画素から前記列信号線を介して出力されるアナログ信号を、前記列信号線ごとに配された前記アナログ−デジタル変換手段に列単位で振り分ける選択手段と、
   前記アナログ−デジタル変換手段から前記出力線によって複数系統に分けて伝送されるデジタル信号を加算する加算手段とを有する
   ことを特徴とする請求項１記載の固体撮像装置。

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