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JP5359521B2 - バイナリ値変換回路およびその方法、ａｄ変換装置、固体撮像素子、並びにカメラシステム - Google Patents

バイナリ値変換回路およびその方法、ａｄ変換装置、固体撮像素子、並びにカメラシステム Download PDF

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Description

本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子に適用可能なバイナリ値変換回路およびその方法、ＡＤ変換装置、固体撮像素子、並びにカメラシステムに関するものである。
これまで、イメージセンサにおいて、画素出力とランプ形状の参照電位を比較する比較器（コンパレータ）、画素出力と参照電位の大小関係が逆転するまでの時間を計測するためのリップルカウンタを列毎に有する構造が提案されている（特許文献１，２参照）。
図１は、比較器およびカウンタを有する一般的な回路例を示す図である。
図２は、図１の回路のタイミングチャートである。
この回路では、比較器１で参照電圧Ｖｒａｍｐのスイープを開始すると同時に、カウンタ２のカウント動作を開始する。
参照電圧Ｖｒａｍｐが入力電圧ＶＳＬを下回った際に、比較器１の出力信号ＶＣＯがハイレベルからローレベルに反転し、この立ち下りエッジでカウンタ２のカウント動作を停止する。
カウント値ＶＣＮＴは参照電圧Ｖｒａｍｐがスイープした電圧幅と１対１の関係であり、このカウント値ＶＣＮＴが入力電圧をアナログデジタル（ＡＤ）変換した結果となる。
特許文献１，２では、カウンタとしてリップルカウンタが用いられており、リップルカウンタの各ビットの反転により減算を実現している。
また、１つめのデータのカウント値を保持したまま、次のデータでリップルカウンタを動作させ続けることにより加算動作も実現している。
この構成は、イメージセンサでよく行われるＣＤＳ（Correlated Double Sampling）動作が列毎に独立して行われるために、画素出力のＡＤ変換結果が列間のクロックや参照電位のスキューに依存しない。
その結果、高速なクロックによりカウント動作が可能となっている。また、ＡＤ変換結果の列毎の加減算が可能となるので、同じ列内での画素出力の加算動作がＡＤ変換回路上で行える、といった利点がある。
特開２００６−３３４５３号公報 特開２００５−２７８１３５号公報
しかしながら、これらの回路は一般に画素セルの大きさ程度の幅にレイアウトしなければならないという大きな制約があり、そのため以下の不利益がある。
（１）列方向に伸びた細長いレイアウトとなり、その方向にクリティカルパスが発生する。
（２）大きなバッファを配置しにくい。
など、通常のカウンタ回路に比べて高速化が困難である。
また、仮に回路中に大きなバッファを使うことによって高速動作を実現したとしても、これらのカウンタ回路は画素の列数分配置するため、消費電力が問題になり、やはり高速化の新たな課題となる。
一般にカウンタはクロック単位でしかカウント動作ができない。そこで、比較器に出力信号ＶＣＯの立ち下りエッジでのクロックの位相情報をえることでさらに細かな単位でのカウント値を得ることもできる。
たとえば、位相の異なるクロックを比較器での判定のタイミングでラッチする。
あるいは時間量子化器（Time-to-Digital Converter）のように、クロックそのものは高速化せず、クロックの位相情報を利用することによってクロックサイクルより小さい時間単位でのカウント動作を行う方法が考えられる。
しかし、これらの位相情報はバイナリコードとなっていないため、そのままでは上述したようなＣＤＳ動作や画素間の加減算動作を列内で行うことができなくなってしまう。
本発明は、イメージセンサに集積しやすいよう小型で低消費電力であり、クロック位相情報をバイナリ値に変換し、かつデジタル加減算可能なバイナリ値変換回路およびその方法、ＡＤ変換装置、固体撮像素子、並びにカメラシステムを提供することにある。
本発明の第１の観点のバイナリ値変換回路は、状態に応じてレベルが反転する信号のレベルが反転した際に、クロック信号の位相情報をラッチするラッチ回路と、上記ラッチ回路のラッチ位相情報を、パルス信号に応じてパルス列に変換する変換回路と、上記変換回路の変換により得られたパルスをカウントクロックとして用いて、クロックの位相情報をバイナリコードに変換するリップルカウンタ部と、を有し、上記変換回路は、第１の変換回路および第２の変換回路を含み、上記リップルカウンタ部は、第１のリップルカウンタ部および第２のリップルカウンタ部を含み、上記ラッチ回路は、それぞれ異なる複数のクロックをラッチする複数個のＴ型フリップフロップ（ＦＦ）を含み、１つを除く連続する複数のＴ型ＦＦは第１のラッチを形成し、上記除いた残りの１個のＴ型ＦＦは第２のラッチを形成し、上記ラッチ回路の第１のラッチとしての上記複数個の上記Ｔ型ＦＦのラッチ位相情報を選択信号に応じて選択するセレクタと、上記ラッチ回路の第２のラッチとしての上記Ｔ型ＦＦのラッチ位相情報を、マスク信号に応じて上記第２の変換回路に入力させるか非入力とするかを決定し処理するマスク処理を行うマスク回路と、をさらに有し、上記第１の変換回路は、上記ラッチ回路の複数個の上記Ｔ型ＦＦのラッチ位相情報を、第１のパルス信号に応じてパルス列に変換し、その信号を上記第１のリップルカウンタ部のカウントクロックとして出力し、上記第２の変換回路は、上記第１のリップルカウンタ部の出力信号または上記マスク回路による第２のラッチとしての上記Ｔ型ＦＦのラッチ位相情報を、第２のパルス信号に応じてカウントクロックに変換し、上位ビットをカウントする上記第２のリップルカウンタ部に出力し、上記第１のリップルカウンタ部は、上記第１の変換回路のカウントクロックに応じて、クロックの位相情報を下位ビットとしてバイナリコードに変換し、上記第２のリップルカウンタ部は、上記第２の変換回路のカウントクロックに応じて、クロックの位相情報を上位ビットとしてバイナリコードに変換する。
また、本発明のバイナリ値変換回路は、状態に応じてレベルが反転する信号のレベルが反転した際に、クロック信号の位相情報をラッチするラッチ回路と、上記ラッチ回路のラッチ位相情報を、パルス信号に応じてパルス列に変換する変換回路と、上記変換回路の変換により得られたパルスをカウントクロックとして用いて、クロックの位相情報をバイナリコードに変換するリップルカウンタ部と、を有し、上記ラッチ回路は、それぞれ異なる複数のクロックをラッチする複数個のＴ型フリップフロップ（ＦＦ）を含み、１つを除く連続する複数のＴ型ＦＦは第１のラッチを形成し、上記除いた残りの１個のＴ型ＦＦは第２のラッチを形成し、上記ラッチ回路の第１のラッチとしての上記複数個の上記Ｔ型ＦＦのラッチ位相情報を選択信号に応じて選択するセレクタを、有し、上記変換回路は、上記ラッチ回路の複数個の上記Ｔ型ＦＦのラッチ位相情報を、第１および第２のパルス信号に応じてパルス列に変換し、その信号を上記リップルカウンタ部のカウントクロックとして出力し、上記リップルカウンタ部は、上記変換回路のカウントクロックに応じて、クロックの位相情報を下位、上位ビットとしてバイナリコードに変換する。
本発明の第２の観点のバイナリ値変換方法は、状態に応じてレベルが反転する信号のレベルが反転した際に、クロック信号の位相情報をラッチ回路にラッチするラッチステップと、上記ラッチ回路のラッチ位相情報を、パルス信号に応じてパルス列に変換する変換ステップと、上記変換ステップの変換により得られたパルスをカウントクロックとして用いて、第１のリップルカウンタ部および第２のリップルカウンタ部でクロックの位相情報をバイナリコードに変換するリップルカウンタステップと、を有し、上記変換ステップは、第１の変換ステップおよび第２の変換ステップを含み、上記リップルカウンタステップは、第１のリップルカウンタステップおよび第２のリップルカウンタステップを含み、上記ラッチ回路を、それぞれ異なる複数のクロックをラッチする複数個のＴ型フリップフロップ（ＦＦ）のうち、１つを除く連続する複数のＴ型ＦＦを第１のラッチとして形成し、上記除いた残りの１個のＴ型ＦＦを第２のラッチとして形成し、さらに、上記ラッチ回路の第１のラッチとしての上記複数個の上記Ｔ型ＦＦのラッチ位相情報を選択信号に応じて選択する選択ステップと、上記ラッチ回路の第２のラッチとしての上記Ｔ型ＦＦのラッチ位相情報を、マスク信号に応じて上記第２の変換ステップに入力させるか非入力とするかを決定し処理するマスク処理を行うマスクステップと、を含み、上記第１の変換ステップは、上記ラッチ回路の複数個の上記Ｔ型ＦＦのラッチ位相情報を、第１のパルス信号に応じてパルス列に変換し、その信号を上記第１のリップルカウンタ部のカウントクロックとして出力し、上記第２の変換ステップは、上記第１のリップルカウンタ部の出力信号または上記マスクステップによる第２のラッチとしての上記Ｔ型ＦＦのラッチ位相情報を、第２のパルス信号に応じてカウントクロックに変換し、上位ビットをカウントする上記第２のリップルカウンタ部に出力し、第１のリップルカウンタステップは、上記第１のリップルカウンタ部により、上記第１の変換ステップによるカウントクロックに応じて、クロックの位相情報を下位ビットとしてバイナリコードに変換し、第２のリップルカウンタステップは、上記第２のリップルカウンタ部により、上記第２の変換ステップによるカウントクロックに応じて、クロックの位相情報を上位ビットとしてバイナリコードに変換する。
また、本発明のバイナリ値変換方法は、状態に応じてレベルが反転する信号のレベルが反転した際に、クロック信号の位相情報をラッチ回路にラッチするラッチステップと、上記ラッチ回路のラッチ位相情報を、パルス信号に応じてパルス列に変換する変換ステップと、上記変換ステップの変換により得られたパルスをカウントクロックとして用いて、リップルカウンタ部でクロックの位相情報をバイナリコードに変換するリップルカウンタステップと、を有し、上記ラッチ回路を、それぞれ異なる複数のクロックをラッチする複数個のＴ型フリップフロップ（ＦＦ）のうち、１つを除く連続する複数のＴ型ＦＦを第１のラッチとして形成し、上記除いた残りの１個のＴ型ＦＦを第２のラッチとして形成し、上記ラッチ回路の第１のラッチとしての上記複数個の上記Ｔ型ＦＦのラッチ位相情報を選択信号に応じて選択する選択ステップを、さらに有し、上記変換ステップは、上記ラッチ回路の複数個の上記Ｔ型ＦＦのラッチ位相情報を、第１および第２のパルス信号に応じてパルス列に変換し、その信号を上記リップルカウンタ部のカウントクロックとして出力し、上記リップルカウンタステップは、上記リップルカウンタ部により、上記変換ステップによるのカウントクロックに応じて、クロックの位相情報を下位、上位ビットとしてバイナリコードに変換する。
本発明の第３の観点のＡＤ変換装置は、時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、上記比較器の出力信号のレベルが反転した際に、クロック信号の位相情報をラッチするラッチ回路と、上記ラッチ回路のラッチ位相情報を、パルス信号に応じてパルス列に変換する変換回路と、上記変換回路の変換により得られたパルスをカウントクロックとして用いて、クロックの位相情報をバイナリコードに変換するリップルカウンタ部と、を有し、上記変換回路は、第１の変換回路および第２の変換回路を含み、上記リップルカウンタ部は、第１のリップルカウンタ部および第２のリップルカウンタ部を含み、上記ラッチ回路は、それぞれ異なる複数のクロックをラッチする複数個のＴ型フリップフロップ（ＦＦ）を含み、１つを除く連続する複数のＴ型ＦＦは第１のラッチを形成し、上記除いた残りの１個のＴ型ＦＦは第２のラッチを形成し、上記ラッチ回路の第１のラッチとしての上記複数個の上記Ｔ型ＦＦのラッチ位相情報を選択信号に応じて選択するセレクタと、上記ラッチ回路の第２のラッチとしての上記Ｔ型ＦＦのラッチ位相情報を、マスク信号に応じて上記第２の変換回路に入力させるか非入力とするかを決定し処理するマスク処理を行うマスク回路と、をさらに有し、上記第１の変換回路は、上記ラッチ回路の複数個の上記Ｔ型ＦＦのラッチ位相情報を、第１のパルス信号に応じてパルス列に変換し、その信号を上記第１のリップルカウンタ部のカウントクロックとして出力し、上記第２の変換回路は、上記第１のリップルカウンタ部の出力信号または上記マスク回路による第２のラッチとしての上記Ｔ型ＦＦのラッチ位相情報を、第２のパルス信号に応じてカウントクロックに変換し、上位ビットをカウントする上記第２のリップルカウンタ部に出力し、上記第１のリップルカウンタ部は、上記第１の変換回路のカウントクロックに応じて、クロックの位相情報を下位ビットとしてバイナリコードに変換し、上記第２のリップルカウンタ部は、上記第２の変換回路のカウントクロックに応じて、クロックの位相情報を上位ビットとしてバイナリコードに変換する。
また、本発明のＡＤ変換装置。時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、上記比較器の出力信号のレベルが反転した際に、クロック信号の位相情報をラッチするラッチ回路と、上記ラッチ回路のラッチ位相情報を、パルス信号に応じてパルス列に変換する変換回路と、上記変換回路の変換により得られたパルスをカウントクロックとして用いて、クロックの位相情報をバイナリコードに変換するリップルカウンタ部と、を有し、上記ラッチ回路は、それぞれ異なる複数のクロックをラッチする複数個のＴ型フリップフロップ（ＦＦ）を含み、１つを除く連続する複数のＴ型ＦＦは第１のラッチを形成し、上記除いた残りの１個のＴ型ＦＦは第２のラッチを形成し、上記ラッチ回路の第１のラッチとしての上記複数個の上記Ｔ型ＦＦのラッチ位相情報を選択信号に応じて選択するセレクタを、有し、上記変換回路は、上記ラッチ回路の複数個の上記Ｔ型ＦＦのラッチ位相情報を、第１および第２のパルス信号に応じてパルス列に変換し、その信号を上記リップルカウンタ部のカウントクロックとして出力し、上記リップルカウンタ部は、上記変換回路のカウントクロックに応じて、クロックの位相情報を下位、上位ビットとしてバイナリコードに変換する。
本発明の第４の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換装置を有し、上記ＡＤ変換装置は、時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、上記比較器の出力信号のレベルが反転した際に、クロック信号の位相情報をラッチするラッチ回路と、上記ラッチ回路のラッチ位相情報を、パルス信号に応じてパルス列に変換する変換回路と、上記変換回路の変換により得られたパルスをカウントクロックとして用いて、クロックの位相情報をバイナリコードに変換するリップルカウンタ部と、を有し、上記変換回路は、第１の変換回路および第２の変換回路を含み、上記リップルカウンタ部は、第１のリップルカウンタ部および第２のリップルカウンタ部を含み、上記ラッチ回路は、それぞれ異なる複数のクロックをラッチする複数個のＴ型フリップフロップ（ＦＦ）を含み、１つを除く連続する複数のＴ型ＦＦは第１のラッチを形成し、上記除いた残りの１個のＴ型ＦＦは第２のラッチを形成し、上記ラッチ回路の第１のラッチとしての上記複数個の上記Ｔ型ＦＦのラッチ位相情報を選択信号に応じて選択するセレクタと、上記ラッチ回路の第２のラッチとしての上記Ｔ型ＦＦのラッチ位相情報を、マスク信号に応じて上記第２の変換回路に入力させるか非入力とするかを決定し処理するマスク処理を行うマスク回路と、をさらに有し、上記第１の変換回路は、上記ラッチ回路の複数個の上記Ｔ型ＦＦのラッチ位相情報を、第１のパルス信号に応じてパルス列に変換し、その信号を上記第１のリップルカウンタ部のカウントクロックとして出力し、上記第２の変換回路は、上記第１のリップルカウンタ部の出力信号または上記マスク回路による第２のラッチとしての上記Ｔ型ＦＦのラッチ位相情報を、第２のパルス信号に応じてカウントクロックに変換し、上位ビットをカウントする上記第２のリップルカウンタ部に出力し、上記第１のリップルカウンタ部は、上記第１の変換回路のカウントクロックに応じて、クロックの位相情報を下位ビットとしてバイナリコードに変換し、上記第２のリップルカウンタ部は、上記第２の変換回路のカウントクロックに応じて、クロックの位相情報を上位ビットとしてバイナリコードに変換する。
また、本発明の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換装置を有し、上記ＡＤ変換装置は、時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、上記比較器の出力信号のレベルが反転した際に、クロック信号の位相情報をラッチするラッチ回路と、上記ラッチ回路のラッチ位相情報を、パルス信号に応じてパルス列に変換する変換回路と、上記変換回路の変換により得られたパルスをカウントクロックとして用いて、クロックの位相情報をバイナリコードに変換するリップルカウンタ部と、を有し、上記ラッチ回路は、それぞれ異なる複数のクロックをラッチする複数個のＴ型フリップフロップ（ＦＦ）を含み、１つを除く連続する複数のＴ型ＦＦは第１のラッチを形成し、上記除いた残りの１個のＴ型ＦＦは第２のラッチを形成し、上記ラッチ回路の第１のラッチとしての上記複数個の上記Ｔ型ＦＦのラッチ位相情報を選択信号に応じて選択するセレクタを、有し、上記変換回路は、上記ラッチ回路の複数個の上記Ｔ型ＦＦのラッチ位相情報を、第１および第２のパルス信号に応じてパルス列に変換し、その信号を上記リップルカウンタ部のカウントクロックとして出力し、上記リップルカウンタ部は、上記変換回路のカウントクロックに応じて、クロックの位相情報を下位、上位ビットとしてバイナリコードに変換する。
本発明の第５の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換装置を有し、上記ＡＤ変換装置は、時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、上記比較器の出力信号のレベルが反転した際に、クロック信号の位相情報をラッチするラッチ回路と、上記ラッチ回路のラッチ位相情報を、パルス信号に応じてパルス列に変換する変換回路と、上記変換回路の変換により得られたパルスをカウントクロックとして用いて、クロックの位相情報をバイナリコードに変換するリップルカウンタ部と、を有し、上記変換回路は、第１の変換回路および第２の変換回路を含み、上記リップルカウンタ部は、第１のリップルカウンタ部および第２のリップルカウンタ部を含み、上記ラッチ回路は、それぞれ異なる複数のクロックをラッチする複数個のＴ型フリップフロップ（ＦＦ）を含み、１つを除く連続する複数のＴ型ＦＦは第１のラッチを形成し、上記除いた残りの１個のＴ型ＦＦは第２のラッチを形成し、上記ラッチ回路の第１のラッチとしての上記複数個の上記Ｔ型ＦＦのラッチ位相情報を選択信号に応じて選択するセレクタと、上記ラッチ回路の第２のラッチとしての上記Ｔ型ＦＦのラッチ位相情報を、マスク信号に応じて上記第２の変換回路に入力させるか非入力とするかを決定し処理するマスク処理を行うマスク回路と、をさらに有し、上記第１の変換回路は、上記ラッチ回路の複数個の上記Ｔ型ＦＦのラッチ位相情報を、第１のパルス信号に応じてパルス列に変換し、その信号を上記第１のリップルカウンタ部のカウントクロックとして出力し、上記第２の変換回路は、上記第１のリップルカウンタ部の出力信号または上記マスク回路による第２のラッチとしての上記Ｔ型ＦＦのラッチ位相情報を、第２のパルス信号に応じてカウントクロックに変換し、上位ビットをカウントする上記第２のリップルカウンタ部に出力し、上記第１のリップルカウンタ部は、上記第１の変換回路のカウントクロックに応じて、クロックの位相情報を下位ビットとしてバイナリコードに変換し、上記第２のリップルカウンタ部は、上記第２の変換回路のカウントクロックに応じて、クロックの位相情報を上位ビットとしてバイナリコードに変換する。
また、本発明のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換装置を有し、上記ＡＤ変換装置は、時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、上記比較器の出力信号のレベルが反転した際に、クロック信号の位相情報をラッチするラッチ回路と、上記ラッチ回路のラッチ位相情報を、パルス信号に応じてパルス列に変換する変換回路と、上記変換回路の変換により得られたパルスをカウントクロックとして用いて、クロックの位相情報をバイナリコードに変換するリップルカウンタ部と、を有し、上記ラッチ回路は、それぞれ異なる複数のクロックをラッチする複数個のＴ型フリップフロップ（ＦＦ）を含み、１つを除く連続する複数のＴ型ＦＦは第１のラッチを形成し、上記除いた残りの１個のＴ型ＦＦは第２のラッチを形成し、上記ラッチ回路の第１のラッチとしての上記複数個の上記Ｔ型ＦＦのラッチ位相情報を選択信号に応じて選択するセレクタを、有し、上記変換回路は、上記ラッチ回路の複数個の上記Ｔ型ＦＦのラッチ位相情報を、第１および第２のパルス信号に応じてパルス列に変換し、その信号を上記リップルカウンタ部のカウントクロックとして出力し、上記リップルカウンタ部は、上記変換回路のカウントクロックに応じて、クロックの位相情報を下位、上位ビットとしてバイナリコードに変換する。
本発明によれば、イメージセンサに集積しやすいよう小型で低消費電力であり、クロック位相情報をバイナリ値に変換し、かつデジタル加減算が可能となる利点がある。
比較器およびカウンタを有する一般的な回路例を示す図である。 図１の回路のタイミングチャートである。 本発明の第１の実施形態に係るＡＤ変換装置の構成例を示す図である。 図３のＡＤ変換装置の動作を説明するためのタイミングチャートである。 図３のＡＤ変換装置の動作を説明するためのタイミングチャートであって、ラッチ回路のラッチ情報に応じた動作状態を示す図である。 本発明の第２の実施形態に係るＡＤ変換装置の構成例を示す図である。 図６のＡＤ変換装置の動作を説明するためのタイミングチャートである。 拡張コードに応じたカウント値に変換する場合の対応関係を示す図である。 図６のＡＤ変換装置の動作を説明するためのタイミングチャートであって、ラッチ回路のラッチ情報に応じた動作状態を示す図である。 本発明の第３の実施形態に係るＡＤ変換装置の構成例を示す図である。 図１０のＡＤ変換装置の動作を説明するためのタイミングチャートである。 拡張コードに応じたカウント値に変換する場合の対応関係を示す図である。 図１０のＡＤ変換装置の動作を説明するためのタイミングチャートであって、ラッチ回路のラッチ情報に応じた動作状態を示す図である。 第４の実施形態におけるタイミングチャートである。 第４の実施形態における拡張コードと対応するバイナリコードの関係を示す図である。 第４の実施形態に係る比較器の出力信号ＶＣＯの遅延部を示す図である。 本発明の第５の実施形態に係るＡＤ変換装置の構成例を示す図である。 図１７のＡＤ変換装置の拡張コードに応じたカウント値に変換する場合の対応関係を示す図である。 本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 図１９の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。 本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。 図１９および図２０のＤＡ変換装置が生成するランプ（ＲＡＭＰ）波形およびＡＤＣの動作タイミングの一例を示す図である。 本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（ＡＤ変換装置の第１の構成例）
２．第２の実施形態（ＡＤ変換装置の第２の構成例）
３．第３の実施形態（ＡＤ変換装置の第３の構成例）
４．第４の実施形態（ＡＤ変換装置の第４の構成例）
５．第５の実施形態（ＡＤ変換装置の第５の構成例）
６．第６の実施形態（固体撮像素子の全体構成例）
７．第７の実施形態（カメラシステムの構成例）
＜１．第１の実施形態＞
［ＡＤ変換装置の第１の構成例］
図３は、本発明の第１の実施形態に係るＡＤ変換装置の構成例を示す図である。
本第１の実施形態に係るＡＤ変換装置（Analog Digital Converter)１０は、比較器１１、ラッチ回路１２、変換回路１３、およびリップルカウンタ１４を有する。
そして、ラッチ回路１２、変換回路１３、およびリップルカウンタ１４によりバイナリ値変換回路が形成される。
比較器１１は、時間とともに電圧値が線形に変化するランプ波形の参照電圧Ｖｒａｍｐと入力電圧ＶＳＬとを比較し、その結果に応じたレベルの信号ＶＣＯをラッチ回路１２に出力する。
ラッチ回路１２は、比較器１１の出力信号ＶＣＯのレベルが反転した際にクロックＣＫの位相情報をラッチし、ラッチデータＥＢを変換回路１３に出力する。
ラッチ回路１２は、図３に示すように、Ｔ型フリップフロップ（ＦＦ）１２１を有する。
ＦＦ１２１は、入力Ｄがクロック信号ＣＫの供給ラインに接続され、端子Ｔが比較器１１の信号ＶＣＯの出力ラインに接続され、出力Ｑが変換回路１３に接続されている。
変換回路１３は、ラッチ回路１２のラッチ情報を、パルス信号ＥＳＣＫＩに応じてパルス（列）に変換し、そのパルスをリップルカウンタ１４のカウントクロックとして出力する。
変換回路１３は、ＡＮＤゲートＡＤ１３１を有する。
ＡＮＤゲートＡＤ１３１の一方の正入力端子がパルス信号ＥＳＣＫＩの供給ラインに接続され、他方の負入力端子がラッチ信号ＥＢの供給ラインに接続されている。
リップルカウンタ部１４は、変換回路１３のカウントクロックに応じて、クロックの位相情報をリップルカウンタＣＮＴ１４１の最下位ビットとしてバイナリコードに変換する。
リップルカウンタ部１４は、ＦＦ１４１およびリップルカウンタＣＴ１４１を有する。
ＦＦ１４１は、入力Ｄが反転出力／Ｑ（／反転を示す）に接続され、端子Ｔが変換回路１３のＡＮＤゲートＡＤ１３１の出力信号ＥＳＣＫＯの供給ラインに接続され、出力ＱがリップルカウンタＣＮＴ１４１の入力端子に接続されている。
ＦＦ１３１は、バイナリ変換後の記憶素子（ラッチ）として機能する。
図４は、図３のＡＤ変換装置の動作を説明するためのタイミングチャートである。
図５（Ａ）および（Ｂ）は、図３のＡＤ変換装置の動作を説明するためのタイミングチャートであって、図５（Ａ）はラッチ回路のラッチ情報ＥＢが０の場合、図５（Ｂ）はラッチ回路のラッチ情報ＥＢが１の場合の動作状態を示している。
次に、図３のＡＤ変換装置の動作を、図４、図５（Ａ），（Ｂ）に関連付けて説明する。
比較器１１において、時間とともに電圧値が線形に変化するランプ波形の参照電圧Ｖｒａｍｐと入力電圧ＶＳＬとが比較され、その結果に応じたレベルの信号ＶＣＯがラッチ回路１２に入力される。
ラッチ回路１２では、比較器１１の出力信号ＶＣＯのレベルが反転したタイミングでクロック信号ＣＫの位相情報がラッチされる。
変換回路１３では、パルス信号ＥＳＣＫＩがラッチ情報であるラッチ信号ＥＢに応じてマスクされ、このマスク状態に応じたカウントクロックが生成されてリップルカウンタ１４に供給される。
図５（Ａ）および（Ｂ）に示すように、ラッチ信号ＥＢが１の場合＋０、０の場合＋１の動作が行われる。
すなわち、パルス信号ＥＳＣＫＩがラッチ信号ＥＢによってマスクされ、ＥＢ=１の場合は、図５（Ｂ）に示すように、ＡＮＤゲートＡＤ１３１の出力信号ＥＳＣＫＯはローレベル（Ｌ）に固定される。
ＥＢ=０の場合は、図５（Ａ）に示すように、信号ＥＳＣＫＯにパルスが発生され、ＦＦ１４１の出力Ｄ［０］によりリップルカウンタＣＮＴ１４１がトグルし＋１カウントが行われる。
このようクロックの位相情報がリップルカウンタＣＮＴ１４１の最下位ビットとしてバイナリコードに変換される。
本第１の実施形態によれば、小型で低消費電力であり、クロック位相情報をバイナリ値に変換し、かつデジタル加減算が可能となる。
＜２．第２の実施形態＞
［ＡＤ変換装置の第２の構成例］
図６は、本発明の第２の実施形態に係るＡＤ変換装置の構成例を示す図である。
本第２の実施形態では多相クロックをラッチする場合である。
本第２の実施形態に係るＡＤ変換装置２０は、比較器２１、ラッチ回路２２、セレクタ２３、第１の変換回路２４、第１のリップルカウンタ部２５、マスク回路２６、第２の変換回路２７、第２のリップルカウンタ部２８を有する。
そして、ラッチ回路２２、セレクタ２３、第１の変換回路２４、第１のリップルカウンタ部２５、マスク回路２６、第２の変換回路２７、および第２のリップルカウンタ部２８
によりバイナリ値変換回路が形成される。
比較器２１は、時間とともに電圧値が線形に変化するランプ波形の参照電圧Ｖｒａｍｐと入力電圧ＶＳＬとを比較し、その結果に応じたレベルの信号ＶＣＯをラッチ回路２２に出力する。
ラッチ回路２２は、基本的に、位相の異なる複数のクロック信号を用いて比較器２１の出力信号ＶＣＯが反転したタイミングで位相情報をラッチし、ラッチした値の一部をセレクタ２３および第１の変換回路２４に出力する。
本例では、位相の異なる複数のクロック信号として、クロック信号ＥＣＫ［３］を基準に位相が４５°ずつ順にずれたクロック信号ＥＣＫ［３］，ＥＣＫ［２］，ＥＣＫ［１］，ＥＣＫ［０］の４つのクロック信号が用いられる。
位相ずれの４５°はクロックサイクルＴｃｋの１／８に相当する。
図６のラッチ回路２２は、第１のラッチとしてのＦＦ２２１，ＦＦ２２２，ＦＦ２２３、および第２のラッチとしてのＦＦ２２４を有する。
ＦＦ２２１〜２２４はそれぞれ、比較器２１の出力信号ＶＣＯに同期して、クロック信号ＥＣＫ［０］，ＥＣＫ［１］，ＥＣＫ［２］，ＥＣＫ［３］の位相情報をラッチする。
ＦＦ２２１は、比較器２１の出力信号ＶＣＯに同期してクロック信号ＥＣＫ［０］をラッチする。ＦＦ２２１のＱ出力からは拡張コードＥＢ［０］が得られ、ＦＦ２２１は拡張コードＥＢ［０］をセレクタ２３に出力する。
ＦＦ２２２は、比較器２１の出力信号ＶＣＯに同期してクロック信号ＥＣＫ［１］の位相情報をラッチする。ＦＦ２２２のＱ出力からは拡張コードＥＢ［１］が得られ、ＦＦ２２２は拡張コードＥＢ［１］をセレクタ２３に出力する。
ＦＦ２２３は、比較器２１の出力信号ＶＣＯに同期してクロック信号ＥＣＫ［２］の位相情報をラッチする。ＦＦ２２３のＱ出力からは拡張コードＥＢ［２］が得られ、ＦＦ２２３は拡張コードＥＢ［２］をセレクタ２３に出力する。
ＦＦ２２４は、比較器２１の出力信号ＶＣＯに同期してクロック信号ＥＣＫ［３］の位相情報をラッチする。ＦＦ２２４のＱ出力からは拡張コードＥＢ［３］が得られ、ＦＦ２２４は拡張コードＥＢ［３］を第１の変換回路２４に出力する。
セレクタ２３は、セレクタ信号ＥＳＥＬ［＊］に応じて、ＦＦ２２１〜ＦＦ２２３から出力される拡張コードＥＢ［０］，ＥＢ［１］，ＥＢ［２］を順次選択し、信号ＥＢ０として第１の変換回路２４に出力する。
第１の変換回路２４は、ラッチ回路２２のラッチ情報である拡張コードＥＢ［０］〜ＥＢ［３］を、パルス信号ＥＳＣＫＩ０に応じてパルス（列）に変換し、その信号ＥＳＣＫ０を第１のリップルカウンタ部２５のカウントクロックとして出力する。
第１の変換回路２４は、ＡＮＤ−ＯＲゲートＡＯＲ２４１を有する。
ＡＮＤ−ＯＲゲートＡＯＲ２４１の第１の３入力ＡＮＤの第１に入力端子がパルス信号ＥＳＣＫＩ０の供給ラインに接続されている。第１の３入力ＡＮＤの第２の負入力端子が拡張コードＥＢ［３］の出力ラインに接続され、第３の負入力端子がセレクタ２３の信号ＥＢ０の供給ラインに接続されている。
ＡＮＤ−ＯＲゲートＡＯＲ２４１の第２の３入力ＡＮＤの第１に入力端子がパルス信号ＥＳＣＫＩ０の供給ラインに接続されている。第２の３入力ＡＮＤの第２の入力端子が拡張コードＥＢ［３］の出力ラインに接続され、第３の入力端子がセレクタ２３の信号ＥＢ０の供給ラインに接続されている。
第１のリップルカウンタ部２５は、第１の変換回路２４のカウントクロックに応じて、クロックの位相情報を下位ビットとしてバイナリコードに変換する。
第１のリップルカウンタ部２５は、記憶素子として縦続接続されたＴ型ＦＦ２５１，ＦＦ２５２を有する。
ＦＦ２５１の端子Ｔが第１の変換回路２４の信号ＥＳＣＫ０の供給ラインに接続され、入力Ｄが反転出力／Ｑに接続され、出力ＱがＦＦ２５２の端子Ｔに接続されている。
ＦＦ２５２のＤ入力が反転出力／Ｑに接続され、出力Ｑが第２の変換回路２７に接続されている。
マスク回路２６は、マスク信号ｘＭＳＫに応じてラッチ回路２２による拡張コードＥＢ［３］を第２の変換回路２７に入力させるか非入力とするかを決定し処理するマスク処理を行う。
マスク回路２６は、負入力の２入力ＮＡＮＤゲートＮＡ２６１を有する。
ＮＡＮＤゲートＮＡ２６１の第１の入力端子がラッチ回路２２の拡張コードＥＢ［３］の供給ラインに接続され、第２の入力端子がアクティブレベルがローレベルのマスク信号ｘＭＳＫの供給ラインに接続されている。
第２の変換回路２７は、ラッチ回路２２の拡張コードＥＢ［３］を、パルス信号ＥＳＣＫＩ２に応じてパルス（列）に変換し、その信号Ｄ［２］を第２のリップルカウンタ部２８のカウントクロックとして出力する。
第２の変換回路２７は、ＡＮＤ−ＯＲゲートＡＯＲ２７１を有する。
ＡＮＤ−ＯＲゲートＡＯＲ２７１の第１の２入力ＡＮＤの第１に入力端子がパルス信号ＥＳＣＫＩ２の供給ラインに接続され、第２の負入力端子がマスク回路２６の出力端子に接続されている。
ＡＮＤ−ＯＲゲートＡＯＲ２７１の第２の２入力ＡＮＤの第１に入力端子がマスク回路２６の出力端子に接続され、第２の入力端子が第１のリップルカウンタ部２５の出力Ｄ［１］の出力ラインに接続されている。
そして、ＡＮＤ−ＯＲゲートＡＯＲ２７１は、出力信号ＤＩ［２］を第２のリップカウンタ部２８に出力する。
第２のリップルカウンタ部２８は、第２の変換回路２７のカウントクロックに応じて、クロックの位相情報をリップルカウンタの上位ビットとしてバイナリコードに変換する。
第２のリップルカウンタ部２８は、ＦＦ２８１およびリップルカウンタＣＮＴ２８１を有する。
ＦＦ２８１は、入力Ｄが反転出力／Ｑ（／反転を示す）に接続され、端子Ｔが第２の変換回路２７の出力信号ＤＩ［２］の供給ラインに接続され、出力ＱがリップルカウンタＣＮＴ２８１の入力端子に接続されている。
ＦＦ２８１は、バイナリ変換後の記憶素子（ラッチ）として機能する。
このＡＤ変換装置２０のバイナリ値変換回路においては、基本的に、４ビットを形成する４個のＴ型ＦＦ２２１〜ＦＦ２２４とセレクタ２３により定まるパルスを第１の変換回路２４を通じて第１のリップルカウンタ部２５に送出する。
第１の変換回路２４で形成されるパルスＥＳＣＫ０を第２の変換回路２７に送出し、第２のリップルカウンタ部２８で上位ビットをカウントする。
そして、このバイナリ値変換回路においては、たとえば４ビットのＢＣＤコードが１０００，１１００，１１１０，１１１１，０１１１，００１１，０００１，００００の８個の状態で表される。
この場合、最上位ビット（ＭＳＢ）が“１”のときはＭＳＢを“０”とし、“０”のときは“４”とする。
ＭＳＢ以外の下位ビットが“０”のときはそのまま“０”とし、“１”のときはそのまま“１”とする。
そして、上記初期の８個状態から形成される新たな８個の状態についてそれぞれのＢＣＤコード値を加算し、得られた０〜７までの１０進数を、それぞれパルスの個数とする。
図７は、図６のＡＤ変換装置の動作を説明するためのタイミングチャートである。
図８は、拡張コードに応じたカウント値に変換する場合の対応関係を示す図である。
図９（Ａ）および（Ｂ）は、図６のＡＤ変換装置の動作を説明するためのタイミングチャートである。図９（Ａ）はラッチ回路の拡張コードＥＢ［３：０］が［００１１ｂ］の場合、図９（Ｂ）はラッチ回路の拡張コードＥＢ［３：０］が［１１１０ｂ］の場合の動作状態を示している。
以下に、このＡＤ変換装置２０の動作を、バイナリ値変換回路の処理を中心に図７〜図９（Ａ），（Ｂ）に関連付けて具体的に説明する。
図７では１／８Ｔｃｋ（Ｔｃｋはクロックサイクル）ずつ位相がずれた４つのクロックの場合について示している。
４つのクロック信号ＥＣＫ［０］〜［３］の０／１の組み合わせによって、クロックサイクルが８等分されている。最初の０〜１／８Ｔｃｋの期間ではクロック信号ＥＣＫ[3:0]=1000b、次の１／８Ｔｃｋ〜２／８Ｔｃｋの期間ではクロック信号ＥＣＫ[3:0]=1100b，・・・となる。
クロックの位相を８分割することによって、バイナリコードで３ｂ分の情報を得ることができる。
比較器２１の出力信号ＶＣＯがハイレベル（Ｈ）からローレベル（Ｌ）に変化した瞬間にクロック信号ＥＣＫ[3:0]がラッチされ、ラッチデータを上述したように、拡張コードＥＢ[3:0]とする。
クロックサイクルの最初の０〜１／８Ｔｃｋの期間を“０”、１／８Ｔｃｋ〜２／８Ｔｃｋの期間を“１”、以降２，３，４・・・というカウント値に変換するものとすると、図８に示すような対応関係の数のパルスを発生させる。
すなわち、拡張コードＥＢ[3]=１の場合は、拡張コードＥＢ[2:0]の“１”の数、拡張コードＥＢ[3]=０の場合は、拡張コードＥＢ[2:0]の“０”の数とそれに４を加えた数、が対応する数値となる。
図６の回路では、第２のリップルカウンタ部２８の出力であるＤ［２］へのカウントパルスは、拡張コードＥＢ[3]=０のときに発生する。
第１のリップルカウント部２５では、Ｄ［０］へのカウントパルスは、拡張コードＥＢ[3]=０の場合は、拡張コードＥＢ[2:0]の“０”のとき発生する。
第１のリップルカウント部２５では、Ｄ［０］へのカウントパルスは、拡張コードＥＢ[3]=１の場合は、拡張コードＥＢ[2:0]の“１”のとき発生する。
次に、図６のＡＤ変換装置の動作を、図４、図９（Ａ），（Ｂ）に関連付けて説明する。
比較器２１において、時間とともに電圧値が線形に変化するランプ波形の参照電圧Ｖｒａｍｐと入力電圧ＶＳＬとが比較され、その結果に応じたレベルの信号ＶＣＯがラッチ回路２２に入力される。
また、マスク信号ｘＭＳＫがローレベルに設定され、第１のリップルカウンタ部２５の信号Ｄ［１］から第２のリップルカウンタ部２８の信号Ｄ[２]へのキャリーをマスクする。
次に、パルス信号ＥＳＣＫＩ２を第２の変換回路２７に供給すると、拡張コードＥＢ[3]=０の場合は信号Ｄ［２］にパルスが送られ“＋４”となり、拡張コードＥＢ[3]=１の場合は信号Ｄ［２］にパルスが送られず“＋０”となる。
次に、マスク信号ｘＭＳＫがハイレベルに設定され、第１のリップルカウンタ部２５の出力信号Ｄ［１]から第２のリップルカウンタ部２８の信号Ｄ［２]へのキャリーが通るようにする。
次に、パルス信号ＥＳＣＫＩ０を第１の変換回路２４に供給する。この場合、パルス信号ＥＳＣＫＩ０のパルスが信号Ｄ［０]に伝わるかどうかを拡張コードＥＢ[3]とＥＢ[n]（n=0,1,2）の論理で決める。
選択信号ＥＳＥＬで拡張コードＥＢ[n]を順次選択し、ＥＢ[3]=ＥＢ[n]の場合にのみ第１のリップルカウンタ部２５にカウントクロックＥＳＣＫ０を送る。
本第２の実施形態では、最低限必要な合計７つの記憶素子（メモリ素子，ＦＦ）に、数〜10個程度のゲートを追加するだけで構成されるので、原理的に回路面積が非常に小さい。
バイナリ化された数値をリップルカウンタに保持するので、カラムＡＤＣ回路のデジタルＣＤＳ動作との相性がきわめてよい。
本第２の実施形態はイメージセンサのカウンタ回路に適用されるばかりでなく、他のクロックの位相情報をバイナリコードに変換する回路一般に適用させることが可能である。
＜３．第３の実施形態＞
［ＡＤ変換装置の第３の構成例］
図１０は、本発明の第３の実施形態に係るＡＤ変換装置の構成例を示す図である。
本第３の実施形態では多相クロックをラッチする場合である。
本第３の実施形態に係るＡＤ変換装置２０Ａが、第２の実施形態に係るＡＤ変換装置２０と異なる点は次の通りである。
本第３の実施形態のＡＤ変換装置２０Ａは、第２の実施形態のＡＤ変換装置２０とは、カウント値が異なる。すなわち、クロックサイクルの最初の０〜１／８Ｔｃｋの期間を“１”、１／８Ｔｃｋ〜２／８Ｔｃｋの期間を“２”、以降３，４，５・・・というカウント値に変換する。
回路構成上においては、ラッチ回路２２およびセレクタ２３の後段に一つの変換回路２４Ａが配置され、その出力段にリップルカウンタ部２８Ａが配置されている。
変換回路２４Ａは、ラッチ回路２２のラッチ情報である拡張コードＥＢ［０］〜ＥＢ［３］を、２つのパルス信号ＥＳＣＫＩ０，ＥＳＣＫＩ１に応じてパルス（列）に変換し、その信号ＥＳＣＫをリップルカウンタ部２８Ａのカウントクロックとして出力する。
変換回路２４Ａは、ＡＮＤ−ＯＲゲートＡＯＲ２４１Ａを有する。
ＡＮＤ−ＯＲゲートＡＯＲ２４１Ａの第１の２入力ＡＮＤの第１に入力端子がパルス信号ＥＳＣＫＩ０の供給ラインに接続され、第２の入力端子がセレクタ２３の信号ＥＢ０の供給ラインに接続されている。
ＡＮＤ−ＯＲゲートＡＯＲ２４１Ａの３入力ＡＮＤの第１に入力端子がパルス信号ＥＳＣＫＩ１の供給ラインに接続されている。３入力ＡＮＤの第２の負入力端子が拡張コードＥＢ［３］の出力ラインに接続され、第３の負入力端子がセレクタ２３の信号ＥＢ０の供給ラインに接続されている。
リップルカウンタ部２８Ａは、変換回路２４Ａのカウントクロックに応じて、クロックの位相情報をリップルカウンタの下位、上位ビットとしてバイナリコードに変換する。
リップルカウンタ部２８Ａは、ＦＦ２８１Ａ〜ＦＦ２８３ＡおよびリップルカウンタＣＮＴ２８１Ａを有する。
ＦＦ２８１Ａは、入力Ｄが反転出力／Ｑ（／反転を示す）に接続され、端子Ｔが変換回路２４Ａの出力信号ＥＳＣＫの供給ラインに接続され、出力ＱがＦＦ２８２Ａの端子Ｔに接続されている。
ＦＦ２８２Ａは、入力Ｄが反転出力／Ｑに接続され、出力ＱがＦＦ２８３Ａの端子Ｔに接続されている。
ＦＦ２８３Ａは、入力Ｄが反転出力／Ｑに接続され、出力ＱがリップルカウンタＣＮＴ２８１Ａの入力端子に接続されている。
ＦＦ２８１Ａは、バイナリ変換後の記憶素子（ラッチ）として機能する。
このＡＤ変換装置２０Ａのバイナリ値変換回路においては、基本的に、４ビットを形成する４個のＴ型ＦＦ２２１〜ＦＦ２２４とセレクタ２３により定まるパルスを変換回路２４Ａを通じてリップルカウンタ部２８Ａに送出する。
リップルカウンタ部２８Ａで下位ビット、上位ビットをカウントする。
そして、このバイナリ値変換回路においては、たとえば４ビットのＢＣＤコードが１０００，１１００，１１１０，１１１１，０１１１，００１１，０００１，００００の８個の状態で表される。
この場合、最上位ビット（ＭＳＢ）が“１”のときはＭＳＢをそのまま“１”とし、“０”のときは“２”とする。
ＭＳＢ以外の下位ビットが“０”のときはそのまま“０”とし、“１”のときはそのまま“１”とする。
そして、上記初期の８個状態から形成される新たな８個の状態についてそれぞれのＢＣＤコード値を加算し、得られた１〜８までの１０進数を、それぞれパルスの個数とする。
図１１は、図１０のＡＤ変換装置の動作を説明するためのタイミングチャートである。
図１２は、拡張コードに応じたカウント値に変換する場合の対応関係を示す図である。
図１３（Ａ）および（Ｂ）は、図１０のＡＤ変換装置の動作を説明するためのタイミングチャートである。図１３（Ａ）はラッチ回路の拡張コードＥＢ［３：０］が［００１１ｂ］の場合、図１３（Ｂ）はラッチ回路の拡張コードＥＢ［３：０］が［１１１０ｂ］の場合の動作状態を示している。
以下に、このＡＤ変換装置２０Ａの動作を、バイナリ値変換回路の処理を中心に図１１〜図１３（Ａ），（Ｂ）に関連付けて具体的に説明する。
図１１においても、１／８Ｔｃｋ（Ｔｃｋはクロックサイクル）ずつ位相がずれた４つのクロックの場合について示している。
本第３の実施形態では、第２の実施形態に１加わる形になるが、オフセットになるだけなので特に問題にならない。
この場合は、図１２に示すように、Ｄ［０]（ＦＦ２８１Ａ）へのカウントクロックを以下のような規則で発生すればよい。
すなわち、拡張ビットＥＢ[2:0]の各ビットが１のときは常にカウントクロックを１つ発生する。
拡張ビットＥＢ[2:0]の各ビットが０のときは以下の規則に従う。
拡張ビットＥＢ[3]=１のときはカウントクロックを発生しない。
拡張ビットＥＢ[3]=０のときは拡張ビットＥＢ[2:0]の各ビットが０”のときカウントクロックを２つ発生する。
選択信号ＥＳＥＬに応じてセレクタ２３で拡張コードＥＢ[n]=０，１，２と順次選択する。
そして、拡張ビットＥＢ[3]とＥＢ[n]の組み合わせによって、各ｎにおいて、１つのパルスＥＳＣＫＩ０、２つのパルスＥＳＣＫＩ１のいずれかをＤ［０]へのカウントクロックとするか、またはカウントしないかを、変換回路２４Ａにおいて制御する。
本第３の実施形態によれば、第２の実施形態に比べ回路構成は簡単になっている。しかし、一方でバイナリ変換に要する時間は長くなる傾向にある。
＜４．第４の実施形態＞
［ＡＤ変換装置の第４の構成例］
本第４の実施形態は、第２および第３の実施形態をＴＤＣ（Time-to-Digital-Converter）にした例である。
図１４は、第４の実施形態におけるタイミングチャートである。
図１５（Ａ）および（Ｂ）は、第４の実施形態における拡張コードと対応するバイナリコードの関係を示す図である。図１５（Ａ）は第２の実施形態に対応する場合、図１５（Ｂ）は第３の実施形態に対応する場合である。
また、図１６は、第４の実施形態に係る比較器の出力信号ＶＣＯの遅延部を示す図である。
図１６の遅延部ＤＬＹ１，ＤＬＹ２，ＤＬＹ３は、ＶＣＯをＴｃｋ／８ずつディレイさせる。
第２の実施形態では、多相クロックを同一の比較器１１の出力信号ＶＣＯでラッチしていたが、本第４の実施形態では信号ＶＣＯをＴｃｋ／８ずつディレイさせ（ＶＣＯ[3:0]）、同一のクロック信号ＣＫをラッチする。
信号ＶＣＯ[n]でラッチされたクロック情報を拡張コードＥＢ[n]とすると、拡張コードＥＢ[3:0]と対応するバイナリコードの関係は図１５（Ａ）または（Ｂ）のようになる。
これらは２の実施形態および第３の実施形態と０／１が反転したのみであり、反転論理回路の挿入で第２実施形態および第３の実施形態と同じようにバイナリコードに変換できることはあきらかである。
＜５．第５の実施形態＞
［ＡＤ変換装置の第５の構成例］
図１７は、本発明の第５の実施形態に係るＡＤ変換装置の構成例を示す図である。
本第３の実施形態では多相クロックをラッチする場合である。
本第５の実施形態に係るＡＤ変換装置２０Ｂが、第２の実施形態に係るＡＤ変換装置２０と異なる点は次の通りである。
本第５の実施形態のＡＤ変換装置２０Ｂは、第２の実施形態のＡＤ変換装置２０とは、以下の点が異なる。
ラッチ回路２２Ｂで第１のラッチとしての複数（ここでは３つ）のＦＦ２２１Ｂ〜ＦＦ２２３Ｂでは比較器２１の出力信号ＶＣＯ ＥＢに同期してクロック信号ＣＬＫＢ，ＣＬＫＣ，ＣＬＫＤをラッチして拡張コードＥＢ［２］，ＥＢ［１］，ＥＢ［０］を得る。
そして、第２のラッチとしての一つのＦＦ２２４Ｂで比較器２１の出力とは異なる信号ＶＣＯ ＥＢ３でクロック信号ＣＬＫＡをラッチして拡張コードＥＢ［３］を得る。
ラッチ回路２２Ｂは、基本的に、位相の異なる主クロックＣＬＫＡを含む複数のクロック信号を用いて比較器２１の出力信号ＶＣＯが反転したタイミングで位相情報をラッチし、ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する。
本例では、位相の異なる複数のクロック信号として、主クロック信号ＣＬＫＡを基準に位相が４５°ずつ順にずれたクロック信号ＣＬＫＡ，ＣＬＫＢ，ＣＬＢＣ，ＣＬＫＤが用いられる。
セレクタ２３Ｂは、選択信号ＥＢＳＥＬ［３：０］により拡張コードＥＢ［２］，ＥＢ［１］，ＥＢ［０］を順次選択して変換回路２４Ｂに供給する。
本第５の実施形態では、ラッチ回路２２Ｂおよびセレクタ２３Ｂの後段に一つの変換回路２４Ｂが配置され、その出力段にリップルカウンタ部２８Ｂが配置されている。
変換回路２４Ｂは、ラッチ回路２２のラッチ情報である拡張コードＥＢ［０］〜ＥＢ［３］を、１つのパルス信号ＥＢＣＫに応じてパルス（列）に変換し、その信号ＥＳＣＫＯをリップルカウンタ部２８Ｂのカウントクロックとして出力する。
変換回路２４Ｂは、ＡＮＤ−ＯＲゲートＡＯＲ２４１Ｂを有する。
ＡＮＤ−ＯＲゲートＡＯＲ２４１Ｂの第１の３入力ＡＮＤの第１に入力端子がパルス信号ＥＢＣＫの供給ラインに接続されている。第１の３入力ＡＮＤの第２の負入力端子が拡張ビットＥＢ［３］の供給ラインに接続され、第３の入力端子がセレクタ２３Ｂの信号ＥＢ０の供給ラインに接続されている。
ＡＮＤ−ＯＲゲートＡＯＲ２４１Ｂの第２の３入力ＡＮＤの第１に入力端子がパルス信号ＥＢＣＫの供給ラインに接続されている。第２の３入力ＡＮＤの第２の入力端子が拡張ビットＥＢ［３］の供給ラインに接続され、第３の負入力端子がセレクタ２３Ｂの信号ＥＢ０の供給ラインに接続されている。
リップルカウンタ部２８Ｂは、変換回路２４Ｂのカウントクロックに応じて、クロックの位相情報をリップルカウンタの下位、上位ビットとしてバイナリコードに変換する。
リップルカウンタ部２８Ｂは、ＦＦ２８１Ｂ〜ＦＦ２８３Ｂ、スイッチＳＷ２８１、および図示しないリップルカウンタを有する。
ＦＦ２８１Ｂは、入力Ｄが反転出力／Ｑ（／反転を示す）に接続され、端子ＣＩＮが変換回路２４Ｂの出力信号ＥＳＣＫＯの供給ラインに接続され、反転出力／ＱがＦＦ２８２Ｂの端子ＣＩＮに接続されている。ＦＦ２８１Ｂは反転出力／Ｑから信号ＱＢ０を出力する。
ＦＦ２８２Ｂは、入力Ｄが反転出力／Ｑに接続され、反転出力／ＱがスイッチＳＷ２８１の端子ａに接続されている。ＦＦ２８２Ｂは反転出力／Ｑから信号ＱＢ１を出力する。
スイッチＳＷ２８１の端子ｂが拡張コードＥＢ［３］の供給ラインに接続され、端子ａがＦＦ２８３Ｂの端子ＣＩＮに接続されている。
そして、ＦＦ２８３Ｂは、入力Ｄが反転出力／Ｑに接続され、反転出力／Ｑから信号ＱＢ２を出力する。
スイッチＳＷ２８１は、図１７に示すように、ＡＮＤゲートＡＤ２８１、およびＡＮＤ−ＯＲゲートＡＯＲ２８１を有する。
ＡＮＤゲートＡＤ２８１は、第１の負入力端子がマスク信号ＸＥＢＭＳＫの供給ラインに接続され、第２の入力端子が拡張コードＥＢ［３］の供給ラインに接続されている。
ＡＮＤ−ＯＲゲートＡＯＲ２８１の第１の２入力ＡＮＤの第１の入力端子がクロック信号ＥＢ４ＣＫの供給ラインに接続され、第２の入力端子がＡＮＤゲートＡＤ２８１の出力端子に接続されている。
ＡＮＤ−ＯＲゲートＡＯＲ２８１の第２の２入力ＡＮＤの第１の負入力端子がＡＮＤゲートＡＤ２８１の出力端子に接続され、第２の入力端子がＦＦ２８２Ｂの信号ＱＢ１の出力ラインに接続されている。
このスイッチＳＷ２８１では、マスク信号ＸＥＢＭＳＫがローレベルの場合には、拡張コードＥＢ［３］が選択されてＦＦ２８３Ｂに供給される。
一方、マスク信号ＸＥＢＭＳＫがハイレベルの場合には、ＦＦ２８２Ｂの信号ＱＢ１が選択されてＦＦ２８３Ｂに供給される。
このＡＤ変換装置２０Ｂのバイナリ値変換回路においては、基本的に、４ビットを形成する４個のＴ型ＦＦ２２１Ｂ〜ＦＦ２２４Ｂとセレクタ２３Ｂにより定まるパルスを変換回路２４Ｂを通じてリップルカウンタ部２８Ｂに送出する。
リップルカウンタ部２８Ｂで下位ビット、上位ビットをカウントする。
図１８は、図１７のＡＤ変換装置の拡張コードに応じたカウント値に変換する場合の対応関係を示す図である。
バイナリ値変換回路においては、たとえば４ビットのＢＣＤコードが１０００，１１００，１１１０，１１１１，０１１１，００１１，０００１，００００の８個の状態で表される。
この場合、最上位ビット（ＭＳＢ）が“０”のときは、ＭＳＢをそのまま“０”とし、ＭＳＢ以外の下位ビットが“０”のときはそのまま“０”とし、“１”のときはそのまま“１”とする。
最上位ビット（ＭＳＢ）が “１”のときは“４”とし、ＭＳＢ以外の下位ビットが“１”のときは“０”とし、“０”のときは“１”とする。
そして、上記初期の８個状態から形成される新たな８個の状態についてそれぞれのＢＣＤコード値を加算し、得られた０〜７までの１０進数を、それぞれパルスの個数とする。
上記構成において、信号ＱＢ２は拡張コードＥＢ［３］から生成される。
信号ＱＢ［１：０］は、ＥＢ［３］=０／１で拡張コードＥＢ［２：０］の“１”，“０”の数に応じて生成される。
上述したように、本実施形態においては、クロックの位相情報をラッチする記憶素子（ＦＦ）、対応するバイナリコードを保持するのに必要最低限の記憶素子（ＦＦ）、数個の論理ゲートから構成されており、記憶素子の数が保持すべき情報量と一致している。
すなわち、必要最低限の回路規模で構成されていることが特徴である。
また、第１および第２の実施形態で示したとおり、クロックの位相を何点記憶するかによらず応用可能である。
本発明はクロックの位相情報をラッチし、それに対応するバイナリ値を実現するためにリップルカウンタへパルスを供給する形式に対するもので、第２および第３の実施形態に示したとおり、同じ多相クロックの情報をラッチする場合においても、実現する形態は様々あり、用途に応じて回路面積や論理の平易さ等に応じて形態を変えることができる。
本発明の実施形態はイメージセンサのみでなく、クロックの位相情報をバイナリコードに復元する回路一般に適用される。ただし、イメージセンサのカラム回路のように回路面積の制約が大きい用途では特に有用である。
＜６．第６の実施形態＞
［固体撮像素子の全体構成例］
図１９は、本発明の第５の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図２０は、図１９の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
この固体撮像素子３００は、図１９および図２０に示すように、撮像部としての画素部３１０、垂直走査回路３２０、水平転送走査回路３３０、タイミング制御回路３４０、および画素信号読み出し部としてのＡＤ変換装置（ＡＤＣ）群３５０を有する。なお、画素信号読み出し部は、垂直走査回路３２０等を含んで構成される。
固体撮像素子３００は、ＤＡ変換装置３６１を含むＤＡＣおよびバイアス回路３６０、アンプ回路（Ｓ／Ａ）３７０、信号処理回路３８０、およびラインメモリ３９０を有する。
これらの構成要素のうち、画素部３１０、垂直走査回路３２０、水平転送走査回路３３０、ＡＤＣ群３５０、ＤＡＣおよびバイアス回路３６０、並びにアンプ回路（Ｓ／Ａ）３７０はアナログ回路により構成される。
また、タイミング制御回路３４０、信号処理回路３８０、およびラインメモリ３９０はデジタル回路により構成される。
画素部３１０は、フォトダイオードと画素内アンプとを含む画素がマトリクス状（行列状）に配置されている。
図２１は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
この画素回路３０１Ａは、光電変換素子としてたとえばフォトダイオード３１１を有している。
画素回路３０１Ａは、この１個の光電変換素子としてのフォトダイオード３１１を有する。
画素回路３０１Ａは、１個のフォトダイオード３１１に対し転送素子としての転送トランジスタ３１２、リセット素子としてのリセットトランジスタ３１３、増幅トランジスタ３１４、および選択トランジスタ３１５の４つのトランジスタを能動素子として有する。
フォトダイオード３１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ３１２は、フォトダイオード３１１と出力ノードとしてのフローティングディフュージョンＦＤ（Floating Diffusion)との間に接続されている。
転送トランジスタ３１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、フォトダイオード３１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
リセットトランジスタ３１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ３１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
フローティングディフュージョンＦＤには、増幅トランジスタ３１４のゲートが接続されている。増幅トランジスタ３１４は、選択トランジスタ３１５を介して垂直信号線３１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ３１５のゲートに与えられ、選択トランジスタ３１５がオンする。
選択トランジスタ３１５がオンすると、増幅トランジスタ３１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線３１６に出カする。垂直信号線３１６を通じて、各画素から出力された電圧は、画素信号読み出し回路としてのＡＤＣ群３５０に出力される。
これらの動作は、たとえば転送トランジスタ３１２、リセットトランジスタ３１３、および選択トランジスタ３１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
画素部３１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路３２０により駆動される。
固体撮像素子３００は、画素部３１０の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路３４０、行アドレスや行走査を制御する垂直走査回路３２０、そして列アドレスや列走査を制御する水平転送走査回路３３０が配置される。
タイミング制御回路３４０は、画素部３１０、垂直走査回路３２０、水平転送走査回路３３０、ＡＤ変換装置群（ＡＤＣ群）３５０、ＤＡＣおよびバイアス回路３６０、信号処理回路３８０、ラインメモリ３９０の信号処理に必要なタイミング信号を生成する。
画素部３１０においては、たとえばラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをＡＤＣ群に出力する。
ＡＤＣ群３５０では、ＡＤＣブロック（各カラム部）でそれぞれ、画素部３１０のアナログ出力をＤＡ変換装置（ＤＡＣ）３６１からの参照電圧Ｖｒａｍｐを使用したＡＰＧＡ対応積分型ＡＤＣ、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。
図２２は、図１９および図２０のＤＡＣが生成するランプ（ＲＡＭＰ）波形およびＡＤＣの動作タイミングの一例を示す図である。
ＡＤＣ群３５０は、ＡＤＣが複数列配列されている。
ＤＡ変換装置３６１は、図２２に示すような、階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｒａｍｐを生成する。
各ＡＤＣは、この参照電圧Ｖｒａｍｐと行線毎に画素から垂直信号線３１６を経由し得られるアナログ信号（電位ＶＳＬ）とを比較する比較器（コンパレータ）３５１を有する。
さらに、各ＡＤＣは、比較時間をカウントするカウンタ３５２と、カウント結果を保持するラッチ（メモリ）３５３とを有する。
比較器３５１およびカウンタ３５２としては、たとえば前述した第１〜第５の実施形態のＡＤ変換装置と同様に構成が適用される。
したがって、ここではその説明は省略する。
ＡＤＣ群３５０は、ｋビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ３５３の出力は、たとえばｋビット幅の水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応したｋ個のアンプ回路３７０、および信号処理回路３８０が配置される。
ＡＤＣ群３５０におけるＡＤ変換期間終了後、水平転送走査回路２３０により、ラッチ３５３に保持されたデータが、水平転送線ＬＴＲＦに転送され、アンプ回路３７０を経て信号処理回路３８０に入力され、所定の信号処理により２次元画像が生成される。
水平転送走査回路３３０では、転送速度の確保のために数チャンネル同時並列転送を行う。
タイミング制御回路３４０においては、画素部３１０、ＡＤＣ群３５０等の各ブロックでの信号処理に必要なタイミングが生成される。
後段の信号処理回路３８０では、ラインメモリ３９０内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプを行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ３９０には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像素子３００においては、信号処理回路３８０のデジタル出力がＩＳＰやベースバンド（baseband）ＬＳＩの入力として送信される。
このようにして、列並列出力処理が行われる。
本第６の実施形態に係る固体撮像素子はであるＣＭＯＳイメージセンサ３００は第１〜第４の実施形態５のＡＤ変換装置(ＡＤＣ)１０，２０〜２０Ｂを適用した。
したがって、本固体撮像素子によれば、最低限必要な合計７つの記憶素子（メモリ素子，ＦＦ）に、数〜10個程度のゲートを追加するだけで構成されるので、原理的に回路面積が非常に小さい。
バイナリ化された数値をリップルカウンタに保持するので、カラムＡＤＣ回路のデジタルＣＤＳ動作との相性がきわめてよい。
本第６の実施形態はイメージセンサのカウンタ回路に適用されるばかりでなく、他のクロックの位相情報をバイナリコードに変換する回路で範に適用させることが可能である。
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
＜７．第７の実施形態＞
［カメラシステムの構成例］
図２３は、本発明の第７の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
本カメラシステム４００は、図２３に示すように、本実施形態に係る固体撮像素子３００が適用可能な撮像デバイス４１０を有する。
カメラシステム４００は、撮像デバイス４１０の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ４２０を有する。
さらに、カメラシステム４００は、撮像デバイス４１０を駆動する駆動回路(ＤＲＶ)４３０と、撮像デバイス４１０の出力信号を処理する信号処理回路(ＰＲＣ)４４０と、を有する。
駆動回路４３０は、撮像デバイス４１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス４１０を駆動する。
また、信号処理回路４４０は、撮像デバイス４１０の出力信号に対して所定の信号処理を施す。
信号処理回路４４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路４４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス４１０として、先述した固体撮像素子３００を搭載することで、高精度なカメラが実現できる。
１０・・・ＡＤ変換装置、１１・・比較器、１２・・・ラッチ回路、１３・・・変換回路、１４・・・リップルカウンタ部、２０，２０Ａ〜２０Ｂ・・・ＡＤ変換装置、２１・・・比較器、２２，２２Ｂ・・・ラッチ回路、２３，２３Ｂ・・・セレクタ、２４・・・第１の変換回路、２４Ａ，２４Ｂ・・・変換回路、２５・・・第１のリップルカウンタ部、２６・・・マスク回路、２７・・・第２の変換回路、２８・・・第２のリップルカウンタ部、２８Ａ，２８Ｂ・・・リップルカウンタ部、上位ビットカウンタ、１３・・・調整部、１３１・・・同期化回路、１３２・・・遅延部、１４・・・ＴＤＣ（Time-to-Digital Converter：時間量子化器）、１４１〜１４３・・・ＦＦ（第１のラッチ）、１４４・・・ＦＦ（第２のラッチ）、１５・・・転送バス、３００・・・固体撮像素子、３１０・・・画素部、３２０・・・垂直走査回路、３３０・・・水平転送走査回路、３４０・・・タイミング制御回路、３４１・・・パルス生成部、３５０・・・カラム処理回路群（ＡＤＣ群）、３５１・・・比較器、３５２・・・カウンタ、３５３・・・ラッチ（メモリ）、３６１・・・ＤＡ変換装置（ＤＡＣ）、３７０・・・アンプ回路、３８０・・・信号処理回路、３９０・・・ラインメモリ、ＬＴＲＦ・・・水平転送線、４００・・・カメラシステム、４１０・・・撮像デバイス、４２０・・・レンズ、４３０・・・駆動回路、４４０・・・信号処理回路。

Claims (22)

  1. 状態に応じてレベルが反転する信号のレベルが反転した際に、クロック信号の位相情報をラッチするラッチ回路と、
    上記ラッチ回路のラッチ位相情報を、パルス信号に応じてパルス列に変換する変換回路と、
    上記変換回路の変換により得られたパルスをカウントクロックとして用いて、クロックの位相情報をバイナリコードに変換するリップルカウンタ部と、を有し、
    上記変換回路は、
    第１の変換回路および第２の変換回路を含み、
    上記リップルカウンタ部は、
    第１のリップルカウンタ部および第２のリップルカウンタ部を含み、
    上記ラッチ回路は、
    それぞれ異なる複数のクロックをラッチする複数個のＴ型フリップフロップ（ＦＦ）を含み、１つを除く連続する複数のＴ型ＦＦは第１のラッチを形成し、上記除いた残りの１個のＴ型ＦＦは第２のラッチを形成し、
    上記ラッチ回路の第１のラッチとしての上記複数個の上記Ｔ型ＦＦのラッチ位相情報を選択信号に応じて選択するセレクタと、
    上記ラッチ回路の第２のラッチとしての上記Ｔ型ＦＦのラッチ位相情報を、マスク信号に応じて上記第２の変換回路に入力させるか非入力とするかを決定し処理するマスク処理を行うマスク回路と、をさらに有し、
    上記第１の変換回路は、
    上記ラッチ回路の複数個の上記Ｔ型ＦＦのラッチ位相情報を、第１のパルス信号に応じてパルス列に変換し、その信号を上記第１のリップルカウンタ部のカウントクロックとして出力し、
    上記第２の変換回路は、
    上記第１のリップルカウンタ部の出力信号または上記マスク回路による第２のラッチとしての上記Ｔ型ＦＦのラッチ位相情報を、第２のパルス信号に応じてカウントクロックに変換し、上位ビットをカウントする上記第２のリップルカウンタ部に出力し、
    上記第１のリップルカウンタ部は、
    上記第１の変換回路のカウントクロックに応じて、クロックの位相情報を下位ビットとしてバイナリコードに変換し、
    上記第２のリップルカウンタ部は、
    上記第２の変換回路のカウントクロックに応じて、クロックの位相情報を上位ビットとしてバイナリコードに変換する
    バイナリ値変換回路。
  2. 上記ラッチ回路は、
    それぞれ異なる４クロックをラッチする４個のＴ型フリップフロップ（ＦＦ）を含み、連続する３個のＴ型ＦＦは第１のラッチを形成し、残りの１個のＴ型ＦＦは第２のラッチを形成し、
    上記ラッチ回路の第１のラッチとしての３個の上記Ｔ型ＦＦのラッチ位相情報を選択信号に応じて選択するセレクタと、
    上記ラッチ回路の第２のラッチとしての上記Ｔ型ＦＦのラッチ位相情報を、マスク信号に応じて上記第２の変換回路に入力させるか非入力とするかを決定し処理するマスク処理を行うマスク回路と、をさらに有し、
    上記第１の変換回路は、
    上記ラッチ回路の４個のラッチ位相情報を、第１のパルス信号に応じてパルス列に変換し、その信号を上記第１のリップルカウンタ部のカウントクロックとして出力し、
    上記第２の変換回路は、
    上記第１のリップルカウンタ部の出力信号または上記マスク回路による第２のラッチとしての上記Ｔ型ＦＦのラッチ位相情報を、第２のパルス信号に応じてカウントクロックに変換し、上位ビットをカウントする上記第２のリップルカウンタ部に出力する
    請求項１記載のバイナリ値変換回路。
  3. ４ビットのＢＣＤコードが１０００，１１００，１１１０，１１１１，０１１１，００１１，０００１，００００の８個の状態で表される場合、最上位ビット（ＭＳＢ）が“１”のときはＭＳＢを“０”とし、“０”のときは“４”とし、ＭＳＢ以外の下位ビットが“０”のときはそのまま“０”とし、“１”のときはそのまま“１”として上記、初期の８個状態から形成される新たな８個の状態についてそれぞれのＢＣＤコード値を加算し、得られた０〜７までの１０進数を、それぞれパルスの個数とする
    請求項２記載のバイナリ値変換回路。
  4. 状態に応じてレベルが反転する信号のレベルが反転した際に、クロック信号の位相情報をラッチするラッチ回路と、
    上記ラッチ回路のラッチ位相情報を、パルス信号に応じてパルス列に変換する変換回路と、
    上記変換回路の変換により得られたパルスをカウントクロックとして用いて、クロックの位相情報をバイナリコードに変換するリップルカウンタ部と、を有し、
    上記ラッチ回路は、
    それぞれ異なる複数のクロックをラッチする複数個のＴ型フリップフロップ（ＦＦ）を含み、１つを除く連続する複数のＴ型ＦＦは第１のラッチを形成し、上記除いた残りの１個のＴ型ＦＦは第２のラッチを形成し、
    上記ラッチ回路の第１のラッチとしての上記複数個の上記Ｔ型ＦＦのラッチ位相情報を選択信号に応じて選択するセレクタを、有し、
    上記変換回路は、
    上記ラッチ回路の複数個の上記Ｔ型ＦＦのラッチ位相情報を、第１および第２のパルス信号に応じてパルス列に変換し、その信号を上記リップルカウンタ部のカウントクロックとして出力し、
    上記リップルカウンタ部は、
    上記変換回路のカウントクロックに応じて、クロックの位相情報を下位、上位ビットとしてバイナリコードに変換する
    バイナリ値変換回路。
  5. 上記ラッチ回路は、
    それぞれ異なる４クロックをラッチする４個のＴ型フリップフロップ（ＦＦ）を含み、連続する３個のＴ型ＦＦは第１のラッチを形成し、残りの１個のＴ型ＦＦは第２のラッチを形成し、
    上記ラッチ回路の第１のラッチとしての３個の上記Ｔ型ＦＦのラッチ位相情報を選択信号に応じて選択するセレクタを、有し、
    上記変換回路は、
    上記ラッチ回路の４個のラッチ位相情報を、第１および第２のパルス信号に応じてパルス列に変換し、その信号を上記リップルカウンタ部のカウントクロックとして出力する
    請求項４記載のバイナリ値変換回路。
  6. ４ビットのＢＣＤコードが１０００，１１００，１１１０，１１１１，０１１１，００１１，０００１，００００の８個の状態で表される場合、最上位ビット（ＭＳＢ）が“１”のときはＭＳＢをそのまま“１”とし、“０”のときは“２”とし、ＭＳＢ以外の下位ビットが“０”のときはそのまま“０”とし、“１”のときはそのまま“１”として上記、初期の８個状態から形成される新たな８個の状態についてそれぞれのＢＣＤコード値を加算し、得られた１〜８までの１０進数を、それぞれパルスの個数とする
    請求項５記載のバイナリ値変換回路。
  7. 状態に応じてレベルが反転する信号のレベルが反転した際に、クロック信号の位相情報をラッチ回路にラッチするラッチステップと、
    上記ラッチ回路のラッチ位相情報を、パルス信号に応じてパルス列に変換する変換ステップと、
    上記変換ステップの変換により得られたパルスをカウントクロックとして用いて、第１のリップルカウンタ部および第２のリップルカウンタ部でクロックの位相情報をバイナリコードに変換するリップルカウンタステップと、を有し、
    上記変換ステップは、
    第１の変換ステップおよび第２の変換ステップを含み、
    上記リップルカウンタステップは、
    第１のリップルカウンタステップおよび第２のリップルカウンタステップを含み、
    上記ラッチ回路を、
    それぞれ異なる複数のクロックをラッチする複数個のＴ型フリップフロップ（ＦＦ）のうち、１つを除く連続する複数のＴ型ＦＦを第１のラッチとして形成し、上記除いた残りの１個のＴ型ＦＦを第２のラッチとして形成し、
    さらに、
    上記ラッチ回路の第１のラッチとしての上記複数個の上記Ｔ型ＦＦのラッチ位相情報を選択信号に応じて選択する選択ステップと、
    上記ラッチ回路の第２のラッチとしての上記Ｔ型ＦＦのラッチ位相情報を、マスク信号に応じて上記第２の変換ステップに入力させるか非入力とするかを決定し処理するマスク処理を行うマスクステップと、を含み、
    上記第１の変換ステップは、
    上記ラッチ回路の複数個の上記Ｔ型ＦＦのラッチ位相情報を、第１のパルス信号に応じてパルス列に変換し、その信号を上記第１のリップルカウンタ部のカウントクロックとして出力し、
    上記第２の変換ステップは、
    上記第１のリップルカウンタ部の出力信号または上記マスクステップによる第２のラッチとしての上記Ｔ型ＦＦのラッチ位相情報を、第２のパルス信号に応じてカウントクロックに変換し、上位ビットをカウントする上記第２のリップルカウンタ部に出力し、
    第１のリップルカウンタステップは、
    上記第１のリップルカウンタ部により、上記第１の変換ステップによるカウントクロックに応じて、クロックの位相情報を下位ビットとしてバイナリコードに変換し、
    第２のリップルカウンタステップは、
    上記第２のリップルカウンタ部により、上記第２の変換ステップによるカウントクロックに応じて、クロックの位相情報を上位ビットとしてバイナリコードに変換する
    バイナリ値変換方法。
  8. 上記ラッチ回路を、
    それぞれ異なる４クロックをラッチする４個のＴ型フリップフロップ（ＦＦ）のうち、連続する３個のＴ型ＦＦを第１のラッチとして形成し、残りの１個のＴ型ＦＦを第２のラッチとして形成し、
    上記選択ステップは、
    上記ラッチ回路の第１のラッチとしての３個の上記Ｔ型ＦＦのラッチ位相情報を選択信号に応じて選択し、
    上記マスクステップは、
    上記ラッチ回路の第２のラッチとしての上記Ｔ型ＦＦのラッチ位相情報を、マスク信号に応じて上記第２の変換ステップに入力させるか非入力とするかを決定し処理するマスク処理を行い、
    上記第１の変換ステップは、
    上記ラッチ回路の４個のラッチ位相情報を、第１のパルス信号に応じてパルス列に変換し、その信号を上記第１のリップルカウンタ部のカウントクロックとして出力し、
    上記第２の変換ステップは、
    上記第１のリップルカウンタ部の出力信号または上記マスクステップによる第２のラッチとしての上記Ｔ型ＦＦのラッチ位相情報を、第２のパルス信号に応じてカウントクロックに変換し、上位ビットをカウントする上記第２のリップルカウンタ部に出力する
    請求項７記載のバイナリ値変換方法。
  9. ４ビットのＢＣＤコードが１０００，１１００，１１１０，１１１１，０１１１，００１１，０００１，００００の８個の状態で表される場合、最上位ビット（ＭＳＢ）が“１”のときはＭＳＢを“０”とし、“０”のときは“４”とし、ＭＳＢ以外の下位ビットが“０”のときはそのまま“０”とし、“１”のときはそのまま“１”として上記、初期の８個状態から形成される新たな８個の状態についてそれぞれのＢＣＤコード値を加算し、得られた０〜７までの１０進数を、それぞれパルスの個数とする
    請求項８記載のバイナリ値変換方法。
  10. 状態に応じてレベルが反転する信号のレベルが反転した際に、クロック信号の位相情報をラッチ回路にラッチするラッチステップと、
    上記ラッチ回路のラッチ位相情報を、パルス信号に応じてパルス列に変換する変換ステップと、
    上記変換ステップの変換により得られたパルスをカウントクロックとして用いて、リップルカウンタ部でクロックの位相情報をバイナリコードに変換するリップルカウンタステップと、を有し、
    上記ラッチ回路を、
    それぞれ異なる複数のクロックをラッチする複数個のＴ型フリップフロップ（ＦＦ）のうち、１つを除く連続する複数のＴ型ＦＦを第１のラッチとして形成し、上記除いた残りの１個のＴ型ＦＦを第２のラッチとして形成し、
    上記ラッチ回路の第１のラッチとしての上記複数個の上記Ｔ型ＦＦのラッチ位相情報を選択信号に応じて選択する選択ステップを、さらに有し、
    上記変換ステップは、
    上記ラッチ回路の複数個の上記Ｔ型ＦＦのラッチ位相情報を、第１および第２のパルス信号に応じてパルス列に変換し、その信号を上記リップルカウンタ部のカウントクロックとして出力し、
    上記リップルカウンタステップは、
    上記リップルカウンタ部により、上記変換ステップによるのカウントクロックに応じて、クロックの位相情報を下位、上位ビットとしてバイナリコードに変換する
    バイナリ値変換方法。
  11. 上記ラッチ回路を、
    それぞれ異なる４クロックをラッチする４個のＴ型フリップフロップ（ＦＦ）のうち、連続する３個のＴ型ＦＦを第１のラッチとして形成し、残りの１個のＴ型ＦＦを第２のラッチとして形成し、
    上記選択ステップは、
    上記ラッチ回路の第１のラッチとしての３個の上記Ｔ型ＦＦのラッチ位相情報を選択信号に応じて選択し、
    上記変換ステップは、
    上記ラッチ回路の４個のラッチ位相情報を、第１および第２のパルス信号に応じてパルス列に変換し、その信号を上記リップルカウンタ部のカウントクロックとして出力する
    請求項１０記載のバイナリ値変換方法。
  12. ４ビットのＢＣＤコードが１０００，１１００，１１１０，１１１１，０１１１，００１１，０００１，００００の８個の状態で表される場合、最上位ビット（ＭＳＢ）が“１”のときはＭＳＢをそのまま“１”とし、“０”のときは“２”とし、ＭＳＢ以外の下位ビットが“０”のときはそのまま“０”とし、“１”のときはそのまま“１”として上記、初期の８個状態から形成される新たな８個の状態についてそれぞれのＢＣＤコード値を加算し、得られた１〜８までの１０進数を、それぞれパルスの個数とする
    請求項１１記載のバイナリ値変換方法。
  13. 時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、
    上記比較器の出力信号のレベルが反転した際に、クロック信号の位相情報をラッチするラッチ回路と、
    上記ラッチ回路のラッチ位相情報を、パルス信号に応じてパルス列に変換する変換回路と、
    上記変換回路の変換により得られたパルスをカウントクロックとして用いて、クロックの位相情報をバイナリコードに変換するリップルカウンタ部と、を有し、
    上記変換回路は、
    第１の変換回路および第２の変換回路を含み、
    上記リップルカウンタ部は、
    第１のリップルカウンタ部および第２のリップルカウンタ部を含み、
    上記ラッチ回路は、
    それぞれ異なる複数のクロックをラッチする複数個のＴ型フリップフロップ（ＦＦ）を含み、１つを除く連続する複数のＴ型ＦＦは第１のラッチを形成し、上記除いた残りの１個のＴ型ＦＦは第２のラッチを形成し、
    上記ラッチ回路の第１のラッチとしての上記複数個の上記Ｔ型ＦＦのラッチ位相情報を選択信号に応じて選択するセレクタと、
    上記ラッチ回路の第２のラッチとしての上記Ｔ型ＦＦのラッチ位相情報を、マスク信号に応じて上記第２の変換回路に入力させるか非入力とするかを決定し処理するマスク処理を行うマスク回路と、をさらに有し、
    上記第１の変換回路は、
    上記ラッチ回路の複数個の上記Ｔ型ＦＦのラッチ位相情報を、第１のパルス信号に応じてパルス列に変換し、その信号を上記第１のリップルカウンタ部のカウントクロックとして出力し、
    上記第２の変換回路は、
    上記第１のリップルカウンタ部の出力信号または上記マスク回路による第２のラッチとしての上記Ｔ型ＦＦのラッチ位相情報を、第２のパルス信号に応じてカウントクロックに変換し、上位ビットをカウントする上記第２のリップルカウンタ部に出力し、
    上記第１のリップルカウンタ部は、
    上記第１の変換回路のカウントクロックに応じて、クロックの位相情報を下位ビットとしてバイナリコードに変換し、
    上記第２のリップルカウンタ部は、
    上記第２の変換回路のカウントクロックに応じて、クロックの位相情報を上位ビットとしてバイナリコードに変換する
    ＡＤ変換装置。
  14. 上記ラッチ回路は、
    それぞれ異なる４クロックをラッチする４個のＴ型フリップフロップ（ＦＦ）を含み、連続する３個のＴ型ＦＦは第１のラッチを形成し、残りの１個のＴ型ＦＦは第２のラッチを形成し、
    上記ラッチ回路の第１のラッチとしての３個の上記Ｔ型ＦＦのラッチ位相情報を選択信号に応じて選択するセレクタと、
    上記ラッチ回路の第２のラッチとしての上記Ｔ型ＦＦのラッチ位相情報を、マスク信号に応じて上記第２の変換回路に入力させるか非入力とするかを決定し処理するマスク処理を行うマスク回路と、をさらに有し、
    上記第１の変換回路は、
    上記ラッチ回路の４個のラッチ位相情報を、第１のパルス信号に応じてパルス列に変換し、その信号を上記第１のリップルカウンタ部のカウントクロックとして出力し、
    上記第２の変換回路は、
    上記第１のリップルカウンタ部の出力信号または上記マスク回路による第２のラッチとしての上記Ｔ型ＦＦのラッチ位相情報を、第２のパルス信号に応じてカウントクロックに変換し、上位ビットをカウントする上記第２のリップルカウンタ部に出力する
    請求項１３記載のＡＤ変換装置。
  15. ４ビットのＢＣＤコードが１０００，１１００，１１１０，１１１１，０１１１，００１１，０００１，００００の８個の状態で表される場合、最上位ビット（ＭＳＢ）が“１”のときはＭＳＢを“０”とし、“０”のときは“４”とし、ＭＳＢ以外の下位ビットが“０”のときはそのまま“０”とし、“１”のときはそのまま“１”として上記、初期の８個状態から形成される新たな８個の状態についてそれぞれのＢＣＤコード値を加算し、得られた０〜７までの１０進数を、それぞれパルスの個数とする
    請求項１４記載のＡＤ変換装置。
  16. 時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、
    上記比較器の出力信号のレベルが反転した際に、クロック信号の位相情報をラッチするラッチ回路と、
    上記ラッチ回路のラッチ位相情報を、パルス信号に応じてパルス列に変換する変換回路と、
    上記変換回路の変換により得られたパルスをカウントクロックとして用いて、クロックの位相情報をバイナリコードに変換するリップルカウンタ部と、を有し、
    上記ラッチ回路は、
    それぞれ異なる複数のクロックをラッチする複数個のＴ型フリップフロップ（ＦＦ）を含み、１つを除く連続する複数のＴ型ＦＦは第１のラッチを形成し、上記除いた残りの１個のＴ型ＦＦは第２のラッチを形成し、
    上記ラッチ回路の第１のラッチとしての上記複数個の上記Ｔ型ＦＦのラッチ位相情報を選択信号に応じて選択するセレクタを、有し、
    上記変換回路は、
    上記ラッチ回路の複数個の上記Ｔ型ＦＦのラッチ位相情報を、第１および第２のパルス信号に応じてパルス列に変換し、その信号を上記リップルカウンタ部のカウントクロックとして出力し、
    上記リップルカウンタ部は、
    上記変換回路のカウントクロックに応じて、クロックの位相情報を下位、上位ビットとしてバイナリコードに変換する
    ＡＤ変換装置。
  17. 上記ラッチ回路は、
    それぞれ異なる４クロックをラッチする４個のＴ型フリップフロップ（ＦＦ）を含み、連続する３個のＴ型ＦＦは第１のラッチを形成し、残りの１個のＴ型ＦＦは第２のラッチを形成し、
    上記ラッチ回路の第１のラッチとしての３個の上記Ｔ型ＦＦのラッチ位相情報を選択信号に応じて選択するセレクタを、有し、
    上記変換回路は、
    上記ラッチ回路の４個のラッチ位相情報を、第１および第２のパルス信号に応じてパルス列に変換し、その信号を上記リップルカウンタ部のカウントクロックとして出力する
    請求項１６記載のＡＤ変換装置。
  18. ４ビットのＢＣＤコードが１０００，１１００，１１１０，１１１１，０１１１，００１１，０００１，００００の８個の状態で表される場合、最上位ビット（ＭＳＢ）が“１”のときはＭＳＢをそのまま“１”とし、“０”のときは“２”とし、ＭＳＢ以外の下位ビットが“０”のときはそのまま“０”とし、“１”のときはそのまま“１”として上記、初期の８個状態から形成される新たな８個の状態についてそれぞれのＢＣＤコード値を加算し、得られた１〜８までの１０進数を、それぞれパルスの個数とする
    請求項１７記載のＡＤ変換装置。
  19. 光電変換を行う複数の画素が行列状に配列された画素部と、
    上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
    上記画素信号読み出し部は、
    画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換装置を有し、
    上記ＡＤ変換装置は、
    時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、
    上記比較器の出力信号のレベルが反転した際に、クロック信号の位相情報をラッチするラッチ回路と、
    上記ラッチ回路のラッチ位相情報を、パルス信号に応じてパルス列に変換する変換回路と、
    上記変換回路の変換により得られたパルスをカウントクロックとして用いて、クロックの位相情報をバイナリコードに変換するリップルカウンタ部と、を有し、
    上記変換回路は、
    第１の変換回路および第２の変換回路を含み、
    上記リップルカウンタ部は、
    第１のリップルカウンタ部および第２のリップルカウンタ部を含み、
    上記ラッチ回路は、
    それぞれ異なる複数のクロックをラッチする複数個のＴ型フリップフロップ（ＦＦ）を含み、１つを除く連続する複数のＴ型ＦＦは第１のラッチを形成し、上記除いた残りの１個のＴ型ＦＦは第２のラッチを形成し、
    上記ラッチ回路の第１のラッチとしての上記複数個の上記Ｔ型ＦＦのラッチ位相情報を選択信号に応じて選択するセレクタと、
    上記ラッチ回路の第２のラッチとしての上記Ｔ型ＦＦのラッチ位相情報を、マスク信号に応じて上記第２の変換回路に入力させるか非入力とするかを決定し処理するマスク処理を行うマスク回路と、をさらに有し、
    上記第１の変換回路は、
    上記ラッチ回路の複数個の上記Ｔ型ＦＦのラッチ位相情報を、第１のパルス信号に応じてパルス列に変換し、その信号を上記第１のリップルカウンタ部のカウントクロックとして出力し、
    上記第２の変換回路は、
    上記第１のリップルカウンタ部の出力信号または上記マスク回路による第２のラッチとしての上記Ｔ型ＦＦのラッチ位相情報を、第２のパルス信号に応じてカウントクロックに変換し、上位ビットをカウントする上記第２のリップルカウンタ部に出力し、
    上記第１のリップルカウンタ部は、
    上記第１の変換回路のカウントクロックに応じて、クロックの位相情報を下位ビットとしてバイナリコードに変換し、
    上記第２のリップルカウンタ部は、
    上記第２の変換回路のカウントクロックに応じて、クロックの位相情報を上位ビットとしてバイナリコードに変換する
    固体撮像素子。
  20. 光電変換を行う複数の画素が行列状に配列された画素部と、
    上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
    上記画素信号読み出し部は、
    画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換装置を有し、
    上記ＡＤ変換装置は、
    時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、
    上記比較器の出力信号のレベルが反転した際に、クロック信号の位相情報をラッチするラッチ回路と、
    上記ラッチ回路のラッチ位相情報を、パルス信号に応じてパルス列に変換する変換回路と、
    上記変換回路の変換により得られたパルスをカウントクロックとして用いて、クロックの位相情報をバイナリコードに変換するリップルカウンタ部と、を有し、
    上記ラッチ回路は、
    それぞれ異なる複数のクロックをラッチする複数個のＴ型フリップフロップ（ＦＦ）を含み、１つを除く連続する複数のＴ型ＦＦは第１のラッチを形成し、上記除いた残りの１個のＴ型ＦＦは第２のラッチを形成し、
    上記ラッチ回路の第１のラッチとしての上記複数個の上記Ｔ型ＦＦのラッチ位相情報を選択信号に応じて選択するセレクタを、有し、
    上記変換回路は、
    上記ラッチ回路の複数個の上記Ｔ型ＦＦのラッチ位相情報を、第１および第２のパルス信号に応じてパルス列に変換し、その信号を上記リップルカウンタ部のカウントクロックとして出力し、
    上記リップルカウンタ部は、
    上記変換回路のカウントクロックに応じて、クロックの位相情報を下位、上位ビットとしてバイナリコードに変換する
    固体撮像素子。
  21. 固体撮像素子と、
    上記固体撮像素子に被写体像を結像する光学系と、を有し、
    上記固体撮像素子は、
    光電変換を行う複数の画素が行列状に配列された画素部と、
    上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
    上記画素信号読み出し部は、
    画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換装置を有し、
    上記ＡＤ変換装置は、
    時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、
    上記比較器の出力信号のレベルが反転した際に、クロック信号の位相情報をラッチするラッチ回路と、
    上記ラッチ回路のラッチ位相情報を、パルス信号に応じてパルス列に変換する変換回路と、
    上記変換回路の変換により得られたパルスをカウントクロックとして用いて、クロックの位相情報をバイナリコードに変換するリップルカウンタ部と、を有し、
    上記変換回路は、
    第１の変換回路および第２の変換回路を含み、
    上記リップルカウンタ部は、
    第１のリップルカウンタ部および第２のリップルカウンタ部を含み、
    上記ラッチ回路は、
    それぞれ異なる複数のクロックをラッチする複数個のＴ型フリップフロップ（ＦＦ）を含み、１つを除く連続する複数のＴ型ＦＦは第１のラッチを形成し、上記除いた残りの１個のＴ型ＦＦは第２のラッチを形成し、
    上記ラッチ回路の第１のラッチとしての上記複数個の上記Ｔ型ＦＦのラッチ位相情報を選択信号に応じて選択するセレクタと、
    上記ラッチ回路の第２のラッチとしての上記Ｔ型ＦＦのラッチ位相情報を、マスク信号に応じて上記第２の変換回路に入力させるか非入力とするかを決定し処理するマスク処理を行うマスク回路と、をさらに有し、
    上記第１の変換回路は、
    上記ラッチ回路の複数個の上記Ｔ型ＦＦのラッチ位相情報を、第１のパルス信号に応じてパルス列に変換し、その信号を上記第１のリップルカウンタ部のカウントクロックとして出力し、
    上記第２の変換回路は、
    上記第１のリップルカウンタ部の出力信号または上記マスク回路による第２のラッチとしての上記Ｔ型ＦＦのラッチ位相情報を、第２のパルス信号に応じてカウントクロックに変換し、上位ビットをカウントする上記第２のリップルカウンタ部に出力し、
    上記第１のリップルカウンタ部は、
    上記第１の変換回路のカウントクロックに応じて、クロックの位相情報を下位ビットとしてバイナリコードに変換し、
    上記第２のリップルカウンタ部は、
    上記第２の変換回路のカウントクロックに応じて、クロックの位相情報を上位ビットとしてバイナリコードに変換する
    カメラシステム。
  22. 固体撮像素子と、
    上記固体撮像素子に被写体像を結像する光学系と、を有し、
    上記固体撮像素子は、
    光電変換を行う複数の画素が行列状に配列された画素部と、
    上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
    上記画素信号読み出し部は、
    画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換装置を有し、
    上記ＡＤ変換装置は、
    時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、
    上記比較器の出力信号のレベルが反転した際に、クロック信号の位相情報をラッチするラッチ回路と、
    上記ラッチ回路のラッチ位相情報を、パルス信号に応じてパルス列に変換する変換回路と、
    上記変換回路の変換により得られたパルスをカウントクロックとして用いて、クロックの位相情報をバイナリコードに変換するリップルカウンタ部と、を有し、
    上記ラッチ回路は、
    それぞれ異なる複数のクロックをラッチする複数個のＴ型フリップフロップ（ＦＦ）を含み、１つを除く連続する複数のＴ型ＦＦは第１のラッチを形成し、上記除いた残りの１個のＴ型ＦＦは第２のラッチを形成し、
    上記ラッチ回路の第１のラッチとしての上記複数個の上記Ｔ型ＦＦのラッチ位相情報を選択信号に応じて選択するセレクタを、有し、
    上記変換回路は、
    上記ラッチ回路の複数個の上記Ｔ型ＦＦのラッチ位相情報を、第１および第２のパルス信号に応じてパルス列に変換し、その信号を上記リップルカウンタ部のカウントクロックとして出力し、
    上記リップルカウンタ部は、
    上記変換回路のカウントクロックに応じて、クロックの位相情報を下位、上位ビットとしてバイナリコードに変換する
    カメラシステム。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120013782A (ko) * 2010-08-06 2012-02-15 삼성전자주식회사 데이터 처리 방법 및 그 장치, 및 기록매체
KR101936971B1 (ko) * 2011-03-30 2019-01-09 소니 주식회사 A/d 변환기, 고체 촬상 장치 및 구동 방법, 및 전자 기기
JP5659112B2 (ja) * 2011-09-12 2015-01-28 オリンパス株式会社 Ａｄ変換回路および撮像装置
JP5722275B2 (ja) * 2012-05-10 2015-05-20 オリンパス株式会社 Ａ／ｄ変換回路および固体撮像装置
JP5977634B2 (ja) 2012-09-24 2016-08-24 オリンパス株式会社 データ処理回路および固体撮像装置
JP5941816B2 (ja) * 2012-10-04 2016-06-29 オリンパス株式会社 Ａｄ変換回路および固体撮像装置
JP6132506B2 (ja) * 2012-10-05 2017-05-24 キヤノン株式会社 光電変換装置および撮像システム
JP5767287B2 (ja) * 2013-09-13 2015-08-19 オリンパス株式会社 撮像装置
CN103618860B (zh) * 2013-11-04 2016-06-15 中国航天科技集团公司第九研究院第七七一研究所 一种用于图像传感器的模数转换器
KR102292644B1 (ko) * 2013-12-24 2021-08-23 삼성전자주식회사 고속으로 동작하는 이미지 센서
KR102210539B1 (ko) 2013-12-26 2021-02-01 삼성전자주식회사 상관 이중 샘플링 회로, 이를 포함하는 아날로그-디지털 컨버터, 및 이미지 센서
KR102456587B1 (ko) * 2015-11-09 2022-10-20 에스케이하이닉스 주식회사 래치 회로, 그 래치 기반의 이중 데이터 레이트 링 카운터, 하이브리드 카운팅 장치, 아날로그-디지털 변환 장치, 및 씨모스 이미지 센서
JP7222914B2 (ja) 2017-11-29 2023-02-15 ヌヴォトンテクノロジージャパン株式会社 固体撮像装置、撮像システム
CN108055040B (zh) * 2017-12-19 2021-08-31 上海集成电路研发中心有限公司 一种基于多相位时钟的adc结构及其模数转换方法
JP7109998B2 (ja) * 2018-06-11 2022-08-01 キヤノン株式会社 撮像装置および撮像装置の制御方法
JP7295632B2 (ja) * 2018-12-13 2023-06-21 ルネサスエレクトロニクス株式会社 半導体装置およびシステム
EP3713092B1 (en) * 2019-03-20 2024-07-10 ams Sensors Belgium BVBA Analog-to-digital converter for an image sensor
CN110347031B (zh) * 2019-08-05 2024-01-26 中国兵器工业集团第二一四研究所苏州研发中心 一种像素级的高精度幅度时间转换电路
US10895848B1 (en) * 2020-03-17 2021-01-19 Semiconductor Components Industries, Llc Methods and apparatus for selective histogramming
CN111399588B (zh) * 2020-03-18 2021-09-21 深圳市紫光同创电子有限公司 时钟信号产生电路、驱动方法及电子设备
KR20220105496A (ko) 2021-01-20 2022-07-27 삼성전자주식회사 펄스 생성기 및 이를 포함하는 이미지 센서
CN114245040B (zh) * 2021-11-18 2022-12-16 北京领丰视芯科技有限责任公司 读出电路和红外成像仪

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5557225A (en) * 1994-12-30 1996-09-17 Intel Corporation Pulsed flip-flop circuit
US5877715A (en) * 1997-06-12 1999-03-02 International Business Machines Corporation Correlated double sampling with up/down counter
JP3141832B2 (ja) * 1997-12-03 2001-03-07 日本電気株式会社 Ａ／ｄ変換器及びこれを用いたａ／ｄ変換装置
US6947077B1 (en) * 1998-03-30 2005-09-20 Micron Technology, Inc. Fast and accurate adjustment of gain and exposure time for image sensors
GB0020280D0 (en) * 2000-08-18 2000-10-04 Vlsi Vision Ltd Modification of column fixed pattern column noise in solid image sensors
US8169517B2 (en) * 2001-03-26 2012-05-01 Panavision Imaging Llc Image sensor ADC and CDS per column with oversampling
US7903159B2 (en) * 2001-03-26 2011-03-08 Panavision Imaging Llc Image sensor ADC and CDS per column
JP4107269B2 (ja) 2004-02-23 2008-06-25 ソニー株式会社 固体撮像装置
JP4655500B2 (ja) * 2004-04-12 2011-03-23 ソニー株式会社 Ａｄ変換装置並びに物理量分布検知の半導体装置および電子機器
JP4193768B2 (ja) 2004-07-16 2008-12-10 ソニー株式会社 データ処理方法並びに物理量分布検知の半導体装置および電子機器
KR100830582B1 (ko) * 2006-11-13 2008-05-22 삼성전자주식회사 디지털 더블 샘플링 방법 및 그것을 수행하는 씨모스이미지 센서 그리고 그것을 포함하는 디지털 카메라
CN100539428C (zh) * 2007-03-12 2009-09-09 启攀微电子（上海）有限公司 一种高性能时间数字转换器电路架构
JP5040427B2 (ja) * 2007-05-11 2012-10-03 ソニー株式会社 データ処理方法、データ処理装置、固体撮像装置、撮像装置、電子機器
JP4953970B2 (ja) * 2007-08-03 2012-06-13 パナソニック株式会社 物理量検知装置およびその駆動方法
JP4389981B2 (ja) * 2007-08-06 2009-12-24 ソニー株式会社 固体撮像装置、固体撮像装置のアナログ−デジタル変換方法および撮像装置
JP5094498B2 (ja) * 2008-03-27 2012-12-12 キヤノン株式会社 固体撮像装置及び撮像システム

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