JP3516556B2 - 内部電源回路 - Google Patents
内部電源回路Info
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is DC as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の内
部に設けられ、外部から入力された外部電源電圧から前
記半導体装置の内部回路に供給する内部電源電圧を発生
する内部電源回路に関するものである。
部に設けられ、外部から入力された外部電源電圧から前
記半導体装置の内部回路に供給する内部電源電圧を発生
する内部電源回路に関するものである。
【０００２】
【従来の技術】この種の従来技術としては、例えば特願
平５−１１５０５９号公報に開示されたものがある。図
７は従来の内部電源回路の外部電源電圧に対する内部電
源電圧特性の一例を示すものである。図７において内部
電源電圧は、外部電源電圧が０から電圧ＶN までの区間
（第１電圧区間）では、外部電源電圧を内部電源電圧と
して出力し、外部電源電圧が電圧ＶN から境界電圧ＶT
までの区間（第２電圧区間）では外部電源電圧に関係な
く一定の電圧を出力する定電圧特性を示し、第２電圧区
間の最後で垂直に上昇し、外部電源電圧が境界電圧ＶT
以上となる区間（第３電圧区間）では第２電圧区間の最
後で上昇した電圧から線形的に上昇する電圧を出力する
可変電圧特性を示す。
平５−１１５０５９号公報に開示されたものがある。図
７は従来の内部電源回路の外部電源電圧に対する内部電
源電圧特性の一例を示すものである。図７において内部
電源電圧は、外部電源電圧が０から電圧ＶN までの区間
（第１電圧区間）では、外部電源電圧を内部電源電圧と
して出力し、外部電源電圧が電圧ＶN から境界電圧ＶT
までの区間（第２電圧区間）では外部電源電圧に関係な
く一定の電圧を出力する定電圧特性を示し、第２電圧区
間の最後で垂直に上昇し、外部電源電圧が境界電圧ＶT
以上となる区間（第３電圧区間）では第２電圧区間の最
後で上昇した電圧から線形的に上昇する電圧を出力する
可変電圧特性を示す。
【０００３】製造された半導体装置には、初期不良のス
クリーニングや新しく開発した半導体装置の信頼性試験
を目的として、通常の規格よりも高い電源電圧を印加し
て高温中で動作させるバーンイン試験が施される。この
バーンイン試験においては、上記の第３電圧区間におい
て半導体装置を動作させる。対して通常動作において
は、上記の第２電圧区間における動作となる。第２電圧
区間で動作するか、第３電圧区間で動作するかは、印加
される外部電源電圧のレベルにより制御され、また電圧
区間の切り換えは外部電源電圧のレベルを変えることに
より行われる。
クリーニングや新しく開発した半導体装置の信頼性試験
を目的として、通常の規格よりも高い電源電圧を印加し
て高温中で動作させるバーンイン試験が施される。この
バーンイン試験においては、上記の第３電圧区間におい
て半導体装置を動作させる。対して通常動作において
は、上記の第２電圧区間における動作となる。第２電圧
区間で動作するか、第３電圧区間で動作するかは、印加
される外部電源電圧のレベルにより制御され、また電圧
区間の切り換えは外部電源電圧のレベルを変えることに
より行われる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の内部電源回路においては、第２電圧区間から第３電
圧区間、または第３電圧区間から第２電圧区間への切り
換えポイントとなる境界電圧ＶT の付近で、ノイズの発
生等により外部電源電圧にゆらぎが生じると、内部電源
電圧の電圧区間が第２電圧区間または第３電圧区間のい
ずれかに安定せず、不安定な内部電源電圧を出力すると
いう問題があった。
来の内部電源回路においては、第２電圧区間から第３電
圧区間、または第３電圧区間から第２電圧区間への切り
換えポイントとなる境界電圧ＶT の付近で、ノイズの発
生等により外部電源電圧にゆらぎが生じると、内部電源
電圧の電圧区間が第２電圧区間または第３電圧区間のい
ずれかに安定せず、不安定な内部電源電圧を出力すると
いう問題があった。
【０００５】本発明は、このような従来の問題を解決
し、安定した内部電源電圧を出力することができる内部
電源回路を提供することを目的とするものである。
し、安定した内部電源電圧を出力することができる内部
電源回路を提供することを目的とするものである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明の第１の内部電源回路は、前記外部電源電圧が
第１の電圧範囲内であるときに、前記内部電源電圧が前
記外部電源電圧に関係なく定電圧となる定電圧特性を示
し、前記外部電源電圧が前記第１の電圧範囲よりも大き
い第２の電圧範囲内であるときに、前記内部電源電圧
が、前記定電圧よりも大きく、前記外部電源電圧の増加
とともに線形的に増加する可変電圧となる可変電圧特性
を示し、前記可変電圧特性から前記定電圧特性に切り換
わる第１の境界電圧が、前記定電圧特性から前記可変電
圧特性に切り換わる第２の境界電圧よりも低いことを特
徴とするものである。
に本発明の第１の内部電源回路は、前記外部電源電圧が
第１の電圧範囲内であるときに、前記内部電源電圧が前
記外部電源電圧に関係なく定電圧となる定電圧特性を示
し、前記外部電源電圧が前記第１の電圧範囲よりも大き
い第２の電圧範囲内であるときに、前記内部電源電圧
が、前記定電圧よりも大きく、前記外部電源電圧の増加
とともに線形的に増加する可変電圧となる可変電圧特性
を示し、前記可変電圧特性から前記定電圧特性に切り換
わる第１の境界電圧が、前記定電圧特性から前記可変電
圧特性に切り換わる第２の境界電圧よりも低いことを特
徴とするものである。
【０００７】第２の内部電源回路は、基準電圧を生成す
る基準電圧発生回路と、前記外部電源電圧から前記基準
電圧のレベルに応じた前記定電圧を生成する定電圧発生
回路と、前記外部電源電圧から前記可変電圧を生成する
可変電圧発生回路と、入力された電圧を内部電源電圧と
して出力する出力回路と、前記基準電圧を用いて前記外
部電源電圧のレベルを監視し、この監視結果に基づいて
第１論理値または第２論理値の判定信号を出力してお
り、前記外部電源電圧が前記第２の境界電圧以上に上昇
したことを検出すると、前記判定信号を第１論理値から
第２論理値に変化させ、また前記外部電源電圧が前記第
１の境界電圧以下に下降したことを検出すると、前記判
定信号を第２論理レベルから第１論理値に変化させる検
出手段とを有し、前記判定信号が第１論理値であるとき
は前記定電圧を前記出力回路に入力し、また前記判定信
号が第２論理値であるときは前記可変電圧を前記出力回
路に入力することを特徴とするものである。
る基準電圧発生回路と、前記外部電源電圧から前記基準
電圧のレベルに応じた前記定電圧を生成する定電圧発生
回路と、前記外部電源電圧から前記可変電圧を生成する
可変電圧発生回路と、入力された電圧を内部電源電圧と
して出力する出力回路と、前記基準電圧を用いて前記外
部電源電圧のレベルを監視し、この監視結果に基づいて
第１論理値または第２論理値の判定信号を出力してお
り、前記外部電源電圧が前記第２の境界電圧以上に上昇
したことを検出すると、前記判定信号を第１論理値から
第２論理値に変化させ、また前記外部電源電圧が前記第
１の境界電圧以下に下降したことを検出すると、前記判
定信号を第２論理レベルから第１論理値に変化させる検
出手段とを有し、前記判定信号が第１論理値であるとき
は前記定電圧を前記出力回路に入力し、また前記判定信
号が第２論理値であるときは前記可変電圧を前記出力回
路に入力することを特徴とするものである。
【０００８】第３の内部電源回路は、前記検出手段が、
前記判定信号が第１論理値であるときは前記外部電源電
圧を第１の分圧比で分圧し、また前記判定信号が第２論
理値であるときは第２の分圧比で分圧し、この分圧電圧
を出力する分圧回路と、入力された基準電圧と前記分圧
電圧のレベル比較を行い、前記分圧電圧が前記基準電圧
以下であるとき第１論理値を前記判定信号として出力
し、前記分圧電圧が前記基準電圧以上であるとき第２論
理値を前記判定信号として出力する比較回路とを備え、
前記分圧回路は、前記外部電源電圧が前記第２の境界電
圧であり、前記第１の分圧比で分圧を行うときに、前記
分圧電圧が前記基準電圧と等しくなるように前記第１の
分圧比を設定し、前記外部電源電圧が前記第１の境界電
圧であり、前記第２の分圧比で分圧を行うときに、前記
分圧電圧が前記基準電圧と等しくなるように前記第２の
分圧比を設定したものであることを特徴とするものであ
る。
前記判定信号が第１論理値であるときは前記外部電源電
圧を第１の分圧比で分圧し、また前記判定信号が第２論
理値であるときは第２の分圧比で分圧し、この分圧電圧
を出力する分圧回路と、入力された基準電圧と前記分圧
電圧のレベル比較を行い、前記分圧電圧が前記基準電圧
以下であるとき第１論理値を前記判定信号として出力
し、前記分圧電圧が前記基準電圧以上であるとき第２論
理値を前記判定信号として出力する比較回路とを備え、
前記分圧回路は、前記外部電源電圧が前記第２の境界電
圧であり、前記第１の分圧比で分圧を行うときに、前記
分圧電圧が前記基準電圧と等しくなるように前記第１の
分圧比を設定し、前記外部電源電圧が前記第１の境界電
圧であり、前記第２の分圧比で分圧を行うときに、前記
分圧電圧が前記基準電圧と等しくなるように前記第２の
分圧比を設定したものであることを特徴とするものであ
る。
【０００９】第４の内部電源回路は、前記分圧回路が、
分圧比の温度依存を自由に設定することが可能であるこ
とを特徴とするものである。
分圧比の温度依存を自由に設定することが可能であるこ
とを特徴とするものである。
【００１０】第５の内部電源回路は、前記分圧回路が、
３つ以上の負荷素子を直列接続し、端部を前記外部電源
および接地電源にそれぞれ接続し、負荷素子どうしの接
続点のいずれかを前記分圧電圧の出力端子とすることに
より、前記外部電源から前記出力端子までの外部電源側
負荷回路と前記出力端子から前記接地電源までの接地電
源側負荷回路とで前記外部電源電圧を分圧する分圧負荷
回路と、所定の前記負荷素子の端子間を前記判定信号に
従って短絡または開放することにより、前記分圧負荷回
路の分圧比を前記第１または第２の分圧比に設定するス
イッチ回路とを備えたことを特徴とするものである。第
６の内部電源回路は、第５の内部電源回路において、前
記分圧負荷回路が、前記負荷素子として抵抗を用いたも
のであることを特徴とするものである。
３つ以上の負荷素子を直列接続し、端部を前記外部電源
および接地電源にそれぞれ接続し、負荷素子どうしの接
続点のいずれかを前記分圧電圧の出力端子とすることに
より、前記外部電源から前記出力端子までの外部電源側
負荷回路と前記出力端子から前記接地電源までの接地電
源側負荷回路とで前記外部電源電圧を分圧する分圧負荷
回路と、所定の前記負荷素子の端子間を前記判定信号に
従って短絡または開放することにより、前記分圧負荷回
路の分圧比を前記第１または第２の分圧比に設定するス
イッチ回路とを備えたことを特徴とするものである。第
６の内部電源回路は、第５の内部電源回路において、前
記分圧負荷回路が、前記負荷素子として抵抗を用いたも
のであることを特徴とするものである。
【００１１】第７の内部電源回路は、第６の内部電源回
路において、前記分圧負荷回路が、前記外部電源側負荷
回路の抵抗と前記接地電源側負荷回路の抵抗とを温度係
数の異なる２種類以上の抵抗材質で形成することによ
り、分圧比の温度依存を自由に設定することが可能であ
ることを特徴とするものである。
路において、前記分圧負荷回路が、前記外部電源側負荷
回路の抵抗と前記接地電源側負荷回路の抵抗とを温度係
数の異なる２種類以上の抵抗材質で形成することによ
り、分圧比の温度依存を自由に設定することが可能であ
ることを特徴とするものである。
【００１２】第８の内部電源回路は、第６の内部電源回
路において、前記分圧負荷回路が、前記外部電源側負荷
回路と前記接地電源側負荷回路のそれぞれに前記スイッ
チ回路に制御されない複数の抵抗を有し、前記各複数の
抵抗をそれぞれ温度係数の異なる２種類以上の抵抗材質
で形成することにより、分圧比の温度依存を自由に設定
することが可能であることを特徴とするものである。
路において、前記分圧負荷回路が、前記外部電源側負荷
回路と前記接地電源側負荷回路のそれぞれに前記スイッ
チ回路に制御されない複数の抵抗を有し、前記各複数の
抵抗をそれぞれ温度係数の異なる２種類以上の抵抗材質
で形成することにより、分圧比の温度依存を自由に設定
することが可能であることを特徴とするものである。
【００１３】第９の内部電源回路は、第８の内部電源回
路において、前記分圧負荷回路が、前記抵抗材質とし
て、ポリシリコンと、ｎ型あるいはｐ型シリコン拡散層
とを用いたものであることを特徴とするものである。
路において、前記分圧負荷回路が、前記抵抗材質とし
て、ポリシリコンと、ｎ型あるいはｐ型シリコン拡散層
とを用いたものであることを特徴とするものである。
【００１４】第１０の内部電源回路は、前記スイッチ回
路が、前記分圧負荷回路の短絡対象負荷素子に並列に接
続した１つまたは複数の短絡スイッチ素子を備え、前記
判定信号に従って前記短絡スイッチ素子を導通または遮
断することを特徴とするものである。
路が、前記分圧負荷回路の短絡対象負荷素子に並列に接
続した１つまたは複数の短絡スイッチ素子を備え、前記
判定信号に従って前記短絡スイッチ素子を導通または遮
断することを特徴とするものである。
【００１５】第１１の内部電源回路は、請求項９におい
て、前記スイッチ回路が、前記短絡スイッチ素子として
ＭＯＳトランジスタを用いたことを特徴とするものであ
る。
て、前記スイッチ回路が、前記短絡スイッチ素子として
ＭＯＳトランジスタを用いたことを特徴とするものであ
る。
【００１６】第１２の内部電源回路は、さらに、前記負
荷素子のうちの所定の負荷素子の端子間を短絡させる調
整用ヒューズを備え、前記調整用ヒューズを切断するこ
とにより前記分圧負荷回路の分圧比の調整を可能とした
ことを特徴とするものである。
荷素子のうちの所定の負荷素子の端子間を短絡させる調
整用ヒューズを備え、前記調整用ヒューズを切断するこ
とにより前記分圧負荷回路の分圧比の調整を可能とした
ことを特徴とするものである。
【００１７】第１３の内部電源回路は、前記比較回路
が、反転入力端子および非反転端子にそれぞれ前記基準
電圧と前記分圧電圧が入力される比較器と、前記比較器
の出力信号により駆動され、前記判定信号を出力する駆
動回路とを備えたことを特徴とするものである。
が、反転入力端子および非反転端子にそれぞれ前記基準
電圧と前記分圧電圧が入力される比較器と、前記比較器
の出力信号により駆動され、前記判定信号を出力する駆
動回路とを備えたことを特徴とするものである。
【００１８】第１４の内部電源回路は、前記可変電圧発
生回路が、その出力端子が前記出力回路の入力端子に接
続されており、前記判定信号が第２論理値であるとき活
性化されて前記可変電圧を前記出力回路に出力し、また
前記判定信号が第１論理値であるとき前記可変電圧の出
力を停止し、前記定電圧発生回路が、その出力端子が前
記出力手段の入力端子に接続されており、前記可変電圧
発生回路が出力停止しているとき活性化されて前記定電
圧を前記出力回路に出力し、また前記可変電圧発生回路
が活性化されると出力停止することを特徴とするもので
ある。
生回路が、その出力端子が前記出力回路の入力端子に接
続されており、前記判定信号が第２論理値であるとき活
性化されて前記可変電圧を前記出力回路に出力し、また
前記判定信号が第１論理値であるとき前記可変電圧の出
力を停止し、前記定電圧発生回路が、その出力端子が前
記出力手段の入力端子に接続されており、前記可変電圧
発生回路が出力停止しているとき活性化されて前記定電
圧を前記出力回路に出力し、また前記可変電圧発生回路
が活性化されると出力停止することを特徴とするもので
ある。
【００１９】第１５の内部電源回路は、第１４の内部電
源回路において、前記可変電圧発生回路が、制御端子に
前記判定信号が入力され、前記判定信号が第１論理値の
とき開放となり、第２論理値のとき導通するスイッチ素
子と、前記スイッチ素子に直列に接続された降圧負荷素
子とを備え、前記定電圧発生回路が、反転入力端子に前
記基準電圧が入力される差動増幅器と、前記差動増幅器
の非反転端子と前記出力回路の入力端子との間に設けら
れた第１の昇圧負荷素子と、前記差動増幅器の非反転端
子と接地電源との間に設けられた第２の昇圧負荷素子
と、ゲート電極が前記差動増幅器の出力端子に接続さ
れ、ソース電極が前記外部電源に接続され、ドレイン電
極が前記出力回路の入力端子に接続され、前記スイッチ
素子が導通して前記定電圧発生回路が活性化されると遮
断するＰＭＯＳトランジスタとを備えたことを特徴とす
るものである。
源回路において、前記可変電圧発生回路が、制御端子に
前記判定信号が入力され、前記判定信号が第１論理値の
とき開放となり、第２論理値のとき導通するスイッチ素
子と、前記スイッチ素子に直列に接続された降圧負荷素
子とを備え、前記定電圧発生回路が、反転入力端子に前
記基準電圧が入力される差動増幅器と、前記差動増幅器
の非反転端子と前記出力回路の入力端子との間に設けら
れた第１の昇圧負荷素子と、前記差動増幅器の非反転端
子と接地電源との間に設けられた第２の昇圧負荷素子
と、ゲート電極が前記差動増幅器の出力端子に接続さ
れ、ソース電極が前記外部電源に接続され、ドレイン電
極が前記出力回路の入力端子に接続され、前記スイッチ
素子が導通して前記定電圧発生回路が活性化されると遮
断するＰＭＯＳトランジスタとを備えたことを特徴とす
るものである。
【００２０】従って上記本発明の内部電源回路によれ
ば、内部電源電圧の特性を、外部電源電圧が第２の境界
電圧で定電圧特性から可変電圧特性に切り換え、また第
２の境界電圧より小さい第１の境界電圧で可変電圧特性
から定電圧特性に切り換えるようにして、内部電源電圧
にヒステリシス特性を持たせることにより、一度定電圧
特性から可変電圧特性にエントリーされた内部電源電圧
が外部電源電圧のゆらぎにより定電圧特性に戻ること、
および一度第可変電圧特性から定電圧特性にエントリー
された内部電源電圧が外部電源電圧のゆらぎにより可変
電圧特性に戻ることがなくなり、特性の切り換わり付近
において外部電源電圧が不安定な場合にも、安定した内
部電源電圧を出力することができる。また従来に比べ
て、定電圧特性となる外部電源電圧の区間、および可変
電圧特性となる外部電源電圧の区間をともに広くするこ
とができる。
ば、内部電源電圧の特性を、外部電源電圧が第２の境界
電圧で定電圧特性から可変電圧特性に切り換え、また第
２の境界電圧より小さい第１の境界電圧で可変電圧特性
から定電圧特性に切り換えるようにして、内部電源電圧
にヒステリシス特性を持たせることにより、一度定電圧
特性から可変電圧特性にエントリーされた内部電源電圧
が外部電源電圧のゆらぎにより定電圧特性に戻ること、
および一度第可変電圧特性から定電圧特性にエントリー
された内部電源電圧が外部電源電圧のゆらぎにより可変
電圧特性に戻ることがなくなり、特性の切り換わり付近
において外部電源電圧が不安定な場合にも、安定した内
部電源電圧を出力することができる。また従来に比べ
て、定電圧特性となる外部電源電圧の区間、および可変
電圧特性となる外部電源電圧の区間をともに広くするこ
とができる。
【００２１】上記第４、７〜９の内部電源回路によれ
ば、分圧回路の分圧比の温度依存を自由に設定すること
により、基準電圧の温度変動による第１および第２の境
界電圧の温度変動を補正することができる。
ば、分圧回路の分圧比の温度依存を自由に設定すること
により、基準電圧の温度変動による第１および第２の境
界電圧の温度変動を補正することができる。
【００２２】上記第１２の内部電源回路によれば、調整
用ヒューズを切断して所定の負荷素子の短絡を解除する
ことにより分圧負荷回路の分圧比を調整することができ
る。
用ヒューズを切断して所定の負荷素子の短絡を解除する
ことにより分圧負荷回路の分圧比を調整することができ
る。
【００２３】
第１の実施形態
図１は本発明の第１の実施形態の内部電源回路である。
この内部電源回路は、基準電圧発生回路１００と、定電
圧発生回路である増幅回路１１０と、分圧回路１２０
と、比較回路１３０と、可変電圧発生回路であるバーン
イン電圧発生回路１５０と、内部電圧出力回路１６０と
を有する。
この内部電源回路は、基準電圧発生回路１００と、定電
圧発生回路である増幅回路１１０と、分圧回路１２０
と、比較回路１３０と、可変電圧発生回路であるバーン
イン電圧発生回路１５０と、内部電圧出力回路１６０と
を有する。
【００２４】基準電圧発生回路１００は、外部電源電圧
に依存しない一定の基準電圧ＶREFを発生する回路であ
る。基準電圧ＶREF は例えば１．３〜１．４［Ｖ］であ
る。
に依存しない一定の基準電圧ＶREFを発生する回路であ
る。基準電圧ＶREF は例えば１．３〜１．４［Ｖ］であ
る。
【００２５】増幅回路回路１１０は、ゲート電極に基準
電圧ＶREF が印加されるＮＭＯＳトランジスタＮ１と、
ソース電極がＮ１のソース電極に接続され、Ｎ１と差動
対をなすＮＭＯＳトランジスタＮ２と、ゲート電極がト
ランジスタＮ１のゲート電極に接続され、ドレイン電極
がトランジスタＮ１のソース電極に接続され、ソース電
極が接地され、定電流源として動作するＮＭＯＳトラン
ジスタＮ３と、ソース電極が外部電源ＶEXT に接続さ
れ、ドレイン電極がトランジスタＮ１のドレイン電極に
接続されたＰＭＯＳトランジスタＰ１と、ゲート電極が
トランジスタＮ１のゲート電極に接続され、ドレイン電
極がトランジスタＮ２のドレイン電極に接続され、ソー
ス電極が外部電源ＶEXT に接続され、さらにゲート電極
とドレイン電極が共通接続されて、トランジスタＰ１と
負荷対をなすＰＭＯＳトランジスタＰ２により構成さ
れ、トランジスタＮ１のドレイン電極を出力端子とする
差動増幅器を有する。またゲート電極がトランジスタＮ
１のドレイン電極に接続され、ソース電極が外部電源Ｖ
EXT に接続されたＰＭＯＳトランジスタＰ３と、トラン
ジスタＰ３のドレイン電極とトランジスタＮ２のゲート
電極との間に設けられた抵抗Ｒ１（第１の昇圧負荷素
子）と、トランジスタＮ２のゲート電極と接地電源との
間に設けられた抵抗Ｒ２（第２の昇圧負荷素子）とを有
する。この増幅回路回路１１０は、トランジスタＰ３の
ドレイン端子を出力端子ＩＮＴＮとし、基準電圧ＶREF
のレベルに応じた外部電源電圧ＶEXT に依存しない定電
圧ＶINTNを出力端子ＩＮＴＮに発生させる。このときＶ
INTN＝ＶREF ×（Ｒ１＋Ｒ２）／Ｒ２となる。このＶIN
TNは、例えば３．３［Ｖ］である。
電圧ＶREF が印加されるＮＭＯＳトランジスタＮ１と、
ソース電極がＮ１のソース電極に接続され、Ｎ１と差動
対をなすＮＭＯＳトランジスタＮ２と、ゲート電極がト
ランジスタＮ１のゲート電極に接続され、ドレイン電極
がトランジスタＮ１のソース電極に接続され、ソース電
極が接地され、定電流源として動作するＮＭＯＳトラン
ジスタＮ３と、ソース電極が外部電源ＶEXT に接続さ
れ、ドレイン電極がトランジスタＮ１のドレイン電極に
接続されたＰＭＯＳトランジスタＰ１と、ゲート電極が
トランジスタＮ１のゲート電極に接続され、ドレイン電
極がトランジスタＮ２のドレイン電極に接続され、ソー
ス電極が外部電源ＶEXT に接続され、さらにゲート電極
とドレイン電極が共通接続されて、トランジスタＰ１と
負荷対をなすＰＭＯＳトランジスタＰ２により構成さ
れ、トランジスタＮ１のドレイン電極を出力端子とする
差動増幅器を有する。またゲート電極がトランジスタＮ
１のドレイン電極に接続され、ソース電極が外部電源Ｖ
EXT に接続されたＰＭＯＳトランジスタＰ３と、トラン
ジスタＰ３のドレイン電極とトランジスタＮ２のゲート
電極との間に設けられた抵抗Ｒ１（第１の昇圧負荷素
子）と、トランジスタＮ２のゲート電極と接地電源との
間に設けられた抵抗Ｒ２（第２の昇圧負荷素子）とを有
する。この増幅回路回路１１０は、トランジスタＰ３の
ドレイン端子を出力端子ＩＮＴＮとし、基準電圧ＶREF
のレベルに応じた外部電源電圧ＶEXT に依存しない定電
圧ＶINTNを出力端子ＩＮＴＮに発生させる。このときＶ
INTN＝ＶREF ×（Ｒ１＋Ｒ２）／Ｒ２となる。このＶIN
TNは、例えば３．３［Ｖ］である。
【００２６】分圧回路１２０は、抵抗Ｒ４、Ｒ５、Ｒ６
をこの順に直列接続し、抵抗Ｒ４の端部を外部電源ＶEX
T に接続し、抵抗Ｒ６の端部を接地し、抵抗Ｒ５とＲ６
の接続点を分圧電圧Ｖａの出力端子とすることにより、
抵抗Ｒ４とＲ５による外部電源側負荷回路と抵抗Ｒ６に
よる接地電源側負荷回路とでＶEXT を分圧する分圧負荷
回路と、抵抗Ｒ４に並列接続され、抵抗Ｒ４を短絡また
は開放するスイッチ回路であるＰＭＯＳトランジスタＰ
４とを有し、トランジスタＰ４がＯＦＦしているとき
に、抵抗Ｒ４およびＲ５の直列抵抗と抵抗Ｒ６の抵抗比
により決まる分圧比（第１の分圧比）でＶEXT を分圧
し、Ρ４がＯＮしているときに、抵抗Ｒ５とＲ６の抵抗
比により決まる分圧比（第２の分圧比）でＶEXT を分圧
する。第１の分圧比における分圧電圧Ｖa1はＶEXT ×Ｒ
６／（Ｒ４＋Ｒ５＋Ｒ６）となり、第２の分圧比におけ
る分圧電圧Ｖa2はＶEXT ×Ｒ６／（Ｒ５＋Ｒ６）とな
る。Ｒ４、Ｒ５、Ｒ６の各抵抗値は、ＶEXT が第１の境
界電圧ＶT1のときのＶa2（＝ＶT1×Ｒ６／（Ｒ５＋Ｒ
６））と、ＶEXT が第２の境界電圧ＶT2のときのＶa1
（＝ＶT2×Ｒ６／（Ｒ４＋Ｒ５＋Ｒ６））がともにＶRE
F に等しくなるように設定される。ＶT1およびＶT2の設
定値は、例えばＶT1＝６．５５［Ｖ］、ＶT2＝６．８５
［Ｖ］である。
をこの順に直列接続し、抵抗Ｒ４の端部を外部電源ＶEX
T に接続し、抵抗Ｒ６の端部を接地し、抵抗Ｒ５とＲ６
の接続点を分圧電圧Ｖａの出力端子とすることにより、
抵抗Ｒ４とＲ５による外部電源側負荷回路と抵抗Ｒ６に
よる接地電源側負荷回路とでＶEXT を分圧する分圧負荷
回路と、抵抗Ｒ４に並列接続され、抵抗Ｒ４を短絡また
は開放するスイッチ回路であるＰＭＯＳトランジスタＰ
４とを有し、トランジスタＰ４がＯＦＦしているとき
に、抵抗Ｒ４およびＲ５の直列抵抗と抵抗Ｒ６の抵抗比
により決まる分圧比（第１の分圧比）でＶEXT を分圧
し、Ρ４がＯＮしているときに、抵抗Ｒ５とＲ６の抵抗
比により決まる分圧比（第２の分圧比）でＶEXT を分圧
する。第１の分圧比における分圧電圧Ｖa1はＶEXT ×Ｒ
６／（Ｒ４＋Ｒ５＋Ｒ６）となり、第２の分圧比におけ
る分圧電圧Ｖa2はＶEXT ×Ｒ６／（Ｒ５＋Ｒ６）とな
る。Ｒ４、Ｒ５、Ｒ６の各抵抗値は、ＶEXT が第１の境
界電圧ＶT1のときのＶa2（＝ＶT1×Ｒ６／（Ｒ５＋Ｒ
６））と、ＶEXT が第２の境界電圧ＶT2のときのＶa1
（＝ＶT2×Ｒ６／（Ｒ４＋Ｒ５＋Ｒ６））がともにＶRE
F に等しくなるように設定される。ＶT1およびＶT2の設
定値は、例えばＶT1＝６．５５［Ｖ］、ＶT2＝６．８５
［Ｖ］である。
【００２７】比較回路１３０は、反転入力端子（−）に
基準電圧ＶREF が入力され、非反転入力端子（＋）に分
圧電圧Ｖａが入力される比較器Ｃ１と、インバータＩ
１、Ｉ２、Ｉ３を直列接続し、Ｉ３の出力端子を分圧回
路１２０のトランジスタＰ３のゲート電極に接続した駆
動回路とを有する。比較器Ｃ１は、基準電圧ＶREF と分
圧電圧Ｖａとのレベル比較を行ない、Ｖａ＜ＶREF の場
合、論理レベル”Ｌｏｗ”（以下、”Ｌ”と表記する）
の出力電圧Ｖｂを出力し、Ｖａ≧ＶREF の場合、論理レ
ベル”Ｈｉｇｈ”（以下、”Ｈ”と表記する）の出力電
圧Ｖｂを出力する。駆動回路は、Ｖｂが”Ｌ”のとき”
Ｈ”（第１論理値に対応する）となり、Ｖｂが”Ｈ”の
とき”Ｌ”（第２論理値に対応する）となる判定電圧Ｖ
ｃを出力する。このＶｃにより分圧回路１２０のトラン
ジスタＰ３は、Ｖｃ＝”Ｈ”のときＯＦＦし、Ｖｃ＝”
Ｌ”のときＯＮする。
基準電圧ＶREF が入力され、非反転入力端子（＋）に分
圧電圧Ｖａが入力される比較器Ｃ１と、インバータＩ
１、Ｉ２、Ｉ３を直列接続し、Ｉ３の出力端子を分圧回
路１２０のトランジスタＰ３のゲート電極に接続した駆
動回路とを有する。比較器Ｃ１は、基準電圧ＶREF と分
圧電圧Ｖａとのレベル比較を行ない、Ｖａ＜ＶREF の場
合、論理レベル”Ｌｏｗ”（以下、”Ｌ”と表記する）
の出力電圧Ｖｂを出力し、Ｖａ≧ＶREF の場合、論理レ
ベル”Ｈｉｇｈ”（以下、”Ｈ”と表記する）の出力電
圧Ｖｂを出力する。駆動回路は、Ｖｂが”Ｌ”のとき”
Ｈ”（第１論理値に対応する）となり、Ｖｂが”Ｈ”の
とき”Ｌ”（第２論理値に対応する）となる判定電圧Ｖ
ｃを出力する。このＶｃにより分圧回路１２０のトラン
ジスタＰ３は、Ｖｃ＝”Ｈ”のときＯＦＦし、Ｖｃ＝”
Ｌ”のときＯＮする。
【００２８】バーンイン電圧発生回路１５０は、ゲート
電極に判定電圧Ｖｃが入力され、ソース電極が外部電源
ＶEXT に接続されたＰＭＯＳトランジスタＰ５と、トラ
ンジスタＰ５のドレイン電極と増幅回路１１０の出力端
子ＩＮＴＮとの間に設けられた抵抗Ｒ３とを有し、抵抗
Ｒ３の増幅回路１１０側端子を出力端子ＩＮＴＢとし、
トランジスタＰ５がＯＮしたときに活性化され、増幅回
路１１０からの定電圧ＶINTNより大きな値のバーンイン
電圧（可変電圧）ＶINTBをＩＮＴＢから出力する。この
ときＶINTB＝ＶEXT ×（Ｒ１＋Ｒ２）／（Ｒ１＋Ｒ２＋
Ｒ３）である。尚、バーンイン電圧発生回路１５０が活
性化され、増幅回路１１０の出力端子ＩＮＴＮに印加さ
れる電圧が上記のＶINTBに上昇すると、トランジスタＰ
３がＯＦＦして、増幅回路１１０は定電圧ＶINTNの出力
を停止する。
電極に判定電圧Ｖｃが入力され、ソース電極が外部電源
ＶEXT に接続されたＰＭＯＳトランジスタＰ５と、トラ
ンジスタＰ５のドレイン電極と増幅回路１１０の出力端
子ＩＮＴＮとの間に設けられた抵抗Ｒ３とを有し、抵抗
Ｒ３の増幅回路１１０側端子を出力端子ＩＮＴＢとし、
トランジスタＰ５がＯＮしたときに活性化され、増幅回
路１１０からの定電圧ＶINTNより大きな値のバーンイン
電圧（可変電圧）ＶINTBをＩＮＴＢから出力する。この
ときＶINTB＝ＶEXT ×（Ｒ１＋Ｒ２）／（Ｒ１＋Ｒ２＋
Ｒ３）である。尚、バーンイン電圧発生回路１５０が活
性化され、増幅回路１１０の出力端子ＩＮＴＮに印加さ
れる電圧が上記のＶINTBに上昇すると、トランジスタＰ
３がＯＦＦして、増幅回路１１０は定電圧ＶINTNの出力
を停止する。
【００２９】内部電源電圧出力回路１６０は、増幅回路
１１０またはバーンイン発生回路１５０から入力される
定電圧ＶINTNまたはバーンイン電圧ＶINTBを内部電源電
圧ＶINT として内部回路（図示せず）に供給する回路で
ある。
１１０またはバーンイン発生回路１５０から入力される
定電圧ＶINTNまたはバーンイン電圧ＶINTBを内部電源電
圧ＶINT として内部回路（図示せず）に供給する回路で
ある。
【００３０】尚、分圧回路１２０と比較回路１３０と
は、検出手段を構成しており、外部電源電圧ＶEXT が第
２の境界電圧ＶT2以上に上昇したことを検出すると、判
定電圧Ｖｃを”Ｈ”から”Ｌ”に変化させ、またＶEXT
が第１の境界電圧ＶT1以下に下降したことを検出する
と、Ｖｃを”Ｌ”から”Ｈ”に変化させる。
は、検出手段を構成しており、外部電源電圧ＶEXT が第
２の境界電圧ＶT2以上に上昇したことを検出すると、判
定電圧Ｖｃを”Ｈ”から”Ｌ”に変化させ、またＶEXT
が第１の境界電圧ＶT1以下に下降したことを検出する
と、Ｖｃを”Ｌ”から”Ｈ”に変化させる。
【００３１】次に、図１に示す内部電源回路の動作につ
いて説明する。図２は図１に示した内部電源回路の入出
力電圧特性、すなわち外部電源電圧ＶEXT に対する内部
電源電圧ＶINT の特性を示す図である。図１において、
０≦ＶEXT ＜ＶEXTN（＝ＶINTN）である第１電圧区間
は、外部電源電圧ＶEXT を内部電源電圧ＶINT として出
力する区間であり、ＶEXT の下降においてはＶEXTN≦Ｖ
EXT ＜ＶT1、ＶEXT の上昇においてはＶEXTN≦ＶEXT ＜
ＶT2である第２電圧区間は、ＶEXT に関係なく定電圧Ｖ
INTNが出力される定電圧特性区間であり、ＶEXT の下降
においてはＶT1＜ＶEXT 、ＶEXT の上昇においてはＶT2
＜ＶEXT である第３電圧区間は、ＶEXT に比例したバー
ンイン電圧ＶINTB（＞ＶINTN）が出力される可変電圧特
性区間である。このようにＶEXT の上昇により定電圧特
性から可変電圧特性に切り換わる境界電圧ＶT2と、ＶEX
T の下降により可変電圧特性から定電圧特性に切り換わ
る境界電圧ＶT1とが異なり、内部電源電圧ＶINT は外部
電源電圧ＶEXT に対してヒステリシス特性を有する（図
１に示す内部電源回路は、第２電圧区間と第３電圧区間
の区間切り換え動作のみが、外部電源電圧の増加による
場合と減少による場合で異なる）。尚、図２には外部電
源電圧ＶEXT に対する基準電圧ＶREF、分圧電圧Ｖａ、
比較器Ｃ１の出力電圧Ｖｂの特性も同時に示してある。
いて説明する。図２は図１に示した内部電源回路の入出
力電圧特性、すなわち外部電源電圧ＶEXT に対する内部
電源電圧ＶINT の特性を示す図である。図１において、
０≦ＶEXT ＜ＶEXTN（＝ＶINTN）である第１電圧区間
は、外部電源電圧ＶEXT を内部電源電圧ＶINT として出
力する区間であり、ＶEXT の下降においてはＶEXTN≦Ｖ
EXT ＜ＶT1、ＶEXT の上昇においてはＶEXTN≦ＶEXT ＜
ＶT2である第２電圧区間は、ＶEXT に関係なく定電圧Ｖ
INTNが出力される定電圧特性区間であり、ＶEXT の下降
においてはＶT1＜ＶEXT 、ＶEXT の上昇においてはＶT2
＜ＶEXT である第３電圧区間は、ＶEXT に比例したバー
ンイン電圧ＶINTB（＞ＶINTN）が出力される可変電圧特
性区間である。このようにＶEXT の上昇により定電圧特
性から可変電圧特性に切り換わる境界電圧ＶT2と、ＶEX
T の下降により可変電圧特性から定電圧特性に切り換わ
る境界電圧ＶT1とが異なり、内部電源電圧ＶINT は外部
電源電圧ＶEXT に対してヒステリシス特性を有する（図
１に示す内部電源回路は、第２電圧区間と第３電圧区間
の区間切り換え動作のみが、外部電源電圧の増加による
場合と減少による場合で異なる）。尚、図２には外部電
源電圧ＶEXT に対する基準電圧ＶREF、分圧電圧Ｖａ、
比較器Ｃ１の出力電圧Ｖｂの特性も同時に示してある。
【００３２】第１電圧区間においては、バーンイン電圧
発生回路１５０のトランジスタＰ５はＯＦＦ、増幅回路
１１０のトランジスタＰ３はＯＮしており、このトラン
ジスタＰ３および内部電源電圧出力回路１６０を介して
ＶEXT がそのまま内部電源電圧ＶINT として出力され
る。
発生回路１５０のトランジスタＰ５はＯＦＦ、増幅回路
１１０のトランジスタＰ３はＯＮしており、このトラン
ジスタＰ３および内部電源電圧出力回路１６０を介して
ＶEXT がそのまま内部電源電圧ＶINT として出力され
る。
【００３３】最初に、第２電圧区間の定電圧特性区間に
おける動作を説明する。この区間においては、増幅回路
１１０は、外部電源電圧ＶEXT の変動に対してトランジ
スタＰ３のゲート電極に差動動増幅器の出力電圧（トラ
ンジスタＮ１のドレイン電圧）を印加することによりト
ランジスタＰ３を定電流源として動作させ、ＶEXT に依
存しない定電圧ＶINTN（＝ＶREF ×（Ｒ１十Ｒ２）／Ｒ
２）を発生させる。この定電圧ＶINTNは、内部電源電圧
出力回路１６０に入力され、内部電源電圧出力回路１６
０は、ＶINTNを内部電源電圧ＶINT として内部回路に供
給する。このとき分圧回路１２０から出力される分圧電
圧Ｖａは、常にＶａ＜ＶREF になっており、比較器１３
０の出力電圧Ｖｂは”Ｌ”、判定電圧Ｖｃは”Ｈ”であ
る。従ってトランジスタＰ４およびＰ５はＯＦＦしてお
り、バーンイン電圧発生回路１５０は非活性化されてお
り、またＶａ＝Ｖa1＝ＶEXT ×Ｒ６／（Ｒ４＋Ｒ５＋Ｒ
６）である。
おける動作を説明する。この区間においては、増幅回路
１１０は、外部電源電圧ＶEXT の変動に対してトランジ
スタＰ３のゲート電極に差動動増幅器の出力電圧（トラ
ンジスタＮ１のドレイン電圧）を印加することによりト
ランジスタＰ３を定電流源として動作させ、ＶEXT に依
存しない定電圧ＶINTN（＝ＶREF ×（Ｒ１十Ｒ２）／Ｒ
２）を発生させる。この定電圧ＶINTNは、内部電源電圧
出力回路１６０に入力され、内部電源電圧出力回路１６
０は、ＶINTNを内部電源電圧ＶINT として内部回路に供
給する。このとき分圧回路１２０から出力される分圧電
圧Ｖａは、常にＶａ＜ＶREF になっており、比較器１３
０の出力電圧Ｖｂは”Ｌ”、判定電圧Ｖｃは”Ｈ”であ
る。従ってトランジスタＰ４およびＰ５はＯＦＦしてお
り、バーンイン電圧発生回路１５０は非活性化されてお
り、またＶａ＝Ｖa1＝ＶEXT ×Ｒ６／（Ｒ４＋Ｒ５＋Ｒ
６）である。
【００３４】次に、外部電源電圧ＶEXT の増加による第
２電圧区間から第３電圧区間への区間切り換え動作（Ｖ
EXT 増加時のヒステリシス特性区間における動作）を説
明する。ＶEXT が第１の境界電圧ＶT1を越えて増加し、
第２の境界電圧ＶT2以上となり、Ｖａ（＝Ｖa1）≧ＶRE
F となると、比較器Ｃ１の出力電圧Ｖｂは、”Ｌ”か
ら”Ｈ”に反転し、それを受けて判定電圧Ｖｃは、”
Ｈ”から”Ｌ”となる。その結果、トランジスタＰ５が
ＯＮしてバーンイン電圧発生回路１５０は活性化され、
第２電圧区間から第３電圧区間への区間切り換えが行な
われる。すなわち、バーンイン電圧発生回路１５０は、
出力端子ＩＮＴＢにＶINTNより大きなバーンイン電圧Ｖ
INTB（＝ＶEXT ×（Ｒ１＋Ｒ２）／（Ｒ１＋Ｒ２＋Ｒ
３））を発生する。これにより内部電源電圧出力部１６
０は、内部電源電圧ＶINT を上昇させ、バーンイン電圧
ＶINTBをＶINT として内部回路に供給する。このとき増
幅回路１１０の出力端子ＩＮＴＮにもＶINTBが印加さ
れ、トランジスタＮ２のゲート電圧が上昇してトランジ
スタＮ１のドレイン電圧が上昇し、これによりトランジ
スタＰ３がＯＦＦして増幅回路１１０は非活性化され
る。またこのときトランジスタＰ４がＯＮして抵抗Ｒ４
が短絡され、分圧電圧ＶａはＶa1からＶa2＝ＶEXT ×Ｒ
６／（Ｒ５＋Ｒ６）に切り換わる。
２電圧区間から第３電圧区間への区間切り換え動作（Ｖ
EXT 増加時のヒステリシス特性区間における動作）を説
明する。ＶEXT が第１の境界電圧ＶT1を越えて増加し、
第２の境界電圧ＶT2以上となり、Ｖａ（＝Ｖa1）≧ＶRE
F となると、比較器Ｃ１の出力電圧Ｖｂは、”Ｌ”か
ら”Ｈ”に反転し、それを受けて判定電圧Ｖｃは、”
Ｈ”から”Ｌ”となる。その結果、トランジスタＰ５が
ＯＮしてバーンイン電圧発生回路１５０は活性化され、
第２電圧区間から第３電圧区間への区間切り換えが行な
われる。すなわち、バーンイン電圧発生回路１５０は、
出力端子ＩＮＴＢにＶINTNより大きなバーンイン電圧Ｖ
INTB（＝ＶEXT ×（Ｒ１＋Ｒ２）／（Ｒ１＋Ｒ２＋Ｒ
３））を発生する。これにより内部電源電圧出力部１６
０は、内部電源電圧ＶINT を上昇させ、バーンイン電圧
ＶINTBをＶINT として内部回路に供給する。このとき増
幅回路１１０の出力端子ＩＮＴＮにもＶINTBが印加さ
れ、トランジスタＮ２のゲート電圧が上昇してトランジ
スタＮ１のドレイン電圧が上昇し、これによりトランジ
スタＰ３がＯＦＦして増幅回路１１０は非活性化され
る。またこのときトランジスタＰ４がＯＮして抵抗Ｒ４
が短絡され、分圧電圧ＶａはＶa1からＶa2＝ＶEXT ×Ｒ
６／（Ｒ５＋Ｒ６）に切り換わる。
【００３５】次に、第３電圧区間のバーンイン（可変電
圧）電圧特性における動作を説明する。この区間におい
ては、常にＶａ（＝Ｖa2）≧ＶREF であるので、比較器
Ｃ１の出力電圧Ｖｂは”Ｈ”を保持する。従って比較回
路１３０からの判定電圧Ｖｃは”Ｌ”を保持するので、
バーンイン電圧発生回路１５０は常に活性化されてお
り、外部電源電圧ＶEXT に比例したバーンイン電圧ＶIN
TB（＝ＶREF ×（Ｒ１＋Ｒ２）／（Ｒ１＋Ｒ２＋Ｒ
３））を内部電源電圧出力部１６０に供給する。内部電
源電圧出力部１６０は、ＶINTB を内部電源電圧ＶINT
として内部回路に供給する。また増幅回路１１０はトラ
ンジスタＰ３がＯＦＦしているので非活性化されてお
り、分圧回路１２０においてはトランジスタＰ４がＯＮ
して抵抗Ｒ４が短絡されているので、分圧電圧Ｖａは常
にＶa2（＝ＶEXT ×Ｒ６／（Ｒ５＋Ｒ６））である。
圧）電圧特性における動作を説明する。この区間におい
ては、常にＶａ（＝Ｖa2）≧ＶREF であるので、比較器
Ｃ１の出力電圧Ｖｂは”Ｈ”を保持する。従って比較回
路１３０からの判定電圧Ｖｃは”Ｌ”を保持するので、
バーンイン電圧発生回路１５０は常に活性化されてお
り、外部電源電圧ＶEXT に比例したバーンイン電圧ＶIN
TB（＝ＶREF ×（Ｒ１＋Ｒ２）／（Ｒ１＋Ｒ２＋Ｒ
３））を内部電源電圧出力部１６０に供給する。内部電
源電圧出力部１６０は、ＶINTB を内部電源電圧ＶINT
として内部回路に供給する。また増幅回路１１０はトラ
ンジスタＰ３がＯＦＦしているので非活性化されてお
り、分圧回路１２０においてはトランジスタＰ４がＯＮ
して抵抗Ｒ４が短絡されているので、分圧電圧Ｖａは常
にＶa2（＝ＶEXT ×Ｒ６／（Ｒ５＋Ｒ６））である。
【００３６】最後に、外部電源電圧ＶEXT の減少による
第３電圧区間から第２電圧区間への区間切り換え動作
（ＶEXT 減少時のヒステリシス特性区間における動作）
を説明する。ＶEXT が第２の境界電圧ＶT2を越えて増加
し、第１の境界電圧ＶT1以上となり、Ｖａ（＝Ｖa2）＜
ＶREF となると、比較器Ｃ１の出力電圧Ｖｂは、”Ｈ”
から”Ｌ”に反転し、それを受けて判定電圧Ｖｃは、”
Ｌ”から”Ｈ”となる。その結果、トランジスタＰ５が
ＯＦＦしてバーンイン電圧発生回路１５０は非活性化さ
れ、第３電圧区間から第２電圧区間への区間切り換えが
行なわれる。すなわち、バーンイン電圧発生回路１５０
の非活性化により、トランジスタＰ３がＯＦＦ状態を脱
して増幅回路１１０が活性化され、その出力端子ＩＮＴ
Ｎに定電圧ＶINTNを発生する。これにより内部電源電圧
出力部１６０は、内部電源電圧ＶINT を降下させ、ＶIN
TNをＶINT として内部回路に供給する。このときトラン
ジスタＰ４がＯＦＦして抵抗Ｒ４が開放され、分圧電圧
ＶａはＶa2からＶa1に切り換わる。
第３電圧区間から第２電圧区間への区間切り換え動作
（ＶEXT 減少時のヒステリシス特性区間における動作）
を説明する。ＶEXT が第２の境界電圧ＶT2を越えて増加
し、第１の境界電圧ＶT1以上となり、Ｖａ（＝Ｖa2）＜
ＶREF となると、比較器Ｃ１の出力電圧Ｖｂは、”Ｈ”
から”Ｌ”に反転し、それを受けて判定電圧Ｖｃは、”
Ｌ”から”Ｈ”となる。その結果、トランジスタＰ５が
ＯＦＦしてバーンイン電圧発生回路１５０は非活性化さ
れ、第３電圧区間から第２電圧区間への区間切り換えが
行なわれる。すなわち、バーンイン電圧発生回路１５０
の非活性化により、トランジスタＰ３がＯＦＦ状態を脱
して増幅回路１１０が活性化され、その出力端子ＩＮＴ
Ｎに定電圧ＶINTNを発生する。これにより内部電源電圧
出力部１６０は、内部電源電圧ＶINT を降下させ、ＶIN
TNをＶINT として内部回路に供給する。このときトラン
ジスタＰ４がＯＦＦして抵抗Ｒ４が開放され、分圧電圧
ＶａはＶa2からＶa1に切り換わる。
【００３７】以上のように図１の内部電源回路は、第２
電圧区間から第３電圧区間への切り換えを、分圧回路１
２０の第１の分圧比による分圧電圧Ｖa1（＝ＶEXT ×Ｒ
６／（Ｒ４＋Ｒ５＋Ｒ６））と基準電圧ＶREF の電圧比
較により、外部電源電圧ＶEXT が第２の境界電圧ＶT2の
ときに行い、第３電圧区間から第２電圧区間への切り換
えを、第２の分圧比による分圧電圧Ｖa2（＝ＶEXT ×Ｒ
６／（Ｒ５＋Ｒ６））とＶREF の電圧比較により、ＶEX
T が第１の境界電圧ＶT1（＜ＶT2）のときに行ものであ
る。すなわち、第２電圧区間から第３電圧区間に切り換
わる外部電源電圧よりも、第３電圧区間から第２電圧区
間に切り換わる外部電源電圧を低くして、第２電圧区間
と第３電圧区間の区間切り換えにヒステリシス特性を持
たせたものである。
電圧区間から第３電圧区間への切り換えを、分圧回路１
２０の第１の分圧比による分圧電圧Ｖa1（＝ＶEXT ×Ｒ
６／（Ｒ４＋Ｒ５＋Ｒ６））と基準電圧ＶREF の電圧比
較により、外部電源電圧ＶEXT が第２の境界電圧ＶT2の
ときに行い、第３電圧区間から第２電圧区間への切り換
えを、第２の分圧比による分圧電圧Ｖa2（＝ＶEXT ×Ｒ
６／（Ｒ５＋Ｒ６））とＶREF の電圧比較により、ＶEX
T が第１の境界電圧ＶT1（＜ＶT2）のときに行ものであ
る。すなわち、第２電圧区間から第３電圧区間に切り換
わる外部電源電圧よりも、第３電圧区間から第２電圧区
間に切り換わる外部電源電圧を低くして、第２電圧区間
と第３電圧区間の区間切り換えにヒステリシス特性を持
たせたものである。
【００３８】このように上記第１の実施形態によれば、
分圧回路１２０の分圧比を切り換えて、第２電圧区間か
ら第３電圧区間へ切り換える外部電源電圧ポイントより
も、第３電圧区間から第２電圧区間へ切り換える外部電
源電圧ポイントを低くし、第２電圧区間と第３電圧区間
の領域切り換えにヒステリシス特性を持たせることによ
り、一度第２電圧区間から第３電圧区間にエントリーさ
れた内部電源電圧がすぐに第２電圧区間に戻ること、お
よび一度第３電圧区間から第２電圧区間にエントリーさ
れた内部電源電圧がすぐに第３電圧区間に戻ることがな
くなり、区間切り換わり付近において外部電源電圧が不
安定である場合にも、安定した内部電源電圧を出力する
ことが可能となる。またヒステリシス特性を持たせた
分、従来に比べて第２電圧区間、第３電圧区間をともに
広くすることが可能となる。
分圧回路１２０の分圧比を切り換えて、第２電圧区間か
ら第３電圧区間へ切り換える外部電源電圧ポイントより
も、第３電圧区間から第２電圧区間へ切り換える外部電
源電圧ポイントを低くし、第２電圧区間と第３電圧区間
の領域切り換えにヒステリシス特性を持たせることによ
り、一度第２電圧区間から第３電圧区間にエントリーさ
れた内部電源電圧がすぐに第２電圧区間に戻ること、お
よび一度第３電圧区間から第２電圧区間にエントリーさ
れた内部電源電圧がすぐに第３電圧区間に戻ることがな
くなり、区間切り換わり付近において外部電源電圧が不
安定である場合にも、安定した内部電源電圧を出力する
ことが可能となる。またヒステリシス特性を持たせた
分、従来に比べて第２電圧区間、第３電圧区間をともに
広くすることが可能となる。
【００３９】尚、分圧回路１２０の構成は上記に限定さ
れない。例えば、分圧比の切り換えを抵抗Ｒ５をトラン
ジスタＰ２で短絡してもよく、また抵抗Ｒ６を分離し、
分離抵抗の１つをＮＭＯＳトランジスタを用いて開放／
短絡しても同様の動作が可能である。また負荷素子Ｒ４
〜Ｒ６は抵抗に限定されるものではない。例えば、抵抗
Ｒ５に替えてダイード接続されたＭＯＳトランジスタ、
あるいはこのＭＯＳトランジスタを直列接続したものを
用いても良い。またスイッチ素子Ｐ４はＭＯＳトランジ
スタに限定されるものではない。すなわち、３つ以上の
負荷素子を用いて、外部電源と分圧電圧出力端子間に挿
入される外部電源側負荷回路と、接地電源と分圧電圧出
力端子間に挿入される接地電源側負荷回路を構成し、ス
イッチ素子により所定の負荷素子を開放／短絡すること
により、分圧比を切り換えることができるものであれば
良い。さらに図３に示す分圧回路１４０のように、第１
の分圧比および第２の分圧比を調整可能としたものを用
いても良い。図３の分圧回路１４０において、直列接続
された抵抗Ｒ１１〜Ｒ１５は外部電源側負荷回路を構成
し、直列接続された抵抗Ｒ１６〜Ｒ１８は電源側負荷回
路を構成する。抵抗Ｒ１１とＲ１２により形成される直
列抵抗に並列にスイッチ素子であるＰＭＯＳトランジス
タＰ１１が設けられ、また抵抗Ｒ１２、Ｒ１４、Ｒ１
５、Ｒ１７、Ｒ１８にそれぞれ並列に、レーザー照射等
により切断可能な調整用ヒューズＦ１〜Ｆ５が設けられ
ている。調整用ヒューズＦ２〜Ｆ５のいずれかを切断す
ることにより、第１および第２の分圧比を同時に調整す
ることができ、またＦ１を切断することにより、第１の
分圧比（トランジスタＰ１１がＯＦＦのときの分圧比）
を単独で調整することができる。
れない。例えば、分圧比の切り換えを抵抗Ｒ５をトラン
ジスタＰ２で短絡してもよく、また抵抗Ｒ６を分離し、
分離抵抗の１つをＮＭＯＳトランジスタを用いて開放／
短絡しても同様の動作が可能である。また負荷素子Ｒ４
〜Ｒ６は抵抗に限定されるものではない。例えば、抵抗
Ｒ５に替えてダイード接続されたＭＯＳトランジスタ、
あるいはこのＭＯＳトランジスタを直列接続したものを
用いても良い。またスイッチ素子Ｐ４はＭＯＳトランジ
スタに限定されるものではない。すなわち、３つ以上の
負荷素子を用いて、外部電源と分圧電圧出力端子間に挿
入される外部電源側負荷回路と、接地電源と分圧電圧出
力端子間に挿入される接地電源側負荷回路を構成し、ス
イッチ素子により所定の負荷素子を開放／短絡すること
により、分圧比を切り換えることができるものであれば
良い。さらに図３に示す分圧回路１４０のように、第１
の分圧比および第２の分圧比を調整可能としたものを用
いても良い。図３の分圧回路１４０において、直列接続
された抵抗Ｒ１１〜Ｒ１５は外部電源側負荷回路を構成
し、直列接続された抵抗Ｒ１６〜Ｒ１８は電源側負荷回
路を構成する。抵抗Ｒ１１とＲ１２により形成される直
列抵抗に並列にスイッチ素子であるＰＭＯＳトランジス
タＰ１１が設けられ、また抵抗Ｒ１２、Ｒ１４、Ｒ１
５、Ｒ１７、Ｒ１８にそれぞれ並列に、レーザー照射等
により切断可能な調整用ヒューズＦ１〜Ｆ５が設けられ
ている。調整用ヒューズＦ２〜Ｆ５のいずれかを切断す
ることにより、第１および第２の分圧比を同時に調整す
ることができ、またＦ１を切断することにより、第１の
分圧比（トランジスタＰ１１がＯＦＦのときの分圧比）
を単独で調整することができる。
【００４０】また、バーンイン電圧発生回路１５０の構
成は上記に限定されず、スイッチ素子であるトランジス
タＰ５を、外部電源と降圧負荷素子である抵抗Ｒ３の間
ではなく、抵抗Ｒ３と出力端子ＩＮＴＢの間に設けた構
成としても良い。また抵抗Ｒ３を０［Ω］として外部電
源電圧を直接出力する構成としても良い。また図１に示
すものに限定されない。またスイッチ素子はＰＭＯＳト
ランジスタに限定されない。また降圧負荷素子は抵抗に
限定されず、例えばダイード接続されたＭＯＳトランジ
スタ、あるいはこのＭＯＳトランジスタを直列接続した
ものを用いても良い。
成は上記に限定されず、スイッチ素子であるトランジス
タＰ５を、外部電源と降圧負荷素子である抵抗Ｒ３の間
ではなく、抵抗Ｒ３と出力端子ＩＮＴＢの間に設けた構
成としても良い。また抵抗Ｒ３を０［Ω］として外部電
源電圧を直接出力する構成としても良い。また図１に示
すものに限定されない。またスイッチ素子はＰＭＯＳト
ランジスタに限定されない。また降圧負荷素子は抵抗に
限定されず、例えばダイード接続されたＭＯＳトランジ
スタ、あるいはこのＭＯＳトランジスタを直列接続した
ものを用いても良い。
【００４１】また増幅回路１１０の構成は上記に限定さ
れず、トランジスタＰ３と抵抗Ｒ１の接続点を出力端子
ＩＮＴＮとせずに、トランジスタＰ３と抵抗Ｒ１の接続
点と出力端子ＩＮＴＮの間に判定電圧Ｖｃが”Ｈ”のと
き導通し、Ｖｃが”Ｌ”のとき開放となるスイッチ素子
を設けた構成としても良い。
れず、トランジスタＰ３と抵抗Ｒ１の接続点を出力端子
ＩＮＴＮとせずに、トランジスタＰ３と抵抗Ｒ１の接続
点と出力端子ＩＮＴＮの間に判定電圧Ｖｃが”Ｈ”のと
き導通し、Ｖｃが”Ｌ”のとき開放となるスイッチ素子
を設けた構成としても良い。
【００４２】第２の実施形態
内部電源回路を高温中で動作させる場合に、基準電圧Ｖ
REF に温度依存性があると、これにより電圧区間が切り
換えられる外部電源電圧のポイント（境界電圧）が変動
する。図４はＶREF に温度依存性があり、分圧電圧Ｖａ
（すなわち分圧回路の分圧比）に温度依存がない場合の
境界電圧の温度依存性を説明する図である。図４におい
て、常温動作における基準電圧ＶREF の値はＶREF1であ
ったとすると、電圧区間の切り換え条件Ｖａ＝ＶREF1を
満たす外部電源電圧値である境界電圧はＶT3である。次
に高温動作において、基準電圧に負の温度依存性があ
り、基準電圧がＶREF2に下降したものとすると、境界電
圧はＶT4となるので、所望の電圧値ＶT3よりも低い外部
電源電圧で電圧区間が切り換えられる。また逆に基準電
圧に正の温度依存性があり、基準電圧がＶREF3に上昇し
たものとすると、境界電圧はＶT5となるので、所望の電
圧値ＶT3よりも高い外部電源電圧で電圧区間が切り換え
られる。図１の内部電源回路に対しても上記と同様のこ
とが言える。基本的には、電圧区間の切り換えポイント
（境界電圧）には温度依存性がないことが望ましい。
REF に温度依存性があると、これにより電圧区間が切り
換えられる外部電源電圧のポイント（境界電圧）が変動
する。図４はＶREF に温度依存性があり、分圧電圧Ｖａ
（すなわち分圧回路の分圧比）に温度依存がない場合の
境界電圧の温度依存性を説明する図である。図４におい
て、常温動作における基準電圧ＶREF の値はＶREF1であ
ったとすると、電圧区間の切り換え条件Ｖａ＝ＶREF1を
満たす外部電源電圧値である境界電圧はＶT3である。次
に高温動作において、基準電圧に負の温度依存性があ
り、基準電圧がＶREF2に下降したものとすると、境界電
圧はＶT4となるので、所望の電圧値ＶT3よりも低い外部
電源電圧で電圧区間が切り換えられる。また逆に基準電
圧に正の温度依存性があり、基準電圧がＶREF3に上昇し
たものとすると、境界電圧はＶT5となるので、所望の電
圧値ＶT3よりも高い外部電源電圧で電圧区間が切り換え
られる。図１の内部電源回路に対しても上記と同様のこ
とが言える。基本的には、電圧区間の切り換えポイント
（境界電圧）には温度依存性がないことが望ましい。
【００４３】そこで第２の実施形態の内部電源回路は、
図１の内部電源回路において、基準電圧発生回路１００
からの基準電圧ＶREF が温度変動する場合に、分圧回路
１２０の出力電圧である分圧電圧Ｖａに、第１の境界電
圧ＶT1および第２の境界電圧ＶT2の温度変動を補正する
ような温度特性を持たせたものである。すなわち第２の
実施形態の内部電源回路は、図１の分圧回路１２０にお
いて、抵抗Ｒ４とＲ５による外部電源側負荷回路の温度
係数と、抵抗Ｒ６による接地電源側負荷回路の温度係数
とを異なる値に設定することにより、分圧電圧Ｖａに上
記の温度特性を持たせたものである。
図１の内部電源回路において、基準電圧発生回路１００
からの基準電圧ＶREF が温度変動する場合に、分圧回路
１２０の出力電圧である分圧電圧Ｖａに、第１の境界電
圧ＶT1および第２の境界電圧ＶT2の温度変動を補正する
ような温度特性を持たせたものである。すなわち第２の
実施形態の内部電源回路は、図１の分圧回路１２０にお
いて、抵抗Ｒ４とＲ５による外部電源側負荷回路の温度
係数と、抵抗Ｒ６による接地電源側負荷回路の温度係数
とを異なる値に設定することにより、分圧電圧Ｖａに上
記の温度特性を持たせたものである。
【００４４】一般に抵抗素子は、正の温度係数を持ち、
材質により設定できる温度係数範囲が異なる。例えば、
一般にシリコンのｎ型またはｐ型拡散層（以下、単に拡
散層と称する）の温度係数は、ポリシリコンの温度係数
よりも大きく、拡散層およびポリシリコンは、不純物濃
度や生成プロセス等により、それぞれ所定の範囲内で温
度係数を設定できる。そこで拡散層またはポリシリコン
を用いて抵抗Ｒ４〜Ｒ６を形成する。
材質により設定できる温度係数範囲が異なる。例えば、
一般にシリコンのｎ型またはｐ型拡散層（以下、単に拡
散層と称する）の温度係数は、ポリシリコンの温度係数
よりも大きく、拡散層およびポリシリコンは、不純物濃
度や生成プロセス等により、それぞれ所定の範囲内で温
度係数を設定できる。そこで拡散層またはポリシリコン
を用いて抵抗Ｒ４〜Ｒ６を形成する。
【００４５】基準電圧ＶREF が負の温度依存性を示す場
合には、抵抗Ｒ４およびＲ５に拡散層を用い、抵抗Ｒ６
にポリシリコンを用いて分圧電圧Ｖａに負の温度依存性
を持たせ、さらに外部電源電圧が第１の境界電圧ＶT1の
ときの第２の分圧比における分圧電圧Ｖa2の温度変動が
ＶREF の温度変動と同じになるように抵抗Ｒ５およびＲ
６の温度係数をそれぞれ設定し、次に外部電源電圧が第
２の境界電圧ＶT2のときの第１の分圧比における分圧電
圧Ｖa1の温度変動が上記ＶREF の温度変動と同じになる
ように抵抗Ｒ４の温度係数を設定する。このとき、抵抗
Ｒ６の温度係数は抵抗Ｒ４、Ｒ５の温度係数よりも小さ
くなる。
合には、抵抗Ｒ４およびＲ５に拡散層を用い、抵抗Ｒ６
にポリシリコンを用いて分圧電圧Ｖａに負の温度依存性
を持たせ、さらに外部電源電圧が第１の境界電圧ＶT1の
ときの第２の分圧比における分圧電圧Ｖa2の温度変動が
ＶREF の温度変動と同じになるように抵抗Ｒ５およびＲ
６の温度係数をそれぞれ設定し、次に外部電源電圧が第
２の境界電圧ＶT2のときの第１の分圧比における分圧電
圧Ｖa1の温度変動が上記ＶREF の温度変動と同じになる
ように抵抗Ｒ４の温度係数を設定する。このとき、抵抗
Ｒ６の温度係数は抵抗Ｒ４、Ｒ５の温度係数よりも小さ
くなる。
【００４６】逆に基準電圧ＶREF が正の温度依存性を示
す場合には、抵抗Ｒ４およびＲ５にはポリシリコン、抵
抗Ｒ６には拡散層をそれぞれ用い、第１の境界電圧ＶT1
のときのＶa2と、第２の境界電圧ＶT2のときのＶa1の温
度変動が、それぞれＶREF の温度変動と同じになるよう
に抵抗Ｒ４〜Ｒ６の温度係数を設定する。このとき、抵
抗Ｒ６の温度係数は抵抗Ｒ４、Ｒ５の温度係数よりも大
きくなる。
す場合には、抵抗Ｒ４およびＲ５にはポリシリコン、抵
抗Ｒ６には拡散層をそれぞれ用い、第１の境界電圧ＶT1
のときのＶa2と、第２の境界電圧ＶT2のときのＶa1の温
度変動が、それぞれＶREF の温度変動と同じになるよう
に抵抗Ｒ４〜Ｒ６の温度係数を設定する。このとき、抵
抗Ｒ６の温度係数は抵抗Ｒ４、Ｒ５の温度係数よりも大
きくなる。
【００４７】次に、図５は本発明の第２の実施形態の内
部電源回路における温度変動に対する境界電圧（第１の
境界電圧ＶT1、第２の境界電圧ＶT2）の補正動作を説明
する図である。図５において、常温動作における基準電
圧ＶREF の値がＶREF1であり、外部電源電圧に対する分
圧電圧Ｖａの特性を図中のＡであるとする。またこのと
きの境界電圧（ＶT1またはＶT2）をＶT とする。
部電源回路における温度変動に対する境界電圧（第１の
境界電圧ＶT1、第２の境界電圧ＶT2）の補正動作を説明
する図である。図５において、常温動作における基準電
圧ＶREF の値がＶREF1であり、外部電源電圧に対する分
圧電圧Ｖａの特性を図中のＡであるとする。またこのと
きの境界電圧（ＶT1またはＶT2）をＶT とする。
【００４８】次に高温動作において、基準電圧ＶREF に
負の温度依存性があり、基準電圧がＶREF2に下降したも
のとする。このとき分圧電圧Ｖａ（Ｖa1またはＶa2）は
負の温度依存を持つように設定されているので、外部電
源電圧に対する分圧電圧Ｖａの特性は、図中のＡからＢ
に変化する。このＶａの特性変化により、電圧区間の切
り換え条件であるＶａ＝ＶREF2を満たす外部電源電圧、
すなわち境界電圧が上がり、境界電圧は常温動作時と同
じＶT に補正される。
負の温度依存性があり、基準電圧がＶREF2に下降したも
のとする。このとき分圧電圧Ｖａ（Ｖa1またはＶa2）は
負の温度依存を持つように設定されているので、外部電
源電圧に対する分圧電圧Ｖａの特性は、図中のＡからＢ
に変化する。このＶａの特性変化により、電圧区間の切
り換え条件であるＶａ＝ＶREF2を満たす外部電源電圧、
すなわち境界電圧が上がり、境界電圧は常温動作時と同
じＶT に補正される。
【００４９】逆に高温動作において、基準電圧ＶREF に
負の温度依存性があり、基準電圧がＶREF23に上昇した
ものとする。このとき分圧電圧Ｖａ（Ｖa1またはＶa2）
は正の温度依存を持つように設定されているので、外部
電源電圧に対する分圧電圧Ｖａの特性は、図中のＡから
Ｃに変化する。これにより境界電圧は上がり、常温動作
時と同じＶT に補正される。
負の温度依存性があり、基準電圧がＶREF23に上昇した
ものとする。このとき分圧電圧Ｖａ（Ｖa1またはＶa2）
は正の温度依存を持つように設定されているので、外部
電源電圧に対する分圧電圧Ｖａの特性は、図中のＡから
Ｃに変化する。これにより境界電圧は上がり、常温動作
時と同じＶT に補正される。
【００５０】このように上記第２の実施形態によれば、
分圧回路１２０の各抵抗を異なる温度係数の材質で形成
することにより、基準電圧ＶREF に負の温度依存性があ
る場合には抵抗Ｒ６の温度係数が抵抗Ｒ４、Ｒ５の温度
係数より小さくなるように設定し、またＶREF に正の温
度依存性がある場合は抵抗Ｒ６の温度係数を抵抗Ｒ４、
Ｒ５の温度係数より大きくなるように設定して、外部電
源電圧が第１の境界電圧ＶT1であるときの分圧電圧Ｖa2
の温度変動と、外部電源電圧が第２の境界電圧であると
きの分圧電圧Ｖa1の温度変動とが、基準電圧の温度変動
に等しくなるような出力温度特性を分圧回路１２０に持
たせることにより、基準電圧の温度変動による第１およ
び第２の境界電圧の温度変動を補正することができる。
分圧回路１２０の各抵抗を異なる温度係数の材質で形成
することにより、基準電圧ＶREF に負の温度依存性があ
る場合には抵抗Ｒ６の温度係数が抵抗Ｒ４、Ｒ５の温度
係数より小さくなるように設定し、またＶREF に正の温
度依存性がある場合は抵抗Ｒ６の温度係数を抵抗Ｒ４、
Ｒ５の温度係数より大きくなるように設定して、外部電
源電圧が第１の境界電圧ＶT1であるときの分圧電圧Ｖa2
の温度変動と、外部電源電圧が第２の境界電圧であると
きの分圧電圧Ｖa1の温度変動とが、基準電圧の温度変動
に等しくなるような出力温度特性を分圧回路１２０に持
たせることにより、基準電圧の温度変動による第１およ
び第２の境界電圧の温度変動を補正することができる。
【００５１】尚、分圧回路を図６に示す分圧回路２１０
とし、次のようにして境界電圧の温度変動を補正しても
良い。図６において、直列接続された抵抗Ｒ２１〜Ｒ２
３は外部電源側負荷回路を構成し、直列接続された抵抗
Ｒ２４、Ｒ２５は接地電源側負荷回路を構成する。Ｒ２
１に並列にスイッチ素子であるＰＭＯＳトランジスタＰ
２１が設けられている。抵抗Ｒ２２とＲ２３、抵抗Ｒ２
４とＲ２５にそれぞれ温度係数の異なる抵抗材質を用い
る。例えば、抵抗Ｒ２２とＲ２４を拡散層で形成し、ま
た抵抗Ｒ２３とＲ２５をポリシリコンで形成する。これ
により、抵抗Ｒ２２とＲ２３の抵抗比、抵抗Ｒ２４とＲ
２４の抵抗比をそれぞれ調整することによっても第２の
分圧比における分圧電圧Ｖa2の温度特性の調整が可能と
なるので、Ｖa2の温度特性の調整自由度を大きくするこ
とができる。もちろん、外部電源側負荷回路（抵抗Ｒ２
２とＲ２３）を拡散層で形成し、接地電源側負荷回路
（抵抗Ｒ２４とＲ２５）をポリシリコンで形成するこ
と、あるいはその逆も可能である。尚、トランジスタＰ
２１により制御される抵抗Ｒ２１を分割し、各分割抵抗
をそれぞれ温度係数の異なる抵抗材質で形成することに
より、第１の分圧比における分圧電圧Ｖa1の温度特性の
調整自由度を大きくすることができることは言うまでも
ない。
とし、次のようにして境界電圧の温度変動を補正しても
良い。図６において、直列接続された抵抗Ｒ２１〜Ｒ２
３は外部電源側負荷回路を構成し、直列接続された抵抗
Ｒ２４、Ｒ２５は接地電源側負荷回路を構成する。Ｒ２
１に並列にスイッチ素子であるＰＭＯＳトランジスタＰ
２１が設けられている。抵抗Ｒ２２とＲ２３、抵抗Ｒ２
４とＲ２５にそれぞれ温度係数の異なる抵抗材質を用い
る。例えば、抵抗Ｒ２２とＲ２４を拡散層で形成し、ま
た抵抗Ｒ２３とＲ２５をポリシリコンで形成する。これ
により、抵抗Ｒ２２とＲ２３の抵抗比、抵抗Ｒ２４とＲ
２４の抵抗比をそれぞれ調整することによっても第２の
分圧比における分圧電圧Ｖa2の温度特性の調整が可能と
なるので、Ｖa2の温度特性の調整自由度を大きくするこ
とができる。もちろん、外部電源側負荷回路（抵抗Ｒ２
２とＲ２３）を拡散層で形成し、接地電源側負荷回路
（抵抗Ｒ２４とＲ２５）をポリシリコンで形成するこ
と、あるいはその逆も可能である。尚、トランジスタＰ
２１により制御される抵抗Ｒ２１を分割し、各分割抵抗
をそれぞれ温度係数の異なる抵抗材質で形成することに
より、第１の分圧比における分圧電圧Ｖa1の温度特性の
調整自由度を大きくすることができることは言うまでも
ない。
【００５２】
【発明の効果】以上のように本発明の内部電源回路によ
れば、内部電源電圧の特性を、外部電源電圧が第２の境
界電圧で定電圧特性から可変電圧特性に切り換え、また
第２の境界電圧より小さい第１の境界電圧で可変電圧特
性から定電圧特性に切り換えるようにして、内部電源電
圧ヒステリシス特性を持たせることにより、特性の切り
換わり付近において外部電源電圧が不安定な場合にも、
安定した内部電源電圧を出力することができるという効
果がある。また従来に比べて、定電圧特性となる外部電
源電圧の区間、および可変電圧特性となる外部電源電圧
の区間をともに広くすることができるという効果があ
る。
れば、内部電源電圧の特性を、外部電源電圧が第２の境
界電圧で定電圧特性から可変電圧特性に切り換え、また
第２の境界電圧より小さい第１の境界電圧で可変電圧特
性から定電圧特性に切り換えるようにして、内部電源電
圧ヒステリシス特性を持たせることにより、特性の切り
換わり付近において外部電源電圧が不安定な場合にも、
安定した内部電源電圧を出力することができるという効
果がある。また従来に比べて、定電圧特性となる外部電
源電圧の区間、および可変電圧特性となる外部電源電圧
の区間をともに広くすることができるという効果があ
る。
【００５３】上記第４、７〜９の内部電源回路によれ
ば、分圧回路の分圧比の温度依存を自由に設定すること
により、基準電圧の温度変動による第１および第２の境
界電圧の温度変動を補正することができるという効果が
ある。
ば、分圧回路の分圧比の温度依存を自由に設定すること
により、基準電圧の温度変動による第１および第２の境
界電圧の温度変動を補正することができるという効果が
ある。
【００５４】上記第１２の内部電源回路によれば、調整
用ヒューズを切断して所定の負荷素子の短絡を解除する
ことにより分圧負荷回路の分圧比を調整することができ
るという効果がある。
用ヒューズを切断して所定の負荷素子の短絡を解除する
ことにより分圧負荷回路の分圧比を調整することができ
るという効果がある。
【図１】本発明の第１の実施形態の内部電源回路の回路
構成図である。
構成図である。
【図２】本発明の第１の実施形態の出力電圧特性を示す
図である。
図である。
【図３】本発明の第１の実施形態における分圧比を調整
可能とした分圧回路の回路図である。
可能とした分圧回路の回路図である。
【図４】境界電圧の温度変動を説明する図である。
【図５】本発明の第２の実施形態における温度変動に対
する境界電圧の補正動作を説明する図である。
する境界電圧の補正動作を説明する図である。
【図６】本発明の第２の実施形態における別の分圧回路
の回路図である。
の回路図である。
【図７】従来の内部電源回路の出力電圧特性を示す図で
ある。
ある。
１００ 基準電圧発生回路
１１０ 増幅回路
１２０、１４０、２１０ 分圧回路
１３０ 比較回路
１５０ バーンイン電圧発生回路
１６０ 内部電圧出力回路
Ｎ１〜Ｎ３ ＮＭＯＳトランジスタ
Ｐ１〜Ｐ５、Ｐ１１、Ｐ２１ ＰＭＯＳトランジスタ
Ｒ１〜Ｒ６、Ｒ１１〜Ｒ１８、Ｒ２１〜Ｒ２５ 抵抗
Ｃ１ 比較器
Ｉ１〜Ｉ３ インバータ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０３Ｆ 1/30
(56)参考文献 特開 平８−147998（ＪＰ，Ａ)
特開 平８−88547（ＪＰ，Ａ)
特開 平８−17190（ＪＰ，Ａ)
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H01L 27/04,21/822
H03F 1/00 - 3/72
Claims (14)
- 【請求項１】 入力された外部電源電圧から内部電源電
圧を発生する内部電源回路において、基準電圧を生成する基準電圧発生回路と、 前記外部電源電圧から前記基準電圧のレベルに応じた定
電圧を生成する定電圧発生回路と、 前記外部電源電圧から可変電圧を生成する可変電圧発生
回路と、 入力された電圧を内部電源電圧として出力する出力回路
と、 前記基準電圧を用いて前記外部電源電圧のレベルを監視
し、この監視結果に基づいて第１論理値または第２論理
値の判定信号を出力しており、前記外部電源電圧が前記
第２の境界電圧以上に上昇したことを検出すると、前記
判定信号を第１論理値から第２論理値に変化させ、また
前記外部電源電圧が前記第１の境界電圧以下に下降した
ことを検出すると、前記判定信号を第２論理レベルから
第１論理値に変化させる検出手段とを有し、 前記判定信号が第１論理値であるときは前記定電圧を前
記出力回路に入力し、また前記判定信号が第２論理値で
あるときは前記可変電圧を前記出力回路に入力し、 前記外部電源電圧が第１の電圧範囲内であるときに、前
記内部電源電圧が前記外部電源電圧に関係なく前記定電
圧となる定電圧特性を示し、 前記外部電源電圧が前記第１の電圧範囲よりも大きい第
２の電圧範囲内であるときに、前記内部電源電圧が、前
記定電圧よりも大きく、前記外部電源電圧の増加ととも
に線形的に増加する前記可変電圧となる可変電圧特性を
示し、 前記可変電圧特性から前記定電圧特性に切り換わる第１
の境界電圧が、前記定電圧特性から前記可変電圧特性に
切り換わる第２の境界電圧よりも低いことを特徴とする
内部電源回路。 - 【請求項２】 前記検出手段は、 前記判定信号が第１論理値であるときは前記外部電源電
圧を第１の分圧比で分圧し、また前記判定信号が第２論
理値であるときは第２の分圧比で分圧し、この分圧電圧
を出力する分圧回路と、 入力された基準電圧と前記分圧電圧のレベル比較を行
い、前記分圧電圧が前記基準電圧以下であるとき第１論
理値を前記判定信号として出力し、前記分圧電圧が前記
基準電圧以上であるとき第２論理値を前記判定信号とし
て出力する比較回路とを備え、 前記分圧回路は、 前記外部電源電圧が前記第２の境界電圧であり、前記第
１の分圧比で分圧を行うときに、前記分圧電圧が前記基
準電圧と等しくなるように前記第１の分圧比を設定し、
前記外部電源電圧が前記第１の境界電圧であり、前記第
２の分圧比で分圧を行うときに、前記分圧電圧が前記基
準電圧と等しくなるように前記第２の分圧比を設定した
ものであることを特徴とする請求項１に記載の内部電源
回路。 - 【請求項３】 前記分圧回路は、 分圧比の温度依存を自由に設定することが可能であるこ
とを特徴とする請求項２に記載の内部電源回路。 - 【請求項４】 前記分圧回路は、 ３つ以上の負荷素子を直列接続し、端部を前記外部電源
および接地電源にそれぞれ接続し、負荷素子どうしの接
続点のいずれかを前記分圧電圧の出力端子とすることに
より、前記外部電源から前記出力端子までの外部電源側
負荷回路と前記出力端子から前記接地電源までの接地電
源側負荷回路とで前記外部電源電圧を分圧する分圧負荷
回路と、 所定の前記負荷素子の端子間を前記判定信号に従って短
絡または開放することにより、前記分圧負荷回路の分圧
比を前記第１または第２の分圧比に設定するスイッチ回
路とを備えたことを特徴とする請求項２または３に記載
の内部電源回路。 - 【請求項５】 前記分圧負荷回路は、 前記負荷素子として抵抗を用いたものであることを特徴
とする請求項４に記載の内部電源回路。 - 【請求項６】 前記分圧負荷回路は、 前記外部電源側負荷回路の抵抗と前記接地電源側負荷回
路の抵抗とを温度係数の異なる２種類以上の抵抗材質で
形成することにより、分圧比の温度依存を自由に設定す
ることが可能であることを特徴とする請求項５に記載の
内部電源回路。 - 【請求項７】 前記分圧負荷回路は、 前記外部電源側負荷回路と前記接地電源側負荷回路のそ
れぞれに複数の抵抗を有し、 前記各複数の抵抗をそれぞれ温度係数の異なる２種類以
上の抵抗材質で形成することにより、分圧比の温度依存
を自由に設定することが可能であることを特徴とする請
求項５に記載の内部電源回路。 - 【請求項８】 前記分圧負荷回路は、 前記抵抗材質として、ポリシリコンと、ｎ型あるいはｐ
型シリコン拡散層とを用いたものであることを特徴とす
る請求項７に記載の内部電源回路。 - 【請求項９】 前記スイッチ回路は、 前記分圧負荷回路の短絡対象負荷素子に並列に接続した
１つまたは複数の短絡スイッチ素子を備え、 前記判定信号に従って前記短絡スイッチ素子を導通また
は遮断することを特徴とする請求項４ないし８のいずれ
かに記載の内部電源回路。 - 【請求項１０】 前記スイッチ回路は、 前記短絡スイッチ素子としてＭＯＳトランジスタを用い
たことを特徴とする請求項９に記載の内部電源回路。 - 【請求項１１】 前記分圧回路は、 さらに、前記負荷素子のうちの所定の負荷素子の端子間
を短絡させる調整用ヒューズを備え、 前記調整用ヒューズを切断することにより前記分圧負荷
回路の分圧比の調整を可能としたことを特徴とする請求
項２ないし１０のいずれかに記載の内部電源回路。 - 【請求項１２】 前記比較回路は、 反転入力端子および非反転端子にそれぞれ前記基準電圧
と前記分圧電圧が入力される比較器と、 前記比較器の出力信号により駆動され、前記判定信号を
出力する駆動回路とを備えたことを特徴とする請求項２
ないし１１のいずれかに記載の内部電源回路。 - 【請求項１３】 前記可変電圧発生回路は、 その出力端子が前記出力回路の入力端子に接続されてお
り、前記判定信号が第２論理値であるとき活性化されて
前記可変電圧を前記出力回路に出力し、また前記判定信
号が第１論理値であるとき前記可変電圧の出力を停止
し、 前記定電圧発生回路は、 その出力端子が前記出力手段の入力端子に接続されてお
り、前記可変電圧発生回路が出力停止しているとき活性
化されて前記定電圧を前記出力回路に出力し、また前記
可変電圧発生回路が活性化されると出力停止することを
特徴とする請求項１ないし１２のいずれかに記載の内部
電源回路。 - 【請求項１４】 前記可変電圧発生回路は、 制御端子に前記判定信号が入力され、前記判定信号が第
１論理値のとき開放となり、第２論理値のとき導通する
スイッチ素子と、 前記スイッチ素子に直列に接続された降圧負荷素子とを
備え、 前記定電圧発生回路は、 反転入力端子に前記基準電圧が入力される差動増幅器
と、 前記差動増幅器の非反転端子と前記出力回路の入力端子
との間に設けられた第１の昇圧負荷素子と、 前記差動増幅器の非反転端子と接地電源との間に設けら
れた第２の昇圧負荷素子と、 ゲート電極が前記差動増幅器の出力端子に接続され、ソ
ース電極が前記外部電源に接続され、ドレイン電極が前
記出力回路の入力端子に接続され、前記スイッチ素子が
導通して前記定電圧発生回路が活性化されると遮断する
ＰＭＯＳトランジスタとを備えたことを特徴とする請求
項１３に記載の内部電源回路。
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|---|---|---|---|---|
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| JP3117128B2 (ja) * | 1997-01-31 | 2000-12-11 | 日本電気株式会社 | 基準電圧発生回路 |
| JPH10260741A (ja) * | 1997-03-17 | 1998-09-29 | Oki Electric Ind Co Ltd | 定電圧発生回路 |
| US5942809A (en) * | 1997-12-24 | 1999-08-24 | Oki Electric Industry Co., Ltd. | Method and apparatus for generating internal supply voltage |
| KR100451421B1 (ko) * | 1997-12-29 | 2004-12-17 | 주식회사 하이닉스반도체 | 전원 전압 레귤레이션 회로 |
| US6091287A (en) * | 1998-01-23 | 2000-07-18 | Motorola, Inc. | Voltage regulator with automatic accelerated aging circuit |
| KR100735440B1 (ko) * | 1998-02-13 | 2007-10-24 | 로무 가부시키가이샤 | 반도체장치 및 자기디스크장치 |
| JPH11231954A (ja) * | 1998-02-16 | 1999-08-27 | Mitsubishi Electric Corp | 内部電源電圧発生回路 |
| JP3512332B2 (ja) * | 1998-04-07 | 2004-03-29 | 富士通株式会社 | 内部電圧発生回路 |
| DE19832309C1 (de) * | 1998-07-17 | 1999-10-14 | Siemens Ag | Integrierte Schaltung mit einem Spannungsregler |
| JP2000040394A (ja) * | 1998-07-21 | 2000-02-08 | Fujitsu Ltd | 半導体装置 |
| JP3278635B2 (ja) * | 1999-05-27 | 2002-04-30 | 沖電気工業株式会社 | 半導体集積回路 |
| JP3262103B2 (ja) * | 1999-06-07 | 2002-03-04 | 日本電気株式会社 | 内部電源回路を有する半導体装置 |
| US6380791B1 (en) * | 2000-05-16 | 2002-04-30 | National Semiconductor Corporation | Circuit including segmented switch array for capacitive loading reduction |
| JP2002008374A (ja) * | 2000-06-22 | 2002-01-11 | Mitsubishi Electric Corp | 電圧降圧回路 |
| US6377108B1 (en) * | 2000-08-28 | 2002-04-23 | Intel Corporation | Low jitter differential amplifier with negative hysteresis |
| US6456139B1 (en) * | 2000-10-20 | 2002-09-24 | Sun Microsystems, Inc. | Auto-detection and auto-enable of compact PCI bus pull-ups |
| DE10055242C1 (de) * | 2000-11-08 | 2002-02-21 | Infineon Technologies Ag | Schaltungsanordnung mit interner Versorgungsspannung |
| US6665843B2 (en) * | 2001-01-20 | 2003-12-16 | International Business Machines Corporation | Method and system for quantifying the integrity of an on-chip power supply network |
| JP3868756B2 (ja) * | 2001-04-10 | 2007-01-17 | シャープ株式会社 | 半導体装置の内部電源電圧発生回路 |
| US6750683B2 (en) * | 2001-04-30 | 2004-06-15 | Stmicroelectronics, Inc. | Power supply detection circuitry and method |
| JP3494635B2 (ja) * | 2001-09-19 | 2004-02-09 | 沖電気工業株式会社 | 内部降圧電源回路 |
| JP3825300B2 (ja) * | 2001-10-31 | 2006-09-27 | Ｎｅｃエレクトロニクス株式会社 | 内部降圧回路 |
| US6815998B1 (en) * | 2002-10-22 | 2004-11-09 | Xilinx, Inc. | Adjustable-ratio global read-back voltage generator |
| US20040124909A1 (en) * | 2002-12-31 | 2004-07-01 | Haider Nazar Syed | Arrangements providing safe component biasing |
| JP3561716B1 (ja) | 2003-05-30 | 2004-09-02 | 沖電気工業株式会社 | 定電圧回路 |
| US20050088239A1 (en) * | 2003-10-23 | 2005-04-28 | Tai Jy-Der D. | Short-circuit detecting and protecting circuit for integrated circuit |
| US7042280B1 (en) * | 2003-12-15 | 2006-05-09 | National Semiconductor Corporation | Over-current protection circuit |
| DE10361724A1 (de) | 2003-12-30 | 2005-08-04 | Infineon Technologies Ag | Spannungsregelsystem |
| JP4033472B2 (ja) * | 2004-02-23 | 2008-01-16 | ローム株式会社 | 電圧検出回路及びそれを用いたバッテリ装置 |
| US7057447B1 (en) * | 2004-03-04 | 2006-06-06 | National Semiconductor Corporation | Voltage regulator using a single voltage source and method |
| JP4791700B2 (ja) * | 2004-03-29 | 2011-10-12 | 株式会社リコー | 半導体装置、半導体装置の調整方法および電子装置 |
| US7420397B2 (en) * | 2004-06-02 | 2008-09-02 | Stmicroelectronics Sa | Low-consumption inhibit circuit with hysteresis |
| JP4473669B2 (ja) * | 2004-07-28 | 2010-06-02 | 株式会社リコー | 定電圧回路、その定電圧回路を使用した定電流源、増幅器及び電源回路 |
| KR100596977B1 (ko) * | 2004-08-20 | 2006-07-05 | 삼성전자주식회사 | 외부 기준 전압과 내부 기준 전압을 동시에 이용하는 기준전압 발생 회로 및 이를 이용한 기준 전압 발생 방법 |
| KR101056737B1 (ko) | 2004-09-20 | 2011-08-16 | 삼성전자주식회사 | 내부 전원 전압을 발생하는 장치 |
| US7248102B2 (en) * | 2005-01-20 | 2007-07-24 | Infineon Technologies Ag | Internal reference voltage generation for integrated circuit testing |
| US20080048746A1 (en) * | 2006-08-25 | 2008-02-28 | Microchip Technology Incorporated | Hysteresis Comparator with Programmable Hysteresis Width |
| JP2008123586A (ja) * | 2006-11-09 | 2008-05-29 | Toshiba Corp | 半導体装置 |
| KR100803363B1 (ko) | 2006-11-13 | 2008-02-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 전압 생성 회로 |
| JP4938439B2 (ja) * | 2006-12-27 | 2012-05-23 | オンセミコンダクター・トレーディング・リミテッド | スイッチング制御回路 |
| JP5104118B2 (ja) * | 2007-08-09 | 2012-12-19 | 富士通セミコンダクター株式会社 | 内部電源回路 |
| JP5085233B2 (ja) * | 2007-08-28 | 2012-11-28 | ルネサスエレクトロニクス株式会社 | 基準電圧発生回路及びタイマ回路 |
| US8436659B1 (en) * | 2008-06-24 | 2013-05-07 | Marvell International Ltd. | Circuits and methods for reducing electrical stress on a transistor |
| JP2010097344A (ja) * | 2008-10-15 | 2010-04-30 | Elpida Memory Inc | 半導体装置 |
| KR101450255B1 (ko) * | 2008-10-22 | 2014-10-13 | 삼성전자주식회사 | 반도체 메모리 장치의 내부 전원 전압 발생 회로 |
| CN101739052B (zh) * | 2009-11-26 | 2012-01-18 | 四川和芯微电子股份有限公司 | 一种与电源无关的电流参考源 |
| CN102193572A (zh) * | 2010-03-11 | 2011-09-21 | 株式会社理光 | 基准电压产生电路 |
| KR101143446B1 (ko) | 2010-05-31 | 2012-05-22 | 에스케이하이닉스 주식회사 | 전압 발생 회로 |
| JP5514142B2 (ja) * | 2011-04-11 | 2014-06-04 | 株式会社東芝 | 受信回路 |
| CN102436280B (zh) * | 2011-11-09 | 2013-11-20 | 福建星网锐捷网络有限公司 | 电压稳定输出装置和整机中的风扇转速控制系统及方法 |
| KR20140079046A (ko) * | 2012-12-18 | 2014-06-26 | 에스케이하이닉스 주식회사 | 차동 증폭 회로 |
| KR102113717B1 (ko) * | 2013-12-30 | 2020-05-21 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| CN108139445B (zh) | 2015-10-05 | 2023-07-14 | 株式会社村田制作所 | 余量测定装置、电池组、电动工具、电动式飞机、电动车辆以及电源装置 |
| CN109032233A (zh) * | 2016-08-18 | 2018-12-18 | 华为技术有限公司 | 一种电压产生装置及半导体芯片 |
| JP6522201B1 (ja) * | 2018-05-14 | 2019-05-29 | ウィンボンド エレクトロニクス コーポレーション | 半導体装置 |
| CN109658957B (zh) * | 2019-03-07 | 2021-04-30 | 中国科学院微电子研究所 | 一种应用于三维存储器的稳压器电路及三维存储器 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2838344B2 (ja) * | 1992-10-28 | 1998-12-16 | 三菱電機株式会社 | 半導体装置 |
| KR950004858B1 (ko) * | 1992-03-17 | 1995-05-15 | 삼성전자 주식회사 | 내부전원전압 발생회로 |
| KR950008453B1 (ko) * | 1992-03-31 | 1995-07-31 | 삼성전자주식회사 | 내부전원전압 발생회로 |
| KR950012018B1 (ko) * | 1992-05-21 | 1995-10-13 | 삼성전자주식회사 | 반도체장치의 내부전원 발생회로 |
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