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KR100596977B1 - 외부 기준 전압과 내부 기준 전압을 동시에 이용하는 기준전압 발생 회로 및 이를 이용한 기준 전압 발생 방법 - Google Patents

외부 기준 전압과 내부 기준 전압을 동시에 이용하는 기준전압 발생 회로 및 이를 이용한 기준 전압 발생 방법 Download PDF

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KR100596977B1
KR100596977B1 KR1020040065669A KR20040065669A KR100596977B1 KR 100596977 B1 KR100596977 B1 KR 100596977B1 KR 1020040065669 A KR1020040065669 A KR 1020040065669A KR 20040065669 A KR20040065669 A KR 20040065669A KR 100596977 B1 KR100596977 B1 KR 100596977B1
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Abstract

안정적인 기준 전압을 공급하기 위해서 외부 기준 전압과 내부 기준 전압을 동시에 이용하는 하이브리드 기준 전압 발생 회로 및 이를 이용한 기준 전압 발생 방법이 개시된다. 기준 전압을 패드를 통해 칩 외부로부터 인가받는 경우에는 칩 내부의 공정이나 파워 노이즈의 영향을 피할 수는 있으나, 반대로 칩 마다의 공정이나 온도 변화에 따른 내부 특성 변화를 보상하지 못하는 문제점이 있다. 외부 기준 전압 발생원과 내부 기준 전압 발생원을 동시에 두고 두 기준 전압을 단락시켜서 칩 내부의 공정 및 온도 변화를 보상하면서도 파워 노이즈에 의한 영향을 줄일 수 있는 기준 전압 발생 회로의 구성과 이를 이용한 기준 전압 발생 방법을 소개한다. 따라서, 안정적인 기준 전압을 유지함으로써 메모리 장치의 입출력 특성을 개선시킬 수 있다.

Description

외부 기준 전압과 내부 기준 전압을 동시에 이용하는 기준 전압 발생 회로 및 이를 이용한 기준 전압 발생 방법{REFERENCE VOLTAGE CIRCUIT USING BOTH EXTERNAL REFERENCE VOLTAGE SOURCE AND INTERNAL REFRENCE VOLTAGE SOURCE AND REFERENCE VOLTAGE GENERATING METHOD USING THE SAME}
도1은 반도체 장치의 입력 버퍼와 기준 전압의 관계를 도시한 블록도이다.
도2a는 종래 기술에 따라 내부에서 기준 전압을 발생시키는 경우의 회로도이다.
도2b는 종래 기술에 따라 외부에서 기준 전압을 인가받는 경우의 회로도이다.
도3은 본 발명에 따른 하이브리드적 기준 전압의 운용을 예시한 회로도이다.
도4는 기준 전압의 레벨을 조절하기 위한 제어회로를 포함한 본 발명의 기준 전압 발생 회로를 예시한 회로도이다.
도5는 오픈 드레인 드라이버를 이용한 데이터 신호 전송의 회로도이다.
도6은 오픈 드레인 드라이버를 이용한 데이터 신호 전송의 경우에 본 발명에 따른 하이브리드적 기준 전압의 운용을 예시한 회로도이다.
도7은 오픈 드레인 드라이버를 이용한 데이터 신호 전송의 경우에 본 발명에 따른 하이브리드적 기준 전압의 운용을 예시한 다른 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
600 : 드라이버 칩 650: 수신 칩
660a: 풀업 가변 저항 660b: 풀다운 가변 저항
660c: 풀다운 드라이버
661 : 내부 전원 전압 662 : 내부 종단
670 : 전송선
680 : 외부 기준 전압 발생원
681 : 외부 전원 전압
R1 : 외부 기준 전압 발생원의 풀다운 저항
R2 : 외부 기준 전압 발생원의 풀업 저항
본 발명은 칩 내부에서 사용되는 기준 전압 발생 회로 및 기준 전압 발생 방법에 대한 것으로 반도체 장치의 기준 전압의 안정성을 향상시킬 수 있는 기술에 관한 것이다. 더 자세하게는 안정적인 기준 전압의 유지를 위하여 종래 외부로부터 기준 전압을 인가받는 방식과 내부의 기준 전압 발생 회로를 통해서 기준 전압을 발생시키는 방식을 하이브리드적으로 혼용하는 기준 전압 발생 회로의 구성 및 기준 전압 발생 방법에 대한 것이다.
칩과 칩간의 디지털 데이터의 송수신을 위해서는 수신 디지털 데이터 신호의 논리 하이(logical high) 상태와 논리 로우(logical low) 상태를 판별하기 위한 소정의 기준 전압(reference voltage)을 유지하는 것이 필요하다. 이러한 기준 전압은 논리 하이를 규정하는 전위와 논리 로우를 규정하는 전위의 중간 값으로 설정되어 입력 신호가 논리 하이인지 논리 로우인지를 판별하는 절대 전압으로서의 역할을 한다.
즉, 수신하는 측에서는 소정의 데이터를 규정하는 입력 전압을 차동 증폭기 형태의 비교기(comparator)로 구성된 입력 버퍼(input buffer)를 통하여 기준 전압과 비교하는 과정을 거쳐서 내부 로직으로 전달하는 과정을 가진다.
도1은 칩(100) 내부에 존재하는 입력 버퍼(110), 기준 전압(Vref) 및 수신 데이터 신호(Vin)의 관계를 도시한 블록도이다.
데이터를 수신하는 칩(100)의 입력 버퍼(110)는 기준 전압(Vref)을 인가받고, 데이터 수신 패드(130)로부터 수신된 수신 데이터 신호(Vin)의 전위와 기준 전압(Vref)의 전위를 비교하여 수신 데이터 신호(Vin)의 전위가 기준 전압(Vref)의 전위에 비해서 큰 경우에는 출력 신호(Vout)을 통해서 논리 하이를 내부 로직으로 전달하고 수신 데이터 신호(Vin)의 전위가 기준 전압(Vref)의 전위에 비해서 낮은 경우에는 출력 신호(Vout)을 통해서 논리 로우를 내부 로직으로 전달하는 역할을 한다.
따라서, 기준 전압(Vref)의 안정성은 데이터 송수신의 정확성을 위해서 무엇보다 중요한 역할을 한다. 왜냐하면 데이터 송수신 레이트(rate)가 증가하게 될수록 입력 신호의 셋업 타임(tDS; setup time) 및 홀드 타임(tDH; hold time)이 짧아지게 되어 셋업 타임 동안에 입력 신호를 기준 전압과 비교하여 래치하여야 하는 시점이 기준 전압이 흔들리게 되면 칩의 설계과정에서 계산된 값과 달라지게 되기 때문이다.
이처럼 데이터 송수신의 안정성을 위해서 중요한 역할을 하는 기준 전압의 레벨이 흔들리게 되는 데에는 몇가지 원인이 있다. 기준 전압이 인가되는 입력 버퍼의 MOS 트랜지스터의 기생(parastic) 커패시턴스에 의한 신호 라인간의 간섭 현상으로 기준 전압의 레벨이 흔들리게된다. 특히 데이터 송수신 레이트(rate)가 증가할 수록 이러한 현상이 커질 수 밖에 없게 된다. 전원 전압의 노이즈에 의해서도 기준 전압의 안정성이 영향을 받게 되고, 칩 마다의 공정이나 온도 변화에 따른 내부 특성 변화에 의해서도 기준 전압의 안정성은 영향을 받게 된다.
한편, 메모리 칩과 메모리 컨트롤러간의 데이터 송수신을 위한 인터페이스를 위해 여러가지 종류의 인터페이스 규격들이 존재하고 있다. 이러한 인터페이스의 종류에 따라서 기준 전압의 운용방식도 달라지는게 일반적인데, 크게 기준 전압이 칩의 외부에서 패드를 통해서 인가되는 경우와 칩 내부의 기준 전압 발생 회로를 통해서 생성하는 경우로 나누어질 수 있다.
도2a는 종래 기술에 따라 칩 내부에서 기준 전압을 공급하는 경우를 예시한 회로도이다.
도2b는 종래 기술에 따라 칩 외부에서 패드를 통해서 기준 전압을 인가받는 경우를 예시한 회로도이다.
도2a에서 예시한 경우에 있어서는 칩 내부에서 칩 내부의 전원 전압(201)으로부터 기준 전압을 발생시킨다. 도2a에 도시된 내부 기준 전압 발생원은 소정의 전원 전압(201)에 연결된 풀업 부하(203)와 풀다운 부하(204)을 이용하여 기준 전압 출력 단자(202)에서 전원 전압(201)을 분배하여 필요한 기준 전압(Vrefint)을 생성한다.
도2b에서 예시한 경우에 있어서는 칩 외부에서 칩 외부의 전원 전압으로부터 기준 전압을 인가받는다. 도2b의 경우도 도2a의 경우와 유사하게 소정의 전원 전압(211)에 연결된 풀업 부하(213)와 풀다운 부하(214)을 이용하여 기준 전압 출력 단자(212)에서 전원 전압(211)을 분배하여 필요한 기준 전압(Vrefext)을 생성하고 칩에 입력한다.
이와 같은 도2a와 도2b의 기준 전압 운용 방식에는 각각의 장단점이 존재하는데,
첫째로, 외부에서 칩의 패드를 통해 기준 전압을 인가받는 방식의 경우에는 칩 마다의 공정이나 온도 변화에 따라 내부 특성 변화를 보상할 방법이 없이, 고정된 전압만을 외부로부터 인가받게 된다는 문제점이 있다. 그러나, 칩 내부의 전원 전압 노이즈의 영향을 받지 않는다는 장점이 있다.
둘째로, 칩의 내부에서 기준 전압을 발생시키는 방식은 칩 밖에서 기준 전압 을 인가받는 방식에 비해서, 칩 내부의 전원 전압의 노이즈의 영향을 받기 쉬운 문제점이 있다. 최근에는 원칩(one-chip)화 경향에 의해서 다양한 회로 구성요소들이 한 칩에 존재하게 되는 경향이 많아지게 되고 반도체 메모리 장치의 경우에는 초고집적도를 실현하기 위해서 많은 개수의 트랜지스터들이 집적되게 된다. 이 경우에 한 칩내부에 구현된 많은 개수의 트랜지스터들이 고속으로 켜지고 꺼지는 동작을 반복함에 따라서 흘리는 전류의 변화량이 커지게 되고 이는 다시 전원 전압이 불안정하게 되는 원인이 되고 있다. 따라서 이와 같은 전원 전압의 불안정이 기준 전압에 그대로 반영된다는 문제점이 있다. 그러나, 칩의 내부에서 기준 전압을 발생시키는 방식은 역으로 칩마다의 공정이나 온도 변화에 따른 내부 특성 변화를 보상할 수 있다는 장점이 있다.
따라서, 상기에서 언급한 바와 같은 상충적(trade-off)인 장단점의 존재 때문에 어느 한 방식을 사용하는 경우에 있어서 안정적인 기준 전압을 유지하는 것은 쉽지 않다는 문제점이 있다.
종래 기술에 있어서는 한국 등록 특허 제 0120606호에서 외부로부터 기준 전압을 인가받는 경우와 내부에서 발생된 기준 전압을 이용하는 양 모드를 모두 갖추고 필요에 따라서 자동적으로 선택하는 자동 모드 선택 회로를 제시한 바 있다. 그러나, 이러한 자동 모드 선택 회로는 LVTTL(Low Voltage Transistor to Transistor Logic) 및 CTT(Center Tapped Terminated Logic)의 두가지 모드를 칩 내에서 자동적으로 선택하도록 하여 회로에서 차지하는 면적을 줄이고 동작 속도를 향상시키기 위한 것에 불과하고 기준 전압의 안정성을 향상시키기 위한 목적과는 거리가 있다.
또한 한국 등록 특허 제 0267088호에서도 내부 기준 전압 발생 수단과 외부 기준 전압이 인가되는 패드을 갖추고 기준 전압을 양자간에 선택적으로 출력하는 제어 수단 및 스위칭 수단을 구비한 기준 전압 발생 회로를 제시한 바 있다. 그러나 상기 특허의 기준 전압 발생 회로도 기준 전압의 양자간 선택의 문제를 효율적으로 수행하기 위한 것에 불과하고, 기준 전압의 안정성을 향상시키기 위한 목적과 거리가 있다.
상기와 같은 문제점을 해결하기 위해서 본 발명의 목적은 칩의 외부로부터 기준 전압을 인가받는 방식과 칩의 내부에서 기준 전압을 발생시키는 방식을 하이브리드적으로 운용하는 기준 전압 발생 회로의 구성을 제시하는데 있다.
본 발명의 다른 목적은 칩의 외부로부터 기준 전압을 인가받는 방식과 칩의 내부에서 기준 전압을 발생시키는 방식을 하이브리드적으로 운용하는 기준 전압의 발생 방법을 제시하는데 있다.
상기 목적을 달성하기 위해 본 발명은, 칩 내부에서 기준 전압을 발생시키는 회로과 칩의 외부로부터 기준 전압을 인가받는 회로를 함께 구비하여 칩 내부와 외부의 환경에 적절하게 대응 가능한 기준 전압의 공급을 위한 기준 전압 발생 회로를 제시한다.
더 자세하게는 칩 내부와 칩 외부에 기준 전압원을 동시에 두고 두 기준 전압원의 출력 단자를 단락(short)시킴으로써 칩 내부의 공정 및 온도 변화를 보상하면서도 칩 내부의 전원 전압의 노이즈로부터 유발되는 기준 전압의 노이즈를 줄일 수 있도록 하여 안정적인 기준 전압 레벨의 유지가 가능하게 한다.
상기 다른 목적을 달성하기 위해 본 발명은, 칩의 외부로부터 생성된 기준 전압을 제 1 기준 전압 출력 단자로 출력하는 단계, 칩의 내부에서 기준 전압을 풀업 과정과 풀다운 과정을 거쳐 변화시켜 제 2 기준 전압 출력 단자로 출력하는 단계 및 상기 제 1 기준 전압 출력 단자와 제 2 기준 전압 출력 단자를 단락시켜 기준 전압을 출력하는 단계를 포함하여 구성된 기준 전압 발생 방법을 제시한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도3은 본 발명의 구성예중의 하나를 도시한 회로도이다.
도3은 본 발명에 따른 반도체 메모리 장치 및 메모리 컨트롤러의 기준 전압 운용을 예시한 것으로, 메모리 컨트롤러(memory controller; 300)와 메모리 장치(memory device; 301)의 기준 전압 운용예를 도시한 것이다. 본 발명의 메모리 장치(301)는 DRAM(Dynamic RAM), SRAM(Static RAM)등의 반도체 메모리 장치중의 하나가 될 수 있다.
도3의 메모리 컨트롤러(300)는 외부의 기준 전압 발생원(320)으로부터 칩의 패드(315)를 통해 인가되는 기준 전압(321)과 내부의 기준 전압 발생원(310)으로부 터 발생된 기준 전압(311)의 출력 단자를 단락시킴으로써 안정적인 기준 전압을 얻는다.
도3의 메모리 장치(301) 측에서도 외부의 기준 전압 발생원(340)으로부터 칩의 패드(335)를 통해 인가되는 기준 전압(341)과 내부의 기준 전압 발생원(330)으로부터 발생된 기준 전압(331)의 출력 단자를 단락시킴으로써 안정적인 기준 전압을 얻는다.
즉, 메모리 컨트롤러(300)와 메모리 장치(301)의 양자의 경우에 모두 동일한 구성을 취함으로써 양자간에 데이터 송수신하여야 하는 메모리 장치와 메모리 컨트롤러간의 기준 전압의 안정성을 유지하고, 칩 내부의 온도 및 공정적인 요소를 보상하면서도 전원 전압의 노이즈를 줄일 수 있는 평균적인 전위를 유지할 수 있도록 한다.
여기에서 칩의 내부의 기준 전압의 구성과 그 레벨은 데이터 입출력을 위한 임피던스 매칭(impedance matching)을 위해서 이용되는 온 다이 터미네이션(ODT; On-Die Termination)의 구성을 차용하여 구성할 수도 있으며, 특히 테스트 모드 콘트롤을 통한 소정의 모드 레지스터 세트(mode register set) 명령을 이용하여 임의로 그 기준 전압 레벨을 조절할 수 있도록 구성될 수 있다.
또한 이러한 기준 전압의 운용 방식에 있어서도 경우에 따라서는 외부 기준 전압과 내부 기준 전압 중에서 하나만을 사용하고 싶은 경우가 있을 수 있다. 예를 들면 저 전류 소모 모드(low power mode)에서는 내부 기준 전압을 이용하지 않을 수 있다. 이러한 경우를 위해서 내부 기준 전압을 사용하지 않도록 하기 위한 수단 과 외부 기준 전압을 사용하지 않도록 하기 위한 수단이 준비되어야 한다.
도4는 상기한 제어가 가능한 기준 전압 회로의 구성을 예시한 회로도이다. 도4의 내부 기준 전압 회로는 전원 전압(401)과 기준 전압 발생 노드(403)간에 연결된 소정의 가변 부하(404)를 조절할 수 있는 풀업 제어 회로(410)와, 내부 종단과 기준 전압 발생 노드(403)간에 연결된 소정의 가변 부하(405)를 조절할 수 있는 풀다운 제어 회로(411)를 구비하고 있다.
상기 가변 부하(404,405)들은 예를 들면 NMOS 트랜지스터와 PMOS 트랜지스터의 직렬 또는 병렬 연결 조합으로 구성되어 필요에 따라 가변되는 가변 부하를 형성할 수 있다.
따라서, 소정의 모드 레지스터 세트 명령에 의해서 상기 풀다운 제어 회로(411) 또는 풀업 제어 회로(410)가 가변 부하(404,405)의 부하를 조절하여, 내부 기준 전압 발생원이 출력하는 기준 전압의 레벨의 설정이 가능하다.
또한, 이러한 내부 기준 전압의 사용 여부를 제어하기 위해서 생산 단계의 후반부에서 퓨즈(fuse), 본딩(bonding), 핀 옵션(pin option) 또는 볼 바이어스(ball bias option) 옵션등을 이용하여 영구적으로 기능을 비활성화시키는 것이 가능하다. 즉, 상기한 옵션들을 이용하여 상기 풀업 제어 회로(410) 및 풀다운 제어 회로(411)에서 상기 가변 부하(404,405)를 조절하여 내부 기준 전압 출력 단자(403)와 전원 전압(401) 또는 접지간의 연결을 차단하는 것으로써 내부 기준 전압의 기능을 비활성화시키는 것이 가능하다.
한편, 외부 기준 전압의 사용없이 내부 기준 전압만으로 동작하는 것이 필요한 경우에는 외부 기준 전압을 인가받는 외부 기준 전압 패드에서 외부 기준 전압으로부터의 기준 전압 인가없이 외부 기준 전압 패드를 플로팅(floating)시키는 것만으로 충분하다.
한편, 본 발명에 의한 기준 전압 발생 회로에 있어서 신호의 송수신측의 연결 방식의 실시예를 살펴본다. 신호를 판별하기 위한 기준 전압의 명확한 전위 레벨을 유지하기 위해서 오픈 드레인(open-drain) 구조의 드라이버를 이용한 입출력을 가지는 경우에 있어서 드라이버 칩의 오픈 드레인 드라이버와 리시버(receiver) 칩의 내부 종단을 연결하고, 기준 전압을 결정하고 그 기준 전압과 외부 기준 전압을 단락시키는 구성이 필요하다.
도5는 일반적으로 오픈 드레인 드라이버를 이용한 송수신측의 신호 전송 방식을 보여주는 회로도이다.
전송 선로(520)와 턴온시의 풀다운 드라이버(510)의 저항을 RON으로 모델링하고, 전원 전압(VTT)와 전송 신호의 출력 단자(530)간에 연결된 저항을 RTT로 모델링하였을 경우에 풀다운 드라이버(510)의 스위칭 동작에 따라서, 출력 단자(530)의 전압 레벨(Vin)은 하기 수학식1과 같이 정의된다.
풀 다운 드라이버(510)의 턴온시에
Figure 112004037247427-pat00001
풀 다운 드라이버(510)의 턴오프시에
Figure 112004037247427-pat00002
이러한 구조에 있어서 기준 전압은 VOL값과 VOH값의 중간값을 안정적으로 유지하고 있을 것이 요구된다. 하기 수학식 2는 상기한 VOL값과 VOH값에 대한 기준 전압을 계산한 것이다.
Figure 112004037247427-pat00003
이러한 기준 전압의 안정적인 유지를 위해서 본 발명의 기준 전압 발생 회로가 적용될 수 있다.
도6은 이러한 입출력에서 필요한 기준 전압을 유지하기 위해서 본발명에 따 라 외부 기준과 내부 기준 전압을 동시에 이용하는 기준 전압 발생 회로를 구성한예를 도시한 회로도이다.
도4에서 살펴본 실시예의 경우와 마찬가지로 도6의 실시예에서도 외부 기준 전압 발생원(680)이 존재한다. 그러나, 도4의 경우에는 내부 기준 전압 발생원의 풀업 부분과 풀다운 부분이 한 칩내부에 존재하는 경우만을 예시하였으나, 도6의 경우에는 데이터 송신측의 칩(600)과 데이터 수신측의 칩(650)에 내부 기준 전압 발생원을 풀업 부분(660a), 풀다운 부분(660b), 전송선(670) 및 풀다운 드라이버(660c)를 포함하여 분리하여 구성한 구조를 취하고 있다. 따라서, 풀다운 부분(660b), 전송선(670) 및 풀다운 드라이버(660c)가 함께 기준 전압의 풀다운 부분을 구성하는 역할을 한다.
도6에서 보여지는 바와 같이 송신단 측의 칩(600)에는 풀다운 드라이버(660c)가 존재한다. 상기 풀다운 드라이버(660c)는 전송선(670)을 통해서 수신단 측의 칩(650)의 풀다운 부분(660b)에 연결된다. 상기 풀다운 드라이버(660c)는 도5에서 예시한 데이타 입출력을 위한 오픈 드레인 드라이버(510)와 동일한 사이즈와 특성을 가진 드라이버로 구성하여 필요로 하는 기준 전압값을 정하기 위한 목적으로 이용된다. 따라서 상기한 풀다운 드라이버(660c)는 항상 턴온상태로 유지된다.
도6의 경우에 있어서, 외부 기준 전압 발생원의 전원 전압(681)과 내부 전원 전압(661)의 레벨이 같다면 외부 기준 전압 발생원(680)의 풀업 저항값(R2)과 내부 기준 전압 발생원의 풀업 부분(660a)의 저항값(R4)과 풀다운 부분(660b)의 저항값 (R4)은 근사한 값을 유지한다. 또한 외부 기준 전압 발생원(680)의 풀다운 저항값(R1)과 내부 기준 전압 발생원의 풀다운 부분(660b)의 저항값(R4), 전송선(670)과 풀다운 드라이버(660c)의 턴온시의 저항값의 합(R3)이 근사한 값을 유지하도록 한다. 이러한 저항값의 관계는 외부 기준 전압 발생원(680)에서 출력하는 외부 기준 전압과 내부 기준 전압 발생원에서 출력하는 내부 기준 전압이 동일한 값을 유지하기 위한 목적을 위한 것이다. 따라서, 외부 기준 전압 발생원의 전원 전압(681)과 내부 전원 전압(661)의 레벨이 다르다면 외부 기준 전압 발생원(680)의 풀업 저항값(R2)과 내부 기준 전압 발생원의 풀업 부분(660a)의 저항값(R4)는 다른 값을 가질 수 있다.
따라서, 풀다운 드라이버(660c)가 턴온되어 있는 상태에서 도6의 기준 전압 연결 구성에 있어서, 기준 전압은 하기 수학식 3과 같은 값을 유지할 수 있다.
Figure 112004037247427-pat00004
상기 수학식2와 상기 수학식3을 비교해본다면, 상기 수학식2에서의 RTT는 R4의 2배이며, R3는 RON과 동일한 값이므로, 상기 수학식 1과 수학식2의 Vref 값은 동 일한 값을 가진다. 따라서 이러한 연결을 통해서 생성된 기준 전압은 안정적인 값을 유지할 수 있으므로, 데이터 입출력을 위한 입력 버퍼들에서 안정적인 신호의 판별을 위해서 이용된다.
도7은 본 발명의 또 다른 실시예를 구성한 회로도이다.
도6의 경우와 달리 도7의 경우에 있어서는, 도6과 같이 칩 내부에 내부 종단을 가지지 않고, 외부 종단(external termination)을 가지고 있다.
보다 명확한 기준 전위를 유지하기 위해서 풀다운 드라이버(760c)를 칩 내부에 구비하고, 풀다운 드라이버(760c)를 칩 외부에 존재하는 외부 종단(external termination; 720)에 연결한다. 도6의 경우와의 달리 도7의 기준 전압 발생 회로 구성은 기준 전압 발생원의 풀업 부분(760a) 및 풀다운 부분(760b)는 상기 풀다운 드라이버(760c)와는 달리 외부에 존재한다는 점에서 차이가 있다.
이 경우에 있어서도 외부 기준 전압 발생원(740)의 풀업 저항값(R2)과 기준 전압 발생원의 풀업 부분(760a)의 저항값(R4)과 풀다운 부분(760b)의 저항값(R4)은 근사한 값을 유지한다. 또한 외부 기준 전압 발생원(740)의 풀다운 저항값(R1)과 기준 전압 발생원의 풀다운 부분(760b)의 저항값(R4)과 풀다운 드라이버(760c)의 턴온시의 저항값의 합(R3)이 근사한 값을 유지하도록 한다. 따라서 이러한 연결 구성에 있어서도 기준 전압 인가 패드(730)로 입력되는 기준 전압(725)는 상기 수학식3과 동일한 값을 유지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상기와 같은 본 발명에 따르면, 칩 내부에서 기준 전압을 발생시키는 방식과 칩의 외부로부터 기준 전압을 인가받는 방식을 함께 구비하여 칩 내부의 공정 및 온도 변화를 보상하면서도 칩 내부의 전원 전압의 노이즈로부터 유발되는 기준 전압의 노이즈를 줄일 수 있도록 하여 안정적인 기준 전압 레벨의 유지가 가능해지는 효과를 가져올 수 있다.

Claims (22)

  1. 제 1 기준 전압을 생성하여 제 1 기준 전압 출력 단자로 출력하는 칩 외부에 존재하는 제 1 기준 전압 발생원; 및
    제 2 기준 전압을 생성하여 제 2 기준 전압 출력 단자로 출력하는 칩 내부에 존재하는 제 2 기준 전압 발생원을 구비하고,
    상기 제 2 기준 전압 발생원은
    상기 칩 내부의 전원 전압이 연결된 제 1 노드와 상기 제 2 기준 전압 출력 단자 사이에 연결되어 상기 제 2 기준 전압 출력 단자의 전압을 제 1 노드의 전압으로 풀업시키는 적어도 하나의 풀업 가변 저항; 및
    제 1 노드의 전압에 대해 저전압인 제 2 노드와 상기 제 2 기준 전압 출력 단자 사이에 연결되어 상기 제 2 기준 전압 출력 단자의 전압을 제 2 노드의 전압으로 풀다운시키는 적어도 하나의 풀다운 가변 저항을 포함하며,
    상기 적어도 하나의 풀업 가변 저항 및 상기 적어도 하나의 풀다운 가변 저항은 상기 제 1 기준 전압 및 상기 제 2 기준 전압이 동일하게 되는 비율의 저항값들을 갖고, 상기 제 1 기준 전압 출력 단자와 상기 제 2 기준 전압 출력 단자를 단락시킨 노드의 전압을 기준 전압으로 출력하는 것을 특징으로 하는 반도체 장치의 기준 전압 발생 회로.
  2. 제 1 항에 있어서,
    상기 제 2 기준 전압 발생원은 퓨즈, 본딩, 핀 옵션 및 볼 바이어스 옵션중의 어느 하나를 이용하여 영구히 비활성화될 수 있는 것을 특징으로 하는 반도체 장치의 기준 전압 발생 회로.
  3. 제 1 항에 있어서,
    상기 제 2 기준 전압 발생원은 저전류 모드를 나타내는 모드 컨트롤 레지스터 명령에 의해서 비활성화될 수 있는 것을 특징으로 하는 반도체 장치의 기준 전압 발생 회로.
  4. 제 1 항에 있어서,
    상기 제 2 기준 전압 발생원의 상기 풀업 가변 저항과 상기 풀다운 가변 저항은 제어 신호에 응답하여 가변하는 것을 특징으로 하는 반도체 장치의 기준 전압 발생 회로.
  5. 제 4 항에 있어서,
    상기 제어 신호는 모드 레지스터 세트 명령에 응답하여 발생하는 것을 특징으로 하는 반도체 장치의 기준 전압 발생 회로.
  6. 제 1 기준 전압을 생성하여 제 1 기준 전압 출력 단자로 출력하는 칩 외부에 존재하는 제 1 기준 전압 발생원; 및
    제 2 기준 전압을 생성하여 제 2 기준 전압 출력 단자로 출력하는 제 2 기준 전압 발생원을 구비하고,
    상기 제 2 기준 전압 발생원은
    제 1 칩 내부의 전원 전압이 연결된 제 1 노드와 상기 제 2 기준 전압 출력 단자 사이에 연결되어 상기 제 2 기준 전압 출력 단자의 전압을 상기 제 1 노드의 전압으로 풀업시키는 상기 제 1 칩 내부에 존재하는 적어도 하나의 풀업 가변 저항;
    상기 제 2 기준 전압 출력 단자에 연결된 제 1 칩 내부에 존재하는 적어도 하나의 제 1 풀다운 가변 저항;
    접지에 연결되고 제 2 칩 내부에 존재하는 제 2 풀다운 가변 저항; 및
    상기 제 1 풀다운 가변 저항의 일단과 상기 제 2 풀다운 가변 저항의 일단을 연결한 데이터 송수신을 위한 전송선로와 동일한 임피던스를 가지는 도선을 포함하고 상기 제 1 기준 전압 출력 단자와 상기 제 2 기준 전압 출력 단자를 단락시킨 노드의 전압을 기준 전압으로 출력하는 것을 특징으로 하는 반도체 장치의 기준 전압 발생 회로.
  7. 제 6 항에 있어서,
    상기 풀업 가변 저항의 저항값과 제 1 풀다운 가변 저항의 저항값은 동일한 값을 가지며,
    상기 제 2 풀다운 가변 저항은
    제 1 칩과 제 2 칩간의 데이터 송수신을 위한 오픈 드레인 드라이버가 턴온되었을때의 저항값과 동일한 저항값을 가지는 것을 특징으로 하는 반도체 장치의 기준 전압 발생 회로.
  8. 제 6 항에 있어서,
    상기 제 2 기준 전압 발생원은 퓨즈, 본딩, 핀 옵션 및 볼 바이어스 옵션중의 어느 하나를 이용하여 영구히 비활성화될 수 있는 것을 특징으로 하는 반도체 장치의 기준 전압 발생 회로.
  9. 제 6 항에 있어서,
    상기 제 2 기준 전압 발생원은 저전류 모드를 나타내는 모드 컨트롤 레지스터 명령에 의해서 비활성화될 수 있는 것을 특징으로 하는 반도체 장치의 기준 전압 발생 회로.
  10. 제 6 항에 있어서,
    상기 제 2 기준 전압 발생원의 상기 풀업 가변 저항과 상기 풀다운 가변 저항은 제어 신호에 응답하여 가변하는 것을 특징으로 하는 반도체 장치의 기준 전압 발생 회로.
  11. 제 10 항에 있어서,
    상기 제어 신호는 모드 레지스터 세트 명령에 응답하여 발생하는 것을 특징으로 하는 반도체 장치의 기준 전압 발생 회로.
  12. 외부로부터 제 1 기준 전압을 입력받는 제 1 입력 패드;
    외부로부터 제어 전압을 입력받는 제 2 입력 패드;
    전원 전압과 제 2 기준 전압 출력 단자 사이에 연결되어 상기 제 2 기준 전압 출력 단자의 전압을 상기 전원 전압으로 풀업시키는 적어도 하나의 풀업 가변 저항;
    상기 제 2 기준 전압 출력 단자와 제 2 입력 패드에 연결되어 상기 제 2 기준 전압 출력 단자의 전압을 상기 제어 전압으로 풀다운시키는 적어도 하나의 풀다운 가변 저항을 구비하고,
    상기 풀업 가변 저항과 상기 풀다운 가변 저항은 실질적으로 동일한 저항값을 가지고, 상기 제어 전압과 상기 풀다운 가변 저항 양단 전압의 합은 제 1 기준 전압과 동일한 값을 유지하며, 상기 제 1 기준 전압을 입력받는 제 1 입력 패드와 상기 제 2 기준 전압 출력 단자를 단락시킨 노드의 전압을 기준 전압으로 이용하는 것을 특징으로 하는 반도체 장치.
  13. 제 1 기준 전압을 생성하여 제 1 기준 전압 출력 단자로 출력하는 칩 외부에 존재하는 제 1 기준 전압 발생원; 및
    제 2 기준 전압을 생성하여 제 2 기준 전압 출력 단자로 출력하는 제 2 기준 전압 발생원을 구비하고,
    상기 제 2 기준 전압 발생원은
    칩 외부의 전원 전압이 연결된 제 1 노드와 상기 제 2 기준 전압 출력 단자 사이에 연결되어 상기 제 2 기준 전압 출력 단자의 전압을 상기 제 1 노드의 전압으로 풀업시키는 상기 칩 외부에 존재하는 적어도 하나의 풀업 가변 저항;
    상기 제 2 기준 전압 출력 단자에 연결된 상기 칩 외부에 존재하는 적어도 하나의 제 1 풀다운 가변 저항;
    접지에 연결되고 상기 칩 내부에 존재하는 제 2 풀다운 가변 저항; 및
    상기 제 1 풀다운 가변 저항의 일단과 상기 제 2 풀다운 가변 저항의 일단을 연결한 데이터 송수신을 위한 전송선로와 동일한 임피던스를 가지는 도선을 포함하고 상기 제 1 기준 전압 출력 단자와 상기 제 2 기준 전압 출력 단자를 단락시킨 노드의 전압을 기준 전압으로 출력하는 것을 특징으로 하는 반도체 장치의 기준 전압 발생 회로.
  14. 제 13 항에 있어서,
    상기 풀업 가변 저항의 저항값과 상기 제 1 풀다운 가변 저항의 저항값은 동일한 값을 가지며,
    상기 제 2 풀다운 가변 저항은
    칩의 데이터 송수신을 위한 오픈 드레인 드라이버가 턴온되었을때의 저항값과 동일한 저항값을 가지는 것을 특징으로 하는 반도체 장치의 기준 전압 발생 회로.
  15. 제 13 항에 있어서,
    상기 제 2 기준 전압 발생원은 퓨즈, 본딩, 핀 옵션 및 볼 바이어스 옵션중의 어느 하나를 이용하여 영구히 비활성화될 수 있는 것을 특징으로 하는 반도체 장치의 기준 전압 발생 회로.
  16. 제 13 항에 있어서,
    상기 제 2 기준 전압 발생원은 저전류 모드를 나타내는 모드 컨트롤 레지스터 명령에 의해서 비활성화될 수 있는 것을 특징으로 하는 반도체 장치의 기준 전압 발생 회로.
  17. 제 13 항에 있어서,
    상기 제 2 기준 전압 발생원의 상기 풀업 가변 저항과 상기 풀다운 가변 저항은 제어 신호에 응답하여 가변하는 것을 특징으로 하는 반도체 장치의 기준 전압 발생 회로.
  18. 제 17 항에 있어서,
    상기 제어 신호는 모드 레지스터 세트 명령에 응답하여 발생하는 것을 특징으로 하는 반도체 장치의 기준 전압 발생 회로.
  19. 칩 외부에서 생성된 제 1 기준 전압을 제 1 기준 출력 단자를 통해 출력하는 단계;
    칩 내부의 전원 전압을 발생원으로 하여 생성된 제 2 기준 전압을 전원 전압이 연결된 제 1 노드의 전압으로 풀업시키는 풀업 저항을 가변하는 풀업 단계;
    상기 제 2 기준 전압을 상기 제 1 노드의 전압에 대해 저전압인 제 2 노드의 전압으로 풀다운시키는 풀다운 저항을 가변하는 풀다운 단계;
    상기 제 2 기준 전압을 제 2 기준 전압 출력 단자를 통해 출력하는 단계;
    상기 제 1 기준 전압 출력 단자와 상기 제 2 기준 전압 출력 단자를 단락시킨 노드의 전압을 기준 전압으로 출력하는 것을 특징으로 기준 전압 발생 방법.
  20. 제 19 항에 있어서,
    상기 풀다운 저항값은 데이터 송수신을 위한 오픈 드레인 드라이버의 턴온시의 저항값과 데이터 전송선의 저항값의 합과 동일한 것을 특징으로 하는 기준 전압 발생 방법.
  21. 제 19 항에 있어서,
    상기 풀업 단계와 상기 풀다운 단계를 구성하는 풀업 저항과 풀다운 저항의 가변은 제어신호에 의해 이루어지는 것을 특징으로 하는 기준 전압 발생 방법.
  22. 제 21 항에 있어서,
    상기 제어신호는 모드 레지스터 세트 명령에 응답하여 발생하는 것을 특징으로 하는 기준 전압 발생 방법.
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