KR102113717B1

KR102113717B1 - 반도체 장치

Info

Publication number: KR102113717B1
Application number: KR1020130167052A
Authority: KR
Inventors: 김종삼
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2013-12-30
Filing date: 2013-12-30
Publication date: 2020-05-21
Anticipated expiration: 2033-12-30
Also published as: CN104751892B; CN104751892A; KR20150078020A; US9494958B2; US20150185745A1

Abstract

본 발명에 따른 반도체 장치의 전압 생성 회로는 출력 전압의 레벨을 감지하여 감지 결과에 따라 제1 감지 신호를 출력하도록 구성된 제1 감지부, 상기 출력 전압의 레벨을 감지하여 감지 결과에 따라 제2 감지 신호를 출력하도록 구성된 제2 감지부, 상기 제1 감지 신호 및 상기 제2 감지 신호에 응답하여 제어 신호를 생성하도록 구성된 신호 생성부 및 상기 제어 신호에 응답하여 상기 출력 전압을 생성하도록 구성된 전압 생성부를 포함하되, 상기 출력 전압의 레벨의 변화에 대한 상기 제1 감지부 및 상기 제2 감지부의 응답 속도는 서로 다르다.

Description

반도체 장치{SEMICONDUCTOR APPARATUS}

본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 반도체 장치의 내부 전압을 안정적으로 생성하기 위한 회로에 관한 것이다.

반도체 장치는 외부에서 공급된 외부 전원으로 반도체 장치의 내부에서 요구되는 다양한 레벨에 따라 내부 전압들을 생성할 수 있다. 그리고, 생성된 내부 전압들은 대응하는 내부 회로들에 각각 공급될 수 있다. 내부 전압들의 종류로는 코어전압(Vcore), 벌크 바이어스 전압(Vbb),　펌핑전압(Vpp)등이 존재할 수 있다. 각각의 내부 전압들을 생성하기 위하여 내부 전압 생성 회로가 배치될 수 있다.

내부 전압 생성 회로는 내부 전압을 안정하게 생성하도록 요구될 수 있다. 이를 위해, 내부 전압 생성 회로는 내부 전압 레벨이 타겟 레벨보다 하강할 경우, 내부 전압 레벨을 상승시키기 위해 제어 신호에 의해 온(on)될 수 있다. 내부 전압 생성 회로는 내부 전압 레벨이 타겟 레벨보다 상승할 경우, 내부 전압 레벨을 하강시키기 위해 제어 신호에 의해 오프(off)될 수 있다.

즉, 내부 전압 생성 회로는 안정적인 내부 전압을 생성하기 위해, 내부 전압 레벨의 변화에 따라 즉각 온/오프되어야 할 것이다. 이러한 경우, 반도체 장치는 동작을 원활하게 수행할 수 있고, 불필요한 전류 소모가 감소될 수 있다.

본 발명의 실시 예는 내부 전압을 안정적으로 생성할 수 있는 반도체 장치의 전압 생성 회로를 제공하는데 있다.

본 발명의 실시 예에 따른 반도체 장치의 전압 생성 회로는 출력 전압의 레벨을 감지하여 감지 결과에 따라 제1 감지 신호를 출력하도록 구성된 제1 감지부, 상기 출력 전압의 레벨을 감지하여 감지 결과에 따라 제2 감지 신호를 출력하도록 구성된 제2 감지부, 상기 제1 감지 신호 및 상기 제2 감지 신호에 응답하여 제어 신호를 생성하도록 구성된 신호 생성부 및 상기 제어 신호에 응답하여 상기 출력 전압을 생성하도록 구성된 전압 생성부를 포함하되, 상기 출력 전압의 레벨의 변화에 대한 상기 제1 감지부 및 상기 제2 감지부의 응답 속도는 서로 다를 수 있다.

본 발명의 실시 예에 따른 반도체 장치의 전압 생성 회로는 출력 전압의 레벨을 감지하여 감지 결과에 따라 제1 감지 신호를 출력하도록 구성된 제1 감지부, 상기 출력 전압의 레벨을 감지하여 감지 결과에 따라 제2 감지 신호를 출력하도록 구성된 제2 감지부, 상기 제1 감지 신호 및 상기 제2 감지 신호에 기초하여 온/오프가 제어되도록 구성되고, 온될 때 상기 출력 전압을 생성하도록 구성된 전압 생성부를 포함하되, 상기 출력 전압의 레벨이 하강하는 동안 상기 제1 감지 신호는 상기 제2 감지 신호보다 앞서서 디스에이블되고, 상기 출력 전압의 레벨이 상승하는 동안 상기 제2 감지 신호는 상기 제1 감지 신호보다 앞서서 인에이블될 수 있다.

본 발명의 실시 예에 따른 반도체 장치의 전압 생성 회로는 내부 전압을 안정적으로 생성할 수 있다.

도1은 본 발명의 실시 예에 따른 반도체 장치의 전압 생성 회로를 예시적으로 도시한 블록도,
도2는 도1의 제1 감지부 및 제2 감지부의 실시 예를 상세하게 도시한 회로도,
도3은 도1의 신호 생성부를 상세하게 도시한 회로도,
도4는 도1의 전압 생성 회로의 동작을 설명하기 위한 타이밍도,
도5는 도1의 제1 감지부 및 제2 감지부의 다른 실시 예를 상세하게 도시한 회로도이다.

이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.

도1은 본 발명의 실시 예에 따른 반도체 장치의 전압 생성 회로(10)를 예시적으로 도시한 블록도이다. 도1을 참조하면, 출력 전압(Vout)의 레벨을 감지하는 제1 감지부(100) 및 제2 감지부(200)의 감지 결과에 기반하여, 출력 전압(Vout)을 생성하는 전압 생성부(400)가 도시된다.

전압 생성 회로(10)는 제1 감지부(100), 제2 감지부(200), 신호 생성부(300) 및 전압 생성부(400)를 포함할 수 있다.

제1 감지부(100)는 출력 전압(Vout)의 레벨을 감지하여 감지 결과에 따라 제1 감지 신호(det1)를 출력할 수 있다. 예를 들어, 제1 감지부(100)는 제1 기준 전압(Vrf1)과 출력 전압(Vout)을 비교하여, 비교 결과에 따라 제1 감지 신호(det1)를 출력할 수 있다.

제2 감지부(200)는 출력 전압(Vout)의 레벨을 감지하여 감지 결과에 따라 제2 감지 신호(det2)를 출력할 수 있다. 예를 들어, 제2 감지부(200)는 제2 기준 전압(Vrf2)과 출력 전압(Vout)을 비교하여, 비교 결과에 따라 제2 감지 신호(det2)를 출력할 수 있다.

신호 생성부(300)는 제1 감지 신호(det1) 및 제2 감지 신호(det2)에 응답하여 제어 신호(ctr)를 출력할 수 있다. 예를 들어, 신호 생성부(300)는 동일한 논리 레벨의 제1 감지 신호(det1) 및 제2 감지 신호(det2) 중 더 빠르게 천이하는 신호에 응답하여 제어 신호(ctr)를 생성할 수 있다.

전압 생성부(400)는 제어 신호(ctr)에 응답하여 출력 전압(Vout)을 생성할 수 있다. 전압 생성부(400)에 의해 생성되는 출력 전압(Vout)은 반도체 장치의 내부 전압, 예를 들어, 코어전압, 벌크 바이어스 전압,　펌핑 전압 중 어느 하나일 수 있다. 예를 들어, 전압 생성부(400)는 반도체 장치의 일반적인 전압 펌핑 회로일 수 있다. 전압 생성부(400)는 일정한 타겟 전압을 목표로 하여 출력 전압(Vout)을 생성할 수 있다. 구체적으로, 출력 전압(Vout)의 레벨이 타겟 전압의 레벨보다 일정 레벨 낮을 경우 인에이블되는 제어 신호(ctr)에 응답하여, 전압 생성부(400)는 온(on)될 수 있고 출력 전압(Vout)을 펌핑할 수 있다. 그리고, 출력 전압(Vout)의 레벨이 타겟 전압 레벨보다 일정 레벨 높을 경우 디스에이블되는 제어 신호(ctr)에 응답하여, 전압 생성부(400)는 오프(off)될 수 있고 출력 전압(Vout)을 펌핑하지 않을 수 있다.

전압 생성부(400)의 온/오프를 제어하는 제어 신호(ctr)는 제1 및 제2 감지 신호(det1, det2)들, 즉, 제1 및 제2 감지부(100, 200)의 감지 결과에 기반하여 생성될 수 있다. 다시 말하면, 전압 생성부(400)는 실질적으로 제1 및 제2 감지 신호(det1, det2)들에 기초하여 온/오프가 제어될 수 있다. 한편, 본 발명의 실시 예를 가장 잘 설명하기 위해, 제1 및 제2 감지 신호(det1, det2)에 기반하여 제어 신호(ctr)를 생성하는 신호 생성부(300)를 별도의 구성 요소로 개시하고 있으나, 신호 생성부(300)는, 예를 들어, 전압 생성부(400) 내부에 구성될 수도 있다. 이러한 경우, 전압 생성부(400)는 제1 및 제2 감지 신호(det1, det2)에 기초하여 온/오프가 제어될 수 있다.

제1 및 제2 감지 신호(det1, det2)들은 제1 및 제2 감지부(100, 200)의 출력 전압(Vout)의 레벨의 변화에 대한 응답 속도와 관계가 있다.

본 발명의 제1 감지부(100) 및 제2 감지부(200)는 출력 전압(Vout)의 레벨의 변화에 대해 서로 다른 응답 속도를 가질 수 있다. 예를 들어, 출력 전압(Vout)의 레벨의 하강에 대한 제1 감지부(100)의 응답 속도는 제2 감지부(200)의 응답 속도보다 더 빠를 수 있다. 이러한 경우, 후술될 바와 같이, 전압 생성부(400)는 실질적으로 제1 감지부(100)의 감지 결과에 의해 온될 수 있기 때문에, 제1 감지부(100)는 "온 특성"이 뛰어난 것으로 표현할 수 있다. 한편, 출력 전압(Vout)의 레벨의 상승에 대한 제2 감지부(200)의 응답 속도는 제1 감지부(100)의 응답 속도보다 더 빠를 수 있다. 이러한 경우, 후술될 바와 같이, 전압 생성부(400)는 실질적으로 제2 감지부(200)의 감지 결과에 의해 오프될 수 있기 때문에, 제2 감지부(200)는 "오프 특성"이 뛰어난 것으로 표현할 수 있다.

본 발명의 전원 생성 회로(10)는 출력 전압(Vout)의 레벨의 변화에 대한 응답 속도가 서로 다른 감지부들(100, 200)을 구비하여, 하나의 감지부를 구비할 경우보다 더 효과적으로 전압 생성부(400)의 온/오프를 제어할 수 있다. 이를 위한 구체적인 구성 및 동작 방법과 그 효과는 이하에서 더 상세하게 설명될 것이다.

도2는 도1의 제1 감지부(100) 및 제2 감지부(200)의 실시 예를 상세하게 도시한 회로도이다.

설명하기에 앞서, 도2의 제1 감지부(100a) 및 제2 감지부(200a)는 후술될 도1의 제1 감지부(100) 및 제2 감지부(200)의 다른 실시 예(도5)와 구별되기 위해, 도면 부호에 있어서 "a"가 사용될 것이다. 한편, 도5의 다른 실시 예에서는 "b"가 사용될 것이다. 따라서, 도2에서 제1 기준 전압(Vrf1_a) 및 제2 기준 전압(Vrf2_a)은 각각 도1의 제1 기준 전압(Vrf1)및 제2 기준 전압(Vrf1)의 실시 예일 수 있다.

제1 감지부(100a)는 출력 전압(Vout)의 레벨을 감지하여 감지 결과에 따라 제1 감지 신호(det1)를 출력할 수 있다. 제1 감지부(100a)는 논리 하이의 제1 싱크 신호(si1)를 인가받을 수 있고, 제1 기준 전압(Vrf1_a)과 출력 전압(Vout)을 비교하여 비교 결과에 따라 제1 감지 신호(det1)를 출력할 수 있다. 예를 들어, 제1 감지부(100a)는 출력 전압(Vout)의 레벨이 제1 기준 전압(Vrf1_a)의 레벨보다 낮은 경우, 디스에이블된 제1 감지 신호(det1)를 출력할 수 있다. 예를 들어, 제1 감지부(100)는 출력 전압(Vout)의 레벨이 제1 기준 전압(Vrf1_a)의 레벨보다 높은 경우, 인에이블된 제1 감지 신호(det1)를 출력할 수 있다. 제1 기준 전압(Vrf1_a)은 전압 생성부(도1의 400)의 타겟 전압을 고려하여 설정될 수 있다.

제1 감지부(100a)는 제1 내지 제7 트랜지스터들(tr1_a~tr7_a)을 포함할 수 있다. 제1 트랜지스터(tr1_a)의 소스는 외부 전압(Vext)을 인가받을 수 있다. 제2 트랜지스터(tr2_a)의 소스는 외부 전압(Vext)을 인가 받을 수 있고, 게이트와 드레인은 제1 트랜지스터(tr1_a)의 게이트와 연결될 수 있다. 제3 트랜지스터(tr3_a)의 드레인은 제1 트랜지스터(tr1_a)의 드레인과 연결될 수 있고, 게이트는 출력 전압(Vout)을 인가받을 수 있다. 제4 트랜지스터(tr4_a)의 드레인은 제2 트랜지스터(tr2_a)의 드레인과 연결될 수 있고, 게이트는 제1 기준 전압(Vrf1_a)을 인가받을 수 있다. 제5 트랜지스터(tr5_a)의 드레인은 제3 및 제4 트랜지스터들(tr3_a, tr4_a)의 소스와 연결될 수 있고, 소스는 접지될 수 있고, 게이트는 제1 싱크 신호(si1)를 인가 받을 수 있다. 제6 트랜지스터(tr6_a)의 소스는 외부 전압(Vext)을 인가받을 수 있고 게이트는 제1 및 제3 트랜지스터들(tr1_a, tr3_a)의 드레인들이 연결된 노드와 연결될 수 있다. 제7 트랜지스터(tr7_a)의 드레인은 제6 트랜지스터(tr6_a)의 드레인과 연결될 수 있고, 게이트는 제6 트랜지스터(tr6_a)의 게이트와 연결될 수 있고, 소스는 접지될 수 있다. 이러한 경우, 제1 감지 신호(det1)는 제6 및 제7 트랜지스터들(tr6_a, tr7_a)의 드레인들이 연결된 노드로부터 출력될 수 있다.

제2 감지부(200a)는 출력 전압(Vout)의 레벨을 감지하여 감지 결과에 따라 제2 감지 신호(det2)를 출력할 수 있다. 제2 감지부(200a)는 논리 하이의 제2 싱크 신호(si2)를 인가받을 수 있고, 제2 기준 전압(Vrf2_a)과 출력 전압(Vout)을 비교하여 비교 결과에 따라 제2 감지 신호(det2)를 출력할 수 있다. 예를 들어, 제2 감지부(200a)는 출력 전압(Vout)의 레벨이 제2 기준 전압(Vrf2_a)의 레벨보다 낮은 경우, 디스에이블된 제2 감지 신호(det2)를 출력할 수 있다. 예를 들어, 제2 감지부(200a)는 출력 전압(Vout)의 레벨이 제2 기준 전압(Vrf2_a)의 레벨보다 높은 경우, 인에이블된 제2 감지 신호(det2)를 출력할 수 있다. 제2 기준 전압(Vrf2_a)은 전압 생성부(도1의 400)의 타겟 전압을 고려하여 설정될 수 있다.

제2 감지부(200a)는 제8 내지 제14 트랜지스터들(tr8_a~tr14_a)을 포함할 수 있다. 제8 트랜지스터(tr8_a)의 소스는 외부 전압(Vext)을 인가받을 수 있다. 제9 트랜지스터(tr9_a)의 소스는 외부 전압(Vext)을 인가 받을 수 있고, 게이트와 드레인은 제8 트랜지스터(tr8_a)의 게이트와 연결될 수 있다. 제10 트랜지스터(tr10_a)의 드레인은 제8 트랜지스터(tr8_a)의 드레인과 연결될 수 있고, 게이트는 출력 전압(Vout)을 인가받을 수 있다. 제11 트랜지스터(tr11_a)의 드레인은 제9 트랜지스터(tr9_a)의 드레인과 연결될 수 있고, 게이트는 제2 기준 전압(Vrf2_a)을 인가받을 수 있다. 제12 트랜지스터(tr12_a)의 드레인은 제10 및 제11 트랜지스터들(tr10_a, tr11_a)의 소스와 연결될 수 있고, 소스는 접지될 수 있고, 게이트는 제2 싱크 신호(si2)를 인가 받을 수 있다. 제13 트랜지스터(tr13_a)의 소스는 외부 전압(Vext)을 인가받을 수 있고 게이트는 제8 및 제10 트랜지스터들(tr8_a, tr10_a)의 드레인들이 연결된 노드와 연결될 수 있다. 제14 트랜지스터(tr14_a)의 드레인은 제13 트랜지스터(tr13_a)의 드레인과 연결될 수 있고, 게이트는 제13 트랜지스터(tr13_a)의 게이트와 연결될 수 있고, 소스는 접지될 수 있다. 이러한 경우, 제2 감지 신호(det2)는 제13 및 제14 트랜지스터들(tr13_a, tr14_a)의 드레인들이 연결된 노드로부터 출력될 수 있다.

상술한 바와 같이, 제1 감지부(100a) 및 제2 감지부(200a)는 출력 전압(Vout)의 레벨의 변화에 대해 서로 다른 응답 속도를 가질 수 있다. 예를 들어, 출력 전압(Vout)의 레벨의 하강에 대한 제1 감지부(100a)의 응답 속도는 제2 감지부(200a)의 응답 속도보다 더 빠를 수 있다. 이러한 경우, 출력 전압(Vout)의 레벨이 하강할 때, 제1 감지 신호(det1)는 제2 감지 신호(det2)보다 앞서서 디스에이블될 수 있다. 한편, 출력 전압(Vout)의 레벨의 상승에 대한 제2 감지부(200a)의 응답 속도는 제1 감지부(100a)의 응답 속도보다 더 빠를 수 있다. 이러한 경우, 출력 전압(Vout)의 레벨이 상승할 때, 제2 감지 신호(det2)는 제1 감지 신호(det1)보다 앞서서 인에이블될 수 있다.

응답 속도 특성에 대해 상술된 바와 같이 계속 가정하는 경우, 예를 들어, 제1 기준 전압(Vrf1_a)의 레벨은 제2 기준 전압(Vrf2_a)의 레벨보다 높게 인가될 수 있다. 다른 예로서, 제1 및 제2 감지부(100a, 200a)가 상술된 응답 속도 특성을 가지도록, 제1 내지 제14 트랜지스터들(tr1_a~tr14_a)의 게이트의 문턱 전압, 채널의 넓이, 채널의 길이 및 도핑량 중 적어도 하나가 조정될 수 있다.

도3은 도1의 신호 생성부(300)를 상세하게 도시한 회로도이다.

신호 생성부(300)는 제1 감지 신호(det1) 및 제2 감지 신호(det2)에 응답하여 제어 신호(ctr)를 출력할 수 있다. 신호 생성부(300)는 동일한 논리 레벨의 제1 감지 신호(det1) 및 제2 감지 신호(det2) 중 더 빠르게 천이하는 신호에 응답하여 제어 신호(ctr)를 생성할 수 있다. 즉, 신호 생성부(300)는 출력 전압(Vout)의 레벨의 변화가 먼저 반영되어 출력된 제1 또는 제2 감지 신호(det1, det2)에 근거하여 제어 신호(ctr)를 생성할 수 있다.

구체적으로, 신호 생성부(300)는 모두 인에이블 상태인 제1 및 제2 감지 신호(det1, det2)들 중 먼저 디스에이블 상태로 천이하는 어느 하나에 응답하여 인에이블된 제어 신호(ctr)를 생성할 수 있다. 그리고, 신호 생성부(300)는 모두 디스에이블 상태인 제1 및 제2 감지 신호(det1, det2)들 중 먼저 인에이블 상태로 천이하는 어느 하나에 응답하여 디스에이블된 제어 신호(ctr)를 생성할 수 있다.

신호 생성부(300)는 낸드 게이트(301), 제1 인버터(302), 오어 게이트(303), 제2 인버터(304), 제1 및 제2 지연 라인들(305, 306), 드라이버(307) 및 래치부(308)를 포함할 수 있다.

낸드 게이트(301)는 제1 감지 신호(det1) 및 제2 감지 신호(det2)를 수신하고 낸드 연산을 수행할 수 있다. 제1 인버터(302)는 낸드 게이트(301)의 출력을 수신하고 반전시켜 출력할 수 있다. 제1 지연 라인(305)은 제1 인버터(302)의 출력을 수신하여 지연시킬 수 있다. 제1 지연 라인(305)은 제1 인버터(302)의 출력을 반전시켜 출력할 수 있다. 노어 게이트(303)는 제1 감지 신호(det1) 및 제2 감지 신호(det2)를 수신하고 노어 연산을 수행할 수 있다. 제2 인버터(304)는 노어 게이트(303)의 출력을 수신하고 반전시켜 출력할 수 있다. 제2 지연 라인(306)은 제2 인버터(304)의 출력을 수신하여 지연시킬 수 있다. 제2 지연 라인(306)은 제2 인버터(304)의 출력을 반전시켜 출력할 수 있다. 한편, 도시된 제1 및 제2 지연 라인들(305, 306)의 인버터들의 개수는 예시적인 것이다.

드라이버(307)는 제1 인버터(302), 제1 지연 라인(305), 제2 인버터(304) 및 제2 지연 라인(306)의 출력들을 수신할 수 있다. 드라이버(307)는 제2 인버터(304) 및 제2 지연 라인(306)의 출력들 중 적어도 하나가 논리 로우로 출력되고, 제1 인버터(302) 및 제1 지연 라인(305)의 출력들이 모두 논리 로우로 출력되는 경우, 외부 전압(Vext)의 레벨로 인에이블된 신호를 출력할 수 있다. 드라이버(307)는 제1 인버터(302) 및 제1 지연 라인(305)의 출력들 중 적어도 하나가 논리 하이로 출력되고, 제2 인버터(304) 및 제2 지연 라인(306)의 출력들이 모두 논리 하이로 출력되는 경우, 접지 전압 레벨로 디스에이블된 신호를 출력할 수 있다.

드라이버(307)는 제15 내지 제18 트랜지스터들(tr15~tr18)을 포함할 수 있다.

제15 트랜지스터(tr15)의 소스는 외부 전압(Vext)을 인가받을 수 있고, 게이트는 제1 인버터(302)의 출력을 인가받을 수 있다. 제16 트랜지스터(tr16)의 소스는 제15 트랜지스터(tr15)의 드레인과 연결될 수 있고, 게이트는 제1 지연 라인(305)의 출력을 인가받을 수있다. 제17 트랜지스터(tr17)의 드레인은 제16 트랜지스터(tr16)의 드레인과 연결될 수 있고, 게이트는 제2 지연 라인(306)의 출력을 인가받을 수 있다. 제18 트랜지스터(tr18)의 드레인은 제17 트랜지스터(tr17)의 소스와 연결될 수 있고, 소스는 접지될 수 있고, 게이트는 제2 인버터(304)의 출력을 인가받을 수 있다. 이러한 경우, 드라이버(307)는 제16 및 제17 트랜지스터들(tr16, tr17)의 드레인들이 연결된 노드로부터 래치부(308)로 신호를 출력할 수 있다.

래치부(308)는 드라이버(307)의 출력을 수신하여 래치하고 제어 신호(ctr)로 출력할 수 있다. 래치부(308)는 드라이버(307)의 출력을 래치하기 위해 인버터들(308_1, 308_2)을 포함할 수 있다.

도4는 도1의 전압 생성 회로(10)의 동작을 설명하기 위한 타이밍도이다. 도4를 참조하면, 출력 전압(Vout)은 전압 생성부(도1의 400)의 온/오프의 반복에 의해 타겟 전압(Vtg)의 레벨을 기준으로 진동하면서 유지되고, 이를 위해 제1 및 제2 감지 신호(det1, det2) 및 제어 신호(ctr)들이 천이하는 타이밍이 도시된다.

이하, 도1 내지 도4를 참조하여 전압 생성 회로(10)의 동작 방법을 상세하게 설명한다.

우선, 제1 및 제2 감지부(100, 200)들은 인에이블된 제1 및 제2 감지 신호(det1, det2)들을 출력할 수 있다. 신호 생성부(300)는 인에이블된 제1 및 제2 감지 신호(det1, det2)들을 수신하여 디스에이블된 제어 신호(ctr)를 출력할 수 있다. 디스에이블된 제어 신호(ctr)에 응답하여 전압 생성부(400)는 오프될 수 있다.

T1 시점에서, 출력 전압(Vout)의 레벨은 타겟 전압(Vtg)의 레벨보다 낮아질 수 있다. 이때, 출력 전압(Vout)의 레벨은 제1 및 제2 감지부(100, 200)가 감지할 수 있을 정도로, 즉, 제1 및 제2 기준 전압(Vrf1, Vrf2)의 레벨보다 작도록 하강할 수 있다.

T2 시점에서, 출력 전압(Vout)의 레벨의 하강에 대한 제1 감지부(100)의 응답 속도는 제2 감지부(200)의 응답 속도보다 빠르기 때문에, 제1 감지부(100)는 디스에이블된 제1 감지 신호(det1)를 먼저 출력할 수 있다. 그리고, 신호 생성부(300)는 디스에이블된 제1 감지 신호(det1) 및 인에이블된 제2 감지 신호(det2)에 응답하여, 인에이블된 제어 신호(ctr)를 출력할 수 있다.

T3 시점에서, 제2 감지부(200)는 디스에이블된 제2 감지 신호(det2)를 뒤이어 출력할 수 있다.

T4 시점에서, 전압 생성부(400)는 인에이블된 제어 신호(ctr)에 응답하여, 온될 수 있다. 따라서, 출력 전압(Vout)의 레벨은 상승할 수 있고, 타겟 전압(Vtg)의 레벨보다 높아질 수 있다. 이때, 출력 전압(Vout)의 레벨은 제1 및 제2 감지부(100, 200)가 감지할 수 있을 정도로, 즉, 제1 및 제2 기준 전압(Vrf1, Vrf2)의 레벨보다 높도록 상승할 수 있다.

T5 시점에서, 출력 전압(Vout)의 레벨의 상승에 대한 제2 감지부(200)의 응답 속도는 제1 감지부(100)의 응답 속도보다 빠르기 때문에, 제2 감지부(200)는 인에이블된 제2 감지 신호(det2)를 먼저 출력할 수 있다. 그리고, 신호 생성부(300)는 인에이블된 제2 감지 신호(det2) 및 디스에이블된 제1 감지 신호(det1)에 응답하여, 디스에이블된 제어 신호(ctr)를 출력할 수 있다.

T6 시점에서, 제1 감지부(100)는 인에이블된 제1 감지 신호(det1)를 뒤이어 출력할 수 있다.

T7 시점에서, 전압 생성부(400)는 디스에이블된 제어 신호(ctr)에 응답하여, 오프될 수 있다. 따라서, 출력 전압(Vout)의 레벨은 하강할 수 있다.

이상에서 살펴본 바와 같이, 전압 생성부(400)는 출력 전압(Vout)의 레벨의 변화에 따라 신속하게 온/오프를 반복함으로써, 타겟 전압(Vtg)을 기준으로 진동하며 유지되는 출력 전압(Vout)을 생성할 수 있다.

전원 생성 회로(10)가 하나의 감지부만을 구비함으로써, 그 하나의 감지부의 온 특성과 오프 특성이 모두 뛰어나도록 설계하는 것은 한계가 있을 수 있다. 본 발명의 전원 생성 회로(10)는, 출력 전압(Vout)의 레벨의 변화에 대한 응답 속도가 서로 다른 감지부들을 구비하여, 하나의 감지부를 구비할 경우보다 더 신속하게 전압 생성부(400)의 온/오프를 제어할 수 있다. 예를 들어, 앞서 가정한 바와 같이, 제1 감지부(100)는 온 특성이 뛰어나고, 제2 감지부(200)는 오프 특성이 뛰어나도록 구성되는 경우, 전압 생성부(400)의 온/오프를 전담하는 감지부들이 별개로 존재하기 때문에 전압 생성부(400)의 온되는 타이밍과 오프되는 타이밍이 서로 영향을 미치지 않고 각각 설정될 수 있다. 그리고. 전압 생성부(400)는 온/오프되는 타이밍이 적절하게 설정되는 경우 출력 전압(Vout)을 보다 안정적으로 생성할 수 있다.

도5는 도1의 제1 감지부(100) 및 제2 감지부(200)의 다른 실시 예를 상세하게 도시한 회로도이다.

도5의 제1 감지부(100b) 및 제2 감지부(200b)는 전술될 도1의 제1 감지부(100) 및 제2 감지부(200)의 다른 실시 예(도2)와 구별되기 위해, 도면 부호에 있어서 "b"가 사용될 것이다. 따라서, 도5에서 제1 기준 전압(Vrf1_b) 및 제2 기준 전압(Vrf2_b)은 각각 도1의 제1 기준 전압(Vrf1) 및 제2 기준 전압(Vrf2)의 실시 예일 수 있다.

도5의 제1 감지부(100b)는 제1 전압 분배부(150) 및 도2의 제1 감지부(100a)와 유사한 구성을 가진 제1 비교부(160)를 포함할 수 있다.

제1 전압 분배부(150)는 출력 전압(Vout)을 분배하기 위한 저항들(R1, R2)을 포함할 수 있다. 제1 전압 분배부(150)는 저항들(R1, R2)에 의해 분배된 출력 전압(Vout)을 분배 출력 전압(Vout_d)으로 출력할 수 있다.

제1 비교부(160)는 제1 기준 전압(Vrf1_b)과 분배 출력 전압(Vout_d)을 비교하여, 비교 결과에 따라 제1 감지 신호(det1)를 출력할 수 있다. 도5의 제1 감지부(100b)에 인가되는 제1 기준 전압(Vrf1_b)은 도2의 제1 감지부(100a)에 인가되는 제1 기준 전압(Vrf1_a)보다 낮은 레벨의 전압일 수 있다. 즉, 제1 기준 전압(Vrf1_b)의 레벨은 제1 전압 분배부(150)의 분배 비율에 대응하여 설정될 수 있다.

제2 감지부(200b)는 제2 전압 분배부(250) 및 도2의 제2 감지부(200a)와 유사한 구성을 가진 제2 비교부(260)를 포함할 수 있다.

제2 전압 분배부(250)는 출력 전압(Vout)을 분배하기 위한 저항들(R3, R4)을 포함할 수 있다. 제2 전압 분배부(250)는 저항들(R3, R4)에 의해 분배된 출력 전압(Vout)을 분배 출력 전압(Vout_d)으로 출력할 수 있다.

제2 비교부(260)는 제2 기준 전압(Vrf2_b)과 분배 출력 전압(Vout_d)을 비교하여, 비교 결과에 따라 제2 감지 신호(det2)를 출력할 수 있다. 도5의 제2 감지부(200b)에 인가되는 제2 기준 전압(Vrf2_b)은 도2의 제2 감지부(200a)에 인가되는 제2 기준 전압(Vrf2_a)보다 낮은 레벨의 전압일 수 있다. 즉, 제2 기준 전압(Vrf2_b)의 레벨은 제2 전압 분배부(250)의 분배 비율에 대응하여 설정될 수 있다.

이와 같은 점을 제외하고 도5의 제1 및 제2 감지부(100b, 200b)의 구성 및 동작 방법은 도2의 제1 및 제2 감지부(100a, 200a)의 구성 및 동작 방법과 유사할 수 있다. 따라서 상세한 설명은 생략될 것이다.

본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

10 : 전압 생성 회로
100 : 제1 감지부
200 : 제2 감지부
300 : 신호 생성부
400 : 전압 생성부

Claims

출력 전압의 레벨을 감지하여 감지 결과에 따라 제1 감지 신호를 출력하도록 구성된 제1 감지부;
상기 출력 전압의 레벨을 감지하여 감지 결과에 따라 제2 감지 신호를 출력하도록 구성된 제2 감지부;
상기 제1 감지 신호 및 상기 제2 감지 신호에 응답하여 제어 신호를 생성하도록 구성된 신호 생성부; 및
상기 제어 신호에 응답하여 상기 출력 전압을 생성하도록 구성된 전압 생성부를 포함하되,
상기 출력 전압의 레벨의 변화에 대한 상기 제1 감지부 및 상기 제2 감지부의 응답 속도는 서로 다른 반도체 장치의 전압 생성 회로.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 출력 전압의 레벨의 하강에 대한 상기 제1 감지부의 응답 속도는 상기 제2 감지부의 응답 속도보다 더 빠른 반도체 장치의 전압 생성 회로.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제2항에 있어서,
상기 제1 감지부는 제1 트랜지스터를 포함하되,
상기 출력 전압의 레벨의 하강에 대한 상기 제1 감지부의 응답 속도가 상기 제2 감지부의 응답 속도보다 더 빠르도록, 상기 제1 트랜지스터의 게이트의 문턱 전압, 채널의 넓이, 채널의 길이 및 도핑량 중 적어도 하나가 조정되는 반도체 장치의 전압 생성 회로.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 출력 전압의 레벨의 상승에 대한 상기 제2 감지부의 응답 속도는 상기 제1 감지부의 응답 속도보다 더 빠른 반도체 장치의 전압 생성 회로.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제4항에 있어서,
상기 제2 감지부는 제2 트랜지스터를 포함하되,
상기 출력 전압의 레벨의 상승에 대한 상기 제2 감지부의 응답 속도가 상기 제1 감지부의 응답 속도보다 더 빠르도록, 상기 제2 트랜지스터의 게이트의 문턱 전압, 채널의 넓이, 채널의 길이 및 도핑량 중 적어도 하나가 조정되는 반도체 장치의 전압 생성 회로.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 제1 감지부는 제1 기준 전압과 상기 출력 전압을 비교하여 비교 결과에 따라, 상기 제1 감지 신호를 출력하고,
상기 제2 감지부는 제2 기준 전압과 상기 출력 전압을 비교하여 비교 결과에 따라, 상기 제2 감지 신호를 출력하는 반도체 장치의 전압 생성 회로.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제6항에 있어서,
상기 제1 기준 전압의 레벨은 상기 제2 기준 전압의 레벨보다 높은 반도체 장치의 전압 생성 회로.
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 신호 생성부는 동일한 논리 레벨의 상기 제1 감지 신호 및 상기 제2 감지 신호 중 더 빠르게 천이하는 신호에 응답하여 상기 제어 신호를 생성하는 반도체 장치의 전압 생성 회로.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 제1 감지부는,
상기 출력 전압을 분배하여 분배 출력 전압으로 출력하는 제1 전압 분배부를 포함하고,
제1 기준 전압과 상기 분배 출력 전압을 비교하여, 비교 결과에 따라 상기 제1 감지 신호를 출력하는 반도체 장치의 전압 생성 회로.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 제2 감지부는,
상기 출력 전압을 분배하여 분배 출력 전압으로 출력하는 제2 전압 분배부를 포함하고,
제2 기준 전압과 상기 분배 출력 전압을 비교하여, 비교 결과에 따라 상기 제2 감지 신호를 출력하는 반도체 장치의 전압 생성 회로.
출력 전압의 레벨을 감지하여 감지 결과에 따라 제1 감지 신호를 출력하도록 구성된 제1 감지부;
상기 출력 전압의 레벨을 감지하여 감지 결과에 따라 제2 감지 신호를 출력하도록 구성된 제2 감지부;
상기 제1 감지 신호 및 상기 제2 감지 신호에 기초하여 온/오프가 제어되도록 구성되고, 온될 때 상기 출력 전압을 생성하도록 구성된 전압 생성부를 포함하되,
상기 출력 전압의 레벨이 하강하는 동안 상기 제1 감지 신호는 상기 제2 감지 신호보다 앞서서 디스에이블되고, 상기 출력 전압의 레벨이 상승하는 동안 상기 제2 감지 신호는 상기 제1 감지 신호보다 앞서서 인에이블되는 반도체 장치의 전압 생성 회로.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제11항에 있어서,
상기 전압 생성부는 디스에이블된 상기 제1 감지 신호에 기초하여 온되고, 인에이블된 상기 제2 감지 신호에 기초하여 오프되는 반도체 장치의 전압 생성 회로.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제11항에 있어서,
상기 제1 감지부는 제1 기준 전압과 상기 출력 전압을 비교하여, 비교 결과에 따라 상기 제1 감지 신호를 출력하고,
상기 제2 감지부는 제2 기준 전압과 상기 출력 전압을 비교하여, 비교 결과에 따라 상기 제2 감지 신호를 출력하는 반도체 장치의 전압 생성 회로.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제13항에 있어서,
상기 제1 기준 전압의 레벨은 상기 제2 기준 전압의 레벨보다 높은 반도체 장치의 전압 생성 회로.
◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈

제11항에 있어서,
상기 전압 생성부는,
인에이블 상태에서 디스에이블 상태로 천이하는 상기 제1 감지 신호에 응답하여 인에이블된 제어 신호를 생성하도록 구성되고, 디스에이블 상태에서 인에이블 상태로 천이하는 상기 제2 감지 신호에 응답하여 디스에이블된 제어 신호를 생성하도록 구성된 신호 생성부를 포함하는 반도체 장치의 전압 생성 회로.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

제15항에 있어서,
상기 전압 생성부는,
상기 제어 신호가 인에이블될 때 온되는 반도체 장치의 전압 생성 회로.
◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈

제11항에 있어서,
상기 제1 감지부는,
상기 출력 전압을 분배하여 분배 출력 전압으로 출력하는 제1 전압 분배부를 포함하고,
제1 기준 전압과 상기 분배 출력 전압을 비교하여, 비교 결과에 따라 상기 제1 감지 신호를 출력하는 반도체 장치의 전압 생성 회로.
◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈

제11항에 있어서,
상기 제2 감지부는,
상기 출력 전압을 분배하여 분배 출력 전압으로 출력하는 제2 전압 분배부를 포함하고,
제2 기준 전압과 상기 분배 출력 전압을 비교하여, 비교 결과에 따라 상기 제2 감지 신호를 출력하는 반도체 장치의 전압 생성 회로.