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JP2836283B2 - バッファ管理方式 - Google Patents

バッファ管理方式

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JP2836283B2
JP2836283B2 JP3106805A JP10680591A JP2836283B2 JP 2836283 B2 JP2836283 B2 JP 2836283B2 JP 3106805 A JP3106805 A JP 3106805A JP 10680591 A JP10680591 A JP 10680591A JP 2836283 B2 JP2836283 B2 JP 2836283B2
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JP
Japan
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英人 鈴木
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F2205/10—Indexing scheme relating to groups G06F5/10 - G06F5/14
    • G06F2205/108—Reading or writing the data blockwise, e.g. using an extra end-of-block pointer

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は複数の中央制御部が同一
のバッファにデータを転送するマルチプロセッサシステ
ムに於けるバッファ管理方式に関する。
【０００２】
【従来の技術】従来、複数の中央制御部が同一のバッフ
ァにデータを転送するマルチプロセッサシステムに於け
るバッファ管理方式としては、オートインクリメントポ
インタ方式が知られている。このオートインクリメント
ポインタ方式は、各中央制御部がバッファにデータを転
送するのに先立ち、特定の番地に存在するポインタの値
を読出し、アクセスするバッファエリアの先頭位置を決
定するものであり、ポインタの値は１回読出される毎に
「１」加算され、次にアクセスされるバッファエリアの
先頭位置を示す。このようなオートインクリメントポイ
ンタ方式を採用することにより、各中央制御部から転送
されてきたデータが同一のバッファエリアに書込まれな
いようにすることができる。
【０００３】
【発明が解決しようとする課題】上述した従来方式は、
ポインタの更新値が「１」に固定されている。即ち、１
回のデータ転送で利用できるバッファエリアの長さが固
定されているので、バッファエリアをあまり短くする
と、バッファエリアの長さより長いデータは数回に分け
て転送する必要があり、転送速度が遅くなる。また、反
対にバッファエリアの長さを長くすると、非常に短いデ
ータであっても無駄にバッファを占有してしまう。
【０００４】本発明の目的はデータ転送速度，バッファ
の利用効率を高いものとすることができるバッファ管理
方式を提供することにある。
【０００５】
【課題を解決するための手段】本発明は上記目的を達成
するため、複数の中央制御部がポインタのアドレスを出
力して前記ポインタの値を読取り、読取ったポインタの
値に従ってバッファにデータを転送するマルチプロセッ
サシステムに於いて、前記各中央制御部は前記バッファ
にデータを転送する際、転送データのデータ長に関する
情報を付加した前記ポインタのアドレスを出力すること
により前記ポインタの値を読取った後、読取ったポイン
タの値に従ってヘッダを付加したデータを前記バッファ
に転送し、前記ポインタは前記中央制御部によってその
値が読取られることにより、その値を前記データ長に関
する情報に従って更新し、前記バッファに格納されてい
るデータを処理する装置は、前記バッファに対する内部
ポインタを有し、前記バッファをアクセスする際、前記
内部ポインタの値と所定の関係を有する前記バッファ上
の位置にヘッダが存在するか否かを判断し、存在すると
判断した場合は前記内部ポインタの値に従って前記バッ
ファをアクセスした後、前記内部ポインタの値を前記デ
ータ長に従って更新し、存在しないと判断した場合は前
記バッファをサーチしてヘッダを探し、探し出した位置
に従って前記内部ポインタの値を修正する。
【０００６】
【０００７】
【作用】本発明では、各中央制御部はバッファにデータ
を転送するのに先立ってポインタの内容を読出す。その
際、中央制御部はポインタのアドレスに転送データのデ
ータ長に関する情報を付加したものを読出しアドレスと
して出力する。そして、中央制御部はポインタの値を読
み出すと、読みとったポインタの値に従ってヘッダを付
加したデータをバッファに転送する。
【０００８】
【０００９】ポインタは中央制御部によってその値が読
出されると、その値をデータ長に関する情報に従って更
新する。
【００１０】また、バッファに格納されているデータを
処理する装置は、バッファをアクセスする際、内部ポイ
ンタの値と所定の関係を有する前記バッファ上の位置に
ヘッダが存在するか否かを判断する。そして、存在する
と判断した場合は内部ポインタの値に従ってバッファを
アクセスした後、データ長に従って内部ポインタの値を
更新する。また、存在しないと判断した場合は、バッフ
ァをサーチしてヘッダを探し、探し出した位置に従って
内部ポインタの値を修正する。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。
【００１２】図１は本発明の実施例のブロック図であ
り、中央制御部（ＣＰ）１〜４と、システムバス５と、
Ｉ／Ｏパネル６と、バス調停回路１１と、回線１２とか
ら構成されている。
【００１３】Ｉ／Ｏパネル６は２ポートＲＡＭ７を含ん
でいる。この２ポートＲＡＭ７上にはバッファ（送信，
受信バッファ）８と、外部ポインタ９と、内部ポインタ
１０とが構成されている。
【００１４】２ポートＲＡＭ７をＩ／Ｏパネル６内部よ
り見た時は、図２に示すように、単なるＲＡＭとしてア
ドレス＄８０００〜＄ＦＦＦＦが割当てられ、読み書き
が自由に行なわれる。
【００１５】また、システムバス５側から見た時にはア
ドレス＄００００〜＄７ＦＦＦが割当てられ、次の３つ
のエリアに区分される。
【００１６】 バッファエリア８Ｅ バッファ８と対応し、中央制御部１〜４から自由に読み
書きを行なうことができるエリアである。
【００１７】 外部ポインタエリア９Ｅ 外部ポインタ９と対応し、中央制御部１〜４から自由に
読み書きを行なうことができるエリアである。外部ポイ
ンタエリア９Ｅには中央制御部１〜４が次にアクセスす
るバッファ８上の位置を示す情報が格納され、中央制御
部１〜４によりその値が読出された直後にハードウェア
によってその値が自動的に変更される。
【００１８】 内部ポインタエリア１０Ｅ 内部ポインタ１０と対応し、中央制御部１〜４からは読
み書きできないＩ／Ｏパネル６専用のエリアである。内
部ポインタエリア１０ＥにはＩ／Ｏパネル６が次にアク
セスするバッファ８上の位置を示す情報が格納される。
【００１９】図３，図４は中央制御部１〜４，Ｉ／Ｏパ
ネル６の処理例を示す流れ図であり、以下、本実施例の
動作を説明する。
【００２０】各中央制御部１〜４はバッファ８にデータ
を転送する際、バス調停回路１１にバス使用要求を出力
し、バス調停回路１１からバス使用許可が与えられる
と、図３に示す処理を開始する。
【００２１】先ず、バス使用許可の与えられた中央制御
部（中央制御部１とする）は、転送するデータを含む転
送ブロックのブロック長Ｌｉを求め（ステップＳ３
１）、次いでブロック長Ｌｉに基づいて外部ポインタ９
に対する更新値Ｌｂを求める (ステップＳ３２）。今、
例えば、バッファ８を管理する外部ポインタ９の最小の
管理単位が６４バイトであるとすると、中央制御部１は
ブロック長Ｌｉを「６４」で除算し、その整数部分に１
を加算した値を更新値Ｌｂとする。
【００２２】次に、中央制御部１は外部ポインタ９のア
ドレスの下位側に更新値Ｌｂを付加したものを読出しア
ドレスとしてシステムバス５に出力し、外部ポインタ９
の値ＰＴＲｅを読出す（ステップＳ３３）。
【００２３】Ｉ／Ｏパネル６は中央制御部１によって外
部ポインタ９の値ＰＴＲｅが読出されると、図５に示す
ように、加算手段５１を用いて外部ポインタ９の値ＰＴ
Ｒｅに更新値Ｌｂを加算する。この更新後の外部ポイン
タ９の値ＰＴＲｅは、次にデータをバッファ８に転送す
る際の先頭位置を示す。
【００２４】中央制御部１は外部ポインタ９の値ＰＴＲ
ｅを読出すと、その値ＰＴＲｅに基づいて転送ブロック
を格納させるバッファ８上のエリアの先頭アドレスを求
める(ステップＳ３４）。次に中央制御部１は図６に示
すような、データにバッファビジーフラグＢ，ベッダＨ
ＥＡＤＥＲ，ブロック長Ｌｉを付加した転送ブロックを
作成し、それをバッファ８に転送する (ステップＳ３
５）。そして、転送ブロックの転送が完了すると、バッ
ファビジーフラグＢに“１”を立てて転送が完了したこ
とを表示し (ステップＳ３６）、その処理を終了する。
【００２５】次にＩ／Ｏパネル６の処理を図４を参照し
て説明する。
【００２６】Ｉ／Ｏパネル６はバッファ８に格納されて
いるデータを処理する際、先ず、内部ポインタ１０の値
ＰＴＲｉに基づいて転送ブロックの先頭位置を求める
(ステップＳ４１）。次に、Ｉ／Ｏパネル６は上記転送
ブロックの先頭位置と所定の関係を有する位置にヘッダ
ＨＥＡＤＥＲが存在するか否かを判断する (ステップＳ
４２）。尚、ヘッダＨＥＡＤＥＲの値は、なるべく他の
データと重複しないユニークな値に設定しておくことが
望ましい。
【００２７】そして、ヘッダＨＥＡＤＥＲが存在すると
判断した場合（内部ポインタ１０の値ＰＴＲｉが図７に
示すようにａ，ｂとなっている場合）は上記先頭位置に
存在するバッファビジーフラグＢが“１”であるか否か
を判断する (ステップＳ４３）。バッファビジーフラグ
Ｂが“１”でないと判断した場合、即ち、その転送ブロ
ックの転送が完了していないと判断した場合はバッファ
ビジーフラグＢが“１”になるのを待ち、“１”である
と判断した場合はバッファ８上の上記先頭位置からデー
タを読出し、例えば、回線１２を介して他の装置に送信
する等の処理を行なう (ステップＳ４４）。
【００２８】その後、Ｉ／Ｏパネル６はバッファビジー
フラグＢを“０”にして処理が終了したことを表示し
（ステップＳ４５）、更に、処理の済んだ転送ブロック
に含まれているブロック長Ｌｉに基づいて内部ポインタ
１０の値ＰＴＲｉを更新し (ステップＳ４６）、ステッ
プＳ４１の処理に戻る。
【００２９】また、ステップＳ４２で所定の位置にヘッ
ダが存在しないと判断した場合（内部ポインタ１０に誤
りが発生し、その値ＰＴＲｉが図７に示すようにｂ′と
なっており、転送ブロックの途中を示している場合）
は、Ｉ／Ｏパネル６はバッファ８をサーチしてヘッダを
探し (ステップＳ４７）、探し出したヘッダの位置に基
づいて内部ポインタ１０の値ＰＴＲｉを修正し (ステッ
プＳ４８）、その後、ステップＳ４１の処理に戻る。
【００３０】
【発明の効果】以上説明したように、本発明は、各中央
制御部からバッファへ転送するデータのデータ長に基づ
いてポインタの更新値を変更するものであるので、デー
タ長が短くても無駄にバッファが使用されることがな
く、また、データ長が長くてもデータ転送を何回にも分
けて行なう必要がないので、転送処理を高速化すること
が可能になる効果がある。
【００３１】また、更に、本発明は、中央制御部からバ
ッファへ転送するデータにヘッダを付加したものである
ので、内部ポインタの値にずれが発生し、その値がバッ
ファに格納されたデータの途中を示すものになっても、
ヘッダの存在位置に基づいて内部ポインタの値を修正す
ることができ、バッファに格納されたデータを常にその
先頭から処理することが可能になる効果がある。
【図面の簡単な説明】
【図１】本発明の実施例のブロック図である。
【図２】２ポートＲＡＭのメモリマップである。
【図３】中央制御部の処理例を示す流れ図である。
【図４】Ｉ／Ｏパネルの処理例を示す流れ図である。
【図５】外部ポインタの更新動作を示す図である。
【図６】中央制御部が転送するデータの形式を示す図で
ある。
【図７】ヘッダの利用方法を説明するための図である。
【符号の説明】
１〜４…中央制御部（ＣＰ） ５…システムバス ６…Ｉ／Ｏパネル ７…２ポートＲＡＭ ８…バッファ ９…外部ポインタ １０…内部ポインタ １１…バス調停回路 １２…回線

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の中央制御部がポインタのアドレス
    を出力して前記ポインタの値を読取り、読取ったポイン
    タの値に従ってバッファにデータを転送するマルチプロ
    セッサシステムに於いて、 前記各中央制御部は前記バッファにデータを転送する
    際、転送データのデータ長に関する情報を付加した前記
    ポインタのアドレスを出力することにより前記ポインタ
    の値を読取った後、読取ったポインタの値に従ってヘッ
    ダを付加したデータを前記バッファに転送し、 前記ポインタは前記中央制御部によってその値が読取ら
    れることにより、その値を前記データ長に関する情報に
    従って更新し、 前記バッファに格納されているデータを処理する装置
    は、前記バッファに対する内部ポインタを有し、前記バ
    ッファをアクセスする際、前記内部ポインタの値と所定
    の関係を有する前記バッファ上の位置にヘッダが存在す
    るか否かを判断し、存在すると判断した場合は前記内部
    ポインタの値に従って前記バッファをアクセスした後、
    前記内部ポインタの値を前記データ長に従って更新し、
    存在しないと判断した場合は前記バッファをサーチして
    ヘッダを探し、探し出した位置に従って前記内部ポイン
    タの値を修正することを特徴とするバッファ管理方式。
JP3106805A 1991-04-11 1991-04-11 バッファ管理方式 Expired - Fee Related JP2836283B2 (ja)

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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5412611A (en) * 1992-03-17 1995-05-02 Fujitsu, Limited FIFO memory device capable of writing contiguous data into rows
GB2297639B (en) * 1992-10-15 1996-10-16 Fujitsu Ltd Fifo memory devices
GB2291230B (en) * 1992-10-15 1996-10-16 Fujitsu Ltd Fifo memory devices
US5634099A (en) * 1994-12-09 1997-05-27 International Business Machines Corporation Direct memory access unit for transferring data between processor memories in multiprocessing systems
JP3078204B2 (ja) * 1995-06-01 2000-08-21 株式会社東芝 磁気ディスク装置及び磁気ディスク装置におけるバッファ管理方法
US5675829A (en) * 1995-07-07 1997-10-07 Sun Microsystems, Inc. Method and apparatus for coordinating data transfer between hardware and software by comparing entry number of data to be transferred data to entry number of transferred data
US6347335B1 (en) * 1995-09-22 2002-02-12 Emc Corporation System using a common and local event logs for logging event information generated by plurality of devices for determining problem in storage access operations
GB9609833D0 (en) * 1996-05-10 1996-07-17 Memory Corp Plc Memory device
US5930808A (en) * 1996-05-30 1999-07-27 Matsushita Electric Industrial Co., Ltd. Data conversion apparatus for data communication system
KR100427136B1 (ko) * 1996-05-30 2004-08-11 마츠시타 덴끼 산교 가부시키가이샤 데이터변환장치
JP3181515B2 (ja) * 1996-09-11 2001-07-03 株式会社沖データ データ転送方法及びその方法を用いたデータ転送装置
JP3635169B2 (ja) * 1996-11-20 2005-04-06 松下電器産業株式会社 データ伝送装置
US5961606A (en) * 1997-06-30 1999-10-05 Sun Microsystems, Inc. System and method for remote buffer allocation in exported memory segments and message passing between network nodes
US6332176B1 (en) * 1998-08-07 2001-12-18 Integrated Memory Logic, Inc. Autohost controller
US6871251B1 (en) * 2000-05-17 2005-03-22 Marvell International Ltd. High latency interface between hardware components
US7389374B1 (en) 2000-05-17 2008-06-17 Marvell International Ltd. High latency interface between hardware components
US6711572B2 (en) * 2000-06-14 2004-03-23 Xosoft Inc. File system for distributing content in a data network and related methods
US7281065B1 (en) 2000-08-17 2007-10-09 Marvell International Ltd. Long latency interface protocol
US7032042B2 (en) * 2003-09-10 2006-04-18 Intel Corporation Request conversion

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS547252A (en) * 1977-06-20 1979-01-19 Hitachi Ltd Program control system
JPS54129942A (en) * 1978-03-31 1979-10-08 Fujitsu Ltd Direct transfer system between sub-systems
US4500958A (en) * 1982-04-21 1985-02-19 Digital Equipment Corporation Memory controller with data rotation arrangement
US4663706A (en) * 1982-10-28 1987-05-05 Tandem Computers Incorporated Multiprocessor multisystem communications network
US4599689A (en) * 1983-02-28 1986-07-08 Data Translations, Inc. Continuous data transfer system
JPS617967A (ja) * 1984-06-15 1986-01-14 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション Ｉ／ｏコントロ−ラ
JPS61196349A (ja) * 1985-02-27 1986-08-30 Nec Corp 共通バス制御方法
EP0273083B1 (en) * 1986-12-30 1993-10-06 International Business Machines Corporation Non-locking queueing mechanism
US4914652A (en) * 1988-08-01 1990-04-03 Advanced Micro Devices, Inc. Method for transfer of data between a media access controller and buffer memory in a token ring network
DE68924040T2 (de) * 1988-10-24 1996-04-18 Ibm Verfahren zum Austauschen von Daten zwischen Programmen in einem Datenverarbeitungssystem.
JPH07122868B2 (ja) * 1988-11-29 1995-12-25 日本電気株式会社 情報処理装置
JPH02149150A (ja) * 1988-11-30 1990-06-07 Nec Corp 通信データバッファ制御方式
US5117486A (en) * 1989-04-21 1992-05-26 International Business Machines Corp. Buffer for packetizing block of data with different sizes and rates received from first processor before transferring to second processor
US5247626A (en) * 1990-05-29 1993-09-21 Advanced Micro Devices, Inc. Fddi controller having flexible buffer management

Also Published As

Publication number Publication date
DE69229423D1 (de) 1999-07-22
AU661301B2 (en) 1995-07-20
CA2065894C (en) 1998-06-23
JPH04314163A (ja) 1992-11-05
US5555380A (en) 1996-09-10
EP0509722A2 (en) 1992-10-21
AU1487592A (en) 1992-10-15
EP0509722A3 (ja) 1994-01-12
EP0509722B1 (en) 1999-06-16
CA2065894A1 (en) 1992-10-12
DE69229423T2 (de) 2000-02-17

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