JP3181515B2 - データ転送方法及びその方法を用いたデータ転送装置 - Google Patents
データ転送方法及びその方法を用いたデータ転送装置Info
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータや通
信装置における、ＣＰＵを介すことなく複数のデータを
転送するダイレクトメモリアクセス（Direct Memory Ac
cess）に関し、特に、データをブロック単位で転送する
ダイレクトメモリアクセスに関する。
信装置における、ＣＰＵを介すことなく複数のデータを
転送するダイレクトメモリアクセス（Direct Memory Ac
cess）に関し、特に、データをブロック単位で転送する
ダイレクトメモリアクセスに関する。
【０００２】
【従来の技術】従来から、多量のデータを高速に転送す
る方法として、ダイレクトメモリアクセスが用いられて
いる。特に、転送に要する時間を短くするべく、ブロッ
ク単位で、すなわち、複数のデータ毎に転送するという
ブロックアクセスが広く用いられている。このブロック
アクセスにおいては、ブロック単位として、例えば、４
ワードや１ワード等を予め用意している。このように、
複数個のブロック単位を用意しておくことにより、例え
ば、転送元のアドレス空間が、メモリ１の一部、メモリ
２の全体、メモリ３の一部というように、３つのメモリ
にまたがる場合に、最初に、４ワードに満たないメモリ
１の部分を１ワード単位で転送し、次に、４ワードの整
数倍であるメモリ２の部分を４ワード単位で転送し、最
後に、４ワードに満たないメモリ３の部分を１ワード単
位で転送することにより、転送時間を短縮している。
る方法として、ダイレクトメモリアクセスが用いられて
いる。特に、転送に要する時間を短くするべく、ブロッ
ク単位で、すなわち、複数のデータ毎に転送するという
ブロックアクセスが広く用いられている。このブロック
アクセスにおいては、ブロック単位として、例えば、４
ワードや１ワード等を予め用意している。このように、
複数個のブロック単位を用意しておくことにより、例え
ば、転送元のアドレス空間が、メモリ１の一部、メモリ
２の全体、メモリ３の一部というように、３つのメモリ
にまたがる場合に、最初に、４ワードに満たないメモリ
１の部分を１ワード単位で転送し、次に、４ワードの整
数倍であるメモリ２の部分を４ワード単位で転送し、最
後に、４ワードに満たないメモリ３の部分を１ワード単
位で転送することにより、転送時間を短縮している。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うなブロックアクセスでは、各ワード単位でデータを転
送するに先立ち、どの領域をどのワード単位で転送する
かを決定するべく、転送元のアドレス空間を分割する必
要がある。しかしながら、このアドレス空間の分割は、
メモリ側では実行することができないため、メモリ側が
ＣＰＵに対し割込み処理を要求することにより、ＣＰＵ
がアドレス空間を分割している。この結果、ブロックア
クセスの処理にオーバヘッドが生じてしまい、全体とし
てダイレクトメモリアクセスのための所要時間が延びて
しまうという問題があった。
うなブロックアクセスでは、各ワード単位でデータを転
送するに先立ち、どの領域をどのワード単位で転送する
かを決定するべく、転送元のアドレス空間を分割する必
要がある。しかしながら、このアドレス空間の分割は、
メモリ側では実行することができないため、メモリ側が
ＣＰＵに対し割込み処理を要求することにより、ＣＰＵ
がアドレス空間を分割している。この結果、ブロックア
クセスの処理にオーバヘッドが生じてしまい、全体とし
てダイレクトメモリアクセスのための所要時間が延びて
しまうという問題があった。
【０００４】
【課題を解決するための手段】以上のような課題を解決
するために、本発明は、複数のデータをメモリの所定の
領域に対し書き込み及び読み出すためにデータの転送を
行うデータ転送方法であって、領域の書き込み及び読み
出すための開始位置と終了位置とを示すスタートアドレ
スとストップアドレスとを設定すると共に、一回に転送
すべきデータ数をそれぞれ示す複数のブロックサイズを
２ ｎ （ｎ：０及び正の整数）で示す各ビット値に設定
し、スタートアドレスの上位ビットがストップアドレス
の上位ビットと不一致であると、該スタートアドレスの
下位ビットのビット値に基づくブロックサイズでデータ
を転送し、かつ転送する毎にスタートアドレスを転送し
たデータ数だけ更新し、更新されたスタートアドレスの
上位ビットがストップアドレスの上位ビットと一致する
と、該スタートアドレス及び該ストップアドレスの各下
位ビットの差で示すビット値から残りデータを最大に転
送可能なブロックサイズを判定し、該判定したブロック
サイズで残りデータを転送することを特徴とするもので
ある。 他の発明は、複数のデータをメモリの所定の領域
に対しメモリコントローラを介して書き込み及び読み出
すためにデータの転送を行うデータ転送装置であって、
領域の書き込み及び読み出すための開始位置と終了位置
とを示すスタートアドレスとストップアドレスとが設定
されるアドレス設定部と、データが転送される毎にアド
レス設定部のスタートアドレスを更新するアドレス更新
部と、一回に転送すべきデータ数をそれぞれ示す複数の
ブロックサイズを２ ｎ （ｎ：０及び正の整数）で示す各
ビット値に設定し、いずれかの該ビット値を転送すべき
ブロックサイズを指定すべくメモリコントローラへ出力
するブロックサイズ出力部と、更新されるスタートアド
レス及びストップアドレスの各上位ビットを比較し、一
致、不一致を示す判定信号を出力する上位ビット判定部
と、該上位ビット判定部の不一致を示す判定信号でスタ
ートアドレスの下位ビットに基づくビット値を出力させ
るべくブロックサイズ出力部を制御するブロック出力制
御部と、上位ビット判定部の一致を示す判定信号でスタ
ートアドレス及びストップアドレスの各下位ビットの差
で示すビット値から残りデータを最大に転送可能なブロ
ックサイズを 判定し、対応するビット値を出力させるべ
くブロックサイズ出力部を制御するブロックサイズ判定
部とを含むことを特徴とするものである。
するために、本発明は、複数のデータをメモリの所定の
領域に対し書き込み及び読み出すためにデータの転送を
行うデータ転送方法であって、領域の書き込み及び読み
出すための開始位置と終了位置とを示すスタートアドレ
スとストップアドレスとを設定すると共に、一回に転送
すべきデータ数をそれぞれ示す複数のブロックサイズを
２ ｎ （ｎ：０及び正の整数）で示す各ビット値に設定
し、スタートアドレスの上位ビットがストップアドレス
の上位ビットと不一致であると、該スタートアドレスの
下位ビットのビット値に基づくブロックサイズでデータ
を転送し、かつ転送する毎にスタートアドレスを転送し
たデータ数だけ更新し、更新されたスタートアドレスの
上位ビットがストップアドレスの上位ビットと一致する
と、該スタートアドレス及び該ストップアドレスの各下
位ビットの差で示すビット値から残りデータを最大に転
送可能なブロックサイズを判定し、該判定したブロック
サイズで残りデータを転送することを特徴とするもので
ある。 他の発明は、複数のデータをメモリの所定の領域
に対しメモリコントローラを介して書き込み及び読み出
すためにデータの転送を行うデータ転送装置であって、
領域の書き込み及び読み出すための開始位置と終了位置
とを示すスタートアドレスとストップアドレスとが設定
されるアドレス設定部と、データが転送される毎にアド
レス設定部のスタートアドレスを更新するアドレス更新
部と、一回に転送すべきデータ数をそれぞれ示す複数の
ブロックサイズを２ ｎ （ｎ：０及び正の整数）で示す各
ビット値に設定し、いずれかの該ビット値を転送すべき
ブロックサイズを指定すべくメモリコントローラへ出力
するブロックサイズ出力部と、更新されるスタートアド
レス及びストップアドレスの各上位ビットを比較し、一
致、不一致を示す判定信号を出力する上位ビット判定部
と、該上位ビット判定部の不一致を示す判定信号でスタ
ートアドレスの下位ビットに基づくビット値を出力させ
るべくブロックサイズ出力部を制御するブロック出力制
御部と、上位ビット判定部の一致を示す判定信号でスタ
ートアドレス及びストップアドレスの各下位ビットの差
で示すビット値から残りデータを最大に転送可能なブロ
ックサイズを 判定し、対応するビット値を出力させるべ
くブロックサイズ出力部を制御するブロックサイズ判定
部とを含むことを特徴とするものである。
【０００５】
〈データ転送装置の構成〉本発明のデータ転送装置につ
いて、実施の形態に沿って説明する。図２は、具体例の
データ転送装置のブロック図である。このデータ転送装
置は、上位コントローラ１、メモリコントローラ２、メ
モリ３、ＤＭＡコントローラ４、データ処理部５から構
成される。
いて、実施の形態に沿って説明する。図２は、具体例の
データ転送装置のブロック図である。このデータ転送装
置は、上位コントローラ１、メモリコントローラ２、メ
モリ３、ＤＭＡコントローラ４、データ処理部５から構
成される。
【０００６】上位コントローラ１は、メモリコントロー
ラ２との間で、メモリコントローラ２がメモリ３にアク
セスするのに必要な信号を入出力する。メモリコントロ
ーラ２は、メモリ３に対しデータの書込み・読出しを行
う。ＤＭＡコントローラ４は、ダイレクトメモリアクセ
スを行う上で中心的な役割を果たし、上位コントローラ
１、メモリコントローラ２と間で、ダイレクトメモリア
クセスを実行するのに必要な信号を交換し、また、デー
タ処理部５に対しデータの書込み・読出しを行う。
ラ２との間で、メモリコントローラ２がメモリ３にアク
セスするのに必要な信号を入出力する。メモリコントロ
ーラ２は、メモリ３に対しデータの書込み・読出しを行
う。ＤＭＡコントローラ４は、ダイレクトメモリアクセ
スを行う上で中心的な役割を果たし、上位コントローラ
１、メモリコントローラ２と間で、ダイレクトメモリア
クセスを実行するのに必要な信号を交換し、また、デー
タ処理部５に対しデータの書込み・読出しを行う。
【０００７】〈ＤＭＡコントローラの説明〉さらに、Ｄ
ＭＡコントローラ４の構成について詳しく説明する。図
１は、ＤＭＡコントローラの構成を示す図である。ＤＭ
Ａコントローラ４は、カウンタ４Ａ、アドレス・レジス
タ４Ｂ、比較器４Ｃ、ＤＭＡ制御部４Ｄ、データ・レジ
スタ４Ｅから構成される。カウンタ４Ａは、ＤＭＡ転送
におけるスタートアドレスを制御する機能を有してお
り、上位コントローラ１から、アドレスＡＤＲ、アドレ
スＡＤＲのロードをイネーブルにするアドレスロード信
号ＡＤＲ−ＬＤ、クロックＣＬＫを入力され、スタート
アドレスＡＤＲを比較器４Ｃへ出力する。一方、アドレ
ス・レジスタ４Ｂは、ＤＭＡ転送におけるストップアド
レスを制御する機能を有しており、上位コントローラ１
からアドレスＡＤＲ、アドレスＡＤＲのロードをイネー
ブルにするアドレスロード信号ＳＴＰ−ＬＤを入力さ
れ、ストップアドレスＳＴＰを比較器４Ｃへ出力する。
ＭＡコントローラ４の構成について詳しく説明する。図
１は、ＤＭＡコントローラの構成を示す図である。ＤＭ
Ａコントローラ４は、カウンタ４Ａ、アドレス・レジス
タ４Ｂ、比較器４Ｃ、ＤＭＡ制御部４Ｄ、データ・レジ
スタ４Ｅから構成される。カウンタ４Ａは、ＤＭＡ転送
におけるスタートアドレスを制御する機能を有してお
り、上位コントローラ１から、アドレスＡＤＲ、アドレ
スＡＤＲのロードをイネーブルにするアドレスロード信
号ＡＤＲ−ＬＤ、クロックＣＬＫを入力され、スタート
アドレスＡＤＲを比較器４Ｃへ出力する。一方、アドレ
ス・レジスタ４Ｂは、ＤＭＡ転送におけるストップアド
レスを制御する機能を有しており、上位コントローラ１
からアドレスＡＤＲ、アドレスＡＤＲのロードをイネー
ブルにするアドレスロード信号ＳＴＰ−ＬＤを入力さ
れ、ストップアドレスＳＴＰを比較器４Ｃへ出力する。
【０００８】比較器４Ｃは、スタートアドレスＡＤＲと
ストップアドレスＳＴＰとを比較し、ブロックの大きさ
を示すブロックサイズＢＳを出力すると共に、比較の結
果を示す比較結果ＥＱＰをＤＭＡ制御部４Ｄへ出力す
る。ＤＭＡ制御部４Ｄは、（１）上位コントローラ１と
の間で、ＤＭＡの割込みに関する処理（ＩＮＴ）をし、
（２）データ処理部５との間で、データの読出／書込に
関する処理（ＤＡＴＡ）をし、（３）メモリコントロー
ラ２との間で、ＤＭＡのリクエスト／ステータス（ＲＥ
Ｑ／ＡＣＫ）、データの読出／書込の切替え（ＲＤ／Ｗ
Ｒ）等に関する処理をし、（４）カウンタ４Ａに対し、
カウントアップ（ＣＮＴ−ＵＰ）を指示する。データ・
レジスタ４Ｅは、ＤＭＡ制御部４Ｄからの読出／書込信
号Ｒ／Ｗに基づき、メモリコントローラ２とデータ処理
部５との間でデータの入出力を制御する。
ストップアドレスＳＴＰとを比較し、ブロックの大きさ
を示すブロックサイズＢＳを出力すると共に、比較の結
果を示す比較結果ＥＱＰをＤＭＡ制御部４Ｄへ出力す
る。ＤＭＡ制御部４Ｄは、（１）上位コントローラ１と
の間で、ＤＭＡの割込みに関する処理（ＩＮＴ）をし、
（２）データ処理部５との間で、データの読出／書込に
関する処理（ＤＡＴＡ）をし、（３）メモリコントロー
ラ２との間で、ＤＭＡのリクエスト／ステータス（ＲＥ
Ｑ／ＡＣＫ）、データの読出／書込の切替え（ＲＤ／Ｗ
Ｒ）等に関する処理をし、（４）カウンタ４Ａに対し、
カウントアップ（ＣＮＴ−ＵＰ）を指示する。データ・
レジスタ４Ｅは、ＤＭＡ制御部４Ｄからの読出／書込信
号Ｒ／Ｗに基づき、メモリコントローラ２とデータ処理
部５との間でデータの入出力を制御する。
【０００９】〈比較器の説明〉次に、比較器の構成につ
いて詳細に説明する。比較器４Ｃは、比較回路４Ｃ−ａ
と比較回路４Ｃ−ｂとから構成される。比較回路４Ｃ−
ａは、（１）アドレスＡＤＲのうち２ビットめ以上のビ
ット群からなるアドレスＡＤＲ［ｎ〜２］（上位ビット
群）と、（２）ストップアドレスＳＴＰのビットのうち
２ビットめ以上のビット群からなるストップアドレスＳ
ＴＰ［ｎ〜２］（上位ビット群）を入力され、両方のア
ドレスの対応するビット同士を比較し、その比較の結果
である比較結果ｅｑｐを出力する。比較結果ｅｑｐは、
全てのビットが一致する場合には、“１”を設定され、
全てのビットが一致しない場合には、“０”を設定され
る。
いて詳細に説明する。比較器４Ｃは、比較回路４Ｃ−ａ
と比較回路４Ｃ−ｂとから構成される。比較回路４Ｃ−
ａは、（１）アドレスＡＤＲのうち２ビットめ以上のビ
ット群からなるアドレスＡＤＲ［ｎ〜２］（上位ビット
群）と、（２）ストップアドレスＳＴＰのビットのうち
２ビットめ以上のビット群からなるストップアドレスＳ
ＴＰ［ｎ〜２］（上位ビット群）を入力され、両方のア
ドレスの対応するビット同士を比較し、その比較の結果
である比較結果ｅｑｐを出力する。比較結果ｅｑｐは、
全てのビットが一致する場合には、“１”を設定され、
全てのビットが一致しない場合には、“０”を設定され
る。
【００１０】一方、比較回路４Ｃ−ｂは、（１）アドレ
スＡＤＲのうち１ビットめ以下のビット群からなるアド
レスＡＤＲ［１〜０］（下位ビット群）と、（２）スト
ップアドレスＳＴＰのうち１ビットめ以下のビット群か
らなるアドレス［１〜０］（下位ビット群）と、（３）
比較結果ｅｑｐとを入力され、両方のアドレスの対応す
るビット同士を比較し、ブロックサイズＢＳと比較結果
ＥＱＰとを出力する。
スＡＤＲのうち１ビットめ以下のビット群からなるアド
レスＡＤＲ［１〜０］（下位ビット群）と、（２）スト
ップアドレスＳＴＰのうち１ビットめ以下のビット群か
らなるアドレス［１〜０］（下位ビット群）と、（３）
比較結果ｅｑｐとを入力され、両方のアドレスの対応す
るビット同士を比較し、ブロックサイズＢＳと比較結果
ＥＱＰとを出力する。
【００１１】〈ブロックサイズと比較結果の決定〉次
に、比較回路４Ｃ−ｂの動作原理について説明する。図
３は、比較回路４Ｃ−ｂでの入力信号と出力信号との関
係を示す図である。比較回路４Ｃ−ｂは、比較結果ｅｑ
ｐを参照しつつ、アドレスＡＤＲ［１〜０］とストップ
アドレスＳＴＰ［１〜０］とを比較することにより、１
ワード単位、２ワード単位、４ワード単位のいずれでデ
ータを転送することができるかを決定する。そして、そ
の決定したワード単位をブロックサイズＢＳとして出力
する。ここで、ブロックサイズＢＳ“００”は、１ワー
ド単位での転送を示し、“０１”は、２ワード単位での
転送を示し、“１０”は、４ワード単位での転送を示
す。
に、比較回路４Ｃ−ｂの動作原理について説明する。図
３は、比較回路４Ｃ−ｂでの入力信号と出力信号との関
係を示す図である。比較回路４Ｃ−ｂは、比較結果ｅｑ
ｐを参照しつつ、アドレスＡＤＲ［１〜０］とストップ
アドレスＳＴＰ［１〜０］とを比較することにより、１
ワード単位、２ワード単位、４ワード単位のいずれでデ
ータを転送することができるかを決定する。そして、そ
の決定したワード単位をブロックサイズＢＳとして出力
する。ここで、ブロックサイズＢＳ“００”は、１ワー
ド単位での転送を示し、“０１”は、２ワード単位での
転送を示し、“１０”は、４ワード単位での転送を示
す。
【００１２】また、比較回路４Ｃ−ｂは、アドレスＡＤ
Ｒ［１〜０］とストップアドレスＳＴＰ［１〜０］との
間に存在するデータの大きさが、先述したブロックサイ
ズＢＳと一致するか否か、即ち、そのブロックサイズの
転送を終えた後にも残っているデータがあるか否かを示
す比較結果ＥＱＰを出力する。ここで、比較結果ＥＱＰ
は、前記の両者が一致する場合（残っているデータが存
在しなくなる場合）には、“１”を設定され、一致しな
い場合（残っているデータが存在する場合）には、
“０”を設定される。
Ｒ［１〜０］とストップアドレスＳＴＰ［１〜０］との
間に存在するデータの大きさが、先述したブロックサイ
ズＢＳと一致するか否か、即ち、そのブロックサイズの
転送を終えた後にも残っているデータがあるか否かを示
す比較結果ＥＱＰを出力する。ここで、比較結果ＥＱＰ
は、前記の両者が一致する場合（残っているデータが存
在しなくなる場合）には、“１”を設定され、一致しな
い場合（残っているデータが存在する場合）には、
“０”を設定される。
【００１３】〈ブロックサイズと比較結果の例〉以下、
いくつかの例について説明する。例えば、上位ビット群
のアドレスＡＤＲ［ｎ〜２］と上位ビット群のストップ
アドレスＳＴＰ［ｎ〜２］とが一致する場合（ＮＯ．１
〜１６）においては、ＮＯ．２に示すように、下位ビッ
ト群のアドレスＡＤＲ［１〜０］が“００”であり、ス
トップアドレスＳＴＰ［１〜０］が“０１”であるとき
には（すなわち、転送すべきデータが２ワードあるとき
には）、ブロックサイズＢＳは、２ワードを示す“０
１”となり、比較結果ＥＱＰは、２ワードを転送した後
には残りのデータが存在しないことを示す“１”とな
る。また、ＮＯ．３に示すように、アドレスＡＤＲ［１
〜０］が“００”であり、ストップアドレスＳＴＰ［１
〜０］が“１０”であるときには（転送すべきデータが
３ワードあるときには）、ブロックサイズＢＳは、２ワ
ードを示す“０１”となり、比較結果ＥＱＰは、２ワー
ドを転送した後にも残りのデータが存在することを示す
“０”となる。
いくつかの例について説明する。例えば、上位ビット群
のアドレスＡＤＲ［ｎ〜２］と上位ビット群のストップ
アドレスＳＴＰ［ｎ〜２］とが一致する場合（ＮＯ．１
〜１６）においては、ＮＯ．２に示すように、下位ビッ
ト群のアドレスＡＤＲ［１〜０］が“００”であり、ス
トップアドレスＳＴＰ［１〜０］が“０１”であるとき
には（すなわち、転送すべきデータが２ワードあるとき
には）、ブロックサイズＢＳは、２ワードを示す“０
１”となり、比較結果ＥＱＰは、２ワードを転送した後
には残りのデータが存在しないことを示す“１”とな
る。また、ＮＯ．３に示すように、アドレスＡＤＲ［１
〜０］が“００”であり、ストップアドレスＳＴＰ［１
〜０］が“１０”であるときには（転送すべきデータが
３ワードあるときには）、ブロックサイズＢＳは、２ワ
ードを示す“０１”となり、比較結果ＥＱＰは、２ワー
ドを転送した後にも残りのデータが存在することを示す
“０”となる。
【００１４】一方、上位ビット群のアドレスＡＤＲ［ｎ
〜２］とストップアドレス［ｎ〜２］とが一致しない場
合（ＮＯ．１７〜２０）においては、上記のＮＯ．１〜
１６の場合とは異なり、ブロックサイズＢＳは、アドレ
ス［１〜０］のみによって決定され、比較結果ＥＱＰ
は、常に、そのブロックサイズＢＳを転送した後にもデ
ータが残っていることを示す“０”を設定される。例え
ば、ＮＯ．１７に示すように、アドレスＡＤＲ［１〜
０］が“００”のときには、ブロックサイズＢＳは、４
ワードを示す“１０”となり、ＮＯ．２０に示すよう
に、アドレスＡＤＲ［１〜０］が“１１”のときには、
ブロックサイズＢＳは、１ワードを示す“００”とな
る。
〜２］とストップアドレス［ｎ〜２］とが一致しない場
合（ＮＯ．１７〜２０）においては、上記のＮＯ．１〜
１６の場合とは異なり、ブロックサイズＢＳは、アドレ
ス［１〜０］のみによって決定され、比較結果ＥＱＰ
は、常に、そのブロックサイズＢＳを転送した後にもデ
ータが残っていることを示す“０”を設定される。例え
ば、ＮＯ．１７に示すように、アドレスＡＤＲ［１〜
０］が“００”のときには、ブロックサイズＢＳは、４
ワードを示す“１０”となり、ＮＯ．２０に示すよう
に、アドレスＡＤＲ［１〜０］が“１１”のときには、
ブロックサイズＢＳは、１ワードを示す“００”とな
る。
【００１５】〈データ転送装置の動作〉次に、データ転
送装置の動作について説明する。図４は、具体例のデー
タ転送装置の転送動作の動作フローチャートであり、図
５は、メモリからのデータ転送の動作を示す図である。
以下、これらの図に沿って転送動作を説明する。なお、
メモリ３のアドレス１から２６までに格納されているデ
ータをＤＭＡコントローラ４を介してデータ処理部５へ
転送する場合を想定する。
送装置の動作について説明する。図４は、具体例のデー
タ転送装置の転送動作の動作フローチャートであり、図
５は、メモリからのデータ転送の動作を示す図である。
以下、これらの図に沿って転送動作を説明する。なお、
メモリ３のアドレス１から２６までに格納されているデ
ータをＤＭＡコントローラ４を介してデータ処理部５へ
転送する場合を想定する。
【００１６】〈アドレスとストップアドレスの設定〉 ステップＳ１０： 上位コントローラ１は、ＤＭＡコン
トローラ４内のカウンタ４Ａに対し、アドレスＡＤＲと
アドレスロード信号ＡＤＲ−ＬＤによりスタートアドレ
ス００００＿０００１（１番地）を設定し、また、アド
レス・レジスタ４Ｂに対し、アドレスＡＤＲとアドレス
ロード信号ＳＴＰ−ＬＤによりストップアドレス０００
１＿１０１０（２６番地）を設定する。これにより、カ
ウンタ４Ａは、アドレスＡＤＲを出力し、同様にして、
アドレス・レジスタ４ＢもストップアドレスＳＴＰを出
力する。なお、この際、上位コントローラ１は、データ
処理部５に対し、スタンバイ信号ＳＴＢＹを使って、Ｄ
ＭＡコントローラ４から転送されるデータを処理するた
めの準備をするように指示する。
トローラ４内のカウンタ４Ａに対し、アドレスＡＤＲと
アドレスロード信号ＡＤＲ−ＬＤによりスタートアドレ
ス００００＿０００１（１番地）を設定し、また、アド
レス・レジスタ４Ｂに対し、アドレスＡＤＲとアドレス
ロード信号ＳＴＰ−ＬＤによりストップアドレス０００
１＿１０１０（２６番地）を設定する。これにより、カ
ウンタ４Ａは、アドレスＡＤＲを出力し、同様にして、
アドレス・レジスタ４ＢもストップアドレスＳＴＰを出
力する。なお、この際、上位コントローラ１は、データ
処理部５に対し、スタンバイ信号ＳＴＢＹを使って、Ｄ
ＭＡコントローラ４から転送されるデータを処理するた
めの準備をするように指示する。
【００１７】〈上位ビット群／下位ビット群の比較〉 ステップＳ２０： 比較器４Ｃは、アドレスＡＤＲと、
ストップアドレスＳＴＰとを入力される。より具体的に
は、比較回路４Ｃ−ａは、アドレスＡＤＲの上位ビット
群「００００＿００」とストップアドレスＳＴＰの上位
ビット群「０００１＿１０」とを入力される。また、比
較回路４Ｃ−ｂは、アドレスＡＤＲの下位ビット群「０
１」とストップアドレスＳＴＰの下位ビット群「１０」
を入力される。
ストップアドレスＳＴＰとを入力される。より具体的に
は、比較回路４Ｃ−ａは、アドレスＡＤＲの上位ビット
群「００００＿００」とストップアドレスＳＴＰの上位
ビット群「０００１＿１０」とを入力される。また、比
較回路４Ｃ−ｂは、アドレスＡＤＲの下位ビット群「０
１」とストップアドレスＳＴＰの下位ビット群「１０」
を入力される。
【００１８】そして、比較回路４Ｃ−ａは、そのアドレ
スＡＤＲ「００００＿００」とストップアドレスＳＴＰ
「０００１＿１０」との間で、対応するビット同士を比
較する。この場合、一致しないビットが存在するので、
比較結果ｅｑｐは、“０”を設定される。一方、比較回
路４Ｃ−ｂは、その比較結果ｅｑｐ“０”を参照しつ
つ、アドレスＡＤＲ「０１」と、ストップアドレスＳＴ
Ｐ「１０」とを比較する。その結果、比較回路４Ｃ−ｂ
は、ブロックサイズＢＳとして２ワードを意味する“０
１”をメモリコントローラ２へ出力する。同時に、ＤＭ
Ａアクセスが最後でないことを通知するべく、比較結果
ＥＱＬとして“０”をＤＭＡ制御部４Ｄへ出力する（こ
れらの動作は、図６におけるＮＯ．１８に相当する）。
スＡＤＲ「００００＿００」とストップアドレスＳＴＰ
「０００１＿１０」との間で、対応するビット同士を比
較する。この場合、一致しないビットが存在するので、
比較結果ｅｑｐは、“０”を設定される。一方、比較回
路４Ｃ−ｂは、その比較結果ｅｑｐ“０”を参照しつ
つ、アドレスＡＤＲ「０１」と、ストップアドレスＳＴ
Ｐ「１０」とを比較する。その結果、比較回路４Ｃ−ｂ
は、ブロックサイズＢＳとして２ワードを意味する“０
１”をメモリコントローラ２へ出力する。同時に、ＤＭ
Ａアクセスが最後でないことを通知するべく、比較結果
ＥＱＬとして“０”をＤＭＡ制御部４Ｄへ出力する（こ
れらの動作は、図６におけるＮＯ．１８に相当する）。
【００１９】〈ＤＭＡ転送の要求〉 ステップＳ３０：ＤＭＡ制御部４Ｄは、メモリコントロ
ーラ２に対し、ＤＭＡ要求がある旨を示すリクエスト信
号ＲＥＱを通知する。
ーラ２に対し、ＤＭＡ要求がある旨を示すリクエスト信
号ＲＥＱを通知する。
【００２０】〈ＤＭＡ転送の指示〉 ステップＳ４０： リクエスト信号ＲＥＱを受けると、
メモリコントローラ２は、リクエスト信号ＲＥＱに応答
する旨を示す応答信号ＡＣＫをＤＭＡコントローラ４へ
通知する。と同時に、メモリ３に対し、アドレスＡＤＲ
「１番地」を起点とする２ワードのＤＭＡ転送を実行す
るように指示する。
メモリコントローラ２は、リクエスト信号ＲＥＱに応答
する旨を示す応答信号ＡＣＫをＤＭＡコントローラ４へ
通知する。と同時に、メモリ３に対し、アドレスＡＤＲ
「１番地」を起点とする２ワードのＤＭＡ転送を実行す
るように指示する。
【００２１】〈ブロック転送（１回めの前半）〉 ステップＳ５０： ＤＭＡ転送の指示を受けて、メモリ
３は、アドレス「１番地」のデータＲＤ１をメモリコン
トローラ２へ出力する。そして、メモリコントローラ２
は、その読出データＲＤ１をＤＭＡコントローラ４へ出
力する。さらに、ＤＭＡコントローラ４内のＤＭＡ制御
部４Ｄは、データ・レジスタ４Ｅを使って、読出データ
ＲＤ１をデータ処理部５へ出力する。最後に、データ処
理部５が、その読出データＲＤ１を取り込む。一方、Ｄ
ＭＡ制御部４Ｄは、カウンタ４Ａに対し、カウント値を
１ワード分だけカウントアップするよう、カウントアッ
プ信号ＣＮＴ−ＵＰによって指示する。これにより、ア
ドレスＡＤＲは、「２番地」を表すことになる。
３は、アドレス「１番地」のデータＲＤ１をメモリコン
トローラ２へ出力する。そして、メモリコントローラ２
は、その読出データＲＤ１をＤＭＡコントローラ４へ出
力する。さらに、ＤＭＡコントローラ４内のＤＭＡ制御
部４Ｄは、データ・レジスタ４Ｅを使って、読出データ
ＲＤ１をデータ処理部５へ出力する。最後に、データ処
理部５が、その読出データＲＤ１を取り込む。一方、Ｄ
ＭＡ制御部４Ｄは、カウンタ４Ａに対し、カウント値を
１ワード分だけカウントアップするよう、カウントアッ
プ信号ＣＮＴ−ＵＰによって指示する。これにより、ア
ドレスＡＤＲは、「２番地」を表すことになる。
【００２２】〈ブロック転送（１回めの後半）〉 ステップＳ６０： 同様にして、メモリ３上のアドレス
「２番地」を起点とする１ワードの読出データＲＤ２
は、データ処理部５へ転送される。そして、アドレスＡ
ＤＲは、１ワード分だけカウントアップされる結果、
「３番地」を表すことになる。この時点において、２ワ
ード分のブロック転送が完了することになる。
「２番地」を起点とする１ワードの読出データＲＤ２
は、データ処理部５へ転送される。そして、アドレスＡ
ＤＲは、１ワード分だけカウントアップされる結果、
「３番地」を表すことになる。この時点において、２ワ
ード分のブロック転送が完了することになる。
【００２３】〈ＤＭＡ転送の指示（２回め）〉 ステップＳ７０： 未だ転送されていないデータが残っ
ているので、ＤＭＡコントローラ４内のＤＭＡ制御部４
Ｄは、リクエスト信号ＲＥＱをメモリコントローラ２へ
出力し続ける。また、アドレスＡＤＲは、「００００＿
００１１（３番地）」であり、ストップアドレスＳＴＰ
は、「０００１＿１０１０（２６番地）」であるため、
比較結果ｅｑｐ“０”、１ワードを示すブロックサイズ
ＢＳ“００”、比較結果ＥＱＰ“０”が出力される（図
３のＮＯ．２０に相当する）。
ているので、ＤＭＡコントローラ４内のＤＭＡ制御部４
Ｄは、リクエスト信号ＲＥＱをメモリコントローラ２へ
出力し続ける。また、アドレスＡＤＲは、「００００＿
００１１（３番地）」であり、ストップアドレスＳＴＰ
は、「０００１＿１０１０（２６番地）」であるため、
比較結果ｅｑｐ“０”、１ワードを示すブロックサイズ
ＢＳ“００”、比較結果ＥＱＰ“０”が出力される（図
３のＮＯ．２０に相当する）。
【００２４】〈ＤＭＡ転送（２回め）〉 ステップＳ８０： メモリコントローラ２は、ブロック
サイズＢＳ“００”に基づき、メモリ３上の１ワード分
の読込データＲＤ３をＤＭＡコントローラ４を介してデ
ータ処理部５に取り込ませる。ＤＭＡコントローラ４内
のカウンタ４Ａは、カウント値をカウントアップし、ア
ドレスＡＤＲを「４番地」にする。これにより、２回め
のブロック転送が完了する。
サイズＢＳ“００”に基づき、メモリ３上の１ワード分
の読込データＲＤ３をＤＭＡコントローラ４を介してデ
ータ処理部５に取り込ませる。ＤＭＡコントローラ４内
のカウンタ４Ａは、カウント値をカウントアップし、ア
ドレスＡＤＲを「４番地」にする。これにより、２回め
のブロック転送が完了する。
【００２５】〈ブロック転送（３回め）〉 ステップＳ９０： ３回めのブロック転送を開始する際
のアドレスＡＤＲ「００００＿０１００」の下位ビット
群ＡＤＲ［１〜０］が、「００」となるので、比較結果
ｅｑｐ“０”、４ワードを示すブロックサイズＢＳ“１
０”、比較結果ＥＱＰ“０”を出力する。これにより、
ＤＭＡコントローラ４は、メモリ３から４ワード分の読
込データＲＤ４、ＲＤ５、ＲＤ６、ＲＤ７（４〜７番
地）を次々と連続的に読出し、データ処理部５に取り込
ませる。以下、図５に示すように、４回めには、読出デ
ータＲＤ８〜１１（８〜１１番地）、・・・、７回めに
は、読出データＲＤ２０〜２３（２０〜２３番地）が転
送される。
のアドレスＡＤＲ「００００＿０１００」の下位ビット
群ＡＤＲ［１〜０］が、「００」となるので、比較結果
ｅｑｐ“０”、４ワードを示すブロックサイズＢＳ“１
０”、比較結果ＥＱＰ“０”を出力する。これにより、
ＤＭＡコントローラ４は、メモリ３から４ワード分の読
込データＲＤ４、ＲＤ５、ＲＤ６、ＲＤ７（４〜７番
地）を次々と連続的に読出し、データ処理部５に取り込
ませる。以下、図５に示すように、４回めには、読出デ
ータＲＤ８〜１１（８〜１１番地）、・・・、７回めに
は、読出データＲＤ２０〜２３（２０〜２３番地）が転
送される。
【００２６】〈ＤＭＡの終了動作〉次に、ＤＭＡの終了
動作について説明する。図６は、ＤＭＡの終了動作を示
す動作フローチャートである。以下、このフローチャー
トに沿って説明する。なお、７回めまでのブロック転送
により、アドレス「２３番地」までのデータ転送が終了
していると想定する。従って、アドレスＡＤＲは、「０
００１＿１０００（２４番地）」を表しており、未だ転
送されていないデータが、３ワード存在する。
動作について説明する。図６は、ＤＭＡの終了動作を示
す動作フローチャートである。以下、このフローチャー
トに沿って説明する。なお、７回めまでのブロック転送
により、アドレス「２３番地」までのデータ転送が終了
していると想定する。従って、アドレスＡＤＲは、「０
００１＿１０００（２４番地）」を表しており、未だ転
送されていないデータが、３ワード存在する。
【００２７】〈上位ビット群／下位ビット群の比較（８
回め）〉 ステップＳ１００： 比較回路４Ｃ−ａは、アドレスＡ
ＤＲ「０００１＿１０００」（２４番地）と、ストップ
アドレスＳＴＰ「０００１＿１０１０」（２６番地）と
の間で、上位ビット群「０００１＿１０」が全て一致す
るので、比較結果ｅｑｐ“１”を出力する。また、比較
回路４Ｃ−ｂは、比較結果ｅｑｐ“１”と、アドレスＡ
ＤＲ“００”と、ストップアドレスＳＴＰ“１０”とか
ら、２ワードを示すブロックサイズＢＳ“１０”と、そ
の２ワード分の転送をした後にもデータが残っているこ
とを示す比較結果ＥＱＰ“０”とを出力する（図３のＮ
Ｏ．３に相当する）。
回め）〉 ステップＳ１００： 比較回路４Ｃ−ａは、アドレスＡ
ＤＲ「０００１＿１０００」（２４番地）と、ストップ
アドレスＳＴＰ「０００１＿１０１０」（２６番地）と
の間で、上位ビット群「０００１＿１０」が全て一致す
るので、比較結果ｅｑｐ“１”を出力する。また、比較
回路４Ｃ−ｂは、比較結果ｅｑｐ“１”と、アドレスＡ
ＤＲ“００”と、ストップアドレスＳＴＰ“１０”とか
ら、２ワードを示すブロックサイズＢＳ“１０”と、そ
の２ワード分の転送をした後にもデータが残っているこ
とを示す比較結果ＥＱＰ“０”とを出力する（図３のＮ
Ｏ．３に相当する）。
【００２８】〈ＤＭＡ転送（８回め）〉 ステップＳ１１０： ブロックサイズＢＳ“１０”に従
い、メモリコントローラ２は、読出データＲＤ２４（２
４番地）、ＲＤ２５（２５番地）をメモリ３からデータ
制御部５へ転送する。
い、メモリコントローラ２は、読出データＲＤ２４（２
４番地）、ＲＤ２５（２５番地）をメモリ３からデータ
制御部５へ転送する。
【００２９】〈上位ビット群／下位ビット群の比較（９
回め）〉 ステップＳ１２０： それら２ワード分の転送が終了す
ると、カウンタ４Ａは、カウントアップされる結果、ア
ドレスＡＤＲは、「０００１＿１０１０（２６番地）」
になる。その結果、比較器４Ｃは、１ワード転送を示す
ブロックサイズＢＳ“００”と、その１ワードの転送を
終了した後にはデータが残っていないことを示す比較結
果ＥＱＰ“１”を出力する（図３のＮＯ．１１に相当す
る）。
回め）〉 ステップＳ１２０： それら２ワード分の転送が終了す
ると、カウンタ４Ａは、カウントアップされる結果、ア
ドレスＡＤＲは、「０００１＿１０１０（２６番地）」
になる。その結果、比較器４Ｃは、１ワード転送を示す
ブロックサイズＢＳ“００”と、その１ワードの転送を
終了した後にはデータが残っていないことを示す比較結
果ＥＱＰ“１”を出力する（図３のＮＯ．１１に相当す
る）。
【００３０】〈ＤＭＡ転送（９回め）〉 ステップＳ１３０： ブロックサイズＢＳ“００”に従
って、メモリコントローラ２は、読出データＲＤ２６
（２６番地）をメモリ３からデータ処理部５へ転送す
る。このとき、ＤＭＡ制御部４Ｄは、比較結果ＥＱＰ
“１”により、転送すべきデータが残っていないことを
知得する。これにより、ＤＭＡ制御部４Ｄは、上位コン
トローラ１に対し、割込信号ＩＮＴを介してＤＭＡ転送
が完了した旨を通知する。これにより、アドレス「１番
地」から「２６番地」までのブロック転送が全て終了す
ることになる。
って、メモリコントローラ２は、読出データＲＤ２６
（２６番地）をメモリ３からデータ処理部５へ転送す
る。このとき、ＤＭＡ制御部４Ｄは、比較結果ＥＱＰ
“１”により、転送すべきデータが残っていないことを
知得する。これにより、ＤＭＡ制御部４Ｄは、上位コン
トローラ１に対し、割込信号ＩＮＴを介してＤＭＡ転送
が完了した旨を通知する。これにより、アドレス「１番
地」から「２６番地」までのブロック転送が全て終了す
ることになる。
【００３１】上述したように、具体例のデータ転送装置
では、転送すべきデータが格納されている領域のスター
トアドレスとストップアドレスとを比較し、その比較の
結果に基づき、逐次、ブロックサイズを決定している。
これにより、ブロックサイズに拘束されることなく、転
送元の領域を自由に設定することが可能となる。また、
転送元の領域をブロックサイズに沿って分割することな
く、データを転送することが可能となる。
では、転送すべきデータが格納されている領域のスター
トアドレスとストップアドレスとを比較し、その比較の
結果に基づき、逐次、ブロックサイズを決定している。
これにより、ブロックサイズに拘束されることなく、転
送元の領域を自由に設定することが可能となる。また、
転送元の領域をブロックサイズに沿って分割することな
く、データを転送することが可能となる。
【００３２】〈他の実施形態〉上述した具体例では、ブ
ロックサイズＢＳとして、１ワード、２ワード、４ワー
ドを設定しているが、カウンタ４Ａ、アドレス・レジス
タ４Ｂ、比較回路４Ｃ−ａ、比較回路４Ｃ−ｂのビット
数を変更することにより、ブロックサイズＢＳとして、
他のワード数を容易に設定することも可能である。ま
た、上述した具体例では、カウンタ４Ａは、アップカウ
ンタとして機能しているが、ダウンカウンタとして機能
させることも可能であり、さらには、アップカウンタと
ダウンカウンタとの切替情報をも使うことにより、両方
のカウンタを併用することも可能である。なお、上記の
具体例では、メモリ３からデータ処理部５へのデータ読
出しについて説明しているが、データ処理部５からメモ
リ３へのデータ書込みも同様にして行うことが可能であ
る。
ロックサイズＢＳとして、１ワード、２ワード、４ワー
ドを設定しているが、カウンタ４Ａ、アドレス・レジス
タ４Ｂ、比較回路４Ｃ−ａ、比較回路４Ｃ−ｂのビット
数を変更することにより、ブロックサイズＢＳとして、
他のワード数を容易に設定することも可能である。ま
た、上述した具体例では、カウンタ４Ａは、アップカウ
ンタとして機能しているが、ダウンカウンタとして機能
させることも可能であり、さらには、アップカウンタと
ダウンカウンタとの切替情報をも使うことにより、両方
のカウンタを併用することも可能である。なお、上記の
具体例では、メモリ３からデータ処理部５へのデータ読
出しについて説明しているが、データ処理部５からメモ
リ３へのデータ書込みも同様にして行うことが可能であ
る。
【図１】ＤＭＡコントローラの構成を示す図である。
【図２】具体例のデータ転送装置のブロック図である。
【図３】比較回路での入力信号と出力信号との関係を示
す図である。
す図である。
【図４】ＤＭＡの転送動作を示す動作フローチャートで
ある。
ある。
【図５】メモリからのデータ転送を示す図である。
【図６】ＤＭＡの終了動作を示す動作フローチャートで
ある。
ある。
【符号の説明】 ４Ａ カウンタ ４Ｂ アドレス・レジスタ ４Ｃ 比較器 ４Ｃ−ａ 比較回路 ４Ｃ−ｂ 比較回路 ４Ｄ ＤＭＡ制御部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 遠藤 義和 東京都港区芝浦四丁目11番地22号 株式 会社 沖データ内 (56)参考文献 特開 昭63−288352（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/12,13/28,13/38
Claims (2)
- 【請求項１】 複数のデータをメモリの所定の領域に対
し書き込み及び読み出すために前記データの転送を行う
データ転送方法であって、 前記領域の書き込み及び読み出すための開始位置と終了
位置とを示すスタートアドレスとストップアドレスとを
設定すると共に、 一回に転送すべきデータ数をそれぞれ示す複数のブロッ
クサイズを２ｎ（ｎ：０及び正の整数）で示す各ビット
値に設定し、 前記スタートアドレスの上位ビットが前記ストップアド
レスの上位ビットと不一致であると、該スタートアドレ
スの下位ビットのビット値に基づくブロックサイズで前
記データを転送し、かつ転送する毎に前記スタートアド
レスを前記転送したデータ数だけ更新し、 前記更新されたスタートアドレスの上位ビットが前記ス
トップアドレスの上位ビットと一致すると、該スタート
アドレス及び該ストップアドレスの各下位ビットの差で
示すビット値から残りデータを最大に転送可能な前記ブ
ロックサイズを判定し、該判定したブロックサイズで前
記残りデータを転送することを特徴とするデータ転送方
法。 - 【請求項２】 複数のデータをメモリの所定の領域に対
しメモリコントローラを介して書き込み及び読み出すた
めに前記データの転送を行うデータ転送装置であって、 前記領域の書き込み及び読み出すための開始位置と終了
位置とを示すスタートアドレスとストップアドレスとが
設定されるアドレス設定部と、 前記データが転送される毎に前記アドレス設定部のスタ
ートアドレスを更新するアドレス更新部と、 一回に転送すべきデータ数をそれぞれ示す複数のブロッ
クサイズを２ｎ（ｎ：０及び正の整数）で示す各ビット
値に設定し、いずれかの該ビット値を転送すべきブロッ
クサイズを指定すべく前記メモリコントローラへ出力す
るブロックサイズ出力部と、 前記更新されるスタートアドレス及び前記ストップアド
レスの各上位ビットを比較し、一致、不一致を示す判定
信号を出力する上位ビット判定部と、 該上位ビット判定部の不一致を示す判定信号で前記スタ
ートアドレスの下位ビットに基づくビット値を出力させ
るべく前記ブロックサイズ出力部を制御するブロック出
力制御部と、 前記上位ビット判定部の一致を示す判定信号で前記スタ
ートアドレス及び前記ストップアドレスの各下位ビット
の差で示すビット値から残りデータを最大に転送可能な
前記ブロックサイズを判定し、対応するビット値を出力
させるべく前記ブロックサイズ出力部を制御するブロッ
クサイズ判定部とを含むことを特徴とするデータ転送装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26239796A JP3181515B2 (ja) | 1996-09-11 | 1996-09-11 | データ転送方法及びその方法を用いたデータ転送装置 |
| US08/923,130 US5983289A (en) | 1996-09-11 | 1997-09-04 | Data transfer methods and controller for transferring data in blocks without crossing certain address boundaries |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26239796A JP3181515B2 (ja) | 1996-09-11 | 1996-09-11 | データ転送方法及びその方法を用いたデータ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1091572A JPH1091572A (ja) | 1998-04-10 |
| JP3181515B2 true JP3181515B2 (ja) | 2001-07-03 |
Family
ID=17375209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26239796A Expired - Fee Related JP3181515B2 (ja) | 1996-09-11 | 1996-09-11 | データ転送方法及びその方法を用いたデータ転送装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5983289A (ja) |
| JP (1) | JP3181515B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6658503B1 (en) * | 1999-12-07 | 2003-12-02 | Texas Instruments Incorporated | Parallel transfer size calculation and annulment determination in transfer controller with hub and ports |
| US6687851B1 (en) | 2000-04-13 | 2004-02-03 | Stratus Technologies Bermuda Ltd. | Method and system for upgrading fault-tolerant systems |
| US6708283B1 (en) | 2000-04-13 | 2004-03-16 | Stratus Technologies, Bermuda Ltd. | System and method for operating a system with redundant peripheral bus controllers |
| US6820213B1 (en) | 2000-04-13 | 2004-11-16 | Stratus Technologies Bermuda, Ltd. | Fault-tolerant computer system with voter delay buffer |
| US6691257B1 (en) | 2000-04-13 | 2004-02-10 | Stratus Technologies Bermuda Ltd. | Fault-tolerant maintenance bus protocol and method for using the same |
| US6633996B1 (en) | 2000-04-13 | 2003-10-14 | Stratus Technologies Bermuda Ltd. | Fault-tolerant maintenance bus architecture |
| US6735715B1 (en) | 2000-04-13 | 2004-05-11 | Stratus Technologies Bermuda Ltd. | System and method for operating a SCSI bus with redundant SCSI adaptors |
| US6948010B2 (en) | 2000-12-20 | 2005-09-20 | Stratus Technologies Bermuda Ltd. | Method and apparatus for efficiently moving portions of a memory block |
| US6766479B2 (en) | 2001-02-28 | 2004-07-20 | Stratus Technologies Bermuda, Ltd. | Apparatus and methods for identifying bus protocol violations |
| US7065672B2 (en) | 2001-03-28 | 2006-06-20 | Stratus Technologies Bermuda Ltd. | Apparatus and methods for fault-tolerant computing using a switching fabric |
| US6996750B2 (en) | 2001-05-31 | 2006-02-07 | Stratus Technologies Bermuda Ltd. | Methods and apparatus for computer bus error termination |
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| US8526940B1 (en) | 2004-08-17 | 2013-09-03 | Palm, Inc. | Centralized rules repository for smart phone customer care |
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| US8752044B2 (en) | 2006-07-27 | 2014-06-10 | Qualcomm Incorporated | User experience and dependency management in a mobile device |
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| US9124295B2 (en) * | 2013-11-14 | 2015-09-01 | Nicolas Thomas Mathieu Dupont | System and method for data compression and transmission |
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| ATE237861T1 (de) * | 1992-09-03 | 2003-05-15 | Sony Corp | Datenaufzeichnungsgerät und -verfahren |
| US5675790A (en) * | 1993-04-23 | 1997-10-07 | Walls; Keith G. | Method for improving the performance of dynamic memory allocation by removing small memory fragments from the memory pool |
| JPH087730B2 (ja) * | 1993-06-24 | 1996-01-29 | 日本電気株式会社 | 計算機システム |
| US5687392A (en) * | 1994-05-11 | 1997-11-11 | Microsoft Corporation | System for allocating buffer to transfer data when user buffer is mapped to physical region that does not conform to physical addressing limitations of controller |
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| US5751970A (en) * | 1996-08-08 | 1998-05-12 | International Business Machines Corp. | Method for determining an optimal segmentation size for file transmission in a communications system |
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1996
- 1996-09-11 JP JP26239796A patent/JP3181515B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-04 US US08/923,130 patent/US5983289A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1091572A (ja) | 1998-04-10 |
| US5983289A (en) | 1999-11-09 |
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