JP3342352B2

JP3342352B2 - 表示用メモリ制御装置

Info

Publication number: JP3342352B2
Application number: JP18006997A
Authority: JP
Inventors: 秀紀桑島; 俊夫松本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-07-04
Filing date: 1997-07-04
Publication date: 2002-11-05
Anticipated expiration: 2017-07-04
Also published as: EP0898264B1; CN1109301C; EP0898264A2; EP0898264A3; US6278467B1; JPH1124644A; CN1204820A; DE69840491D1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、各種コンピュータ
等の情報処理装置、特に低消費電力化が重要な携帯機器
全般に有効な表示用メモリ制御装置に関する。

【０００２】

【従来の技術】パーソナルコンピュータやワードプロセ
ッサなどの各種コンピュータ等の情報処理装置では、ユ
ーザインタフェースとして画像の表示装置を有する。こ
れらの情報処理装置には、画像に対応するデータを記憶
するための表示用メモリ（以下、「ＶＲＡＭ」と略称す
る）が設けられる。ＶＲＡＭでは、画像表示のための読
出しが定期的に行われ、また中央処理装置（以下、「Ｃ
ＰＵ」と略称する）からのアクセスも不定期に行われる
ので、表示用メモリ制御回路によるアクセスの制御が行
われる。―般的な表示用メモリ制御回路では、表示装置
に表示データを送出するために、定期的にＶＲＡＭにリ
ードアクセスすることを優先している。したがって、Ｃ
ＰＵがＶＲＡＭにアクセスする場合は、定期的な読出し
以外のタイミングになるまでＣＰＵを待たせることにな
る。このような制御では、ＣＰＵの処理能力を有効に発
揮することができず、処理速度の低下の一要因になって
しまう。

【０００３】図６は、特開平７―２８９９０の図１とし
て開示されている先行技術を簡略化して示す。ＣＰＵ１
からのライト時アドレスを複数蓄えるアドレスバッファ
２と、アドレスに対応するライトデータを複数蓄えるデ
ータバッファ３とが設けられる。アドレスバッファ２お
よびデータバッファ３の制御用に、バッファ制御回路４
が設けられる。バス制御回路５は、各バッファとＣＰＵ
１間の制御を行う。バッファ制御回路４は、アドレスバ
ッファ２およびデータバッファ３にそれぞれ蓄えられる
アドレスおよびデータを、効率よくＶＲＡＭ６に書込む
ための制御を行う。

【０００４】この先行技術では、ＶＲＡＭ６ヘのライト
データとそのアドレスとを取り込むバッファを設け、Ｖ
ＲＡＭ６に書き込む際に効率のよいタイミングとなるよ
うにアクセス制御することによって、ＣＰＵ１に負荷を
かけず、ＶＲＡＭ６の性能に依存しないでアクセス処理
することができると、提案している。ＶＲＡＭ６に対す
るライト時のシーケンスとしては、まずＣＰＵ１からラ
イトされることをバス制御回路５が判断すると、ライト
データはデータバッファ３に、アドレスはアドレスバッ
ファ２にそれぞれ蓄積する。このときのアドレスとデー
タとは、それぞれが一対一で対応している。アドレスバ
ッファ２は、アドレスとして蓄積されている内容が空で
あるか、満杯であるかを内部制御信号でバス制御回路５
に知らせる。バス制御回路５は、この信号をもとにＣＰ
Ｕ１とＶＲＡＭ６との間の調整を行う。

【０００５】

【発明が解決しようとする課題】前述の先行技術では、
ＣＰＵ１からＶＲＡＭ６ヘのデータライト時に、ＣＰＵ
アクセス回数分と同じ回数のＶＲＡＭアクセスが行われ
るため、ＶＲＡＭ６自体の消費電力が多くなる。また、
データバッファ３の数だけアドレスバッファ２が存在し
ているため、回路規模の増大につながり、コストアップ
および消費電力増大の―要因となる。メモリアクセスの
高速化の一手法として用いられるキャッシュの考え方を
適用すると、連続する複数アドレス分のデータを蓄える
ことが可能で高速なバッファを必要とし、回路規模増
大、消費電力増大、コストアップは避けられない。

【０００６】本発明の目的は、回路規模や消費電力の増
大を招くことなく、ＶＲＡＭアクセス時にＣＰＵを待た
せないように制御することができる表示用メモリ制御回
路を提供することである。

【０００７】

【０００８】

【０００９】

【課題を解決するための手段】本発明は、ＣＰＵとの間
の接続データ線数に対し複数倍のデータ線数を有する表
示用メモリにデータを書込むためのメモリ制御装置であ
って、ＣＰＵから表示用メモリへの書込み時のアドレス
およびデータを蓄えることが可能で、アドレスおよびデ
ータが蓄えられているか否かを識別する信号としてのプ
リバッファ有効フラグを導出するプリバッファと、表示
用メモリのデータ線数に対応する数のデータを蓄えかつ
複数の領域に分割制御することが可能で、複数領域を構
成する個々の領域に対応して、有効なデータが蓄えられ
ているか否かを識別する信号としての複数の有効フラグ
を導出するライトバッファと、アドレスのうち上位側で
予め定めるビット数の上位アドレスデータを蓄積する上
位アドレスバッファと、アドレスのうち下位で予め定め
るビット数のアドレスをデコードするための下位アドレ
スデコーダと、前記上位アドレスバッファに蓄えられた
上位アドレスデータとプリバッファ内のアドレスのうち
の上位アドレスとを比較する上位アドレス比較回路と、
前記ライトバッファに対する書込み動作を制御するアク
セス制御回路と、表示用メモリからの表示データ読み出
しを定期的に行うための表示制御回路と、前記表示用デ
ータ線数のデータバスを介する表示用メモリの読み出し
書込みを制御する表示用メモリ制御回路とを備え、前記
アクセス制御回路は、プリバッファ有効フラグおよび有
効フラグを参照し、上位アドレス比較回路の比較結果お
よびアドレスデコーダのデコード出力から決定されるラ
イトバッファの領域へ、プリバッファに蓄えられている
データの書込みを行い、予め定める条件が成立する場
合、ライトバッファに蓄えられるデータを表示用メモリ
に書込むように、表示用メモリ制御回路を制御すること
を特徴とする表示用メモリ制御装置である。

【００１０】本発明に従えば、ＣＰＵと表示用メモリ制
御装置とを接続するデータ線数より多いデータ線数の表
示用メモリを用いることによって、複数回にわたるＣＰ
Ｕからの書込みが必要な多ビットのデータを、―旦、表
示用メモリ制御装置内のライトバッファに蓄え、１回の
表示用メモリへのアクセスで書込むように、アクセス制
御回路によって制御することができる。ＣＰＵが複数回
でライトバッファに書込むデータを、１回のアクセスで
表示用メモリに書込むことができるので、表示用メモリ
に対する表示データの定期的な読出しのためにＣＰＵの
書込みが待たされる頻度を小さくし、書込みの際の電力
消費の回数も減らすことができる。

【００１１】また本発明で、前記アクセス制御回路は、
前記ライトバッファの複数の有効フラグがすべて有効デ
ータ有りを示す場合、直ちに前記ライトバッファから表
示用メモリにデータを書込むように、前記表示用メモリ
制御回路を制御することを特徴とする。

【００１２】本発明に従えば、ライトバッファを分割す
る領域のすべてにデータが蓄えられると、直ちに表示用
メモリへのデータの書込みが行われるので、ライトバッ
ファがフルの状態でＣＰＵのアクセスを待たせる必要が
ある状態を、短時間で解消することができる。

【００１３】また本発明で、前記アクセス制御回路は、
前記ライトバッファに有効なデータが蓄えられている状
態で、ＣＰＵから表示用メモリに記憶内容の読出し命令
が与えられる場合、該ライトバッファに蓄えられている
データを表示用メモリに書込むように、前記表示用メモ
リ制御回路を制御することを特徴とする。

【００１４】本発明に従えば、ライトバッファの有効フ
ラグが有効な状態でＣＰＵが表示用メモリの読出しを行
う場合、ライトバッファに蓄えられているすべてのデー
タを表示メモリに書込むように、アクセス制御回路によ
って制御される。ライトバッファに蓄えられているすべ
てのデータは、ＣＰＵにとって表示用メモリに書込んで
いるはずのデータであり、表示用メモリに書込みを行っ
てから読出すことによって、データの不一致を防ぐこと
ができる。また、ＣＰＵからの読出し命令を、ライトバ
ッファ内データの表示用メモリへの書込み命令としても
利用することができる。

【００１５】また本発明で、―定周期期間を計時するタ
イマを備え、前記アクセス制御回路は、タイマによって
規定の時間が計時される際に、前記ライトバッファに有
効データが蓄えられている場合、該ライトバッファに蓄
えられているデータを表示用メモリに書込むように、前
記表示用メモリ制御回路を制御することを特徴とする。

【００１６】本発明に従えば、ライトバッファの有効フ
ラグが有効データ有りを示している状態で、タイマが規
定の時間を計時する場合、ライトバッファに蓄えられて
いる有効なデータを表示用メモリへ書き込むので、ＣＰ
Ｕからライトバッファにデータの書込みを行ってから実
際に表示用メモリにデータの書込みが行われて表示に反
映されるまでに要する時間が延びる事態を避けることが
できる。

【００１７】また本発明で、前記アクセス制御回路は、
前記ライトバッファの有効フラグ、前記プリバッファの
プリバッファ有効フラグがともに有効データ有りを示し
ている状態で、前記上位アドレス比較回路の比較結果が
異なる場合、該ライトバッファに蓄えられるデー夕を表
示用メモリに書込むように、前記表示用メモリ制御回路
を制御することを特徴とする。

【００１８】本発明に従えば、ライトバッファの有効フ
ラグおよびプリバッファ有効フラグがともにが有効デー
タ有りを示している状態で、ライトバッファ内に蓄えら
れているアドレスのうちの上位アドレスと、プリバッフ
ァ内に蓄えられているアドレスのうちの上位アドレスと
を比較し、比較結果が異なる場合、ライトバッファに蓄
えられている有効なデータを表示用メモリに書込むよう
に、アクセス制御回路が制御する。ライトバッファ内に
蓄えられているデータが表示用メモリのデータ幅分揃わ
ない状態でも、ＣＰＵが表示用メモリの異なるアドレス
に対するデータを書込むことができ、ＣＰＵのアクセス
に対して待ちを要求する頻度を小さくすることができ
る。

【００１９】

【発明の実施の形態】図１は、本発明の実施の第１形態
である表示メモリ制御回路１１の構成を示す。本表示メ
モリ制御回路１１は、プリバッファ１２、アクセス制御
回路１３、下位アドレスデコーダ１４、ライトバッファ
１５、上位アドレス比較回路１６、表示回路１７、ＶＲ
ＡＭ制御回路１８およびタイマ１９を含み、ＶＲＡＭ２
０に対するアクセスの制御を行う。ライトバッファ１５
は、複数のデータバッファ２１を含み、各データバッフ
ァ毎に有効なデータが蓄えられているか否かを有効フラ
グ２２で示す。ライトバッファ１５内には、上位アドレ
スバッファ２３も備えられる。プリバッファ１２内に
は、データを蓄えるプリデータバッファ２４、プリデー
タバッファに有効なデータが蓄えられているか否かを示
すプリ有効フラグ２５およびアドレスを蓄えるプリアド
レスバッファ２６が含まれる。

【００２０】ＶＲＡＭ２０のデータ幅は、ＣＰＵ２７の
データバス幅のｎ倍とする。ライトバッファ１５内の各
データバッファ２１は、ＣＰＵ２７のデータバス幅のビ
ット数を有する。データバッファ２１はｎ個設けられ、
全体のビット数はＶＲＡＭ２０のデータ幅と同一にな
る。ＣＰＵ２７から出力されるアドレスおよびデータ
は、プリデータバッファ２４およびプリアドレスバッフ
ァ２６に与えられる。プリ有効フラグ２５の情報は、プ
リデータバッファ２４にデータが蓄えられ、未だライト
バッファ２１に書込まれていない場合に有効となる。有
効フラグ２２の情報は、対応するデータバッファ２１に
データが蓄えられ、未だＶＲＡＭ２０に書込まれていな
い場合に有効となる。

【００２１】アクセス制御回路１３は、ＣＰＵ２７から
アクセスされた内容に応じて各内部回路のライト制御、
リード制御、およびＣＰＵ２７へ与えるウェイト（ＷＡ
ＩＴ）信号の制御を行う。下位アドレスデコーダ１４
は、プリアドレスバッファ２６のアドレス情報から下位
アドレスをデコード。上位アドレス比較回路１６は、ラ
イトバッファ１５の上位アドレスバッファ２３とプリバ
ッファ１２内のプリアドレスバッファ２６の上位アドレ
スとを比較する。表示回路１７は、ＶＲＡＭ２Ｏから定
期的に表示データ読出しを行い、液晶表示装置（ＬＣ
Ｄ）や陰極線管（ＣＲＴ）などの表示装置２８で表示を
行う。ＶＲＡＭ制御回路１８は、ＶＲＡＭ２０ヘのアク
セスを制御する。

【００２２】表示メモリ制御回路１１の詳細を説明する
に当り、まず使用するＶＲＡＭ２０について説明する。
本実施形態において用いられるＶＲＡＭ２０は、ＶＲＡ
Ｍ２０の１アドレスに対応するデータビット幅が多ビッ
トであり、かつ、その多ビットデータのある一部分につ
いてのみリード、あるいはライトすることも可能である
ことを前提としている。ここで、ＶＲＡＭ２０のデータ
ビット幅をａ、一部分についてリードライトする際のビ
ット数の最少単位をｂとして以後の説明に用いる。

【００２３】本実施形態では、１アドレスのデータバス
幅、すなわちａは１２８ビットとする。ＶＲＡＭ２０に
対する１回のアクセスで最大１２８ビットのデータをリ
ードあるいはライトすることができる。また、ｂは８ビ
ットとする。１２８ビットのデータバスは８ビット単位
に１６の要素に分割されており、その１６要素のうちの
任意の１要素すなわち８ビットについてだけリードある
いはライトすることが可能である。さらに任意の１要素
を組み合わせた複数の要素、すなわち８ビットの整数倍
のデータについてリードあるいはライトすることも可能
である。

【００２４】このＶＲＡＭ２０の構成に準拠して、ライ
トバッファ１５の構成が定められる。データバッファ２
１としては、ＶＲＡＭ２０に合わせて、全体のビット数
がＶＲＡＭ２０のデータ幅と同一となる個数を設ける。
本実施形態では、１２８ビット分のデータバッファ２１
を設ける。また、この１２８ビット分のデータバッファ
２１は、ビット数ｂずつのａ／ｂ（＝ｎ）個のデータバ
ッファ２１毎の小領域に区分されており、小領域毎に制
御されるようになっていると考えることもできる。本実
施形態では８ビットずつ１６個の小領域に区分されるこ
とになる。有効フラグ２２もａ／ｂ個、すなわち本実施
形態では１６個存在し、１６個の小領域に一対一に対応
している。

【００２５】本実施形態の表示用メモリ制御回路１１
は、８ビットのデータバス幅を有するＣＰＵ２７と接続
することを例にあげて説明する。しかしながら、ＣＰＵ
２７のデータバス幅は、８ビットに限定されず、１６ビ
ット、３２ビット、６４ビットであっても用いることが
可能である。これらの場合、後述するプリバッファ１２
のプリデータバッファ２４のビット数と、ライトバッフ
ァ１５中の有効フラグ２２の制御方法が若干変わるだけ
で、基本的な構成は変わらない。

【００２６】プリバッファ１２にはＣＰＵ２７のデータ
バス幅と同じビット数のプリデータバッファ２４があ
り、またＣＰＵ２７からのアドレスを格納するためのプ
リアドレスバッファ２６およびプリ有効フラグ２５も、
同じくプリバッファ１２に含まれる。本実施形態では、
ＶＲＡＭ２０のデータバス幅が１２８ビット、ＣＰＵ２
７のデータバス幅が８ビットであり、ＶＲＡＭ２０のバ
ス幅はＣＰＵ２７のデータバス幅の１６倍ある。この関
係から、ＣＰＵ２７のアドレスのうち、下位の４ビット
（１６倍分）を除く上位アドレスによってＶＲＡＭ２０
のアドレスが決定される。よって、プリアドレスバッフ
ァ２６に格納されるアドレスのうち、下位の４ビットを
除く上位アドレスが次段の上位アドレスバッファ２３に
格納されるように、両者は接続されている。プリアドレ
スバッファ２６に格納されているＣＰＵ２７からのアド
レスの下位４ビットは、下位アドレスデコーダ１４を経
て有効フラグ２２の制御に用いられる。

【００２７】ＣＰＵ２７がＶＲＡＭ２０にライトするシ
ーケンスで、ＣＰＵ２７からライトデータを取り込むに
は、プリ有効フラグ２５が無効の状態、つまりプリデー
タバッファ２４が空の状態でなければならない。この状
態で、ＣＰＵ２７からライトアクセスされると、アクセ
ス制御回路１３はＣＰＵ２７に対し何も制限せず、ＣＰ
ＵデータバスおよびＣＰＵアドレスバスを通じ、プリバ
ッファ１２内のプリアドレスバッファ２６にライトアド
レス、プリデータバッファ２４にライトデータをそれぞ
れ格納し、プリバッファ１２内のプリ有効フラグ２５を
有効にする。

【００２８】なお、後述するようにプリバッファ１２の
ライトデータをライトバッファ１５に格納すると、ブリ
有効フラグ２５は無効に戻り、再びＣＰＵ２７からライ
トデータを取り込むことが可能になる。もし、このプリ
有効フラグ２５が有効であるとき、さらにＣＰＵ２７か
らライトアクセスされると、プリ有効フラグ２５が無効
になるまで、ＣＰＵ２７に対しアクセス制御回路１３が
ＷＡＩＴ信号を出力して、ライトデータを取り込むまで
の時間を確保する。

【００２９】アクセス制御回路１３は、このプリ有効フ
ラグ２５の情報を基にして、ライトバッファ１５にプリ
バッファ１２内のライトデータを書き込めるか否かを判
断している。プリ有効フラグ２５が有効であり、かつラ
イトバッファ１５内のすべての有効フラグ２２が無効の
状態、すなわちライトバッファ１５が空の状態であるな
ら、プリバッファ１２からライトバッファ１５にライト
データを移動させる。また、プリ有効フラグ２５が有効
であり、ライトバッファ１５内のいずれかの有効フラグ
２２が有効を示していても、上位アドレスバッファ２３
とプリアドレスバッファ２６のアドレスを比較し、比較
結果が一致する場合であれば、プリバッファ１２からラ
イトバッファ１５にライトデータを移動させることがで
きる。

【００３０】ライトデータを移動させるということは、
プリアドレスバッファ２６の上位アドレスデータとプリ
データバッファ２４のライトデータとを、それぞれライ
トバッファ１５内の上位アドレスバッファ２３、および
下位アドレスデコーダ１４のデコード結果を基に、対応
するライトバッファ１５内のデータバッファ２１に格納
することである。この処理が終了すると、プリバッファ
１２内のプリ有効フラグ２５を無効に戻す。

【００３１】本実施形態では、ライトバッファ１５の構
成上、上位アドレス比較回路１６はＣＰＵアドレスの下
位４ビットを除くビット幅のデータを比較することが可
能であり、プリアドレスバッファ２６と上位アドレスバ
ッファ２３の各アドレス値を比較し、一致しているか否
かを基にアクセス制御回路１３が以下の制御を行う。こ
のとき、―致しているなら、プリバッファ１２に格納さ
れているライトデータと、ライトバッファ１５にすでに
格納されているライトデータのＶＲＡＭ２０に対するア
ドレスは同―ということであり、一回のＶＲＡＭ２０へ
のアクセスでライトデータをＶＲＡＭ２０に書込むこと
ができる。したがってこのときも、ライトバッファ１５
の有効フラグ２２に関わらず、プリバッファ１２のライ
トデータをライトバッファ１５に移動させる。このよう
なケースでは、ＣＰＵ２７から複数回にわたりデータラ
イトされた場合でも、ＶＲＡＭ２０へは１回の書き込み
でデータを書き込むことができ、消費電流を低減させる
ことができる。

【００３２】ライトバッファ１５内のデータバッファ２
１は８ビットずつ１６個の小領域であり、１６個の内の
どこに入力されるかは、下位アドレスデコーダ４のデコ
ード結果に従って決定される。下位アドレスデコーダ４
はＣＰＵアドレスの下位４ビットをデコードする。有効
フラグ２２が有効を示すデータバッファ２１に対して
は、ＶＲＡＭ２０ではなく、ライトバッファ１５でデー
タの変更が行われることになる。

【００３３】プリ有効フラグ２５が有効かつ、ライトバ
ッファ１５内の１６個の有効フラグ２２のいずれかが有
効を示している状態で、上位アドレスバッファ２３に格
納されている上位アドレスと、プリアドレスバッファ２
６内の上位アドレスの比較結果が一致していない場合
は、ライトバッファ１５にライトデータを移動させるこ
とができない。この場合は、後述するようにライトバッ
ファ１５内のライトデータをＶＲＡＭ２０に格納し、す
べての有効フラグ２２を無効、つまリライトバッファ１
５内を空の状態にする必要がある。

【００３４】上位アドレスバッファ２３は複数あるデー
タバッファ２１に対し単―であり、前述の先行技術のバ
ッファに比べて回路規模を低減させている。上位アドレ
スバッファ２３とプリアドレスバッファ２６に格納され
ている上位アドレス、すなわちＶＲＡＭアドレスが違う
場合は、両データを一回のＶＲＡＭアクセスでＶＲＡＭ
２０に書込むことはできないので、低消費電流化にはつ
ながらない。従ってソフトウエア上では、なるべく同―
のＶＲＡＭアドレスが連続するようなライト処理を行う
ように、プログラミングすることが消費電力低減には効
果的である。

【００３５】アクセス制御回路１３はライトバッファ１
５内の有効フラグ２２のいずれかが有効となる場合に、
所定のタイミングを見計らってＶＲＡＭ２０にライトデ
ータを格納する。ＶＲＡＭ２０にライトアクセスするた
びに、ＶＲＡＭ２０自体の消費電流が流れるので、この
所定のタイミングというのは、なるべく多くのライトデ
ータをライトバッファ１５内に格納して、ＶＲＡＭアク
セス回数を少なくする工夫が必要である。この具体的な
タイミングについては、他の実施形態で説明する。

【００３６】表示回路１７は、表示装置２８に表示デー
タを送出するために、定期的にＶＲＡＭ２０にリードア
クセスしているので、このリードサイクル（以下表示サ
イクルと呼ぶ）以外のタイミングで、ＶＲＡＭ２０にラ
イトアクセスしなくてはならない。アクセスが競合する
場合のタイミングの調停は、ＶＲＡＭ制御回路１８によ
って行う。なお、表示回路１７が１回の表示サイクルで
読出すデータのビット数も、表示装置２８が１画素の表
示に要するビット数の複数倍となる。表示回路１７では
１回の表示サイクルで読出したデータを複数回に分けて
表示装置２８に送出する。このため、表示サイクルの周
期は画素毎の表示を行うドットサイクルの周期の複数倍
になり、表示用メモリとしては、アクセス時間があまり
高速でなくても使用可能となり、汎用のメモリを使用す
ることもできる。

【００３７】ライトバッファ１５からＶＲＡＭ２０ヘラ
イトデータを格納する手順をとしては、まずアクセス制
御回路１３が所定のタイミングで、ＶＲＡＭ制御回路１
８にＶＲＡＭ２０ヘライトデータを格納するように指示
する。ＶＲＡＭ制御回路１８はライトバッファ１５内の
有効フラグ２２の状態に基づいて、ＶＲＡＭ２０の多ビ
ットデータのどの一部、あるい全部にライトアクセスす
るかを決定する。決定後、表示サイクル以外のタイミン
グで、ＶＲＡＭ２０にライトアクセスを実行し、ライト
バッファ１５内のライトデータをＶＲＡＭ２０に格納す
る。この処理を終了すると、すべての有効フラグ２２を
無効に戻し、再びプリバッファ１２からライトバッファ
１５ヘライトデータを移動させることを許可する。

【００３８】このように、多ビットバス幅のＶＲＡＭ２
０を用いれば、ＣＰＵアクセス回数に比べ、少ないＶＲ
ＡＭアクセス回数でＶＲＡＭ２０にライトデータを格納
することができるため、ＶＲＡＭ２０自体の消費電流を
低減させることができる。

【００３９】また、ライトバッファ１５のアドレスバッ
ファ２３をデータバッファ２１の個数分だけそろえなく
てもよいため、回路規模を低減させることができる。

【００４０】本発明の実施の第２〜第５形態でも、表示
用メモリ制御装置１１の回路構成、およびライトシーケ
ンスは実施の第１実施として説明したものと基本的には
同等である。実施の第２〜第５形態では、ライトバッフ
ァ１５内の有効フラグ２２のいずれかが有効となる場合
に、効率よくＶＲＡＭ２０にライトするタイミングにつ
いて記述する。

【００４１】図２は、本発明の実施の第２形態でのＶＲ
ＡＭライトタイミングを示す。ステップａ１で、アクセ
ス制御回路１３はライトバッファ１５の有効フラグ２２
がすべて有効か否かを判断する。ステップａ２では、ラ
イトバッファ１５がフルの状態にて、初めてＶＲＡＭ制
御回路１８にライトを指示し、ＶＲＡＭ２０にライトデ
ータを格納させるを行わせる。ソフトウェアは、連続し
て同じ座標に２回以上重ねがきするような無駄なフロー
を通常行わないため、ライトバッファ１５がフルになっ
たときは、次のＣＰＵ２７からのライトデータは、ライ
トバッファ１５内の上位アドレスが変わっている可能性
が非常に高い。したがって、ライトバッファ１５からＶ
ＲＡＭ２０にライトするタイミングは、もはやこれ以上
待つ必要はないので、直ちにＶＲＡＭ２０にデータをラ
イトする。

【００４２】ステップａ２で、ライトバッファ１５がフ
ル状態で直ちにＶＲＡＭライトを行い、ステップａ３で
有効フラグ２２を無効にしておくと、次のＣＰＵ２７の
ライトアクセス時にプリバッファ１２内に有効ライトデ
ータが格納されていても、すぐにライトバッファ１５に
転送させることが可能となり、上位アドレスに関係なく
すぐにプリバッファ１２に書き込むことができる。

【００４３】ステップａ１からステップａ３までを繰返
すタイミング制御を行えば、ＣＰＵ２７を余計に待たせ
ることなくライトデータを取り込むことができるので、
表示メモリ制御回路１１が組み込まれるシステム全体の
スピードアップにつながる。

【００４４】また、この制御を行うことによって、最も
多くのＣＰＵライトデータを最も少ないＶＲＡＭアクセ
ス回数で、ＶＲＡＭ２０にライトデータを格納すること
ができる。本実施形態では、ＣＰＵ２７のデータバス幅
は８ビット、ＶＲＡＭ２０の１アドレスのデータ幅は１
２８ビットと定義しているので、最大１６回のＣＰＵア
クセス分のデータがＶＲＡＭアクセス１回だけで、ＶＲ
ＡＭ２０にライトデータとして格納することができる。
したがって、ＶＲＡＭ２０へのライトアクセス回数は必
要最小限度に抑えられ、ＶＲＡＭ自体の消費電流を低減
させることができる。

【００４５】図３は、本発明の実施の第３形態でのＶＲ
ＡＭアクセスタイミングを示す。本実施形態でのＶＲＡ
Ｍライトタイミングは、プリバッファ１２、もしくはラ
イトバッファ１５にライトデータが格納されている状態
で、ＣＰＵ２７からＶＲＡＭデータをリードする場合
に、初めてＶＲＡＭ制御回路１８にライトを指示し、Ｖ
ＲＡＭ２０にライトデータを格納させる制御タイミング
である。

【００４６】ステップｂ１では、ライトバッファ１５の
有効フラグ２２のいずれかが有効、またはプリバッファ
１２のプリ有効フラグ２５が有効である状態、すなわち
ライトバッファ１５またはプリバッファ１２にライトデ
ータが格納されている状態になるのを待つ。ステップｂ
２では、ＣＰＵ２７がＶＲＡＭ２０に対しリードアクセ
スを行う場合にステップｂ３に移る。このリードアクセ
スは、未だ、ライトバッファ１５に含まれているＶＲＡ
Ｍアドレスのライトデータ、もしくはプリバッファ１２
内のライトデータに対して読出す命令である可能性があ
る。このデータはＶＲＡＭ２０へは格納していないた
め、直ちにＶＲＡＭ２０からリードをすることができな
い。

【００４７】プリバッファ１２またはライトバッファ１
５のそれぞれプリデータバッファ２４またはデータバッ
ファ２１から、直接リードすることも回路構成によって
は可能となる。そのためには、アドレス比較回路等の追
加が必要であり、回路規撲が増大し、ゆえに消費電力が
増大する弊害がある。

【００４８】したがって本実施形態では、アクセス制御
回路１３がＣＰＵ２７からのリード命令を受け取ると、
ステップｂ３で直ちにプリバッファ１２、もしくはライ
トバッファ１５に格納されているライトデータを直ちに
ＶＲＡＭ２０へ格納するようにＶＲＡＭ制御回路１８に
指示する。このときＣＰＵ２７に対してすぐにＷＡＩＴ
信号を出力し、リードデータが用意できるまでの時間を
確保する。

【００４９】プリバッファ１２内のブリ有効フラグ２５
が有効である状態で、ＣＰＵ２７からＶＲＡＭ２０にリ
ードアクセスを行う場合であれば、まずプリバッファ１
２のライトデータをライトバッファ１５に移動させ、そ
の後アクセス制御回路１３がライトバッファ１５のデー
タをＶＲＡＭ２０本体に書き込むよう、ＶＲＡＭ制御回
路１８に指示する。

【００５０】ステップｂ４で、プリバッファ１２内のプ
リ有効フラグ２５およびライトバッファ１５内の有効フ
ラグ２２のすべてが無効になり次第、直ちにアクセス制
御回路１３がＶＲＡＭ制御回路１８に対し、指定アドレ
スのＶＲＡＭデータをリードするように指示する。ＶＲ
ＡＭ制御回路１８の調停結果によるリードサイクル終了
後、ＣＰＵ２７に対してリードデータを出力し、ＷＡＩ
Ｔ信号を解除する。なお、ＶＲＡＭ２０へのリードサイ
クルで読出すデータは、ライトバッファ１５内のデータ
バッファ２１に一旦蓄えた後、データバス幅のビット数
分ずつＣＰＵ２７に送出す。

【００５１】このように、プリバッファ１２内、および
ライトバッファ１５内にデータが格納されている状態で
ＣＰＵ２７からリードされた場合に、直ちにＶＲＡＭ２
０にライトデータを格納することは、回路規模を増大さ
せることなく、リード命令により発生するＷＡＩＴ時間
を最小に抑えることができるため、表示メモリ制御回路
１１が組み込まれるシステム全体のスピードアップにつ
ながる。

【００５２】また、この制御方法を用いることによっ
て、ライトバッファ１５内のライトデータを直ちにＶＲ
ＡＭ２０ヘ書き込む必要がある状態、すなわち、すぐに
表示させたい場合のみリード命令を実行することによっ
て、ＶＲＡＭ２０ヘのライトタイミング制御を行えるた
め、ソフトウェア制御上でＶＲＡＭ２０自体の消費電流
を効果的に低減させることができる。この場合、ＣＰＵ
２７はリード命令をタイミング制御のために実行するの
で、読込むデータは無視する。したがって、ライトバッ
ファ１５などを利用して、実際にＶＲＡＭ２０のデータ
をＣＰＵ２７に読込ませる構成は、必ずしも必要ではな
い。

【００５３】図４は、本発明の実施の第４形態でのＶＲ
ＡＭアクセスタイミングを示す。ライトバッファ１５内
にライトデータが存在する状態において、その後にＶＲ
ＡＭアドレスが同―なライトデータがＣＰＵ２７からラ
イトされた場合は、両ライトデータを併せて１度にＶＲ
ＡＭ２０ヘライトした方が、ＶＲＡＭ２０の消費電力は
低くできる。したがって、図２に示す実施の第２形態の
ように、ライトバッファ１５がフルの状態になってから
ＶＲＡＭ２０に書込むことが好ましい。

【００５４】しかし、このようにライトバッファ１５内
にライトデータが存在する状態であっても、ＶＲＡＭ２
０にライトデータを格納しなければ、表示装置２８には
反映されない。従って、この状態でＣＰＵ２７からライ
トおよびリードアクセスが無ければ、ＶＲＡＭ２０に対
しライトアクセスが行われないため、表示データに反映
させることができず、表示欠けの原因になる。

【００５５】本実施形態では、この状況を回避するた
め、ステップｃ１でライトバッファ１５にライトデータ
が格納されている場合、ステップｃ２で一定時間が経過
したら、アクセス制御回路１３がステップｃ３でライト
バッファ１５からＶＲＡＭ２０ヘライトデータを移す処
理を行うようにする。ステップｃ４では、ライトバッフ
ァ１５内の有効フラグ２２を無効にして、ステップｃ１
に戻る。

【００５６】タイマ１９は、一定周期期間を計時するよ
うに設定しておく。この期間を早く設定しすぎると、余
分なＶＲＡＭアクセスを行ってしまう。本実施形態で
は、ＣＰＵ２７がライトバッファ１５をフルにさせるに
は、ＣＰＵ２７の１６バスサイクル時間が必要である。
したがって設定周期期間は、少なくともこの１６バスサ
イクル時間よりは長く設定しておく。規定の時間が過ぎ
た場合、アクセス制御回路１３は、ライトバッファ１５
のライトデータをＶＲＡＭ２０本体に書き込むように、
ＶＲＡＭタイミング制御回路１８に指示する。

【００５７】このようにして、ライトバッファ１５内に
ライトデータが格納されている状態で、ＣＰＵ２７から
ライトおよびリードアクセスが無くても、一定のタイミ
ングでＶＲＡＭ２０にライトデータを格納することがで
きる。これによって、ＶＲＡＭ２０へのライトアクセス
を発生させるためだけにＣＰＵ２７から命令を与える必
要が無くなり、余計なＣＰＵ２７のリードおよびライト
アクセスをプログラム上にて削除することができるた
め、ソフトウェア制御を単純化することができる。

【００５８】図５は、本発明の実施の第５形態でのＶＲ
ＡＭアクセスタイミングを示す。本実施形態では、ステ
ップｄ１でライトバッファ１５内の有効フラグ２２のい
ずれかが有効である状態において、ＣＰＵ２７からＶＲ
ＡＭ２０にライトアクセスを行う場合、すなわちプリバ
ッファ１２にライトデータが格納される場合、ステップ
ｄ２でアクセス制御回路１３は上位アドレス比較回路１
６を用い、プリアドレスバッファ２６と上位アドレスバ
ツファ２３の各上位アドレスの比較を行う。比較結果が
―致すると、プリバッファ１２に格納されているライト
データと、ライトバッファ１５にすでに存在しているラ
イトデータのＶＲＡＭ２０へのアドレスは同一であるの
で、ステップｄ３でプリバッファ１２内のライトデータ
をライトバッファ１５に移すことができる。

【００５９】しかし、上位アドレスバッファ２３に格納
されている上位アドレスと、プリアドレスバッファ２６
内の上位アドレスの比較結果が一致していない場合は、
ライトバッファ１５にライトデータを移すことが出来な
い。この場合、ステップｄ４で、アクセス制御回路１３
が直ちにライトバッファ１５に格納されているライトデ
ータを、ＶＲＡＭ２０に移し、スッテップｄ５ですべて
の有効フラグ２２を無効にするようＶＲＡＭ制御回路１
８に指示する。これによって、ステップｄ３に移り、プ
リバッファ１２内のライトデータをライトバッファ１５
に移すことができる。

【００６０】ステップｄ３の後、ステップｄ６でプリバ
ッファ１２内のプリ有効フラグ２５を無効にして、新た
なライトデータの書込みを可能とし、ステップｄ１に戻
る。この制御方法を用いることによって、たとえソフト
ウェアがＶＲＡＭアドレスに対し不連続にデータをライ
トするように制御しても、ＶＲＡＭ２０ヘのライトアク
セス回数は必要最小限度に抑えられ、ＶＲＡＭ自体の消
費電流を低減させることができる。

【００６１】以上説明した実施の各形態は、任意の組合
せで情報処理装置の表示装置に適用することができる。
特に、低消費電力化が重要な携帯機器全般に有効に適用
することができる。

【００６２】

【００６３】

【発明の効果】以上のように本発明によれば、ＣＰＵの
データバス幅に対し、多ビットバス幅のＶＲＡＭを用い
れば、ＣＰＵアクセス回数に比べ、少ないＶＲＡＭアク
セス回数にてＶＲＡＭにライトデータを格納することが
できるため、ＣＰＵの待ち時間を少なくするとともに、
ＶＲＡＭ自体の消費電流を低減させることができる。通
常のバッファやキャッシュ構成に比べ、ライトバッファ
では領域の数だけアドレスを蓄えなくてもよいため、回
路規模を小さくすることができる。

【００６４】また本発明によれば、ＣＰＵと表示用メモ
リ制御装置とを接続するデータ線数より多いデータ線数
の表示用メモリを用いることによって、複数回にわたる
ＣＰＵからの書込みが必要な多ビットのデータを、―
旦、表示用メモリ制御装置内のライトバッファに蓄え、
１回の表示用メモリへのアクセスで書込むように、アク
セス制御回路によって制御することができる。ＣＰＵが
複数回でライトバッファに書込むデータを、１回のアク
セスで表示用メモリに書込むことができるので、表示用
メモリに対する表示データの定期的な読出しのためにＣ
ＰＵの書込みが待たされる頻度を小さくし、書込みの際
の電力消費の回数も減らすことができる。ライトバッフ
ァを分割する領域のすべてにデータが蓄えられると、直
ちに表示用メモリへのデータの書込みが行われるので、
ライトバッファがフルの状態でＣＰＵのアクセスを待た
せる必要がある状態を、短時間で解消することができ
る。

【００６５】また本発明によれば、ＣＰＵから表示用メ
モリに書込むデータと、実際に書込まれているデータの
不一致を防ぐことができる。また、ＣＰＵからの読出し
命令を、ライトバッファ内データの表示用メモリへの書
込み命令としても利用することができる。

【００６６】また本発明によれば、タイマが規定の時間
を計時する場合、ライトバッファに蓄えられている有効
なデータを表示用メモリへ書き込むので、ＣＰＵからラ
イトバッファにデータの書込みを行ってから実際に表示
用メモリにデータの書込みが行われて表示に反映される
までに要する時間が延びる事態を避けることができる。

【００６７】また本発明によれば、ライトバッファ内に
蓄えられているデータが表示用メモリのデータ幅分揃わ
ない状態でも、ＣＰＵが表示用メモリの異なるアドレス
を指定すれば、ライトバッファ内のデータを表示用メモ
リに書込んで、プリバッファには新たなアドレスに対す
るデータを書込むことができ、ＣＰＵのアクセスに対し
て待ちを要求する頻度を小さくすることができる。

【００６８】特に本発明では、低消費電力化が重要な携
帯機器のシステム構成に対し、複雑なソフトウェア処理
をする必要が無く、低消費電力の効果を保ちながら不要
のウエイト時間待ちを無くし、ＣＰＵの高速処理を維持
することができる。

【図面の簡単な説明】

【図１】本発明の実施の第１形態である表示用メモリ制
御回路１１の電気的構成を示すブロック図である。

【図２】本発明の実施の第２形態の処理を示すフローチ
ャートである。

【図３】本発明の実施の第３形態の処理を示すフローチ
ャートである。

【図４】本発明の実施の第４形態の処理を示すフローチ
ャートである。

【図５】本発明の実施の第５形態の処理を示すフローチ
ャートである。

【図６】先行技術の電気的構成を簡略化して示すブロッ
ク図である。

【符号の説明】

１１表示用メモリ制御回路１２プリバッファ１３アクセス制御回路１４下位アドレスデコーダ１５ライトバッファ１６上位アドレス比較回路１７表示回路１８ＶＲＡＭ制御回路１９タイマ２０ＶＲＡＭ２１データバッファ２２有効フラグ２３上位アドレスバッファ２４プリデータバッファ２５プリ有効フラグ２６プリアドレスバッファ２７ＣＰＵ２８表示装置

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＧ０６Ｆ 13/18 ５１０Ｇ０９Ｇ 5/00 ５５５Ｍ (56)参考文献特開平５−12423（ＪＰ，Ａ) 特開平９−54570（ＪＰ，Ａ) 特開平３−172889（ＪＰ，Ａ) 特開昭62−183487（ＪＰ，Ａ) 特開平６−332664（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 5/00 G06F 12/00 - 12/68 G06T 1/60

Claims

(57)【特許請求の範囲】

【請求項１】ＣＰＵとの間の接続データ線数に対し複
数倍のデータ線数を有する表示用メモリにデータを書込
むためのメモリ制御装置であって、ＣＰＵから表示用メモリへの書込み時のアドレスおよび
データを蓄えることが可能で、アドレスおよびデータが
蓄えられているか否かを識別する信号としてのプリバッ
ファ有効フラグを導出するプリバッファと、表示用メモリのデータ線数に対応する数のデータを蓄え
かつ複数の領域に分割制御することが可能で、複数領域
を構成する個々の領域に対応して、有効なデータが蓄え
られているか否かを識別する信号としての複数の有効フ
ラグを導出するライトバッファと、アドレスのうち上位側で予め定めるビット数の上位アド
レスデータを蓄積する上位アドレスバッファと、アドレスのうち下位で予め定めるビット数のアドレスを
デコードするための下位アドレスデコーダと、前記上位アドレスバッファに蓄えられた上位アドレスデ
ータとプリバッファ内のアドレスのうちの上位アドレス
とを比較する上位アドレス比較回路と、前記ライトバッファに対する書込み動作を制御するアク
セス制御回路と、表示用メモリからの表示データ読み出しを定期的に行う
ための表示制御回路と、前記表示用データ線数のデータバスを介する表示用メモ
リの読み出し書込みを制御する表示用メモリ制御回路と
を備え、前記アクセス制御回路は、プリバッファ有効フラグおよ
び有効フラグを参照し、上位アドレス比較回路の比較結
果およびアドレスデコーダのデコード出力から決定され
るライトバッファの領域へ、プリバッファに蓄えられて
いるデータの書込みを行い、予め定める条件が成立する
場合、ライトバッファに蓄えられるデータを表示用メモ
リに書込むように、表示用メモリ制御回路を制御するこ
とを特徴とする表示用メモリ制御装置。
【請求項２】前記アクセス制御回路は、前記ライトバ
ッファの複数の有効フラグがすべて有効データ有りを示
す場合、直ちに前記ライトバッファから表示用メモリに
データを書込むように、前記表示用メモリ制御回路を制
御することを特徴とする請求項１記載の表示用メモリ制
御装置。
【請求項３】前記アクセス制御回路は、前記ライトバ
ッファに有効なデータが蓄えられている状態で、ＣＰＵ
から表示用メモリに記憶内容の読出し命令が与えられる
場合、該ライトバッファに蓄えられているデータを表示
用メモリに書込むように、前記表示用メモリ制御回路を
制御することを特徴とする請求項２または２記載の表示
用メモリ制御装置。
【請求項４】 ―定周期期間を計時するタイマを備え、前記アクセス制御回路は、タイマによって規定の時間が
計時される際に、前記ライトバッファに有効データが蓄
えられている場合、該ライトバッファに蓄えられている
データを表示用メモリに書込むように、前記表示用メモ
リ制御回路を制御することを特徴とする請求項１〜３の
いずれかに記載の表示用メモリ制御装置。
【請求項５】前記アクセス制御回路は、前記ライトバ
ッファの有効フラグ、前記プリバッファのプリバッファ
有効フラグがともに有効データ有りを示している状態
で、前記上位アドレス比較回路の比較結果が異なる場
合、該ライトバッファに蓄えられるデー夕を表示用メモ
リに書込むように、前記表示用メモリ制御回路を制御す
ることを特徴とする請求項１〜４のいずれかに記載の表
示用メモリ制御装置。