JPH08185355A - データメモリおよびその動作方法 - Google Patents
データメモリおよびその動作方法Info
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- JPH08185355A JPH08185355A JP7251463A JP25146395A JPH08185355A JP H08185355 A JPH08185355 A JP H08185355A JP 7251463 A JP7251463 A JP 7251463A JP 25146395 A JP25146395 A JP 25146395A JP H08185355 A JPH08185355 A JP H08185355A
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- 238000001514 detection method Methods 0.000 description 4
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
- G06F12/0897—Caches characterised by their organisation or structure with two or more cache hierarchy levels
-
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- G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/60—Details of cache memory
- G06F2212/6028—Prefetching based on hints or prefetch instructions
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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Abstract
(57)【要約】
【課題】 電力消費およびアクセス時間を減少させたデ
ータメモリおよびその動作方法を開示する。 【解決手段】 所定のメモリセルグループとしてアクセ
スできるアドレス指定が可能なメモリセルのアレイ４０
を有するデータメモリ２０は、少なくとも最も最近に読
出されたメモリセルグループと、もう１つの前に読出さ
れたメモリセルグループとの内容をストアするための出
力バッファ手段５０、６０と、必要なメモリセルを含む
前記メモリセルグループの前記内容が、前記出力バッフ
ァ手段５０、６０内にストアされていない旨の表示に応
答して、前記必要なメモリセルを含む前記メモリセルグ
ループの前記内容を前記出力バッファ手段５０、６０内
へ読出す読出手段３０とを含み、少なくとも前記必要な
メモリセルの前記内容は前記出力バッファ手段５０、６
０から出力として供給される。
ータメモリおよびその動作方法を開示する。 【解決手段】 所定のメモリセルグループとしてアクセ
スできるアドレス指定が可能なメモリセルのアレイ４０
を有するデータメモリ２０は、少なくとも最も最近に読
出されたメモリセルグループと、もう１つの前に読出さ
れたメモリセルグループとの内容をストアするための出
力バッファ手段５０、６０と、必要なメモリセルを含む
前記メモリセルグループの前記内容が、前記出力バッフ
ァ手段５０、６０内にストアされていない旨の表示に応
答して、前記必要なメモリセルを含む前記メモリセルグ
ループの前記内容を前記出力バッファ手段５０、６０内
へ読出す読出手段３０とを含み、少なくとも前記必要な
メモリセルの前記内容は前記出力バッファ手段５０、６
０から出力として供給される。
Description
【０００１】
【発明の属する技術分野】本発明は、データメモリへの
アクセスに関する。
アクセスに関する。
【０００２】
【従来の技術】データ処理システムにおける中央処理装
置（ＣＰＵ）のパフォーマンスを改善するために、キャ
ッシュメモリを用いることは公知である。キャッシュメ
モリは、比較的小さい、高速度のランダムアクセスメモ
リ（ＲＡＭ）であり、ＣＰＵにより頻繁に要求されるデ
ータをストアするために用いられる。通常は、キャッシ
ュＲＡＭは、（例えば、外部メモリ管理ユニット（ＭＭ
Ｕ）を経ずに）ＣＰＵにより直接アクセスされ、ＣＰＵ
とキャッシュメモリとの間の信号伝搬時間を短縮するた
めに、ＣＰＵに物理的に接近して配置される。これらの
特徴は、データが極めて速く、キャッシュＲＡＭにスト
アされ、またそれから検索できることを意味する。
置（ＣＰＵ）のパフォーマンスを改善するために、キャ
ッシュメモリを用いることは公知である。キャッシュメ
モリは、比較的小さい、高速度のランダムアクセスメモ
リ（ＲＡＭ）であり、ＣＰＵにより頻繁に要求されるデ
ータをストアするために用いられる。通常は、キャッシ
ュＲＡＭは、（例えば、外部メモリ管理ユニット（ＭＭ
Ｕ）を経ずに）ＣＰＵにより直接アクセスされ、ＣＰＵ
とキャッシュメモリとの間の信号伝搬時間を短縮するた
めに、ＣＰＵに物理的に接近して配置される。これらの
特徴は、データが極めて速く、キャッシュＲＡＭにスト
アされ、またそれから検索できることを意味する。
【０００３】キャッシュＲＡＭは、通常は、いくつかの
キャッシュ「ライン」として組織され、それぞれのライ
ンは、例えば、８つのデータワードをストアできる。キ
ャッシュＲＡＭがアクセスされる時は、データライン全
体が読出され、出力ビットライン上に配置される。もし
次のキャッシュＲＡＭアクセスが、同じキャッシュライ
ンからのデータワードを要求しても、その時そのライン
を再読出しする必要はない。そのワードは、出力ビット
ラインから簡単に読出すことができる。
キャッシュ「ライン」として組織され、それぞれのライ
ンは、例えば、８つのデータワードをストアできる。キ
ャッシュＲＡＭがアクセスされる時は、データライン全
体が読出され、出力ビットライン上に配置される。もし
次のキャッシュＲＡＭアクセスが、同じキャッシュライ
ンからのデータワードを要求しても、その時そのライン
を再読出しする必要はない。そのワードは、出力ビット
ラインから簡単に読出すことができる。
【０００４】キャッシュラインを出力ビットライン上に
読出す動作は、キャッシュＲＡＭの全電力要求のかなり
の割合を消費する。これは、読出し動作が、高度に容量
性であるビットライン自体をチャージ（充電）する前
の、データを読出すためのセンスアンプのプリチャージ
を含むからである。
読出す動作は、キャッシュＲＡＭの全電力要求のかなり
の割合を消費する。これは、読出し動作が、高度に容量
性であるビットライン自体をチャージ（充電）する前
の、データを読出すためのセンスアンプのプリチャージ
を含むからである。
【０００５】１つの公知のタイプのキャッシュＲＡＭア
ーキテクチャにおいては、データワードおよびプロセッ
サ命令語の双方をストアするために単一のキャッシュＲ
ＡＭが用いられる。これは、１キャッシュラインからロ
ードされた命令の実行が、プロセッサをして、異なるキ
ャッシュラインからデータをロード、または異なるキャ
ッシュラインにデータをストアする場合に、特に高電力
消費を招く。この状況においては、プロセッサは最初、
キャッシュＲＡＭからの命令を、その命令をストアする
キャッシュラインをして、ビットライン上へ読出される
ことによりロードする。該命令が実行される時、プロセ
ッサはもう１つのキャッシュラインを読出すか、または
もう１つのキャッシュラインに書込む。これは、前記命
令を含むキャッシュラインが、ビットラインから廃棄さ
れ、新しいキャッシュラインがビットライン上へ読取ら
れることを意味する。（プロセッサがキャッシュＲＡＭ
に書込む場合には、ビットラインが該書込みプロセスに
おいて用いられるので、現在該ビットライン上に保持さ
れている値もやはり廃棄されなければならない）。ロー
ドまたはストア動作が完了した後は、ビットライン上に
保持されていた新しい値は、再び廃棄されなくてはなら
ず、また原キャッシュラインは再読出しされ、プロセッ
サは後の必要な命令にアクセスしうるようにされる。
ーキテクチャにおいては、データワードおよびプロセッ
サ命令語の双方をストアするために単一のキャッシュＲ
ＡＭが用いられる。これは、１キャッシュラインからロ
ードされた命令の実行が、プロセッサをして、異なるキ
ャッシュラインからデータをロード、または異なるキャ
ッシュラインにデータをストアする場合に、特に高電力
消費を招く。この状況においては、プロセッサは最初、
キャッシュＲＡＭからの命令を、その命令をストアする
キャッシュラインをして、ビットライン上へ読出される
ことによりロードする。該命令が実行される時、プロセ
ッサはもう１つのキャッシュラインを読出すか、または
もう１つのキャッシュラインに書込む。これは、前記命
令を含むキャッシュラインが、ビットラインから廃棄さ
れ、新しいキャッシュラインがビットライン上へ読取ら
れることを意味する。（プロセッサがキャッシュＲＡＭ
に書込む場合には、ビットラインが該書込みプロセスに
おいて用いられるので、現在該ビットライン上に保持さ
れている値もやはり廃棄されなければならない）。ロー
ドまたはストア動作が完了した後は、ビットライン上に
保持されていた新しい値は、再び廃棄されなくてはなら
ず、また原キャッシュラインは再読出しされ、プロセッ
サは後の必要な命令にアクセスしうるようにされる。
【０００６】これらの多重命令−データ−命令アクセス
は、電力消費と、キャッシュＲＡＭのアクセス時間とを
かなり増大させる可能性がある。電力消費の増加は、全
キャッシュの電力消費の１０％から３０％の間であると
推定され、これは、すでにシステムの電力の比較的高い
割合を使用するキャッシュＲＡＭの主要な問題である。
また、上述のように、アクセス時間の増大は、主要な要
求が高速度動作であるキャッシュＲＡＭにおいては、特
に不利となる。
は、電力消費と、キャッシュＲＡＭのアクセス時間とを
かなり増大させる可能性がある。電力消費の増加は、全
キャッシュの電力消費の１０％から３０％の間であると
推定され、これは、すでにシステムの電力の比較的高い
割合を使用するキャッシュＲＡＭの主要な問題である。
また、上述のように、アクセス時間の増大は、主要な要
求が高速度動作であるキャッシュＲＡＭにおいては、特
に不利となる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、デー
タメモリ、特にキャッシュメモリ、の電力消費およびア
クセス時間を減少させることである。この目的は、携帯
用の、電池電源式装置に用いるためのデータメモリに特
に関連する。
タメモリ、特にキャッシュメモリ、の電力消費およびア
クセス時間を減少させることである。この目的は、携帯
用の、電池電源式装置に用いるためのデータメモリに特
に関連する。
【０００８】
【課題を解決するための手段】本発明が提供するデータ
メモリは、所定のメモリセルグループとしてアクセスで
きる、アドレス指定が可能なメモリセルのアレイと、少
なくとも最も最近に読出されたメモリセルグループと、
もう１つの前に読出されたメモリセルグループと、の内
容をストアするための出力バッファ手段と、必要なメモ
リセルを含む前記メモリセルグループの前記内容が、前
記出力バッファ内にストアされているか否かの表示に応
答して、前記必要なメモリセルを含む前記メモリセルグ
ループの前記内容を前記出力バッファ手段内へ読出す読
出し手段と、を含み少なくとも前記必要なメモリセルの
前記内容が、前記出力バッファ手段から出力として供給
される。
メモリは、所定のメモリセルグループとしてアクセスで
きる、アドレス指定が可能なメモリセルのアレイと、少
なくとも最も最近に読出されたメモリセルグループと、
もう１つの前に読出されたメモリセルグループと、の内
容をストアするための出力バッファ手段と、必要なメモ
リセルを含む前記メモリセルグループの前記内容が、前
記出力バッファ内にストアされているか否かの表示に応
答して、前記必要なメモリセルを含む前記メモリセルグ
ループの前記内容を前記出力バッファ手段内へ読出す読
出し手段と、を含み少なくとも前記必要なメモリセルの
前記内容が、前記出力バッファ手段から出力として供給
される。
【０００９】本発明によるデータメモリにおいては、メ
モリセルのグループ（例えばキャッシュライン）が読出
され、少なくとも１つの他の前に読出されたグループと
共に出力バッファ内にストアされる。これは、上述の問
題を軽減することができ、その場合、１キャッシュライ
ンからロードされたプロセッサ命令の実行は、該プロセ
ッサをして、異なるキャッシュラインからデータをロー
ド、または異なるキャッシュラインへデータをストアさ
せた後に、原キャッシュラインへ復帰させて、後の必要
な命令を読出す。これは、（上述の、前に提案されたメ
モリにおけるようには）原キャッシュラインが廃棄され
ず、出力バッファ手段内に保持されるからである。上述
のように、これは、キャッシュラインの読出し動作の回
数を、命令−データ−命令系列のアクセスの場合におい
て、例えば、３回のアクセスから２回のアクセスへ減少
させることにより、例えば、キャッシュＲＡＭの電力消
費を、劇的に改善できる。
モリセルのグループ（例えばキャッシュライン）が読出
され、少なくとも１つの他の前に読出されたグループと
共に出力バッファ内にストアされる。これは、上述の問
題を軽減することができ、その場合、１キャッシュライ
ンからロードされたプロセッサ命令の実行は、該プロセ
ッサをして、異なるキャッシュラインからデータをロー
ド、または異なるキャッシュラインへデータをストアさ
せた後に、原キャッシュラインへ復帰させて、後の必要
な命令を読出す。これは、（上述の、前に提案されたメ
モリにおけるようには）原キャッシュラインが廃棄され
ず、出力バッファ手段内に保持されるからである。上述
のように、これは、キャッシュラインの読出し動作の回
数を、命令−データ−命令系列のアクセスの場合におい
て、例えば、３回のアクセスから２回のアクセスへ減少
させることにより、例えば、キャッシュＲＡＭの電力消
費を、劇的に改善できる。
【００１０】好ましくは、出力バッファ手段は、少なく
とも２つの出力ラッチを含み、それぞれの出力ラッチは
１メモリセルグループの内容をストアする。実施例にお
いては、該出力ラッチの少なくとも１つは、トランジス
タまたは半導体ラッチのような能動ラッチである。しか
し、代替例としては、該出力ラッチの少なくとも１つ
は、容量性またはダイナミックラッチであってもよい。
このタイプのラッチは、実質的に、メモリセルのアレイ
に接続されたビットラインのキャパシタンスによって形
成できる。
とも２つの出力ラッチを含み、それぞれの出力ラッチは
１メモリセルグループの内容をストアする。実施例にお
いては、該出力ラッチの少なくとも１つは、トランジス
タまたは半導体ラッチのような能動ラッチである。しか
し、代替例としては、該出力ラッチの少なくとも１つ
は、容量性またはダイナミックラッチであってもよい。
このタイプのラッチは、実質的に、メモリセルのアレイ
に接続されたビットラインのキャパシタンスによって形
成できる。
【００１１】出力バッファ手段がいくつかのラッチによ
って形成され、そのそれぞれが１メモリセルグループを
ストアする時、前にラッチされたデータに制御された方
法でオーバライトすると有利である。これを行う１つの
方法は、読出し手段が、必要なメモリセルを含むメモリ
セルグループの内容を、最も古く書込まれた出力ラッチ
内に読出す動作ができる実施例において用いられる。
って形成され、そのそれぞれが１メモリセルグループを
ストアする時、前にラッチされたデータに制御された方
法でオーバライトすると有利である。これを行う１つの
方法は、読出し手段が、必要なメモリセルを含むメモリ
セルグループの内容を、最も古く書込まれた出力ラッチ
内に読出す動作ができる実施例において用いられる。
【００１２】データメモリが少なくとも２つのカテゴリ
のデータをストアする、別の実施例においては、それぞ
れのカテゴリからのデータは、出力ラッチのそれぞれの
（専用の）１つの中にストアできる。好ましくは、この
構成は、２つのカテゴリのデータ、すなわち、命令語
と、非命令語と、をストアするデータメモリに対して用
いられる。
のデータをストアする、別の実施例においては、それぞ
れのカテゴリからのデータは、出力ラッチのそれぞれの
（専用の）１つの中にストアできる。好ましくは、この
構成は、２つのカテゴリのデータ、すなわち、命令語
と、非命令語と、をストアするデータメモリに対して用
いられる。
【００１３】データメモリは、新しいメモリセルグルー
プが出力バッファ内へ読出されるべきか否かの表示が外
部装置により供給されるように、外部装置から制御でき
るが、１実施例においては、この表示は、データメモリ
自体内において、前記出力バッファ手段内にストアされ
ている前記メモリセルグループのアドレスを表示するア
ドレスデータをストアする手段と、必要なメモリセルの
前記アドレスおよびストアされているアドレスデータに
応答して、該必要なメモリセルを含む前記メモリセルグ
ループの前記内容が前記出力バッファ手段内にストアさ
れているか否かを検出する検出手段とを用いることによ
り得られ、該検出手段は、前記必要なメモリセルを含む
前記メモリセルグループの前記内容が前記出力バッファ
手段内にストアされているか否かの前記表示を発生し且
つ前記読出し手段へ供給する。
プが出力バッファ内へ読出されるべきか否かの表示が外
部装置により供給されるように、外部装置から制御でき
るが、１実施例においては、この表示は、データメモリ
自体内において、前記出力バッファ手段内にストアされ
ている前記メモリセルグループのアドレスを表示するア
ドレスデータをストアする手段と、必要なメモリセルの
前記アドレスおよびストアされているアドレスデータに
応答して、該必要なメモリセルを含む前記メモリセルグ
ループの前記内容が前記出力バッファ手段内にストアさ
れているか否かを検出する検出手段とを用いることによ
り得られ、該検出手段は、前記必要なメモリセルを含む
前記メモリセルグループの前記内容が前記出力バッファ
手段内にストアされているか否かの前記表示を発生し且
つ前記読出し手段へ供給する。
【００１４】実施例においては、前記検出手段は、前記
データメモリにアクセスする装置からの、現在の必要な
メモリセルが前の必要なメモリセルの隣接アドレスを有
するか否かについての表示に応答する。これは、前記現
在の必要なメモリセルの内容が、前記出力バッファ内に
おいて見出すことができることを、少なくとも部分的に
示す。
データメモリにアクセスする装置からの、現在の必要な
メモリセルが前の必要なメモリセルの隣接アドレスを有
するか否かについての表示に応答する。これは、前記現
在の必要なメモリセルの内容が、前記出力バッファ内に
おいて見出すことができることを、少なくとも部分的に
示す。
【００１５】好ましくは、前記読出し手段は、前記デー
タメモリにアクセスする装置からの、現在の必要なメモ
リセルが前の必要なメモリセルの隣接アドレスを有する
か否かについての表示に応答する。この場合、前記検出
手段は、（ある実施例において）順次アクセスが前記出
力バッファ手段内に保持されているキャッシュラインの
終端部をオーバランしたか否かをチェックするほかに
は、現在必要なワードが該バッファ手段内に保持されて
いるか否かをチェックする必要はない可能性がある。
タメモリにアクセスする装置からの、現在の必要なメモ
リセルが前の必要なメモリセルの隣接アドレスを有する
か否かについての表示に応答する。この場合、前記検出
手段は、（ある実施例において）順次アクセスが前記出
力バッファ手段内に保持されているキャッシュラインの
終端部をオーバランしたか否かをチェックするほかに
は、現在必要なワードが該バッファ手段内に保持されて
いるか否かをチェックする必要はない可能性がある。
【００１６】好ましくは、前記読出し装置は、現在の必
要なメモリセルのアドレスが、該必要なメモリセルを含
む前記メモリセルグループ内の最後のアドレスであるか
否かを検出する手段を含む。前記データメモリは、好ま
しくはキャッシュメモリである。本発明は、中央処理装
置と、以上において定められたデータメモリとを含むデ
ータ処理装置において特に有効に用いられる。
要なメモリセルのアドレスが、該必要なメモリセルを含
む前記メモリセルグループ内の最後のアドレスであるか
否かを検出する手段を含む。前記データメモリは、好ま
しくはキャッシュメモリである。本発明は、中央処理装
置と、以上において定められたデータメモリとを含むデ
ータ処理装置において特に有効に用いられる。
【００１７】好ましくは、中央処理装置は、現在の必要
なメモリセルが、前の必要なメモリセルの隣接アドレス
を有すること、を表示する動作を、該前の必要なメモリ
セルの該アドレスが、メモリセルグループ内の前記最後
のアドレスを有することを検出されなかった時にのみ、
行いうる。中央処理装置は、この検出を自身で行う、ま
たは上述の読出し手段による検出を信頼することができ
る。いずれの場合においても、次のアクセスが非順次的
に行われる事実は、前記読出し装置を自動的にトリガし
て、新しいキャッシュラインを前記出力バッファ手段内
へ読出すために用いることができる。
なメモリセルが、前の必要なメモリセルの隣接アドレス
を有すること、を表示する動作を、該前の必要なメモリ
セルの該アドレスが、メモリセルグループ内の前記最後
のアドレスを有することを検出されなかった時にのみ、
行いうる。中央処理装置は、この検出を自身で行う、ま
たは上述の読出し手段による検出を信頼することができ
る。いずれの場合においても、次のアクセスが非順次的
に行われる事実は、前記読出し装置を自動的にトリガし
て、新しいキャッシュラインを前記出力バッファ手段内
へ読出すために用いることができる。
【００１８】本発明は、第２特徴から見ると、所定のメ
モリセルグループとしてアクセスできるアドレス指定が
可能なメモリセルのアレイを有するデータメモリの動作
方法を提供し、該方法は、少なくとも最も最近に読出さ
れたメモリセルグループと、もう１つの前に読出された
メモリセルグループと、の内容を出力バッファ手段内に
ストアするステップと、必要なメモリセルを含む前記メ
モリセルグループの前記内容が、前記出力バッファ内に
ストアされているか否かの表示に応答して、前記必要な
メモリセルを含む前記メモリセルグループの前記内容を
前記出力バッファ手段内へ読出すステップとを含み、少
なくとも前記必要なメモリセルの前記内容は、前記出力
バッファ手段から出力として供給される。
モリセルグループとしてアクセスできるアドレス指定が
可能なメモリセルのアレイを有するデータメモリの動作
方法を提供し、該方法は、少なくとも最も最近に読出さ
れたメモリセルグループと、もう１つの前に読出された
メモリセルグループと、の内容を出力バッファ手段内に
ストアするステップと、必要なメモリセルを含む前記メ
モリセルグループの前記内容が、前記出力バッファ内に
ストアされているか否かの表示に応答して、前記必要な
メモリセルを含む前記メモリセルグループの前記内容を
前記出力バッファ手段内へ読出すステップとを含み、少
なくとも前記必要なメモリセルの前記内容は、前記出力
バッファ手段から出力として供給される。
【００１９】
【発明の実施の形態】本発明の、上述の、およびその他
の、諸目的および諸利点は、添付図面を参照しつつ読ま
れるべき実施例に関しての以下の詳細な説明において明
らかにされる。
の、諸目的および諸利点は、添付図面を参照しつつ読ま
れるべき実施例に関しての以下の詳細な説明において明
らかにされる。
【００２０】
【実施例】図１は、キャッシュランダムアクセスメモリ
（ＲＡＭ）２０に接続された処理コア１０を含むデータ
処理装置の概略図である。キャッシュＲＡＭ２０は、ア
クセス制御装置３０と、トランジスタメモリセルのアレ
イを含むメモリアレイ４０と、２つのラインバッファ５
０、６０と、マルチプレクサ７０とを含む。
（ＲＡＭ）２０に接続された処理コア１０を含むデータ
処理装置の概略図である。キャッシュＲＡＭ２０は、ア
クセス制御装置３０と、トランジスタメモリセルのアレ
イを含むメモリアレイ４０と、２つのラインバッファ５
０、６０と、マルチプレクサ７０とを含む。
【００２１】処理コア１０およびキャッシュＲＡＭ２０
は、共通集積回路のそれぞれの部分として製造できる。
メモリアレイ４０は、いくつかのキャッシュライン４５
を含み、そのそれぞれは、２５６メモリセルから形成さ
れる。従って、キャッシュラインは、それぞれが３２ビ
ット（４バイト）のデータを含む８つのデータワードを
ストアする。
は、共通集積回路のそれぞれの部分として製造できる。
メモリアレイ４０は、いくつかのキャッシュライン４５
を含み、そのそれぞれは、２５６メモリセルから形成さ
れる。従って、キャッシュラインは、それぞれが３２ビ
ット（４バイト）のデータを含む８つのデータワードを
ストアする。
【００２２】この図および図２から図４までにおいて
は、キャッシュＲＡＭからデータを読取る機構が主とし
て示されている。他の点では、ビットラインを経てのキ
ャッシュＲＡＭへのデータの書込みのための機構は通常
のものである。
は、キャッシュＲＡＭからデータを読取る機構が主とし
て示されている。他の点では、ビットラインを経てのキ
ャッシュＲＡＭへのデータの書込みのための機構は通常
のものである。
【００２３】以下に詳述されるアクセス制御装置３０の
制御のもと、キャッシュライン４５の１つがアクセスの
ために選択可能であり、そのキャッシュライン内に保持
されているデータは（通常のセンスアンプを経て）ビッ
トライン５５上へ出力される。ビットライン５５は、ラ
インバッファ５０およびラインバッファ６０へ並列に供
給される。
制御のもと、キャッシュライン４５の１つがアクセスの
ために選択可能であり、そのキャッシュライン内に保持
されているデータは（通常のセンスアンプを経て）ビッ
トライン５５上へ出力される。ビットライン５５は、ラ
インバッファ５０およびラインバッファ６０へ並列に供
給される。
【００２４】キャッシュＲＡＭ２０は、プロセッサ命令
および処理されるべきデータの双方をストアするために
用いられる。一般に、処理コア１０は、キャッシュＲＡ
Ｍ２０の１部分にストアされている１つまたはそれ以上
の命令語へのアクセスを要求し、続いて、キャッシュＲ
ＡＭ２０の異なる部分にストアされているさまざまなデ
ータワードへのアクセスが行われる。データワードがア
クセスされた後には、処理コア１０は、前にアクセスさ
れた命令語に隣接してストアされている、さらなる命令
語へのアクセスへ復帰する。
および処理されるべきデータの双方をストアするために
用いられる。一般に、処理コア１０は、キャッシュＲＡ
Ｍ２０の１部分にストアされている１つまたはそれ以上
の命令語へのアクセスを要求し、続いて、キャッシュＲ
ＡＭ２０の異なる部分にストアされているさまざまなデ
ータワードへのアクセスが行われる。データワードがア
クセスされた後には、処理コア１０は、前にアクセスさ
れた命令語に隣接してストアされている、さらなる命令
語へのアクセスへ復帰する。
【００２５】従って、通常の動作においては、処理コア
１０は、メモリアレイ４０の２つの異なる部分、すなわ
ちデータワードをストアする部分と、命令語をストアす
る部分とに対し交互のアクセスを要求する。（前述され
た、前に提案されたキャッシュメモリにおけるように）
処理コア１０がキャッシュＲＡＭ２０の新しい部分への
アクセスを要求する毎に、もし全キャッシュラインがア
クセスされなくてはならないとすれば、これは、全キャ
ッシュライン４５が、交互の命令−データ−命令のアク
セスのために、繰り返して読出されなくてはならないこ
とを意味する。これは、キャッシュＲＡＭ２０の平均電
力消費（および恐らくは平均アクセス時間をも）増大さ
せる。
１０は、メモリアレイ４０の２つの異なる部分、すなわ
ちデータワードをストアする部分と、命令語をストアす
る部分とに対し交互のアクセスを要求する。（前述され
た、前に提案されたキャッシュメモリにおけるように）
処理コア１０がキャッシュＲＡＭ２０の新しい部分への
アクセスを要求する毎に、もし全キャッシュラインがア
クセスされなくてはならないとすれば、これは、全キャ
ッシュライン４５が、交互の命令−データ−命令のアク
セスのために、繰り返して読出されなくてはならないこ
とを意味する。これは、キャッシュＲＡＭ２０の平均電
力消費（および恐らくは平均アクセス時間をも）増大さ
せる。
【００２６】この問題を軽減するために、本実施例は、
アクセス制御装置３０の制御のもとに動作する２つのラ
インバッファ５０、６０を用いる。次に、この構成を詳
細に説明する。
アクセス制御装置３０の制御のもとに動作する２つのラ
インバッファ５０、６０を用いる。次に、この構成を詳
細に説明する。
【００２７】本実施例においては、キャッシュライン４
５がアクセスされた時、そのキャッシュラインの内容
は、ラインバッファ５０、６０の一方にストアされる。
そのバッファは、アクセス制御装置３０の制御下にあ
り、「現」バッファと呼ばれる。該現ラインバッファの
内容は、マルチプレクサ７０（これもアクセス制御装置
３０の制御下にある）を経て、処理コア１０の入力へ送
られる。メモリアレイ４０から読出される次のキャッシ
ュライン４５は、ラインバッファ５０、６０の他方の１
つの中にストアされ、そのバッファは次に、新しい現バ
ッファになる。これは、前に読出されたキャッシュライ
ンの内容が廃棄されずに、非現ラインバッファ内にスト
アされることを意味する。
５がアクセスされた時、そのキャッシュラインの内容
は、ラインバッファ５０、６０の一方にストアされる。
そのバッファは、アクセス制御装置３０の制御下にあ
り、「現」バッファと呼ばれる。該現ラインバッファの
内容は、マルチプレクサ７０（これもアクセス制御装置
３０の制御下にある）を経て、処理コア１０の入力へ送
られる。メモリアレイ４０から読出される次のキャッシ
ュライン４５は、ラインバッファ５０、６０の他方の１
つの中にストアされ、そのバッファは次に、新しい現バ
ッファになる。これは、前に読出されたキャッシュライ
ンの内容が廃棄されずに、非現ラインバッファ内にスト
アされることを意味する。
【００２８】アクセス制御装置３０は、ラインバッファ
５０、６０のそれぞれの中にストアされている特定のキ
ャッシュライン４５のレコードを、いずれのラインバッ
ファが現ラインバッファであるかの表示と共に保持す
る。処理コア１０がキャッシュＲＡＭ２０内にストアさ
れているワードへのアクセスを要求する毎に、処理コア
１０は、アクセス制御装置３０へアドレスを送信する。
次に、アクセス制御装置３０は、そのワードを保持する
キャッシュライン４５が既に読出され、かつなお現在ラ
インバッファ５０、６０の一方内にストアされているか
否かを検出する。もし必要なキャッシュライン４５が、
ラインバッファ５０、６０の一方内にストアされていれ
ば、そのバッファは次に現ラインバッファとなり、マル
チプレクサ７０がそのラインバッファの出力を選択し、
必要なワードは、メモリアレイへのアクセスを再び必要
とすることなく、処理コア１０へ供給される。しかし、
もしアクセス制御装置３０が、必要なワードがラインバ
ッファ５０、６０のいずれにもストアされていないこと
を検出すれば、アクセス制御装置３０は、必要なキャッ
シュライン４５がメモリアレイ４０から読出されるよう
に、メモリアレイ４０を制御する。そのキャッシュライ
ン４５内にストアされているデータは、ビットライン５
５上へ出力され、かつアクセス制御装置３０の制御のも
とに、非現ラインバッファ内にストアされる（該非現ラ
インバッファは次に、出力のための現ラインバッファと
なる）。
５０、６０のそれぞれの中にストアされている特定のキ
ャッシュライン４５のレコードを、いずれのラインバッ
ファが現ラインバッファであるかの表示と共に保持す
る。処理コア１０がキャッシュＲＡＭ２０内にストアさ
れているワードへのアクセスを要求する毎に、処理コア
１０は、アクセス制御装置３０へアドレスを送信する。
次に、アクセス制御装置３０は、そのワードを保持する
キャッシュライン４５が既に読出され、かつなお現在ラ
インバッファ５０、６０の一方内にストアされているか
否かを検出する。もし必要なキャッシュライン４５が、
ラインバッファ５０、６０の一方内にストアされていれ
ば、そのバッファは次に現ラインバッファとなり、マル
チプレクサ７０がそのラインバッファの出力を選択し、
必要なワードは、メモリアレイへのアクセスを再び必要
とすることなく、処理コア１０へ供給される。しかし、
もしアクセス制御装置３０が、必要なワードがラインバ
ッファ５０、６０のいずれにもストアされていないこと
を検出すれば、アクセス制御装置３０は、必要なキャッ
シュライン４５がメモリアレイ４０から読出されるよう
に、メモリアレイ４０を制御する。そのキャッシュライ
ン４５内にストアされているデータは、ビットライン５
５上へ出力され、かつアクセス制御装置３０の制御のも
とに、非現ラインバッファ内にストアされる（該非現ラ
インバッファは次に、出力のための現ラインバッファと
なる）。
【００２９】図１に示されている実施例においては、ラ
インバッファ５０、６０のそれぞれは、命令語またはデ
ータワードのいずれかをストアできる。実際には、ライ
ンバッファ５０、６０の一方は、命令語をストアする傾
向があり、他方は、データワードをストアする傾向があ
るが、その理由は、単にこれら２つのタイプのワード間
で一般に交互するアクセスが要求されるからである。
インバッファ５０、６０のそれぞれは、命令語またはデ
ータワードのいずれかをストアできる。実際には、ライ
ンバッファ５０、６０の一方は、命令語をストアする傾
向があり、他方は、データワードをストアする傾向があ
るが、その理由は、単にこれら２つのタイプのワード間
で一般に交互するアクセスが要求されるからである。
【００３０】図２は、第２実施例を示し、この実施例は
命令語をストアするための専用ラインバッファと、デー
タワードをストアするための第２専用ラインバッファと
を有する。図２において、処理コア１１０は、アクセス
制御装置１３０と、いくつかのキャッシュライン１４５
から形成されたメモリアレイ１４０と、２つのラインバ
ッファ１５０、１６０とを含むキャッシュＲＡＭ１２０
と通信する。
命令語をストアするための専用ラインバッファと、デー
タワードをストアするための第２専用ラインバッファと
を有する。図２において、処理コア１１０は、アクセス
制御装置１３０と、いくつかのキャッシュライン１４５
から形成されたメモリアレイ１４０と、２つのラインバ
ッファ１５０、１６０とを含むキャッシュＲＡＭ１２０
と通信する。
【００３１】処理コア１１０は、必要なデータまたは命
令語のアドレスを発生し、それはアクセス制御装置１３
０により、「非データ命令（ｉｎｓｔｒｕｃｔｉｏｎ−
ｎｏｔ−ｄａｔａ）」（Ｉ／Ｄ（バー））信号ラインと
共に処理される。非データ命令信号ラインは、処理コア
がキャッシュＲＡＭ１２０から命令を読出しつつある時
に、一方のラインバッファ（実際には、ラインバッファ
１５０）が動作を可能化され、処理コア１１０がキャッ
シュＲＡＭ１２０からデータワードを読出しつつある時
に、他方のラインバッファ（ラインバッファ１６０）が
動作を可能化されるように、相補的なそれぞれの形式で
ラインバッファ１５０、１６０へ供給される。
令語のアドレスを発生し、それはアクセス制御装置１３
０により、「非データ命令（ｉｎｓｔｒｕｃｔｉｏｎ−
ｎｏｔ−ｄａｔａ）」（Ｉ／Ｄ（バー））信号ラインと
共に処理される。非データ命令信号ラインは、処理コア
がキャッシュＲＡＭ１２０から命令を読出しつつある時
に、一方のラインバッファ（実際には、ラインバッファ
１５０）が動作を可能化され、処理コア１１０がキャッ
シュＲＡＭ１２０からデータワードを読出しつつある時
に、他方のラインバッファ（ラインバッファ１６０）が
動作を可能化されるように、相補的なそれぞれの形式で
ラインバッファ１５０、１６０へ供給される。
【００３２】アクセス制御装置１３０は、もし現アクセ
スに対する必要なデータまたは命令語が、すでに適切な
ラインバッファ１５０、１６０内にストアされていれ
ば、そのワードが再びアクセスされずに単に適切なすな
わち該当するラインバッファから読出されるように、キ
ャッシュラインのアドレスのレコードを、ラインバッフ
ァ１５０、１６０のそれぞれの中に保持する。
スに対する必要なデータまたは命令語が、すでに適切な
ラインバッファ１５０、１６０内にストアされていれ
ば、そのワードが再びアクセスされずに単に適切なすな
わち該当するラインバッファから読出されるように、キ
ャッシュラインのアドレスのレコードを、ラインバッフ
ァ１５０、１６０のそれぞれの中に保持する。
【００３３】図３は、第３実施例の概略図であり、この
実施例においては、処理コア２１０は、アクセス制御装
置２３０と、キャッシュライン２４５を有するメモリア
レイ２４０と、ラインバッファ２５０、２６０とを含む
キャッシュＲＡＭ２２０と通信する。
実施例においては、処理コア２１０は、アクセス制御装
置２３０と、キャッシュライン２４５を有するメモリア
レイ２４０と、ラインバッファ２５０、２６０とを含む
キャッシュＲＡＭ２２０と通信する。
【００３４】この場合も、ラインバッファ２５０、２６
０は、命令語またはデータワードのいずれかに対する専
用のものとなる。現在必要なワードの性質に依存して用
いられるべきラインバッファは、「適切な」ラインバッ
ファと呼ばれる。
０は、命令語またはデータワードのいずれかに対する専
用のものとなる。現在必要なワードの性質に依存して用
いられるべきラインバッファは、「適切な」ラインバッ
ファと呼ばれる。
【００３５】アクセス制御装置２３０の動作は、処理コ
ア２１０からの「順次」フラグの使用により、図２のア
クセス制御装置１３０に比し簡単化される。順次フラグ
は、アクセス制御装置２３０へ供給され、処理コア２１
０が要求する現キャッシュアクセスが、直前のキャッシ
ュアクセスに対して順次的であることを表示する。順次
アクセスの例は、処理コア２１０が第１命令にアクセス
し、その命令を処理またはパイプラインし終わると、キ
ャッシュＲＡＭ２２０内の隣接メモリアドレスにストア
されている、直後に続く命令にアクセスするものであ
る。
ア２１０からの「順次」フラグの使用により、図２のア
クセス制御装置１３０に比し簡単化される。順次フラグ
は、アクセス制御装置２３０へ供給され、処理コア２１
０が要求する現キャッシュアクセスが、直前のキャッシ
ュアクセスに対して順次的であることを表示する。順次
アクセスの例は、処理コア２１０が第１命令にアクセス
し、その命令を処理またはパイプラインし終わると、キ
ャッシュＲＡＭ２２０内の隣接メモリアドレスにストア
されている、直後に続く命令にアクセスするものであ
る。
【００３６】図３の装置は、いくつかの異なる動作モー
ドで動作させることができる。以下、これらを順次説明
する。異なる諸モードは、処理コアおよび／またはアク
セス制御装置のために用いられるハードウェアまたはオ
ペレーティングソフトウェアに反映させることができ
る。一般に、これらの差は、図３の概略的性質からは明
らかではないが、以下の説明において明らかにされる。
ドで動作させることができる。以下、これらを順次説明
する。異なる諸モードは、処理コアおよび／またはアク
セス制御装置のために用いられるハードウェアまたはオ
ペレーティングソフトウェアに反映させることができ
る。一般に、これらの差は、図３の概略的性質からは明
らかではないが、以下の説明において明らかにされる。
【００３７】第１動作モード キャッシュアクセスが順次的である時は、それは一般
に、前のキャッシュアクセスと同じキャッシュラインへ
のアクセスを要求する。しかし、上述のように、そのキ
ャッシュラインは、（命令に対する）ラインバッファ２
５０、または（データワードに対する）ラインバッファ
２６０内にストアされているはずである。従って、必要
なワードは、処理コア２１０からの非データ命令制御フ
ラグによって選択された適切なラインバッファ２５０、
２６０から読出すことができる。
に、前のキャッシュアクセスと同じキャッシュラインへ
のアクセスを要求する。しかし、上述のように、そのキ
ャッシュラインは、（命令に対する）ラインバッファ２
５０、または（データワードに対する）ラインバッファ
２６０内にストアされているはずである。従って、必要
なワードは、処理コア２１０からの非データ命令制御フ
ラグによって選択された適切なラインバッファ２５０、
２６０から読出すことができる。
【００３８】しかし、現在必要な順次アクセスされたワ
ードが、適切なラインバッファ内に現在保持されている
キャッシュラインの端部を実際にオーバランしているか
否かを検出することが必要である。もしオーバランして
いれば、そのラインバッファの内容は、次のキャッシュ
ラインを該バッファ内へ読出すことによりリフレッシュ
されなければならない。従って、この動作モードにおけ
るアクセス制御装置２３０の主な役割は、以下のように
なる。
ードが、適切なラインバッファ内に現在保持されている
キャッシュラインの端部を実際にオーバランしているか
否かを検出することが必要である。もしオーバランして
いれば、そのラインバッファの内容は、次のキャッシュ
ラインを該バッファ内へ読出すことによりリフレッシュ
されなければならない。従って、この動作モードにおけ
るアクセス制御装置２３０の主な役割は、以下のように
なる。
【００３９】
【表１】
【００４０】現在必要なワードが、現在バッファされた
キャッシュラインの端部をオーバランしたか否かの検出
は、必要なアドレスの最低次ビットが、キャッシュライ
ンの最初に対応するか否かを検出することによって行う
ことができる。
キャッシュラインの端部をオーバランしたか否かの検出
は、必要なアドレスの最低次ビットが、キャッシュライ
ンの最初に対応するか否かを検出することによって行う
ことができる。
【００４１】第２動作モード 代替例としては、アクセス制御装置は、順次アクセスに
おいては第１動作モードにおけるように動作するが、非
順次アクセスにおいては常に、新しいキャッシュライン
を適切なラインバッファ内へ読出す。これは、アクセス
制御装置が行わなければならない唯一のアドレス比較に
よって、現在必要とされているワードが、バッファされ
たキャッシュラインの端部をオーバランしているか否か
をチェックすることであることを意味する。これらの動
作は以下のように要約される。
おいては第１動作モードにおけるように動作するが、非
順次アクセスにおいては常に、新しいキャッシュライン
を適切なラインバッファ内へ読出す。これは、アクセス
制御装置が行わなければならない唯一のアドレス比較に
よって、現在必要とされているワードが、バッファされ
たキャッシュラインの端部をオーバランしているか否か
をチェックすることであることを意味する。これらの動
作は以下のように要約される。
【００４２】
【表２】
【００４３】第３動作モード 第３動作モードにおいては、アクセス制御装置は、現在
必要なワードが、現在バッファされたキャッシュライン
の端部にあるか否かを検出する。もしある場合は、アク
セス制御装置は、処理コア２１０へ送られる「ライン端
部」フラグをセットする。ライン端部フラグがセットさ
れた時は、処理コアによる次のキャッシュアクセスは、
常に非順次アクセスであるように強制される。非順次ア
クセスが処理コアによって行われる時、アクセス制御装
置は応答して、常に、完全なキャッシュラインを適切な
ラインバッファ内に読出す。これらの動作は、以下のよ
うに要約される。
必要なワードが、現在バッファされたキャッシュライン
の端部にあるか否かを検出する。もしある場合は、アク
セス制御装置は、処理コア２１０へ送られる「ライン端
部」フラグをセットする。ライン端部フラグがセットさ
れた時は、処理コアによる次のキャッシュアクセスは、
常に非順次アクセスであるように強制される。非順次ア
クセスが処理コアによって行われる時、アクセス制御装
置は応答して、常に、完全なキャッシュラインを適切な
ラインバッファ内に読出す。これらの動作は、以下のよ
うに要約される。
【００４４】
【表３】
【００４５】この動作モードにおいては、処理コアおよ
びキャッシュＲＡＭは、協働してアクセス制御装置の処
理要求を減少させる。アクセス制御装置が、入来する
（必要な）アドレスを、ストアされているアドレスと比
較する必要はもうない。アクセス制御装置が行わなくて
はならないのは、最後の（この場合は、８番目の）ワー
ドが、ラインバッファの１つから読出されつつある時、
フラグをセットすることのみである。処理コアは次に、
（順次フラグをセットしないことにより）自動的に次の
キャッシュアクセスを非順次アクセスにする。アクセス
制御装置は、非順次アクセスを、キャッシュラインが適
切なラインバッファ２５０、２６０内へ読出されること
を常に要求するものとして解釈する。
びキャッシュＲＡＭは、協働してアクセス制御装置の処
理要求を減少させる。アクセス制御装置が、入来する
（必要な）アドレスを、ストアされているアドレスと比
較する必要はもうない。アクセス制御装置が行わなくて
はならないのは、最後の（この場合は、８番目の）ワー
ドが、ラインバッファの１つから読出されつつある時、
フラグをセットすることのみである。処理コアは次に、
（順次フラグをセットしないことにより）自動的に次の
キャッシュアクセスを非順次アクセスにする。アクセス
制御装置は、非順次アクセスを、キャッシュラインが適
切なラインバッファ２５０、２６０内へ読出されること
を常に要求するものとして解釈する。
【００４６】第４動作モード もう１つの動作モードにおいては、処理コア自体が、そ
れぞれのキャッシュラインから読出されたワード数の、
またはキャッシュライン内の現在必要なワードの位置
の、レコードを保持する。処理コアは次に、アクセス制
御装置からのライン端部フラグを必要とすることなく、
非順次アクセスでそれぞれのキャッシュラインへの最初
のアクセスを自動的に行う。この場合は、アクセス制御
装置の動作は以下のようにさらに簡単化される。
れぞれのキャッシュラインから読出されたワード数の、
またはキャッシュライン内の現在必要なワードの位置
の、レコードを保持する。処理コアは次に、アクセス制
御装置からのライン端部フラグを必要とすることなく、
非順次アクセスでそれぞれのキャッシュラインへの最初
のアクセスを自動的に行う。この場合は、アクセス制御
装置の動作は以下のようにさらに簡単化される。
【００４７】
【表４】
【００４８】第５および第６動作モード さらなる可能な動作モードにおいては、アクセス制御装
置は、順次アクセスにおける第３または第４モードにお
けるように動作できるが、非順次アクセスにおいては、
（第１モードにおけるように）アドレス比較を行うこと
ができる。
置は、順次アクセスにおける第３または第４モードにお
けるように動作できるが、非順次アクセスにおいては、
（第１モードにおけるように）アドレス比較を行うこと
ができる。
【００４９】最後に、図４は、第４実施例の概略図であ
り、この実施例においては、中央処理装置（ＣＰＵ）３
００は、処理コア３１０と、プリフェッチユニット３１
２と、マルチプレクサ３１４と、キャッシュＲＡＭ３２
０と通信するバスドライバ３１６とを含み、キャッシュ
ＲＡＭ３２０は、アクセス制御装置３３０と、キャッシ
ュライン３４５とを有するメモリ３４０と、ラインバッ
ファ３５０、３６０と、バスドライバ３７０とを含む。
り、この実施例においては、中央処理装置（ＣＰＵ）３
００は、処理コア３１０と、プリフェッチユニット３１
２と、マルチプレクサ３１４と、キャッシュＲＡＭ３２
０と通信するバスドライバ３１６とを含み、キャッシュ
ＲＡＭ３２０は、アクセス制御装置３３０と、キャッシ
ュライン３４５とを有するメモリ３４０と、ラインバッ
ファ３５０、３６０と、バスドライバ３７０とを含む。
【００５０】マルチプレクサ３１４は、（ドライバ３１
６および単方向バス３８０を経て）キャッシュＲＡＭ３
２０へ伝送されるべき、以下の中から選択された情報を
供給する。キャッシュＲＡＭ（ＲＡ／ＷＡ）内の必要な
ワードのアドレスを示す読出しアドレスまたは書込みア
ドレス、キャッシュＲＡＭ（ＷＤ）へ書込まれるべきデ
ータ、および前記キャッシュＲＡＭ内に保持されている
命令のアドレスを示すプログラムカウンタ（ＰＣ）。
６および単方向バス３８０を経て）キャッシュＲＡＭ３
２０へ伝送されるべき、以下の中から選択された情報を
供給する。キャッシュＲＡＭ（ＲＡ／ＷＡ）内の必要な
ワードのアドレスを示す読出しアドレスまたは書込みア
ドレス、キャッシュＲＡＭ（ＷＤ）へ書込まれるべきデ
ータ、および前記キャッシュＲＡＭ内に保持されている
命令のアドレスを示すプログラムカウンタ（ＰＣ）。
【００５１】マルチプレクサ３１４は、アドレスフラグ
（ＡＦ）および命令フラグ（ＩＦ）の制御のもとに、単
方向バス３８０を経て伝送されるべき以上のアイテムの
１つを選択する。アドレスフラグは、処理コア３１０に
より発生され、該コアが、キャッシュＲＡＭ３２０への
非順次的読出しまたは書込みアクセスを要求しており、
かつ単方向バス３８０上にアドレスを配置しつつあるこ
とを表示し、命令フラグは、プリフェッチユニット３１
２により発生され、該プリフェッチユニットがキャッシ
ュＲＡＭ３２０内の命令語へのアクセスを要求している
ことを表示する。単方向バス３８０上へ伝送されるアイ
テムは、アドレスフラグおよび（データワードの読出し
および書込み動作をそれぞれ表示する読出しフラグおよ
び書込みフラグを含む）他のフラグと共に、アクセス制
御装置３３０へ供給される。アクセス制御装置３３０お
よび処理コア３１０は、図３に関連して上述されたアク
セス制御装置のいずれとも同様に動作し、順次または非
順次アクセスおよび命令の表示としてアドレスフラグ、
上述の非データ命令フラグの代わりに読出しおよび書込
みフラグを用いる。もしさまざまな動作モードの特定の
１つにおいて適切ならば、アクセス制御装置はライン端
部フラグを処理コアへ供給し返す。
（ＡＦ）および命令フラグ（ＩＦ）の制御のもとに、単
方向バス３８０を経て伝送されるべき以上のアイテムの
１つを選択する。アドレスフラグは、処理コア３１０に
より発生され、該コアが、キャッシュＲＡＭ３２０への
非順次的読出しまたは書込みアクセスを要求しており、
かつ単方向バス３８０上にアドレスを配置しつつあるこ
とを表示し、命令フラグは、プリフェッチユニット３１
２により発生され、該プリフェッチユニットがキャッシ
ュＲＡＭ３２０内の命令語へのアクセスを要求している
ことを表示する。単方向バス３８０上へ伝送されるアイ
テムは、アドレスフラグおよび（データワードの読出し
および書込み動作をそれぞれ表示する読出しフラグおよ
び書込みフラグを含む）他のフラグと共に、アクセス制
御装置３３０へ供給される。アクセス制御装置３３０お
よび処理コア３１０は、図３に関連して上述されたアク
セス制御装置のいずれとも同様に動作し、順次または非
順次アクセスおよび命令の表示としてアドレスフラグ、
上述の非データ命令フラグの代わりに読出しおよび書込
みフラグを用いる。もしさまざまな動作モードの特定の
１つにおいて適切ならば、アクセス制御装置はライン端
部フラグを処理コアへ供給し返す。
【００５２】アクセス制御装置３３０の制御のもとに、
必要なデータまたは命令語は、メモリアレイ３４０から
読出されるか、または、ラインバッファ３５０、３６０
の適切な１つからバスドライバ３７０へ直接出力され
る。そのデータまたは命令語は次に、第２単方向バス３
９０を経てＣＰＵ３００へ伝送される。ＣＰＵ３００に
おいては、単方向バス３９０上へ伝送されたアイテム
は、（もしそれが命令であれば）プリフェッチユニット
３１２へ、または（もしそれがデータワードであれば）
処理コア３１０の読出しデータ（ＲＤ）入力へ送られ
る。
必要なデータまたは命令語は、メモリアレイ３４０から
読出されるか、または、ラインバッファ３５０、３６０
の適切な１つからバスドライバ３７０へ直接出力され
る。そのデータまたは命令語は次に、第２単方向バス３
９０を経てＣＰＵ３００へ伝送される。ＣＰＵ３００に
おいては、単方向バス３９０上へ伝送されたアイテム
は、（もしそれが命令であれば）プリフェッチユニット
３１２へ、または（もしそれがデータワードであれば）
処理コア３１０の読出しデータ（ＲＤ）入力へ送られ
る。
【００５３】図４に示されている単方向バスを用いる利
点は、（それぞれのバスドライバを停止させることによ
り）１方向へのバス伝送を中止して、関連する電力消費
および遅延を有する他方向への伝送を（異なるバスドラ
イバを初期化することにより）再開する必要がないこと
である。
点は、（それぞれのバスドライバを停止させることによ
り）１方向へのバス伝送を中止して、関連する電力消費
および遅延を有する他方向への伝送を（異なるバスドラ
イバを初期化することにより）再開する必要がないこと
である。
【００５４】全ての上述の実施例において、ラインバッ
ファ（５０、６０；１５０、１６０；２５０、２６０；
３５０、３６０）はスタティックラッチ、（キャパシタ
または、２つのバッファの一方においては、ビットライ
ンのキャパシタンス、のような）ダイナミックラッチ、
またはビットライン上の値を一時的に保持できる他の装
置でもよい。もちろん、３つまたはそれ以上のラインバ
ッファを使用することもでき、この構成は、図１から図
４までに関連して上述された２つのカテゴリのワード
（命令語およびデータワード）よりも多くをストアする
キャッシュメモリに対して適切となろう。この場合に
は、ラインバッファの内容は、同じカテゴリのデータに
よって、または「最も古く用いられた」という根拠に基
づいて、オーバライトされてもよい。
ファ（５０、６０；１５０、１６０；２５０、２６０；
３５０、３６０）はスタティックラッチ、（キャパシタ
または、２つのバッファの一方においては、ビットライ
ンのキャパシタンス、のような）ダイナミックラッチ、
またはビットライン上の値を一時的に保持できる他の装
置でもよい。もちろん、３つまたはそれ以上のラインバ
ッファを使用することもでき、この構成は、図１から図
４までに関連して上述された２つのカテゴリのワード
（命令語およびデータワード）よりも多くをストアする
キャッシュメモリに対して適切となろう。この場合に
は、ラインバッファの内容は、同じカテゴリのデータに
よって、または「最も古く用いられた」という根拠に基
づいて、オーバライトされてもよい。
【００５５】さらに別の実施例においては、上述の技術
は、それぞれが例えば１キロバイトのデータをストアす
るブロックまたはセグメントのアレイから形成されたキ
ャッシュメモリに適用できる。この場合には、それぞれ
のセグメントに対して少なくとも１つのラインバッファ
が備えられ、そのセグメントによって出力された前に読
出されたデータをストアする。それらのセグメントは、
例えば、アソシアチブ４×４アレイによって配列され、
該セグメントのそれぞれの行は、４重の連想（アソシア
チブ）キャッシュを形成する。直接アドレス指定を用い
て、正しい行が選択され、次にその行のセグメント内の
正しいキャッシュラインが選択される。このようにし
て、キャッシュラインをセグメントに分割することによ
り、ビットラインのキャパシタンスは減少され、より高
速度かつより低電力消費の動作が得られる。
は、それぞれが例えば１キロバイトのデータをストアす
るブロックまたはセグメントのアレイから形成されたキ
ャッシュメモリに適用できる。この場合には、それぞれ
のセグメントに対して少なくとも１つのラインバッファ
が備えられ、そのセグメントによって出力された前に読
出されたデータをストアする。それらのセグメントは、
例えば、アソシアチブ４×４アレイによって配列され、
該セグメントのそれぞれの行は、４重の連想（アソシア
チブ）キャッシュを形成する。直接アドレス指定を用い
て、正しい行が選択され、次にその行のセグメント内の
正しいキャッシュラインが選択される。このようにし
て、キャッシュラインをセグメントに分割することによ
り、ビットラインのキャパシタンスは減少され、より高
速度かつより低電力消費の動作が得られる。
【００５６】ここでは、添付図面を参照しつつ、本発明
の実施例を詳細に説明してきたが、本発明は、これらの
精細な実施例に限定されるものではないこと、および添
付の特許請求の範囲によって定められる本発明の範囲お
よび精神から逸脱することなく、本当業者によりさまざ
まな変更および改変を行えることを理解すべきである。
の実施例を詳細に説明してきたが、本発明は、これらの
精細な実施例に限定されるものではないこと、および添
付の特許請求の範囲によって定められる本発明の範囲お
よび精神から逸脱することなく、本当業者によりさまざ
まな変更および改変を行えることを理解すべきである。
【図１】処理コアおよびキャッシュランダムアクセスメ
モリ（ＲＡＭ）を含むデータ処理装置の概略図。
モリ（ＲＡＭ）を含むデータ処理装置の概略図。
【図２】処理コアおよびキャッシュＲＡＭを含むデータ
処理装置の第２実施例の概略図。
処理装置の第２実施例の概略図。
【図３】処理コアおよびキャッシュＲＡＭを含むデータ
処理装置の第３実施例の概略図。
処理装置の第３実施例の概略図。
【図４】処理コアおよびキャッシュＲＡＭを含むデータ
処理装置の第４実施例の概略図。
処理装置の第４実施例の概略図。
【符号の説明】 １０ 処理コア ２０ キャッシュＲＡＭ ３０ アクセス制御装置 ４０ メモリアレイ ５０ ラインバッファ ６０ ラインバッファ １１０ 処理コア １２０ キャッシュＲＡＭ １３０ アクセス制御装置 １４０ メモリアレイ １５０ ラインバッファ １６０ ラインバッファ ２１０ 処理コア ２２０ キャッシュＲＡＭ ２３０ アクセス制御装置 ２４０ メモリアレイ ２５０ ラインバッファ ２６０ ラインバッファ ３００ 中央処理装置 ３１０ 処理コア ３２０ キャッシュＲＡＭ ３３０ アクセス制御装置 ３４０ メモリアレイ ３５０ ラインバッファ ３６０ ラインバッファ
Claims (17)
- 【請求項１】 所定のメモリセルグループとしてアクセ
ス可能なアドレス指定が可能なメモリセルのアレイと、 少なくとも最も最近に読出されたメモリセルグループ
と、もう１つ前に読出されたメモリセルグループと、の
内容をストアするための出力バッファ手段と、 必要なメモリセルを含む前記メモリセルグループの前記
内容が、前記出力バッファ内にストアされているか否か
の表示に応答して、前記必要なメモリセルを含む前記メ
モリセルグループの前記内容を前記出力バッファ手段内
へ読出す読出手段とを含み少なくとも前記必要なメモリ
セルの前記内容が、前記出力バッファ手段から出力とし
て供給されるデータメモリ。 - 【請求項２】 前記出力バッファ手段が、少なくとも２
つの出力ラッチであってそれぞれの出力ラッチが１メモ
リセルグループの前記内容をストアする、該少なくとも
２つの出力ラッチを含む請求項１記載のデータメモリ。 - 【請求項３】 少なくとも１つの前記出力ラッチが能動
ラッチである請求項２記載のデータメモリ。 - 【請求項４】 少なくとも１つの前記出力ラッチが容量
性ラッチである請求項２記載のデータメモリ。 - 【請求項５】 前記容量性ラッチ、または前記容量性ラ
ッチの１つが、前記メモリセルのアレイに接続されたビ
ットラインのキャパシタンスにより実質的に形成される
請求項４記載のデータメモリ。 - 【請求項６】 前記読出手段が、前記必要なメモリセル
を含む前記メモリセルグループの前記内容を、最も古く
書込まれた前記出力ラッチ内に読出すべく動作可能な請
求項２記載のデータメモリ。 - 【請求項７】 前記データメモリが少なくとも２つのカ
テゴリのデータをストアし、それぞれのカテゴリからの
データが前記出力ラッチのそれぞれの１つにストアされ
る請求項２記載のデータメモリ。 - 【請求項８】 前記データメモリが２つのカテゴリのデ
ータ、すなわち、 命令語と、 非命令語とをストアする請求項７記載のデータメモリ。 - 【請求項９】 前記出力バッファ手段内にストアされて
いる前記メモリセルグループのアドレスを表示するアド
レスデータをストアする手段と、 必要なメモリセルの前記アドレスおよび前記アドレスデ
ータに応答して、該必要なメモリセルを含む前記メモリ
セルグループの前記内容が前記出力バッファ手段内にス
トアされているか否かを決定する検出手段とを含み、 該検出手段が、前記必要なメモリセルを含む前記メモリ
セルグループの前記内容が前記出力バッファ手段内にス
トアされているか否かの前記表示を発生し且つ前記読出
手段へ供給する請求項１記載のデータメモリ。 - 【請求項１０】 前記読出手段が、前記データメモリに
アクセスする装置からの、現在の必要なメモリセルが前
の必要なメモリセルの隣接アドレスを有するか否かにつ
いての表示に応答する請求項１記載のデータメモリ。 - 【請求項１１】 現在の必要なメモリセルのアドレス
が、該必要なメモリセルを含む前記メモリセルグループ
内の最後のアドレスであるか否かを検出する手段を、前
記読出手段が含む請求項１０記載のデータメモリ。 - 【請求項１２】 前記データメモリがキャッシュメモリ
である、請求項１記載のデータメモリ。 - 【請求項１３】 中央処理装置と、 請求項１記載のデータメモリと、を含むデータ処理装
置。 - 【請求項１４】 中央処理装置と、 請求項１１記載のデータメモリと、を含む、データ処理
装置。 - 【請求項１５】 現在の必要なメモリセルが、前の必要
なメモリセルの隣接アドレスを有することを表示する動
作を、該前の必要なメモリセルの該アドレスが、メモリ
セルグループ内の前記最後のアドレスを有することを検
出されなかった時にのみ前記中央処理装置が行うことが
できる、請求項１４記載のデータ処理装置。 - 【請求項１６】 所定のメモリセルグループとしてアク
セス可能な、アドレス指定が可能なメモリセルのアレイ
を有するデータメモリの動作方法であって、該方法が、 少なくとも最も最近に読出されたメモリセルグループ
と、もう１つの前に読出されたメモリセルグループと、
の内容を出力バッファ手段内にストアするステップと、 必要なメモリセルを含む前記メモリセルグループの前記
内容が、前記出力バッファ内にストアされているか否か
の表示に応答して、前記必要なメモリセルを含む前記メ
モリセルグループの前記内容を前記出力バッファ手段内
へ読出すステップと、を含み、 少なくとも前記必要なメモリセルの前記内容が、前記出
力バッファ手段から出力として供給されるデータメモリ
の動作方法。 - 【請求項１７】 請求項１記載のデータメモリのアレ
イ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB94197464 | 1994-09-30 | ||
| GB9419746A GB2293668B (en) | 1994-09-30 | 1994-09-30 | Accessing data memories |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08185355A true JPH08185355A (ja) | 1996-07-16 |
| JP3798049B2 JP3798049B2 (ja) | 2006-07-19 |
Family
ID=10762147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25146395A Expired - Lifetime JP3798049B2 (ja) | 1994-09-30 | 1995-09-28 | データメモリおよびその動作方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5627988A (ja) |
| JP (1) | JP3798049B2 (ja) |
| GB (1) | GB2293668B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6412059B1 (en) | 1998-10-02 | 2002-06-25 | Nec Corporation | Method and device for controlling cache memory |
| JP2010511224A (ja) * | 2006-11-27 | 2010-04-08 | エルエスアイ コーポレーション | 記憶装置コントローラキャッシュオフロード回路の性能および信頼性を最適化するためのシステム |
| JP2016506009A (ja) * | 2013-01-08 | 2016-02-25 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 開放されたロウの好適する数をもつメモリ装置 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU8181198A (en) * | 1997-07-02 | 1999-01-25 | Creative Technology Ltd | Audio effects processor having decoupled instruction execution and audio data sequencing |
| EP0921471A1 (en) * | 1997-12-05 | 1999-06-09 | Texas Instruments France | Cache architecture |
| FR2778256B1 (fr) * | 1998-04-29 | 2001-10-26 | Texas Instruments France | Circuit de memoire cache, procede pour inserer des donnees dans une memoire cache et dispositif de traitement utilisant une telle memoire |
| US8427490B1 (en) | 2004-05-14 | 2013-04-23 | Nvidia Corporation | Validating a graphics pipeline using pre-determined schedules |
| US8624906B2 (en) * | 2004-09-29 | 2014-01-07 | Nvidia Corporation | Method and system for non stalling pipeline instruction fetching from memory |
| US8736623B1 (en) * | 2004-11-15 | 2014-05-27 | Nvidia Corporation | Programmable DMA engine for implementing memory transfers and video processing for a video processor |
| US9092170B1 (en) | 2005-10-18 | 2015-07-28 | Nvidia Corporation | Method and system for implementing fragment operation processing across a graphics bus interconnect |
| US8683126B2 (en) * | 2007-07-30 | 2014-03-25 | Nvidia Corporation | Optimal use of buffer space by a storage controller which writes retrieved data directly to a memory |
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| US8698819B1 (en) | 2007-08-15 | 2014-04-15 | Nvidia Corporation | Software assisted shader merging |
| US8411096B1 (en) | 2007-08-15 | 2013-04-02 | Nvidia Corporation | Shader program instruction fetch |
| US8659601B1 (en) | 2007-08-15 | 2014-02-25 | Nvidia Corporation | Program sequencer for generating indeterminant length shader programs for a graphics processor |
| US8780123B2 (en) * | 2007-12-17 | 2014-07-15 | Nvidia Corporation | Interrupt handling techniques in the rasterizer of a GPU |
| US9064333B2 (en) | 2007-12-17 | 2015-06-23 | Nvidia Corporation | Interrupt handling techniques in the rasterizer of a GPU |
| US8923385B2 (en) * | 2008-05-01 | 2014-12-30 | Nvidia Corporation | Rewind-enabled hardware encoder |
| US8681861B2 (en) * | 2008-05-01 | 2014-03-25 | Nvidia Corporation | Multistandard hardware video encoder |
| US8489851B2 (en) * | 2008-12-11 | 2013-07-16 | Nvidia Corporation | Processing of read requests in a memory controller using pre-fetch mechanism |
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| GB2244157A (en) * | 1990-05-15 | 1991-11-20 | Sun Microsystems Inc | Apparatus for row caching in random access memory |
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-
1994
- 1994-09-30 GB GB9419746A patent/GB2293668B/en not_active Expired - Lifetime
-
1995
- 1995-08-16 US US08/515,543 patent/US5627988A/en not_active Expired - Lifetime
- 1995-09-28 JP JP25146395A patent/JP3798049B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| GB9419746D0 (en) | 1994-11-16 |
| GB2293668B (en) | 1999-09-29 |
| JP3798049B2 (ja) | 2006-07-19 |
| US5627988A (en) | 1997-05-06 |
| GB2293668A (en) | 1996-04-03 |
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