JPH07152650A - キャッシュ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 ライトバック方式の採用を容易とし、装置の
汎用性を持たせる。 【構成】 演算器１からの書込み要求時にキャッシュミ
スの場合は、最初は非ライトアロケート方式によりメモ
リ９のみに書込みを行ない、その際のブロックアドレス
をレジスタ１４に記憶する。次の書込み時にキャッシュ
ミスの場合は、書込みの対象であるブロックアドレスと
レジスタ１４のブロックアドレスが一致する場合に制御
回路１２からのＷＡ信号１１をオンとし、ライトアロケ
ート方式により書込みの対象となるデータを含むブロッ
クをキャッシュメモリ５に転記し、キャッシュメモリ５
上のデータを書き換える。一方、次の書込み時にキャッ
シュミスの場合に、書込みの対象であるブロックアドレ
スとレジスタ１４のブロックアドレスが一致しない場合
は非ライトアロケート方式により書込みの対象となるデ
ータを直接メモリ９上で書き換える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリのデータの一部
を転記するキャッシュメモリをライトバック方式で制御
するキャッシュ制御装置に関するものである。

【０００２】

【従来の技術】従来、計算機において、メモリのデータ
の一部を転記して高速なアクセスを行なうキャッシュメ
モリが広く用いられている。このようなキャッシュメモ
リは、演算器とメモリとの間に設けられ、演算器がメモ
リをアクセスにする際、アクセス対象であるデータがキ
ャッシュメモリに存在すればそのデータにアクセスする
ようにされる。この場合の制御は、キャッシュ制御装置
により行なわれる。キャッシュ制御装置の制御により、
演算器はメモリのアクセスの際にキャッシュメモリの存
在を意識しなくても上述したキャッシュメモリの効用を
得ることができる。

【０００３】図２は、従来のキャッシュ制御装置を備え
た計算機の一構成例を示すブロック図である。図示の計
算機は、演算器３０とメモリ３８との間にキャッシュ制
御装置３４及びキャッシュメモリ３９を備えている。演
算器３０は、キャッシュ制御装置３４を介してメモリ３
８に格納されたプログラムの実行を行ない、メモリ３８
に格納されたデータのアクセスを行なう。メモリ３８
は、ＲＡＭ（ランダム・アクセス・メモリ）等から成
り、演算器３０で実行される応用プログラムやデータ等
を格納する。演算器３０とキャッシュ制御装置３４は、
アドレス線３１、データ線３２、ＲＷ線３３で接続され
ている。また、キャッシュ制御装置３４とメモリ３８
は、アドレス線３５、データ線３６、ＲＷ線３７で接続
されている。

【０００４】ＲＷ線３１、３７は、演算器３０からメモ
リ３８へのアクセスが読出しか書込みかを示す。キャッ
シュメモリ３９は、メモリ３８よりも記憶容量は小さい
が、高速にアクセスが行なえる記憶素子で構成されてい
る。このキャッシュメモリ３９には、演算器３０が最近
アクセスしたプログラム及びデータの一部がメモリ３８
から転記される。これは、キャッシュ制御装置３４によ
って行なわれる。ここに、プログラム及びデータを合せ
て広い意味でデータと呼ぶ。演算器３０のアクセス対象
であるデータがキャッシュメモリ３９に存在する場合に
は、当該演算器３０はメモリ３８をアクセスすることな
く、キャッシュメモリ３９のみをアクセスすれば済む。
このような場合をキャッシュヒットと呼ぶ。

【０００５】一方、演算器３０のアクセス対象であるデ
ータがキャッシュメモリ３９に存在しない場合をキャッ
シュミスと呼ぶ。キャッシュミスのときは、演算器３０
はメモリ３８をアクセスしなければならない。この際、
キャッシュ制御装置３４は、アクセス対象となったデー
タをメモリ３８からキャッシュメモリ３９に転記する。
このデータの転記は、一例として３２バイトのブロック
と呼ばれる単位で行なわれる。キャッシュ制御装置３４
の制御方式の種類の系統図を図３に示す。演算器３０か
らメモリ３８へのアクセスには、データの読出しと書込
みとがある。キャッシュ制御装置３４の制御は、読出し
の場合は単純であるが、書込みの場合は複雑である。書
込みの場合の制御方式には、ライトスルー方式とライト
バック方式がある。

【０００６】ライトスルー方式は、メモリ３８への書込
み時にキャッシュヒットかキャッシュミスかに関わるこ
となく、必ずメモリ３８にデータを書き込む方式であ
る。即ち、キャッシュヒットのときは、キャッシュメモ
リ３９にデータを書き込み、これと同時にメモリ３８に
もデータを書き込む。一方、キャッシュミスのときは、
メモリ３８のみにデータを書き込む。メモリ３８へのデ
ータの書込みはプログラムの指示による可変長バイト、
例えば１バイト長や４バイト長で行なう。このようなラ
イトスルー方式では、キャッシュメモリ３９にメモリ３
８に対応するデータが転記されている場合には、双方の
データの内容は常に一致している。ライトスルー方式で
は、メモリからのデータの読出し時にのみキャッシュメ
モリの利点が生かされ、メモリへのデータの書込み時に
はキャッシュメモリの利点が全く生かされない。

【０００７】これに対し、ライトバック方式では、書込
み時にその書込み対象であるアドレスに相当するブロッ
クがキャッシュメモリ３９に転記されている場合、即ち
キャッシュヒットの場合にキャッシュメモリ３９のみを
書き換え、メモリ３８は書き換えない。このため、ライ
トバック方式は、ライトスルー方式と異なり、読出し時
だけでなく書込み時にもキャッシュメモリ３９の高速ア
クセス性が生かされるが、書込み時にキャッシュヒット
となった場合は、キャッシュメモリ３９とメモリ３８と
で対応するデータの内容が異なる。従って、ライトバッ
ク方式では、キャッシュメモリ３９のブロックにメモリ
３８から新たなブロックを転記する際に元のブロックが
書き換えられている場合は、キャッシュメモリ３９に存
在する元のブロックを捨ててはならず、メモリ３８に書
き戻さなければならない。即ち、メモリ３８からキャッ
シュメモリ３９へのブロックの転記時にキャッシュメモ
リ３９のブロックのみが書き換えられている場合は、キ
ャッシュメモリ３９からメモリ３８へのブロックの転記
も行なわれる。このようなブロックの転記もメモリ３８
からキャッシュメモリ３９へのブロックの転記と同様
に、例えば３２バイトのブロック長で行なわれる。

【０００８】このようなライトバック方式において、書
込み時にキャッシュミスが生じた場合の制御方式には、
非ライトアロケート方式とライトアロケート方式があ
る。 （１）非ライトアロケート方式では、書込み時にキャッ
シュミスが生じた場合は、直接メモリ３８にデータが書
き込まれる。そして、キャッシュミスが生じたアドレス
に相当するブロックはキャッシュメモリ３９には転記さ
れない。従って、もし、その同じブロック内のアドレス
に対して再び書込みがあったときは、再びメモリ３９に
書込みが行なわれる。 （２）ライトアロケート方式では、書込み時にキャッシ
ュミスが生じた場合は、まずキャッシュミスが生じたア
ドレスに相当するブロックがキャッシュメモリ３９に転
記される。そして、そのキャッシュメモリ３９に転記さ
れたブロックにデータが書き込まれる。

【０００９】

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような課題があった。即ち、キ
ャッシュ制御装置において、ライトバック方式を採用す
る場合においては、非ライトアロケート方式とライトア
ロケート方式とのいずれかを採用することができるが、
いずれの方式にも一長一短がある。これを説明するため
に、図４に示すような２種類の書込みパターンＡ、Ｂを
想定する。図４（ａ）に示すパターンＡは、メモリ３８
の飛び飛びのアドレスに対して書込みを行なう場合であ
る。この例としては、大規模な行列を使用した数値演算
プログラムがその計算結果をメモリ３８上に書き込む場
合がある。図４（ｂ）に示すパターンＢは、メモリ３８
の連続したアドレスに対して書込みを行なう場合であ
る。この例としては、メモリ３８の広い記憶領域をクリ
アする場合等がある。

【００１０】（１）非ライトアロケート方式の問題点 非ライトアロケート方式では、パターンＢの書込み時に
おいて問題がある。即ち、この方式では、上述したよう
に、パターンＢの書込み時にキャッシュミスである場合
は、メモリ３８のみに書込みが行なわれ、キャッシュメ
モリ３９へのデータの転記は行なわれない。従って、図
４（ｂ）に示すように、同一のブロック内のデータＢ１
の書込みが行なわれた後にそれに続くデータＢ２、Ｂ３
等の書込みを行なう際にも、それらの書込みがメモリ３
８に対して行なわれる。つまり、連続したアドレスに書
込みを行なう場合は、１ブロック内で例えば３２バイト
／４バイト＝８回のキャッシュミスが生じ、メモリ３８
に対して８回の書込みが行なわれる。これに対し、ライ
トアロケート方式では、データＢ１の書込み時にデータ
Ｂ１を含むブロックがキャッシュメモリ３９に転記され
るので、以降の７回の書込みではキャッシュヒットとな
り、高速な書込みが行なわれる。

【００１１】（２）ライトアロケート方式の問題点 ライトアロケート方式では、パターンＡの書込み時にお
いて問題がある。即ち、この方式では、パターンＡの書
込み時にキャッシュミスである場合は、データＡ１を含
むブロックがキャッシュメモリ３９に転記された後にキ
ャッシュメモリ３９上でデータＡ１が書き換えられる。
従って、そのブロック内のデータＡ１以外のデータに対
して２度とアクセスが行なわれないような場合でも必ず
ブロックの転記が行なわれる。従って、パターンＡのよ
うにメモリ３８の飛び飛びのアドレスにデータＡ１、Ａ
２等の書込みが行なわれる場合には、無駄な処理が多く
なるとともに、キャッシュメモリ３９の利用効率が悪く
なる。また、パターンＡのようなデータの書込みによ
り、キャッシュメモリ３９上でのみ書き換えられ、メモ
リ３８上で書き換えられていないブロックが多くなって
しまう。従って、メモリ３８から新たなブロックをキャ
ッシュメモリ３９に転記する際の書き戻し処理が多くな
ってしまい、処理能力が低下してしまう。これに対し、
非ライトアロケート方式では、書込み時にキャッシュミ
スである場合はメモリ３８上のデータＡ１、Ａ２等のみ
を書き換えるので、パターンＡのような書込み時に限っ
ては、ライトアロケート方式より優れている。

【００１２】以上のように、パターンＡの書込み時に
は、ライトアロケート方式に問題があり、パターンＢの
書込み時には、非ライトアロケート方式に問題がある。
従って、キャッシュ制御装置に、ライトバック方式を採
用する際は、非ライトアロケート方式を選定するかライ
トアロケート方式を選定するか決めかねることになる。
つまり、いずれかに決定するためには応用プログラムに
おけるデータの書込み方が主にパターンＡかパターンＢ
のいずれかになるかを調べてそれに適合するようにしな
ければならず、そのようにすると、キャッシュ制御装置
の汎用性が損なわれるという問題があった。本発明は、
以上の点に着目してなされたもので、どのような応用プ
ログラムに対しても有効にキャッシュメモリの能力を発
揮させることができるような汎用性に優れたライトバッ
ク方式のキャッシュ制御装置を提供することを目的とす
るものである。

【００１３】

【課題を解決するための手段】本発明のキャッシュ制御
装置は、メモリのデータをブロックごとに転記し、当該
メモリへの書込み要求時に当該書込みの対象となるデー
タを転記している場合にはその転記しているデータの書
換えのみを行なうことにより書込みを完了するライトバ
ック方式のキャッシュメモリと、前記メモリへの書込み
要求時に当該書込みの対象となるデータが前記キャッシ
ュメモリに転記されていない場合にそのデータを含むブ
ロックアドレスを保持するレジスタと、当該レジスタに
格納されているブロックアドレスと、現在アクセス対象
となっているブロックアドレスとを比較する比較器と、
前記メモリへの書込み要求時に当該書込みの対象となる
データが前記キャッシュメモリに転記されていない場合
に、当該比較器の比較結果に基づき、そのデータを含む
ブロックアドレスが前回の書込み時のブロックアドレス
と等しいときは、当該ブロックを前記メモリから前記キ
ャッシュメモリに転記して当該キャッシュメモリ上のデ
ータの書換えのみを行なう一方、そのデータを含むブロ
ックアドレスが前回の書込み時のブロックアドレスと異
なるときは、前記レジスタに現在のブロックアドレスを
保持して前記メモリのデータを書き換える制御回路とか
ら成ることを特徴とするものである。

【００１４】

【作用】本発明のキャッシュ制御装置においては、書込
み要求時にキャッシュミスの場合は、最初は非ライトア
ロケート方式によりメモリのみに書込みを行なう。その
際、その書込みを行なったデータを含むブロックアドレ
スをレジスタに記憶する。次の書込み時にキャッシュミ
スの場合は、書込みの対象であるブロックアドレスとレ
ジスタに記憶されたブロックアドレスが一致する場合に
ライトアロケート方式により書込みを行なう。即ち、書
込みの対象となるデータを含むブロックをキャッシュメ
モリに転記し、キャッシュメモリ上のブロック内のデー
タを書き換える。従って、その次の書込み時に同じブロ
ック内のデータに書込みが行なわれる場合は、キャッシ
ュヒットとなり、キャッシュメモリ上のブロック内のデ
ータが書き換えられる。一方、次の書込み時にキャッシ
ュミスの場合に、書込みの対象であるブロックアドレス
とレジスタに記憶されたブロックアドレスが一致しない
場合は非ライトアロケート方式により書込みを行なう。
即ち、書込みの対象となるデータを直接メモリ上で書き
換える。

【００１５】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明のキャッシュ制御装置の一
実施例のブロック図である。図示のキャッシュ制御装置
は、計算機の演算器１とメモリ９との間に設けられてお
り、ライトバック方式のキャッシュメモリ５、制御回路
１２、レジスタ１４、比較器１５から成る。即ち、演算
器１は、アドレス線２、データ線３、ＲＷ線４でライト
バック方式のキャッシュメモリ５と接続されている。ま
た、キャッシュメモリ５は、メモリ９と、アドレス線
６、データ線７、ＲＷ線８で接続されている。ここで、
ＲＷ線４、８は、演算器１からのメモリアクセスが読出
しか書込みかを区別する信号である。例えば、この信号
は、オンのとき読出し、オフのとき書込みとする。

【００１６】また、キャッシュメモリ５は、制御回路１
２にヒット信号１０を出力し、制御回路１２からＷＡ
（ライトアロケート）信号１１を入力する。ヒット信号
１０は、オンの時、キャッシュヒット、即ち、演算器１
からアクセス要求のあったアドレスに相当するブロック
がキャッシュメモリ５に存在することを示す。一方、ヒ
ット信号１０がオフの時は、キャッシュミス、即ち、演
算器１からアクセス要求のあったアドレスに相当するブ
ロックがキャッシュメモリ５には存在せず、メモリ９の
みに存在することを示す。ＷＡ信号１１は、オンの時、
メモリ９の該当するブロックをライトアロケート方式で
処理することを指示する。即ち、メモリ９からブロック
をキャッシュメモリ５に転記した後、キャッシュメモリ
５上のそのブロックにデータを書き込むことにより、デ
ータを更新するよう指示する。一方、ＷＡ信号１１がオ
フの時は、メモリ９の該当するブロックを非ライトアロ
ケート方式で処理することを指示する。即ち、メモリ９
上の該当ブロックにデータを書き込むことにより、デー
タを更新するよう指示する。

【００１７】また、制御回路１２は、比較器１５からの
比較結果信号(Comp)１６を入力とし、レジスタ１４への
ＬＥ（ラッチイネーブル）信号１３を出力とする。レジ
スタ１４は、制御回路１２からのラッチ信号１３により
アドレス線２からブロックのアドレスを示すブロックア
ドレスを入力し保持する。例えば、アドレス線２が３２
ビットで、ブロック長が３２バイトの場合、ブロックア
ドレスはアドレス線２の上位２７ビットで示される。比
較器１５は、アドレス線２で与えられるブロックアドレ
ス及びレジスタ１４に記憶されているブロックアドレス
を示す出力１７を入力とし、比較結果信号１６を制御回
路１２に出力する。即ち、比較結果信号１６は、オンの
時、アドレス線２で与えられているブロックアドレス
と、レジスタ１４に記憶されているブロックアドレスが
一致していることを示し、オフの時不一致であることを
示す。

【００１８】次に、上述した装置の動作を説明する。図
５は、本発明の装置による処理手順を説明するフローチ
ャートである。このフローチャートに示す処理は、制御
回路１２において、演算器１からキャッシュメモリ５に
対してメモリアクセス要求があった時に開始される。ま
ず、ステップＳ２０において、ＲＷ線４がオフで、か
つ、ヒット信号１０がオフか否かが判定され、その判定
が肯定の場合、ステップＳ２１以降の処理が実行され
る。即ち、メモリへのアクセスが書き込みであり、か
つ、書き込みの対象となるブロックがキャッシュメモリ
５になく、つまりキャッシュミスの場合に、ステップＳ
２１以降の処理が実行される。それ以外の場合は、メモ
リへのアクセスが読出しであるか、又はキャッシュヒッ
トした場合であり、いずれの場合もライトアロケートあ
るいは非ライトアロケートの処理は不要であるので、制
御回路１２は何もせずに処理を終える。

【００１９】ステップＳ２１では、レジスタ１４内に保
持されている内容と、演算器１から送られてきているメ
モリブロックアドレスとが一致しているか否かを比較結
果信号１６により判定する。この判定結果が肯定の場合
は、ステップＳ２２でＷＡ信号１１をオンとし、ライト
アロケート方式による書込みを行なう。即ち、該当ブロ
ックをメモリ９からキャッシュメモリ５に転記する。そ
して、ステップＳ２３で該当キャッシュブロックにデー
タを書き込み、更新する。一方、ステップＳ２１の判定
結果が否定の場合は、ステップＳ２４でＬＥ信号１３を
オンとすることにより、演算器１から送られてきている
ブロックアドレスをレジスタ１４に記憶する。そして、
ステップＳ２５で、非ライトアロケート方式による書込
みを行なう。即ち、演算器１からデータ線３を介して送
られてきているデータについては、キャッシュメモリ５
では何もせず、そのままメモリ９に送り、メモリ９のみ
にデータを書き込み、更新する。

【００２０】図６は、演算器１の出すブロックアドレス
とその時の制御回路の動作の一例を示す。図示の例で
は、図６（ａ）の時刻Ｔ１〜Ｔ２に示すように、演算器
１はまずブロックアドレスａ１に対して３回書込みを行
なう。そして、次に時刻Ｔ４に示すようにブロックアド
レスａ２に対して１回書込みを行ない、続いて時刻Ｔ５
〜Ｔ７に示すようにブロックアドレスａ３に対して３回
書込みを行なう。最後に、時刻Ｔ８〜Ｔ９に示すように
再びブロックａ１に対して２回の書込みを行なう。以上
の場合の動作を以下に説明する。ブロックアドレスａ１
の１回目の書込みに対しては、（ｂ）時刻Ｔ１のように
キャッシュミスであり、かつ、レジスタ内容が（ｇ）に
示すようにクリア状態であり、（ａ）のメモリアドレス
とレジスタの内容が異なるため、非ライトアロケート方
式の書込みが行なわれる。即ち、（ｅ）に示すようにキ
ャッシュメモリ５に対して何も行なわれず、（ｆ）に示
すようにメモリ９のみが更新される。

【００２１】時刻Ｔ２におけるブロックアドレスａ１へ
の２回目の書き込みに対しては、（ａ）のメモリブロッ
クアドレスと（ｇ）のレジスタの内容が一致するので、
（ｃ）の比較結果信号がオンとなり、（ｄ）のＷＡ信号
がオンとされ、ライトアロケート方式の書込みが行なわ
れる。即ち、（ｆ）及び（ｅ）でメモリからブロックア
ドレスａ１のブロックがキャッシュメモリに転記され、
キャッシュメモリ上のデータのみが更新される。この結
果、時刻Ｔ３でキャッシュヒットとなるときは、（ｄ）
のＷＡ信号はオフとなり、キャッシュヒット時のライト
バック方式により（ｅ）のようにキャッシュメモリ上の
データのみが更新される。このように、同一ブロック内
の異なるアドレス又は同じアドレスへの複数回の書込み
の際にライトアロケート方式によりライトバック方式に
よるキャッシュメモリを利用した高速な書込みが行なわ
れる。

【００２２】時刻Ｔ４におけるブロックアドレスａ２の
書込みに対しては、（ｂ）のようにキャッシュミスであ
り、かつ、レジスタの内容が（ｇ）に示すようにａ１で
あり、（ａ）のメモリアドレスとレジスタの内容が異な
るため、非ライトアロケート方式の書込みが行なわれ
る。即ち、（ｅ）に示すようにキャッシュメモリ５に対
して何も行なわれず、（ｆ）に示すようにメモリ９のみ
が更新される。このように、同一ブロック内で１回のみ
の書込みの際に非ライトアロケート方式によりキャッシ
ュメモリへのブロックの転記が行なわれず、キャッシュ
メモリが無駄に使用されることがない。

【００２３】同様に、時刻Ｔ５におけるブロックアドレ
スａ３の書込みに対しても、（ｂ）のようにキャッシュ
ミスであり、かつ、レジスタ内容が（ｇ）に示すように
ａ２であり、（ａ）のメモリアドレスとレジスタの内容
が異なるため、非ライトアロケート方式の書込みが行な
われる。即ち、（ｅ）に示すようにキャッシュメモリ５
に対して何も行なわれず、（ｆ）に示すようにメモリ９
のみが更新される。この時刻Ｔ５におけるキャッシュメ
モリ及びメモリのそれぞれのデータ内容を図７に示す。
図示の斜線部分はデータが更新された部分である。

【００２４】ところが、時刻Ｔ６におけるブロックアド
レスａ３への２回目の書き込みに対しては、（ａ）のメ
モリブロックアドレスと（ｇ）のレジスタの内容が一致
するので、（ｃ）の比較結果信号がオンとなり、（ｄ）
のＷＡ信号がオンとされ、ライトアロケート方式の書込
みが行なわれる。即ち、（ｆ）及び（ｅ）でメモリから
ブロックアドレスａ３のブロックがキャッシュメモリに
転記され、キャッシュメモリ上のデータのみが更新され
る。この結果、時刻Ｔ７ではキャッシュヒットとなり、
（ｄ）のＷＡ信号はオフとなり、キャッシュヒット時の
ライトバック方式により（ｅ）のようにキャッシュメモ
リ上のデータのみが更新される。

【００２５】一方、時刻Ｔ８、Ｔ９でブロックアドレス
ａ１に対する４回目及び５回目の書込みが行なわれると
きは、キャッシュメモリ上にそのブロックが残されてお
り、（ｂ）のようにキャッシュヒットとなる。従って、
キャッシュヒット時のライトバック方式により（ｅ）の
ようにキャッシュメモリ上でのみデータが更新される。
この時刻Ｔ９におけるキャッシュメモリ及びメモリのそ
れぞれのデータ内容を図８に示す。図示の斜線部分はデ
ータが更新された部分である。

【００２６】図８に示す場合において、仮にキャッシュ
メモリが２ブロック分の容量しかないと想定した場合の
作用効果を考えることとする。ライトアロケート方式の
みでは、キャッシュメモリにブロックアドレスａ２のブ
ロックも転記される。従って、ブロックアドレスａ３の
ブロックの転記の際にブロックａ１がメモリに書き戻さ
れる。そして、その後、ブロックアドレスａ１のブロッ
クの転記の際にブロックアドレスａ３のブロックが書き
戻される。即ち、ブロックの書き戻しが多くなってしま
う。一方、非ライトアロケート方式のみでは、読出しが
行なわれない限り、キャッシュメモリは全く利用され
ず、高速なアクセスができない。本発明では、図８によ
り明らかなように、以上の問題点が同時に解決される。
即ち、キャッシュメモリの書き戻しが最小限に抑えられ
ると同時に、当該キャッシュメモリが最大限に有効に利
用される。

【００２７】以上のように、本実施例では、メモリ上の
各ブロックに対して初めての書込み処理であり、かつ、
キャッシュミスの場合には、そのブロックをキャッシュ
メモリ５に格納することなく、メモリ９のみを更新す
る。これにより、プログラムの書込みパターンＡに対し
ては、非ライトアロケート方式で書込みが行なわれる。
一方、２回以上連続して同じブロックに書込み処理があ
る場合は、２回目の書込み時にそのブロックをメモリ９
からキャッシュメモリ５に転記し、キャッシュメモリ５
上でそのブロックの更新がされる。そして、連続する３
回目以降の書込みでは、キャッシュメモリ５はヒットす
るので、高速な書込み処理が行なえる。これにより、プ
ログラムの書込みパターンＢに対しては、ライトアロケ
ート方式で書込みが行なわれる。

【００２８】尚、上述した実施例においては、メモリ９
がＲＡＭ等の半導体メモリである場合について説明した
が、本発明はこれに限定されることなく、メモリ９はデ
ィスク装置等の入出力装置であっても差し支えない。こ
の場合のキャッシュメモリ５はディスクキャッシュとな
る。

【００２９】

【発明の効果】以上説明したように、本発明のキャッシ
ュ制御装置によれば、プログラムの実行時の書込みの特
性をレジスタと比較器で判定し、書込み時のキャッシュ
ミスが生じた場合に該当するメモリ上のブロックをキャ
ッシュメモリに転記し、即ちライトアロケート方式で処
理するか、キャッシュメモリに転記せず、即ち非ライト
アロケート方式で処理するかを動的に決定するようにし
たので、予めライトバック方式を採用する場合にライト
アロケート方式を選定するか非ライトアロケート方式を
選定するかを決める必要がなく、あらゆる応用プログラ
ムに対し、キャッシュメモリの有する高速性を発揮させ
るようにすることができる。つまり、汎用性に優れたキ
ャッシュ制御装置を提供することができる。

【図面の簡単な説明】

【図１】本発明のキャッシュ制御装置の一実施例のブロ
ック図である。

【図２】従来のキャッシュ制御装置の一例のブロック図
である。

【図３】キャッシュ制御装置の制御方式の種類の説明図
である。

【図４】メモリへのデータ書込みパターンの種類の説明
図である。

【図５】本発明の装置による処理手順を説明するフロー
チャートである。

【図６】本発明の装置の動作の説明図である。

【図７】図６の時刻Ｔ５でのデータ内容の説明図であ
る。

【図８】図６の時刻Ｔ９でのデータ内容の説明図であ
る。

【符号の説明】

１ 演算器 ５ キャッシュメモリ ９ メモリ １２ 制御回路 １４ レジスタ １５ 比較器

Claims (1)

【特許請求の範囲】
1. 【請求項１】 メモリのデータをブロックごとに転記
   し、当該メモリへの書込み要求時に当該書込みの対象と
   なるデータを転記している場合にはその転記しているデ
   ータの書換えのみを行なうことにより書込みを完了する
   ライトバック方式のキャッシュメモリと、 前記メモリへの書込み要求時に当該書込みの対象となる
   データが前記キャッシュメモリに転記されていない場合
   にそのデータを含むブロックアドレスを保持するレジス
   タと、 当該レジスタに格納されているブロックアドレスと、現
   在アクセス対象となっているブロックアドレスとを比較
   する比較器と、 前記メモリへの書込み要求時に当該書込みの対象となる
   データが前記キャッシュメモリに転記されていない場合
   に、当該比較器の比較結果に基づき、そのデータを含む
   ブロックアドレスが前回の書込み時のブロックアドレス
   と等しいときは、当該ブロックを前記メモリから前記キ
   ャッシュメモリに転記して当該キャッシュメモリ上のデ
   ータの書換えのみを行なう一方、そのデータを含むブロ
   ックアドレスが前回の書込み時のブロックアドレスと異
   なるときは、前記レジスタに現在のブロックアドレスを
   保持して前記メモリのデータを書き換える制御回路とか
   ら成ることを特徴とするキャッシュ制御装置。