JPS5815877B2 - バツフア・メモリ制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、バッファ・メモリを有する記憶方式において
先行するメモリ・アクセスと同一アドレスの情報を二重
にバッファ・メモリへ書込むこと等を防止するバッファ
・メモリ制御方式に関し、特に先行するアクセス・アド
レスのセットがムーブ・イン（ｍｏｖｅ ｉｎ）処理中
であることを表示するフラグを設けるようにしたものに
関する。

□バッファ・メモリを有する記憶方式においては、先行
しているメｉす・アクセスと同一アドレスの情報を二重
にバッファ・メモ゛りに書込むことを防止したり、又、
バッファ・メモリにおけ名リプレース予定のブロックに
後続するアクセスが参照するのを防止するために、従来
は、先行するアクセス・アドレスと後続子るアクセス・
アドレスを比較する比較装置を設け、両方のアドレスが
二数したとき讐後続のアクセスを先行アクセスが完了す
るまで抑制するようにしていた。

従来の方式を第１図について説萌する。

図中、１はバッファ・アドレス・レジスタ、２゜２′は
タグ・メモリ、３．３’はデータ・メモリ、４．５はア
ドレス、レジスタ、６．６’は比較−１７はセレクタ、
８，９は比較器、１０はすべての入力が論理「０」のと
き導通する否定付アンド回路、１１はすべての入力が論
理「１」のとき導通するアンド回路、１２は主メモリ用
アドレス・レジスタである。

いま記憶装置をアクセスする場合には、先づパ゛ソファ
ーメモリ番こ対しアクセスする。

このとき、バッファ・アドレス・レジスタ１に上記アク
セスすべきアクセス・アドレスが一時的に記入される。

そしてタグ・メモリ２，２′に格納されている上記アク
セス・アドレスと同一セットの全アドレスが比較器６及
び６′により比較される。

もしもこのとき、上記アクセス・アドレスのデータが、
データ・メモリ３又は３′に格納されていれば、上記タ
グ・メモリ２，２′からセレクタ信号がセレクタ７に送
出され、上記アクセス・アドレスに対応スるデータを、
バッファ・メモリ読出データとして送出することになる
。

しかしながらバッファ・メモリに上記アクセス・アドレ
スに対応するデータが格納されていない場合には、上記
比較器６及び６′からは論理「０」が出力され、否定付
アンド回路１０に伝達される。

上記バッファ・アドレス１に一時的に記入されたアクセ
ス・アドレスは比較器８及び９にも伝達される。

上記比較器８及び９にはアドレス・レジスタ４及び５の
内容が伝達されている。

そしてアドレス・レジスタ４及び５には主記憶装置に対
する先行のアクセス・アドレスが記入されている。

したがってバッファ・アドレスに記入されたアドレスが
先行のアクセス・アドレスと一致する場合には、比較器
８又は９から論理「１」が出力されて否定付アンド回路
１０に伝達されるため、該否定付アンド回路１０から論
理「０」が出力される。

この「０」出力はアンド回路１１に伝達されるので、ア
ンド回路１１から論理「０」が出力される。

したがって先行アドレスと一致している場合には主記憶
装置へのアクセスは防止されることになる。

しかしバッファ・アドレス・レジスタ１に記入されたア
クセス・アドレスが先行のアクセス・アドレスとも相違
し、また該アクセス・アドレスがタグ・メモリ２又は２
′にも格納されていないときには、否定付アンド回路１
０の入力はすべて論理「０」となる。

このため該否定付アンド回路１０は論理「１」を出力し
てアンド回路１１に伝達するので、上記バッファ・アド
レス・レジスタ１に記入されたアドレスは、上記アンド
回路１１を経由してアドレス・レジスタ１２に記入され
、主記憶装置をアクセスすることになる。

しかしながら上記の如き従来の装置では、先行のアクセ
ス・アドレスを記憶することが必要であり、このための
アドレス・レジスタ４，５が複数個必要となり、装置が
複雑化する欠点があった。

例えば、インターリーブ方式の主記憶装置の場合では、
このアドレス・レジスタを非常に多く用意しなければな
らないことになる。

したがって、本発明はこの問題点を改善することを目的
とするものであり、そのために本発明のバッファ・メモ
リ制御方式においては、主記憶装置と該主記憶装置に格
納されたデータの一部及びそのアドレスが記入されたバ
ッファ・メモリとを有するセット・アソシアティブ方式
のバッファ・メモリ方式において、上記主記憶装置のセ
ットと対応するセットを有するフラグ用メモリと、セッ
ト・チェック回路とを設け、上記主記憶装置に対し先行
アクセスが存在する場合上記フラグ用メモリの上記先行
アクセス先のアドレスに対応するセットのフラグをオン
にして、このセットに対する後続アクセスを禁止させ、
上記セット・チェック回路には上記フラグ用メモリの出
力信号と上記バッファ・メモリにおけるタグ・メモリの
出力信号とを印加する如く構成し、後続するアクセス要
求があるとき、そのアクセス要求のアドレスのセットが
先行アクセスのアドレスのセットと同一でないときのみ
主記憶装置にアクセス可能になしたことを特徴とする。

本発明の一実施例を、第２図及び第３図にもとづいて説
明する。

図中、第１図と同一符号部分は同一部分を示すものであ
り、１３はフラグ用メモリ、１４は一人力否定付アンド
回路、１５は否定付アンド回路、１６はアンド回路、１
７はアドレス・レジスタ、１８は主記憶装置である。

第３図二に示す如く、主記憶装置１８は２ｎ個のセット
に区分されている。

データ・メモリ３゜３′に格納されている事項は、それ
らのセットと同一の主記憶装置１８のセットに格納され
た事項であり、タグ・メモリ２，２′にはそのアドレス
が格納されている。

そして第３図口に示す如く、フラグ用メモリ１３は主記
憶装置１８のセットと同数のセットを具備している。

該フラグ用メモリ１３は次の如く使用されるものである
。

即ち、データ・アクセスがあり、バッファ・メモリにア
クセスが行なわれてタグ・メモリ２，２′を索引して、
その結果バッファ・メモリに必要とするデータが格納さ
れていないことが判明すれば、主記憶装置１８をアクセ
スすることになる。

このとき、その主記憶装置１８のアクセス先のセットと
同一の、フラグ用メモリ１３のセットにフラグを書込む
ものである。

したがって、このフラグの存在するセットには、先行ア
クセスが存在しているものである。

このフラグをムーブ・イア−フラグ（Ｍｏｖｅ Ｉｎ
Ｆ ｌａｇ）という。

−第２図に示す本発明の一実施例において、データ
・アクセスする場合には、先ずバッファ・メモリにアク
セスする。

このとき、バッファ・アドレス・レジスタ１にアクセス
すべきデータのアドレスが一時的に記入される。

そして、第１図の場合と同様にして、タグ・メモリ２，
２′に格納されたアドレスを索引し、必要なデータが格
納されてあれば、そのデータはデータ・メモリ３又は３
′から読出されて、セレクタ７よりアンド回路１４に導
入される。

このとき、先行アクセスが上記読出されたデータと同じ
セットに対し行なわれていなければフラグ用メモリ１３
から論理「ｏ」が出力されて一人力否定付アンド回路１
４の否定入力部に伝達されるので、該−人力否定付アン
ド回路１４は導通状態になり、上記セレクタ７から伝達
されたバッファ読出データを出力することになる。

しかしながら、上記アクセスすべきデータが、タグ・メ
モｌＪ２，２’を索引の結果バッファ・メモリに格納さ
れていない場合には、比較器６，６′から論理「０」が
出力され、これが否定付アンド回路１５の一方の入力端
子に伝達される。

このとき上記アクセスすべきデータと同一セットで主記
憶装置に格納されているデータに対して先行アクセスが
なければ、上記フラグ用メモリ１３から論理「０」が出
力され、否定付アンド回路１５に該ｒＯＪ出力が印加さ
れることになる。

このため該否定付アンド回路は論理「１」を出力してア
ンド回路１６に伝達する。

このため上記バッファ・アドレス・レジスタ１から伝達
されるアドレスがアンド回路１６を経由してアドレス・
レジスタ１７に記入され、主記憶装置１８にアクセスす
ることになる。

もしも同一のセットにおいて先行アクセスがあれば、上
記フラグ用メモリ１３にはそのセットの部分にムーブ・
イン・フラグが記入されているので、論理「１」が出力
される。

そのため、否定付アンド回路１５は論理「０」を出力す
ることになり、アンド回路１６は導通しないので、主記
憶装置に対するアクセスは、先行アクセスが完了してフ
ラグ用メモリ１３に記入されたフラグが消去されるまで
停止することになる。

これにより先行アクセスと同一のアドレス情報をバッフ
ァ・メモリに二重格納することが防止できる。

勿論、最初にタグ・メモリ２及び２′を索引したとき必
要とするデータがデータ・メモリ３又は３′に格納され
ていたことが判明しても、そのセットに先行アクセスが
行なわれている場合には、ムーブ・イン・フラグが記入
されているために、フラグ用メモリ１３から論理「１」
が出力されて一人力否定付アンド回路１４に伝達され、
該−人力否定付アンド回路１４をオフにするので、先行
アクセスが完了するまでデータを読出すことができない
。

これにより、先行アクセスが予定している書替予定ブロ
ックに後続アクセスが参照することを防止できる。

また、主記憶装置１８に対してアクセスを行なう場合、
上記の如く、フラグ用メモリ１３の対応するセットにム
ーブ・イン・フラグ「１」を書込むが、このときタグ・
メモリ２を読んで、同時に書替えるべきデータのアドレ
スを読む。

次に、第４図にもとづきこれを説明する。

第４図イはその一実施例構成を示し、第４図口はそのタ
イム・チャートを示す。

図中、第１図乃至第３図と同一符号部分は同一部分を示
し、１９はＬ ＲＵ （Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ
Ｕｓｕｅｄ）アルゴリズムにより置換えるべきデー外ブ
ロックを定める置換制御回路、２０はセレクタ、２１は
書替アドレス・レジスタである。

バッファ・メモリにデータ・アクセスする場合、まずタ
グ・メモリ２又は２′を索引して読み、必要とするデー
タがバッファ・メモリに格納されていないことが判明す
ると、次に主記憶装置１８をアクセスするが、このとき
、先行アクセスが同一セットで行なわれていなければ、
フラグ用メモリ１３にムーブ・イン・フラグ「１」を該
当するセットに記入する。

しかも、置換制御回路１９から書替用のデータ・ブロッ
クのアドレスがセレクタ２０に伝達される。

したがってセレクタ２０からは上記置換制御回路１９に
より指示されたブロックのアドレスが送出され、書替ア
ドレス・レジスタ２１に格納され、バッファ・メモリに
おけるデータ書替のための準備をする。

つまり、スワップ方式でバッファを制御する場合は、ム
ーブ・アウト（ｍｏｖｅ ｏｕｔ）のために、この書替
アドレスが必要である。

したがって、第４図口すに示す如く、タグ・メモリ２又
は２′が索引された次のサイクルで、ムーブ・イン・フ
ラグをフラグ用メモリ１３に記入するときに、同時に並
行してデータ書要用のアドレスを読み出すことができる
。

したがって、パイプライ、ン方式で処理を並行的に短時
間で行なうこともできる。

以上説明した如く、本発明によれば、先行アクセスがあ
るとき、そのセットにフラグを立てることにより、同一
のセットに対して後続のアクセスを停止させるので、先
行アクセスと同一アドレスの情報を二重にバッファ・メ
モリに格納することを、従来の如く、多くのアドレス・
レジスタを使用した複雑な構成を用いることなく、フラ
グ用メモリを使用するという簡単な構成により達成する
ことができる。

しかもバッファ・メモリにおける書替予定のブロックに
後続アクセスが参照することを防止することもできる。

そして、上記フラグ用メモリに先行アクセスの存在を示
すフラグを記入するときに、並行して書替用データブロ
ックのアドレスを読出すことができるので、例えばスワ
ップ方式でバッファを管理した場合も全体としてのデー
タ処理を短時間で行なうことがで養る。

【図面の簡単な説明】

第１図は従来のバッファ・メモリ制御方式、第２図は本
発明の一実施例構成図、第３図は本発明における主記憶
装置とバッファ・メモリ及びフラグ用メモリとの関係を
示す図、第４図は本発明における書替アドレスを読出す
場合の構成図及びその説明図番それぞれ示す 図中、１はバッファ・アドレス・レジスタ、２゜２′は
タグ・メモリ、３，３′はデータ・メモリ、４．５はア
ドレス・レジスタ、６，６′は比較器、７はセレクタ、
８，９（を比較器、１０は否定付アンド回路、１１はア
ンド回路、１２は主メモリ用アドレス・レジスタ、１３
はフラグ用メモリ、１４は一人力否定付アンド回路、１
５は否定付アンド回路、１６はアンド回路、１７はアド
レス・レジスタ、１８は主記憶装置、１９はＬＲＵアル
ゴリズムによる置換制御回路、２０はセレクタ、２１は
書替アドレス・レジスタをそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １ 主記憶装置と該主記憶装置に格納されたデータの一
   部及びそのアドレスが記入されたバッファ・メモリとを
   有するセット・アソシアティブ方式のバッファ・メモリ
   方式において、上記主記憶装置のセットと対応するセッ
   トを有するフラグ用メモリと、セット・チェック回路と
   を設け、上記主記憶装置に対し先行アクセスが存在する
   場合上記フラグ用メモリの上記先行アクセス先のアドレ
   スに対応するセットのフラグをオンにして、このセット
   に対する後続アクセスを禁止させ、上記セット・チェッ
   ク回路には上記フラグ用メモリの出力信号と上記バッフ
   ァ・メモリにおけるタグ・メモリの出力信号とを印加す
   る如く構成し、後続するアクセス要求があるときそのア
   クセス要求のアドレスのセットが先行アクセスのアドレ
   スのセットと同一でないときのみ主記憶装置にアクセス
   可能になしたことを特徴とするバッファ・メモリ制御方
   式。 ２ 上記タグ・メモリの出力をセレクタに導き、該セレ
   クタをＬＲＵ置換回路により制御して書替アドレスを決
   定する如く構成するとともに、上記フラグ用メモリにフ
   ラグを記入する時に上記書替アドレスの決定を行なうよ
   うにしたことを特徴とする特許請求の範囲第１項記載の
   バッファ・メモリ制御方式計