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JPH04314163A - バッファ管理方式 - Google Patents

バッファ管理方式

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Publication number
JPH04314163A
JPH04314163A JP3106805A JP10680591A JPH04314163A JP H04314163 A JPH04314163 A JP H04314163A JP 3106805 A JP3106805 A JP 3106805A JP 10680591 A JP10680591 A JP 10680591A JP H04314163 A JPH04314163 A JP H04314163A
Authority
JP
Japan
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pointer
value
buffer
data
central control
Prior art date
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Application number
JP3106805A
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English (en)
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JP2836283B2 (ja
Inventor
Hideto Suzuki
英人 鈴木
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Priority to DE69229423T priority patent/DE69229423T2/de
Priority to EP92303221A priority patent/EP0509722B1/en
Priority to US07/867,523 priority patent/US5555380A/en
Priority to AU14875/92A priority patent/AU661301B2/en
Priority to CA002065894A priority patent/CA2065894C/en
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F2205/10—Indexing scheme relating to groups G06F5/10 - G06F5/14
    • G06F2205/108—Reading or writing the data blockwise, e.g. using an extra end-of-block pointer

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は複数の中央制御部が同一
のバッファにデータを転送するマルチプロセッサシステ
ムに於けるバッファ管理方式に関する。
【０００２】
【従来の技術】従来、複数の中央制御部が同一のバッフ
ァにデータを転送するマルチプロセッサシステムに於け
るバッファ管理方式としては、オートインクリメントポ
インタ方式が知られている。このオートインクリメント
ポインタ方式は、各中央制御部がバッファにデータを転
送するのに先立ち、特定の番地に存在するポインタの値
を読出し、アクセスするバッファエリアの先頭位置を決
定するものであり、ポインタの値は１回読出される毎に
「１」加算され、次にアクセスされるバッファエリアの
先頭位置を示す。このようなオートインクリメントポイ
ンタ方式を採用することにより、各中央制御部から転送
されてきたデータが同一のバッファエリアに書込まれな
いようにすることができる。
【０００３】
【発明が解決しようとする課題】上述した従来方式は、
ポインタの更新値が「１」に固定されている。即ち、１
回のデータ転送で利用できるバッファエリアの長さが固
定されているので、バッファエリアをあまり短くすると
、バッファエリアの長さより長いデータは数回に分けて
転送する必要があり、転送速度が遅くなる。また、反対
にバッファエリアの長さを長くすると、非常に短いデー
タであっても無駄にバッファを占有してしまう。
【０００４】本発明の目的はデータ転送速度，バッファ
の利用効率を高いものとすることができるバッファ管理
方式を提供することにある。
【０００５】
【課題を解決するための手段】本発明は上記目的を達成
するため、（Ａ）複数の中央制御部がポインタのアドレ
スを出力して前記ポインタの値を読取り、読取ったポイ
ンタの値に従って前記バッファにデータを転送するマル
チプロセッサシステムに於いて、前記各中央制御部は前
記バッファにデータを転送する際、転送データのデータ
長に関する情報を付加した前記ポインタのアドレスを出
力することにより前記ポインタの値を読取った後、読取
ったポインタの値に従って前記バッファにデータを転送
し、前記ポインタは前記中央制御部によってその値が読
取られることにより、その値を前記データ長に関する情
報に従って更新する。
【０００６】また、本発明はバッファに格納されたデー
タを処理する装置がデータの途中から処理を開始するこ
とを防ぐため、（Ｂ）複数の中央制御部がポインタのア
ドレスを出力して前記ポインタの値を読取り、読取った
ポインタの値に従って前記バッファにデータを転送する
マルチプロセッサシステムに於いて、前記各中央制御部
は前記バッファにデータを転送する際、転送データのデ
ータ長に関する情報を付加した前記ポインタのアドレス
を出力することにより前記ポインタの値を読取った後、
読取ったポインタの値に従ってヘッダを付加したデータ
を前記バッファに転送し、前記ポインタは前記中央制御
部によってその値が読取られることにより、その値を前
記データ長に関する情報に従って更新し、前記バッファ
に格納されているデータを処理する装置は、前記バッフ
ァに対する内部ポインタを有し、前記バッファをアクセ
スする際、前記内部ポインタの値と所定の関係を有する
前記バッファ上の位置にヘッダが存在するか否かを判断
し、存在すると判断した場合は前記内部ポインタの値に
従って前記バッファをアクセスした後、前記内部ポイン
タの値を前記データ長に従って更新し、存在しないと判
断した場合は前記バッファをサーチしてヘッダを探し、
探し出した位置に従って前記内部ポインタの値を修正す
る。
【０００７】
【作用】（Ａ）の構成に於いては、各中央制御部はバッ
ファにデータを転送するのに先立ってポインタの内容を
読出す。その際、中央制御部はポインタのアドレスに転
送データのデータ長に関する情報を付加したものを読出
しアドレスとして出力する。また、ポインタは中央制御
部によってその値が読出されると、その値を上記データ
長に従って更新する。
【０００８】（Ｂ）の構成に於いては、各中央制御部は
バッファにデータを転送するのに先立ってポインタの内
容を読出す。その際、中央制御部はポインタのアドレス
に転送データのデータ長に関する情報を付加したものを
読出しアドレスとして出力する。そして、中央制御部は
ポインタの値を読出すと、読取ったポインタの値に従っ
てヘッダを付加したデータをバッファに転送する。
【０００９】ポインタは中央制御部によってその値が読
出されると、その値をデータ長に関する情報に従って更
新する。
【００１０】また、バッファに格納されているデータを
処理する装置は、バッファをアクセスする際、内部ポイ
ンタの値と所定の関係を有する前記バッファ上の位置に
ヘッダが存在するか否かを判断する。そして、存在する
と判断した場合は内部ポインタの値に従ってバッファを
アクセスした後、データ長に従って内部ポインタの値を
更新する。また、存在しないと判断した場合は、バッフ
ァをサーチしてヘッダを探し、探し出した位置に従って
内部ポインタの値を修正する。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。
【００１２】図１は本発明の実施例のブロック図であり
、中央制御部（ＣＰ）１〜４と、システムバス５と、Ｉ
／Ｏパネル６と、バス調停回路１１と、回線１２とから
構成されている。
【００１３】Ｉ／Ｏパネル６は２ポートＲＡＭ７を含ん
でいる。この２ポートＲＡＭ７上にはバッファ（送信，
受信バッファ）８と、外部ポインタ９と、内部ポインタ
１０とが構成されている。
【００１４】２ポートＲＡＭ７をＩ／Ｏパネル６内部よ
り見た時は、図２に示すように、単なるＲＡＭとしてア
ドレス＄８０００〜＄ＦＦＦＦが割当てられ、読み書き
が自由に行なわれる。
【００１５】また、システムバス５側から見た時にはア
ドレス＄００００〜＄７ＦＦＦが割当てられ、次の３つ
のエリアに区分される。
【００１６】■　　バッファエリア８Ｅバッファ８と対
応し、中央制御部１〜４から自由に読み書きを行なうこ
とができるエリアである。
【００１７】■　　外部ポインタエリア９Ｅ外部ポイン
タ９と対応し、中央制御部１〜４から自由に読み書きを
行なうことができるエリアである。外部ポインタエリア
９Ｅには中央制御部１〜４が次にアクセスするバッファ
８上の位置を示す情報が格納され、中央制御部１〜４に
よりその値が読出された直後にハードウェアによってそ
の値が自動的に変更される。
【００１８】■　　内部ポインタエリア１０Ｅ内部ポイ
ンタ１０と対応し、中央制御部１〜４からは読み書きで
きないＩ／Ｏパネル６専用のエリアである。内部ポイン
タエリア１０ＥにはＩ／Ｏパネル６が次にアクセスする
バッファ８上の位置を示す情報が格納される。
【００１９】図３，図４は中央制御部１〜４，Ｉ／Ｏパ
ネル６の処理例を示す流れ図であり、以下、本実施例の
動作を説明する。
【００２０】各中央制御部１〜４はバッファ８にデータ
を転送する際、バス調停回路１１にバス使用要求を出力
し、バス調停回路１１からバス使用許可が与えられると
、図３に示す処理を開始する。
【００２１】先ず、バス使用許可の与えられた中央制御
部（中央制御部１とする）は、転送するデータを含む転
送ブロックのブロック長Ｌｉを求め（ステップＳ３１）
、次いでブロック長Ｌｉに基づいて外部ポインタ９に対
する更新値Ｌｂを求める　（ステップＳ３２）。今、例
えば、バッファ８を管理する外部ポインタ９の最小の管
理単位が６４バイトであるとすると、中央制御部１はブ
ロック長Ｌｉを「６４」で除算し、その整数部分に１を
加算した値を更新値Ｌｂとする。
【００２２】次に、中央制御部１は外部ポインタ９のア
ドレスの下位側に更新値Ｌｂを付加したものを読出しア
ドレスとしてシステムバス５に出力し、外部ポインタ９
の値ＰＴＲｅを読出す（ステップＳ３３）。
【００２３】Ｉ／Ｏパネル６は中央制御部１によって外
部ポインタ９の値ＰＴＲｅが読出されると、図５に示す
ように、加算手段５１を用いて外部ポインタ９の値ＰＴ
Ｒｅに更新値Ｌｂを加算する。この更新後の外部ポイン
タ９の値ＰＴＲｅは、次にデータをバッファ８に転送す
る際の先頭位置を示す。
【００２４】中央制御部１は外部ポインタ９の値ＰＴＲ
ｅを読出すと、その値ＰＴＲｅに基づいて転送ブロック
を格納させるバッファ８上のエリアの先頭アドレスを求
める（ステップＳ３４）。次に中央制御部１は図６に示
すような、データにバッファビジーフラグＢ，ベッダＨ
ＥＡＤＥＲ，ブロック長Ｌｉを付加した転送ブロックを
作成し、それをバッファ８に転送する　（ステップＳ３
５）。そして、転送ブロックの転送が完了すると、バッ
ファビジーフラグＢに“１”を立てて転送が完了したこ
とを表示し　（ステップＳ３６）、その処理を終了する
。
【００２５】次にＩ／Ｏパネル６の処理を図４を参照し
て説明する。
【００２６】Ｉ／Ｏパネル６はバッファ８に格納されて
いるデータを処理する際、先ず、内部ポインタ１０の値
ＰＴＲｉに基づいて転送ブロックの先頭位置を求める　
（ステップＳ４１）。次に、Ｉ／Ｏパネル６は上記転送
ブロックの先頭位置と所定の関係を有する位置にヘッダ
ＨＥＡＤＥＲが存在するか否かを判断する　（ステップ
Ｓ４２）。尚、ヘッダＨＥＡＤＥＲの値は、なるべく他
のデータと重複しないユニークな値に設定しておくこと
が望ましい。
【００２７】そして、ヘッダＨＥＡＤＥＲが存在すると
判断した場合（内部ポインタ１０の値ＰＴＲｉが図７に
示すようにａ，ｂとなっている場合）は上記先頭位置に
存在するバッファビジーフラグＢが“１”であるか否か
を判断する　（ステップＳ４３）。バッファビジーフラ
グＢが“１”でないと判断した場合、即ち、その転送ブ
ロックの転送が完了していないと判断した場合はバッフ
ァビジーフラグＢが“１”になるのを待ち、“１”であ
ると判断した場合はバッファ８上の上記先頭位置からデ
ータを読出し、例えば、回線１２を介して他の装置に送
信する等の処理を行なう　（ステップＳ４４）。
【００２８】その後、Ｉ／Ｏパネル６はバッファビジー
フラグＢを“０”にして処理が終了したことを表示し（
ステップＳ４５）、更に、処理の済んだ転送ブロックに
含まれているブロック長Ｌｉに基づいて内部ポインタ１
０の値ＰＴＲｉを更新し　（ステップＳ４６）、ステッ
プＳ４１の処理に戻る。
【００２９】また、ステップＳ４２で所定の位置にヘッ
ダが存在しないと判断した場合（内部ポインタ１０に誤
りが発生し、その値ＰＴＲｉが図７に示すようにｂ′と
なっており、転送ブロックの途中を示している場合）は
、Ｉ／Ｏパネル６はバッファ８をサーチしてヘッダを探
し　（ステップＳ４７）、探し出したヘッダの位置に基
づいて内部ポインタ１０の値ＰＴＲｉを修正し　（ステ
ップＳ４８）、その後、ステップＳ４１の処理に戻る。
【００３０】
【発明の効果】以上説明したように、本発明は、各中央
制御部からバッファへ転送するデータのデータ長に基づ
いてポインタの更新値を変更するものであるので、デー
タ長が短くても無駄にバッファが使用されることがなく
、また、データ長が長くてもデータ転送を何回にも分け
て行なう必要がないので、転送処理を高速化することが
可能になる効果がある。
【００３１】また、更に、本発明は、中央制御部からバ
ッファへ転送するデータにヘッダを付加したものである
ので、内部ポインタの値にずれが発生し、その値がバッ
ファに格納されたデータの途中を示すものになっても、
ヘッダの存在位置に基づいて内部ポインタの値を修正す
ることができ、バッファに格納されたデータを常にその
先頭から処理することが可能になる効果がある。
【図面の簡単な説明】
【図１】本発明の実施例のブロック図である。
【図２】２ポートＲＡＭのメモリマップである。
【図３】中央制御部の処理例を示す流れ図である。
【図４】Ｉ／Ｏパネルの処理例を示す流れ図である。
【図５】外部ポインタの更新動作を示す図である。
【図６】中央制御部が転送するデータの形式を示す図で
ある。
【図７】ヘッダの利用方法を説明するための図である。
【符号の説明】
１〜４…中央制御部（ＣＰ） ５…システムバス ６…Ｉ／Ｏパネル ７…２ポートＲＡＭ ８…バッファ ９…外部ポインタ １０…内部ポインタ １１…バス調停回路 １２…回線

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】　　複数の中央制御部がポインタのアドレ
    スを出力して前記ポインタの値を読取り、読取ったポイ
    ンタの値に従って前記バッファにデータを転送するマル
    チプロセッサシステムに於いて、前記各中央制御部は前
    記バッファにデータを転送する際、転送データのデータ
    長に関する情報を付加した前記ポインタのアドレスを出
    力することにより前記ポインタの値を読取った後、読取
    ったポインタの値に従って前記バッファにデータを転送
    し、前記ポインタは前記中央制御部によってその値が読
    取られることにより、その値を前記データ長に関する情
    報に従って更新することを特徴とするバッファ管理方式
    。
  2. 【請求項２】　　複数の中央制御部がポインタのアドレ
    スを出力して前記ポインタの値を読取り、読取ったポイ
    ンタの値に従って前記バッファにデータを転送するマル
    チプロセッサシステムに於いて、前記各中央制御部は前
    記バッファにデータを転送する際、転送データのデータ
    長に関する情報を付加した前記ポインタのアドレスを出
    力することにより前記ポインタの値を読取った後、読取
    ったポインタの値に従ってヘッダを付加したデータを前
    記バッファに転送し、前記ポインタは前記中央制御部に
    よってその値が読取られることにより、その値を前記デ
    ータ長に関する情報に従って更新し、前記バッファに格
    納されているデータを処理する装置は、前記バッファに
    対する内部ポインタを有し、前記バッファをアクセスす
    る際、前記内部ポインタの値と所定の関係を有する前記
    バッファ上の位置にヘッダが存在するか否かを判断し、
    存在すると判断した場合は前記内部ポインタの値に従っ
    て前記バッファをアクセスした後、前記内部ポインタの
    値を前記データ長に従って更新し、存在しないと判断し
    た場合は前記バッファをサーチしてヘッダを探し、探し
    出した位置に従って前記内部ポインタの値を修正するこ
    とを特徴とするバッファ管理方式。
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