JPH06266612A

JPH06266612A - Ｄｍａコントローラ

Info

Publication number: JPH06266612A
Application number: JP5712193A
Authority: JP
Inventors: Tsuyoshi Igarashi; 強五十嵐
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-03-17
Filing date: 1993-03-17
Publication date: 1994-09-22

Abstract

(57)【要約】【目的】ＤＭＡ転送のスタート側とエンド側で端数バイ
トが生じても、高速バス幅でのデータ転送が行えるよう
にする。【構成】コントロール回路２５から転送許可信号３２が
出される毎にＤＭＡ機器から転送される１バイトデータ
を、カウンタ２５３の示すレジスタ２１内バイト位置に
ラッチさせて、同カウンタ２５３をカウントアップし、
カウンタ値が０に変化すると、レジスタ２１の内容をバ
ッファ２２にコピーする。スタートアドレスによりスタ
ート側端数バイトの転送であると判断した際には、同ア
ドレスに対応するメモリ上のワードデータを８バイト幅
の高速バス３を介してレジスタ２３にリードした後、レ
ジスタ２３の内容のうちスタートアドレスの下位３ビッ
トの示す位置以降のデータ部分をバッファ２２の該当部
分にマージ回路２４により置き換えさせ、高速バス３を
介してＤＭＡ転送して元のワード位置にライトする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高速バスに接続されたメ
モリと低速バスに接続されたＤＭＡ機器（入出力機器）
との間のＤＭＡ転送制御を行うＤＭＡコントローラに関
する。

【０００２】

【従来の技術】この種のＤＭＡコントローラは、例えば
ＣＰＵからの指定により、低速バスに接続されたディス
ク装置などのＤＭＡ機器（入出力機器）から転送された
データを高速バスに接続されたメモリにライトするの
に、高速バスを有効に利用するために、高速バスのバス
幅に一致したバイト数を単位のデータ転送（ＤＭＡ転
送）を行うのを基本としている。したがって、例えば高
速バスのバス幅が８バイト（６４ビット）、低速バスの
バス幅が１バイト（８ビット）のシステムでは、ＤＭＡ
機器からのデータをメモリにライトするのに、基本的に
は、高速バスのバス幅である８バイト全てを利用してデ
ータ転送が行われる。

【０００３】しかし、このようなデータ転送が可能であ
るのは、ＣＰＵにより指定されたメモリアクセス（ＤＭ
Ａ転送）のスタート位置とエンド位置とが８バイト単位
のワード境界に一致して、図５（ａ）に示すように、端
数バイトが存在しない特別な場合に限られる。

【０００４】そして、図５（ｂ）に示すようにスタート
側とエンド側に端数バイトが存在する通常の状態では、
このスタート側とエンド側の端数バイトについては、Ｄ
ＭＡコントローラは１バイト単位でデータ転送を行うの
が一般的であった。この場合、データ転送に必要な高速
バス（の使用権）を取得する動作も、端数バイトにいつ
ては１バイト単位で行っていた。

【０００５】

【発明が解決しようとする課題】上記したように従来の
ＤＭＡコントローラは、低速バスに接続されたＤＭＡ機
器からのデータを高速バスに接続されたメモリにライト
するメモリアクセスでは、スタート側とエンド側の端数
バイトについては、１バイト単位でデータ転送を行う必
要があったため、高速バスの使用効率が低下して、ＤＭ
Ａ全体の転送速度が低下するという問題があった。

【０００６】この発明は上記事情を考慮してなされたも
のでその目的は、ＤＭＡ機器からのデータを高速バスに
接続されたメモリにライトするメモリアクセス要求に対
して、スタート側とエンド側で端数バイトが生じても、
高速バス幅でのデータ転送が行え、もって高速バスの使
用効率向上、更にはＤＭＡ全体の転送速度の向上が図れ
るＤＭＡコントローラを提供することにある。

【０００７】

【課題を解決するための手段】この発明は、ＤＭＡ機器
（入出力機器）から転送されるデータを高速バスに接続
されたメモリにライトするメモリアクセス要求に対し
て、ＤＭＡ転送のスタート側またはエンド側に高速バス
のバス幅に満たない端数バイトが存在する場合に、転送
先アドレスに対応する高速バス幅のワードデータを上記
メモリからリードする制御手段と、この制御手段により
リードされたデータに対して端数バイトによりその該当
部分の書き換えを行って高速バス幅のライトデータを生
成するマージ手段とを設け、このマージ手段により生成
されたライトデータを高速バスを介してＤＭＡ転送して
上記メモリの元のワード位置にライトするようにしたこ
とを特徴とする。

【０００８】

【作用】上記の構成において、制御手段は、低速バスに
接続されたＤＭＡ機器からのデータを例えば２ⁿ バイト
のバス幅の高速バスに接続されたメモリにライトするメ
モリアクセス（メモリライトアクセス）が要求された場
合、ＤＭＡ機器とＤＭＡコントローラ（に設けたデータ
レジスタ）との間で一定長のデータ、例えば１バイトデ
ータを単位にデータ転送を行う。また制御手段は、この
データ転送の開始時に、メモリスタートアドレス（の下
位ｎビット）が高速バス幅の開始バイト位置（バイト
０）に対応しているか否かを調べ、対応していないなら
ば、ＤＭＡ転送のスタート側に端数バイトが存在するる
ものと判断する。この場合、制御手段は、メモリスター
トアドレス（の下位ｎビットを除く上位アドレス）で指
定されるメモリ上のワード位置のデータ、即ちライト先
に対応する高速バス幅のワードデータを、メモリからリ
ードしておく。

【０００９】制御手段は、ＤＭＡ転送のスタート側で端
数バイトが存在するものと判断した場合には、メモリス
タートアドレスに対応したバイト位置から、高速バスの
バス幅（２ⁿ バイト）の最終バイト位置までの端数バイ
トがＤＭＡ機器から転送された時点で、マージ手段を制
御して、先にリードしておいたワードデータと当該端数
バイトとをマージさせる。これにより、リードデータ中
の端数バイト該当部分が端数バイトに置き換えられた、
高速バス幅のライトデータが生成される。制御手段は、
このライトデータをＤＭＡ転送して上記メモリ内の先に
リードしたのと同じワード位置にライトする。

【００１０】これ以後、制御手段は、ＤＭＡ機器から１
バイト単位で順次転送されるデータが２ⁿ バイトになる
毎に、その２ⁿ バイトのデータをそのまま高速バスを介
してＤＭＡ転送してメモリにライトする。そして、この
ＤＭＡ転送により残りの転送バイト数が１バイト以上、
高速バス幅（２ⁿ バイト）未満になると、制御手段は、
次がＤＭＡ転送のエンド側であり、且つ端数バイトが存
在するものと判断する。この場合、制御手段は、ライト
先に対応する高速バス幅のワードデータをメモリからリ
ードししておく。

【００１１】制御手段は、ＤＭＡ転送のエンド側で端数
バイトが存在するものと判断した場合には、最後の１バ
イトデータがＤＭＡ機器から転送された時点で、マージ
手段を制御して、先にリードしておいたワードデータと
高速バス幅の開始バイト位置から最後の転送バイトのバ
イト位置までの端数バイトとをマージさせる。これによ
り、リードデータ中の端数バイト該当部分が端数バイト
に置き換えられた、高速バス幅のライトデータが生成さ
れる。制御手段は、このライトデータをＤＭＡ転送して
上記メモリ内の先にリードしたのと同じワード位置にラ
イトする。

【００１２】

【実施例】図１はこの発明の一実施例に係るＤＭＡコン
トローラを備えた情報処理システムのシステム構成図で
ある。

【００１３】図１において、１はシステムの中枢をなす
ＣＰＵ、２はプログラム、データ等が格納される１ワー
ドが例えば８バイトのメモリ（主メモリ）、３は例えば
８バイトのバス幅（データ幅）の高速バスである。ＣＰ
Ｕ１およびメモリ２は高速バス３に接続されている。４
はディスク装置などのＤＭＡ機器（入出力機器）、５は
例えば１バイトのバス幅の低速バスである。ＤＭＡ機器
４は低速バス５に接続されている。

【００１４】６は高速バス３および低速バス５に接続さ
れたＤＭＡコントローラである。ＤＭＡコントローラ６
は、メモリ２とＤＭＡ機器４との間のデータ転送を制御
する。本実施例におけるＤＭＡコントローラ６は、ＤＭ
Ａ機器４からのデータをメモリ２にライトするメモリア
クセス要求に対して、要求されたサイズのデータのスタ
ート側とエンド側に端数バイトが存在する場合でも、高
速バス３を介してのメモリ２との間のデータ転送（ＤＭ
Ａ転送）を常に高速バス３のバス幅（８バイト）で行う
新規な構成を有している。図２はＤＭＡコントローラ６
の構成を示すブロック図である。

【００１５】図２において、２１は低速バス５を介して
転送されるＤＭＡ機器４からの１バイトデータをラッチ
するための８バイトのデータレジスタである。このＤＭ
Ａ機器４からの１バイトデータのデータレジスタ２１内
ラッチ位置（バイト位置）は、後述するコントロール回
路２５内のバイト位置カウンタ２５３の値（０〜７のい
ずれか）によって決定される。

【００１６】２２はデータレジスタ２１の内容をラッチ
するための８バイトのデータバッファである。このデー
タバッファ２２のラッチタイミングは、データレジスタ
２１のバイト７（８バイト目）にデータがラッチされた
直後、または転送データの最終バイトがデータレジスタ
２１のいずれかのバイト位置にラッチされた直後であ
る。

【００１７】２３はメモリ２から高速バス３を介してリ
ードした８バイトメモリデータを保持する８バイトのメ
モリデータレジスタ、２４はデータバッファ２２のデー
タとメモリデータレジスタ２３のデータとをマージする
マージ回路である。

【００１８】２５はＤＭＡコントローラ６の中枢をなす
コントロール回路である。コントロール回路２５は、低
速バス５を介して与えられるＤＭＡ機器４からの転送要
求信号３１に応じて、データ転送を制御するための各種
コントロール信号を生成する。

【００１９】コントロール回路２５により生成されるコ
ントロール信号には、ＤＭＡ機器４への転送許可信号３
２、およびデータラッチ信号３３-0〜３３-7がある。デ
ータラッチ信号３３-i（ｉ＝０〜７）は、ＤＭＡ機器４
からの１バイトデータをデータレジスタ２１のバイトｉ
の位置にラッチさせるのに用いられる。コントロール回
路２５により生成されるコントロール信号には更に、デ
ータバッファ２２へのデータラッチ信号３４、マージ回
路２４のマージ動作を制御するためのマージコントロー
ル情報３５、および高速バス３への転送要求信号３６等
がある。またコントロール回路２５には、転送要求信号
３６に対する高速バス３からの転送終了信号３７が入力
されるようになっている。コントロール回路２５は、メ
モリアドレスレジスタ２５１と、転送バイトカウンタ２
５２と、バイト位置カウンタ２５３とを内蔵する。

【００２０】メモリアドレスレジスタ２５１には、ＣＰ
Ｕ１により要求されたメモリアクセス（ここでは、メモ
リライトアクセス）の開始アドレス（メモリスタートア
ドレス）が初期設定される。メモリアドレスレジスタ２
５１の内容は、高速バス幅のＤＭＡ転送が行われる毎に
「８」加算され、その下位３ビットを除く上位ビットに
より、メモリ２上の転送先ワードアドレスを指定する。

【００２１】転送バイトカウンタ２５２には、ＣＰＵ１
により要求されたメモリアクセスのサイズ（転送バイト
数）が初期設定される。転送バイトカウンタ２５２は、
ＤＭＡ機器４から低速バス５を介して１バイトデータが
転送される毎にカウントダウンして、残り転送バイト数
を示す。

【００２２】バイト位置カウンタ２５３には、上記のメ
モリスタートアドレスの下位３ビットが初期設定され
る。このバイト位置カウンタ２５３は、ＤＭＡ機器４か
ら低速バス５を介して１バイトデータが転送される毎に
カウントアップして、次に転送される１バイトデータの
データレジスタ２１内ラッチ位置（バイト位置）を指定
する。

【００２３】次に、この発明の一実施例の動作を、ＣＰ
Ｕ１からの要求に従い、ＤＭＡ機器４から転送されるデ
ータを、ＤＭＡコントローラ６の制御により高速バス３
を介してメモリ２にＤＭＡ転送する場合を例に説明す
る。

【００２４】まず、ＣＰＵ１からＤＭＡコントローラ６
に対し、ＤＭＡ機器４から転送されるデータをメモリ２
にライトするメモリアクセス（メモリライトアクセス）
が要求されたものとする。この要求では、メモリスター
トアドレス（データ転送開始メモリアドレス）と、転送
サイズ（転送バイト数）が指定される。またＣＰＵ１か
らＤＭＡ機器４に対して、データリードが要求され、リ
ード開始位置（ＤＭＡ機器４がディスク装置であれば、
リード開始ディスクアドレス）と転送サイズが指定され
る。

【００２５】ＤＭＡコントローラ６内のコントロール回
路２５は、ＣＰＵ１からの上記要求により、メモリスタ
ートアドレスをメモリアドレスレジスタ２５１に、転送
サイズ（転送バイト数）を転送バイトカウンタ２５２
に、そして上記メモリスタートアドレスの下位３ビット
をバイト位置カウンタ２５３に、それぞれセットする。

【００２６】次にコントロール回路２５は、メモリアド
レスレジスタ２５１の下位３ビットの値（メモリアドレ
スレジスタ２５１に初期設定されたメモリスタートアド
レスの下位３ビットの値）が「０」であるか否かによ
り、ＤＭＡ転送のスタート側に端数バイトが存在するか
否かを判断する。この判断は、バイト位置カウンタ２５
３の３ビット値に従って行うことも可能である。

【００２７】もし、図５（ｂ）に示すデータの転送（メ
モリライト）の例であるならば、メモリスタートアドレ
スの下位３ビットの値は「４」であり、「０」ではな
い。この場合、コントロール回路２５は、ＤＭＡ転送の
スタート側に端数バイトが存在すると判断し、高速バス
３に対して、図４のタイミングチャートに示すようにリ
ードの転送要求信号３６を出力する。同時にコントロー
ル回路２５は、メモリアドレスレジスタ２５１の示すメ
モリアドレスのうちの下位３ビットをオール“０”の３
ビットデータに置き換えたメモリアドレスを、高速バス
３に出力する。

【００２８】これにより、メモリ２から、上記メモリア
ドレスの下位３ビットを除く上位アドレス、即ちメモリ
スタートアドレスの下位３ビットを除く上位アドレス
（ワードアドレス）で指定される８バイト（６４ビッ
ト）のワードデータがリードされ、図４に示すように、
転送終了信号３７と共に高速バス３を介してＤＭＡコン
トローラ６に転送される。

【００２９】そして、ＤＭＡコントローラ６に転送され
たメモリ２からの８バイト（１ワード）のリードデータ
は、同コントローラ６内の８バイトメモリデータレジス
タ２３に格納される。このときのメモリデータレジスタ
２３の内容は、図３（ｃ）に示すように、“００”〜
“７７”であるものとする。

【００３０】このように、ＤＭＡ転送のスタート側で端
数バイトが存在することを判断した場合、コントロール
回路２５は、メモリスタートアドレスの下位３ビットを
除く上位アドレス（ワードアドレス）で指定されるメモ
リ２上の８バイト（６４ビット）ワードデータを、メモ
リデータレジスタ２３にリードしておく。

【００３１】一方、ＤＭＡ機器４は、ＣＰＵ１からの上
記要求に応じて、データリードを行い、ＤＭＡコントロ
ーラ６内のコントロール回路２５に対して低速バス５を
介して転送要求信号３１を送る。

【００３２】コントロール回路２５は、ＤＭＡ機器４か
ら転送要求信号３１が送られると、データ入力可能であ
るならば、ＤＭＡ機器４に対して転送許可信号３２を返
す。ＤＭＡ機器４は、この転送許可信号３２に応じてＤ
ＭＡコントローラ６に対して低速バス５を介して１バイ
トデータを転送する。このように、ＤＭＡ機器４からＤ
ＭＡコントローラ６へのデータ転送は、転送要求信号３
１と転送許可信号３２に応じて行われる。

【００３３】ＤＭＡ機器４からの１バイトデータはＤＭ
Ａコントローラ６内の８バイトデータレジスタ２１に導
かれる。このときコントロール回路２５は、バイト位置
カウンタ２５３の３ビット値ｉ（０〜７のいずれか）に
応じて、データラッチ信号３３-0〜３３-nのうちのデー
タラッチ信号３３-iだけをアクティブにする。

【００３４】これにより、ＤＭＡ機器４からの１バイト
データは、データレジスタ２１内のバイトｉの位置（第
ｉバイト位置）にラッチされる。図５（ｂ）の例であれ
ば、先頭の１バイトデータの転送時のバイト位置カウン
タ２５３の値（初期値）は「４」であることから、デー
タラッチ信号３３-4がアクティブとなり、同バイトデー
タはデータレジスタ２１内のバイト４の位置にラッチさ
れる。

【００３５】コントロール回路２５は、データレジスタ
２１に対するラッチ制御を行うと、転送バイトカウンタ
２５２を１だけカウントダウンすると共に、バイト位置
カウンタ２５３を１だけカウントアップする。

【００３６】以下同様にして、ＤＭＡ機器４からＤＭＡ
コントローラ６に対する１バイトデータ転送が、転送要
求信号３１と転送許可信号３２の授受により、繰返し行
われることにより、データレジスタ２１のバイト５の位
置に２番目の転送データ（１バイトデータ）が、バイト
６の位置に３番目の転送データが、バイト７の位置に４
番目の転送データが、順にラッチされたものとする。

【００３７】このときのデータレジスタ２１の内容を図
３（ａ）に示す。なお、図中の“ｘｘ”はデータが不定
の状態であることを示しており、この例では、バイト０
〜３の各データが不定となっている。また、バイト４〜
７の“ａａ”〜“ｄｄ”は、メモリ２にＤＭＡ転送すべ
きデータの１番目〜４番目の各バイトデータである。

【００３８】さてコントロール回路２５は、データレジ
スタ２１のバイト７に４番目の転送データをラッチさせ
ると、転送バイトカウンタ２５２を１だけカウントダウ
ンすると共に、バイト位置カウンタ２５３を１だけカウ
ントアップする。このとき、バイト位置カウンタ２５３
の値は、「７」から「０」に変化する。

【００３９】コントロール回路２５は、バイト位置カウ
ンタ２５３の値が「７」から「０」に変化したことを検
出すると、データレジスタ２１のバイト７の位置にデー
タがラッチされ、高速バス３へ転送すべきメモリアドレ
スに達したものと判断する。

【００４０】するとコントロール回路２５は、データバ
ッファ２２に対するデータラッチ信号３４をアクティブ
にして、データレジスタ２１の内容をデータバッファ２
２にラッチさせる。即ちコントロール回路２５は、バイ
ト位置カウンタ２５３の値の「７」から「０」への変化
に応じて、データレジスタ２１の内容をデータバッファ
２２にコピーする。

【００４１】この結果、データバッファ２２の内容は、
図３（ｂ）に示すように、図３（ａ）に示すデータレジ
スタ２１の内容と同じものとなる。このときのデータバ
ッファ２２のバイト４〜７の“ａａ”〜“ｄｄ”が今回
高速バス３へ転送するデータとなる。また、データレジ
スタ２１の内容をデータバッファ２２にコピーすること
により、ＤＭＡ機器４からの後続のデータをデータレジ
スタ２１にラッチすることが可能となる。

【００４２】さて、コントロール回路２５は、上記した
ようにバイト位置カウンタ２５３の値が「７」から
「０」に変化したことを検出すると、マージ回路２４に
対してマージコントロール情報３５を出力する。このマ
ージコントロール情報３５は、スタート側端数バイトの
転送であるかエンド側端数バイトの転送であるかを示す
端数バイト転送タイプ信号と、マージ境界を示す３ビッ
トの境界情報からなる。この境界情報には、スタート側
端数バイトの転送の場合には、その際のメモリアドレス
レジスタ２５１の下位３ビットの内容、即ちメモリスタ
ートアドレスの下位３ビット（ここでは、値「４」を示
す“１００”）が用いられ、エンド側端数バイトの転送
の場合には、バイト位置カウンタ２５３の内容が用いら
れる。

【００４３】マージ回路２４は、コントロール回路２５
からのマージコントロール情報３５中の端数バイト転送
タイプ信号がスタート側端数バイトの転送であることを
示している場合、同コントロール情報３５中の３ビット
境界情報の値ｉ（＝メモリスタートアドレスの下位３ビ
ットの値）に従い、メモリデータレジスタ２３のバイト
０〜ｉ−１のデータと、データバッファ２２のバイトｉ
〜７のデータをマージする。

【００４４】また、マージコントロール情報３５中の端
数バイト転送タイプ信号がエンド側端数バイトの転送で
あることを示している場合には、マージ回路２４は、同
コントロール情報３５中の３ビット境界情報の値ｉ（＝
バイト位置カウンタ２５３の値）に従い、データバッフ
ァ２２のバイト０〜（ｉ−１）と、メモリデータレジス
タ２３のバイトｉ〜７のデータをマージする。

【００４５】したがって、この例のようにスタート側端
数バイトの転送の場合には、メモリアドレスレジスタ２
５１に初期設定されているメモリスタートアドレスの下
位３ビットの値が「４」であることから（図５（ｂ）参
照）、マージ回路２４は、メモリデータレジスタ２３の
バイト０〜３のデータ、即ち“００”〜“３３”（図３
（ｃ）参照）と、データバッファ２２のバイト４〜７の
データ、即ち“ａａ”〜“ｄｄ”（図３（ｂ）参照）と
をマージして、図３（ｄ）に示す８バイト（１ワード）
データ（マージ後のデータ）を得る。

【００４６】コントロール回路２５は、以上のマージ回
路２４によるマージが終了すると、高速バス３上に、再
び転送要求信号３６（但し今回は、ライトのデータ転送
要求を示す転送要求信号３６）を出力する（図４参照）
と共に、メモリアドレスレジスタ２５１の示すメモリア
ドレスのうちの下位３ビットをオール“０”の３ビット
データに置き換えたメモリアドレスをライトメモリアド
レスとして出力する。同時にマージ回路２４から高速バ
ス３上に、上記マージ後の８バイトデータ（図３（ｄ）
参照）がライトデータとして出力される。

【００４７】これにより、高速バス３上に出力されたラ
イトメモリアドレス（メモリスタートアドレス）の下位
３ビットを除く上位アドレス（ワードアドレス）で指定
されるメモリ２のワード位置に、高速バス３上に出力さ
れた８バイトのライトデータ（図３（ｄ）に示すマージ
後のデータ）が書込まれ（書き戻され）、転送終了信号
３７が高速バス３を介してＤＭＡコントローラ６内のコ
ントロール回路２５に転送される。

【００４８】以上のデータ転送により、メモリスタート
アドレスの下位３ビットの値が「４」のスタート側端数
バイトの転送では、従来であればバイト４〜７の各バイ
ト毎の高速バス転送、即ち４回の高速バス転送が必要で
あったのに対し、２回の転送（１回のリード転送と１回
のライト転送）で終了するため、高速バス転送回数を２
回減らすことができる。

【００４９】なお、従来に比べて高速バス転送回数を最
も減らすことができるのは、メモリスタートアドレスの
下位３ビットの値が「１」の場合である。このケースで
は、従来であれば７回の転送が必要であったのに対し、
２回の転送で終了するため、高速バス転送回数を５回減
らすことができる。また、上記３ビット値が「７」の場
合には、従来と同様に１バイトの高速バス転送を行っ
て、１回の転送で済ますようにすることも可能である。
但し、高速バス幅の転送と１バイト転送の両転送方式を
導入すると、制御並びにハードウェア構成の複雑化を招
くことになる。

【００５０】コントロール回路２５は、ライト要求に対
する高速バス３からの転送終了信号３７により、１回の
ＤＭＡ転送（ここではスタート側端数バイトの転送）の
終了を判断する。この場合、コントロール回路２５は、
メモリアドレスレジスタ２５１の内容Ａを、Ａ＋８に更
新する。即ちコントロール回路２５は、メモリアドレス
レジスタ２５１に保持されているメモリアドレスの下位
３ビットを除く上位アドレスを、次のワード位置を指す
ように更新する。なお、メモリアドレスレジスタ２５１
に代えて、メモリスタートアドレスの下位３ビットを除
く上位アドレスが初期設定されて、１回のＤＭＡ転送毎
に１カウントアップするカウンタ（ワードアドレスカウ
ンタ）と、メモリスタートアドレスの下位３ビットを保
持する３ビットレジスタを用いることも可能である。

【００５１】以後、コントロール回路２５は、ＤＭＡ機
器４との間の転送要求信号３１と転送許可信号３２の授
受により、ＤＭＡ機器４からＤＭＡコントローラ６内の
データレジスタ２１への後続の１バイトデータ転送を繰
り返し行わせ、その都度、転送バイトカウンタ２５２を
１だけカウントダウンすると共に、バイト位置カウンタ
２５３を１だけカウントアップする。

【００５２】そしてコントロール回路２５は、バイト位
置カウンタ２５３の値が「７」から「０」に変化する
と、データレジスタ２１のバイト７の位置にデータがラ
ッチされて、バイト０〜７に有効なデータ（８バイトデ
ータ）が揃ったものと判断し、同レジスタ２１の内容を
データバッファ２２にコピーする。次にコントロール回
路２５は、高速バス３に対して、このデータバッファ２
２の内容をそのまま出力する。同時にコントロール回路
２５は、ライトの転送要求信号３６、およびメモリアド
レスレジスタ２５１の示すメモリアドレスの下位３ビッ
トをオール“０”に置き換えたメモリアドレスも、高速
バス３に出力する。

【００５３】なお、データバッファ２２の内容をそのま
ま出力するには、コントロール回路２５からマージ回路
２４に対して、スタート側端数バイトの転送であること
を示す端数バイト転送信号と、値が「０」の３ビット境
界情報からなるコントロール情報３５を与えればよい。
最後に、エンド側端数バイトの転送について説明する。

【００５４】ＤＭＡ機器４からＤＭＡコントローラ６内
のデータレジスタ２１への後続の１バイトデータ転送が
繰り返された結果、最後の１バイトデータがデータレジ
スタ２１にラッチされたものとする。この１バイトデー
タは、図５（ｂ）に示すＤＭＡ転送要求データの例で
は、データレジスタ２１のバイト５の位置にラッチされ
る。このとき転送バイトカウンタ２５２は１だけカウン
トダウンされて、その値は「０」となり、バイト位置カ
ウンタ２５３は１だけカウントアップされて、その値は
（図５（ｂ）から明らかなように）「６」となる。

【００５５】コントロール回路２５は、転送バイトカウ
ンタ２５２の値が「０」になると、ＤＭＡ転送要求デー
タの最終バイトがデータレジスタ２１にラッチされたも
のとして、同レジスタ２１の内容をデータバッファ２２
にコピーする。

【００５６】さて、転送バイトカウンタ２５２の値が
「０」になった際のバイト位置カウンタ２５３の値が、
この例のように「０」でない場合、コントロール回路２
５は、エンド側端数バイトの転送となることを判断す
る。

【００５７】この場合、コントロール回路２５は、前記
したスタート側端数バイトの転送の場合と同様にして、
メモリアドレスレジスタ２５１の示す８バイトのワード
データのリードを行い、メモリデータレジスタ２３に格
納する。そしてコントロール回路２５は、マージ回路２
４に対して、エンド側端数バイトの転送であることを示
す端数バイト転送タイプ信号と３ビット境界情報からな
るマージコントロール情報３５を出力する。エンド側端
数バイトの転送の場合、３ビット境界情報には、バイト
位置カウンタ２５３の値（ここでは「６」）が用いられ
る。

【００５８】マージ回路２４は、マージコントロール情
報３５中の端数バイト転送タイプ信号がエンド側端数バ
イトの転送であることを示している場合、同コントロー
ル情報３５中の３ビット境界情報の値ｉ（ここでは
「６」）に従い、データバッファ２２のバイト０〜ｉ−
１と、メモリデータレジスタ２３のバイトｉ〜７のデー
タをマージする。これにより、図５（ｂ）の例では、デ
ータバッファ２２のバイト０〜５の６バイトと、メモリ
データレジスタ２３のバイト６，７の２バイトがマージ
される。そして、このマージ後の８バイト（１ワード）
データが高速バス３を介してメモリ２に転送され、同メ
モリ２に書き戻される。

【００５９】以上のデータ転送により、最終の１バイト
データのバイト位置が「５」のエンド側端数バイトの転
送では、従来であればバイト０〜５の各バイト毎の高速
バス転送、即ち６回の高速バス転送が必要であったのに
対し、２回の転送（１回のリード転送と１回のライト転
送）で終了するため、高速バス転送回数を４回減らすこ
とができる。ここで、上記最終の１バイトデータのバイ
ト位置が「０」の場合には、従来と同様に１バイトの高
速バス転送を行って、１回の転送で済ますようにするこ
とも可能である。

【００６０】なお、前記実施例では、転送バイトカウン
タ２５２の値が「０」になった際のバイト位置カウンタ
２５３の値が「０」でない場合に、エンド側端数バイト
の転送であると判断するものとして説明したが、これに
限るものではない。例えば、１回のＤＭＡ転送の終了毎
に、転送バイトカウンタ２５２を参照し、その値（即ち
残り転送バイト数）が「１」〜「７」のいずれかである
場合に、エンド側端数バイトの転送であると判断するよ
うにしてもよい。この場合、ＤＭＡ機器４からＤＭＡコ
ントローラ６への残りのバイトデータの転送と並行し
て、メモリ２からのデータリードを行うことが可能とな
る。

【００６１】また、前記実施例では、バス幅（データ
幅）が８バイト（６４ビット）の高速バスに接続された
ＤＭＡコントローラによるＤＭＡ転送ついて説明した
が、この発明は、他のバス幅の高速バスに接続されたＤ
ＭＡコントローラによるＤＭＡ転送にも適用できる。こ
の場合、高速バスのバス幅が例えば２ⁿ バイトであるな
らば、バイト位置カウンタにはｎビットのカウンタを用
いればよい。

【００６２】

【発明の効果】以上詳述したようにこの発明によれば、
ＤＭＡ機器から要求されたメモリに対するＤＭＡ転送の
スタート側またはエンド側に高速バスのバス幅に満たな
い端数バイトが存在する場合には、転送先アドレスに対
応する高速バス幅のワードデータをメモリからリードし
て、このリードデータと端数バイトとをマージして高速
バス幅のライトデータを生成し、このライトデータを高
速バスを介してＤＭＡ転送してメモリの元のワード位置
にライトする構成としたので、ＤＭＡ転送のメモリスタ
ート側とエンド側で端数バイトが生じても、高速バス幅
でのデータ転送が行えるようになり、高速バスの使用効
率、更にはＤＭＡ全体の転送速度が向上する。

【図面の簡単な説明】

【図１】この発明の一実施例に係るＤＭＡコントローラ
を備えた情報処理システムのシステム構成図。

【図２】図１中のＤＭＡコントローラ６の構成を示すブ
ロック図。

【図３】スタート側端数バイトの転送時のデータレジス
タ２１、データバッファ２２、およびメモリデータレジ
スタ２３の各内容と、マージ回路２４のマージ結果の一
例を対比して示す図。

【図４】スタート側端数バイトの転送時の動作を説明す
るためのタイミングチャート。

【図５】端数バイトが存在しないＤＭＡ転送要求データ
と、端数バイトが存在するＤＭＡ転送要求データの一例
を示す図。

【符号の説明】

１…ＣＰＵ、２…メモリ、３…高速バス、４…ＤＭＡ機
器、５…低速バス、６…ＤＭＡコントローラ、２１…デ
ータレジスタ、２２…データバッファ、２３…メモリデ
ータレジスタ、２４…マージ回路、２５…コントロール
回路、２５１…メモリアドレスレジスタ、２５２…転送
バイトカウンタ、２５３…バイト位置カウンタ。

Claims

【特許請求の範囲】

【請求項１】高速バスに接続されたメモリと低速バスに
接続されたＤＭＡ機器との間のデータ転送を制御するＤ
ＭＡコントローラにおいて、前記ＤＭＡ機器から転送される前記メモリに対するライ
トデータを前記高速バスを介して前記メモリにＤＭＡ転
送するための制御手段であって、ＤＭＡ転送のスタート
側またはエンド側に前記高速バスのバス幅に満たない端
数バイトが存在する場合に、転送先アドレスに対応する
前記高速バス幅のワードデータを前記メモリからリード
する制御手段と、この制御手段によりリードされたデータに対して前記端
数バイトによりその該当部分の書き換えを行って前記高
速バス幅のライトデータを生成するマージ手段とを具備
し、前記制御手段は、前記マージ手段により生成された
ライトデータを前記高速バスを介してＤＭＡ転送して前
記メモリの元のワード位置にライトすることを特徴とす
るＤＭＡコントローラ。
【請求項２】前記メモリに対するＤＭＡ転送のメモリス
タートアドレスの下位ｎビット（但し、高速バス幅は２
ⁿ バイト）が初期設定され、前記ＤＭＡ機器からのデー
タ転送毎にカウントアップするカウンタ手段と、前記制
御手段によりリードされた前記高速バス幅のデータを格
納するためのメモリデータレジスタとを更に備え、前記マージ手段は、前記スタート側端数バイトの転送時
には、前記メモリデータレジスタの内容のうち前記メモ
リスタートアドレスの下位ｎビットの示す位置以降のデ
ータ部分を前記端数バイトで置き換え、前記エンド側端
数バイトの転送時には、前記メモリデータレジスタの内
容のうち前記カウンタ手段のカウント値の示す位置より
前のデータ部分を前記端数バイトで置き換えて、それぞ
れ前記高速バス幅のライトデータを生成することを特徴
とする請求項１記載のＤＭＡコントローラ。