JP3520570B2 - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はメモリアクセス制御装置
に関し、特に速度緩衝用リングバッファを備えたメモリ
アクセス制御装置に関する。 【０００２】 【従来の技術】従来のメモリアクセス制御装置では、速
度緩衝用のバッファにＦＩＦＯメモリが使用されていた
が、該ＦＩＦＯメモリは読出し時にデータそのものをシ
フトする必要が生じ、バッファの容量が大きくなるとデ
ータのシフト量も多くなるため、ＤＲＡＭ等の容量の大
きなメモリに対するバッファとしては不適切であるとい
う問題があった。 【０００３】以上のような問題を解決するために、前記
ＦＩＦＯメモリの代わりにリングバッファを使用したメ
モリアクセス制御装置が提案されている。該メモリアク
セス制御装置のリングバッファは、複数個の記憶単位を
書込み／読出しをそれぞれ別々のポインタによって制御
するものであって、通常主記憶の一部分をこのリングバ
ッファエリアとして使用し、ポインタも含めてすべてソ
フトウェアによって管理されるものである。このような
リングバッファをハードウェアで構成したものが、特開
平５−１６５６０３号公報（以下、先行技術とする）に
開示されている。 【０００４】次に、前記先行技術を適用したメモリアク
セス制御装置（以下、従来装置とする）について、図４
〜６を参照して説明する。図４は従来装置のリングバッ
ファの概略構成を示すブロック図、図５は記憶素子群５
の概略構成を示すブロック図である。 【０００５】図４において、３は図示されていない記憶
制御部からのバッファへのデータの書込みを指示するＢ
ＵＦＷＲ信号を入力とし、バッファへ現在の書込み位置
を指示する書込みポインタ（以下、ＷＲＰとする）、４
はバッファからの読出しを指示するＢＵＦＲＤ信号を入
力とし、バッファへ現在の読出し位置を指示する読出し
ポインタ（以下、ＲＤＰとする）であり、該書込み位置
と読出し位置はＷＲＰ値とＲＤＰ値として出力される。
５は図示されていないバスからのデータｄを記憶する複
数個の記憶素子からなる記憶素子群、６は該記憶素子群
５からの複数個のデータからＲＤＰの値により、出力デ
ータを選択するバッファデータ選択部であり、これは例
えばマルチプレクサ（ＭＵＸ）により構成されている。
７は前記記憶制御部からのＢＵＦＲＤ信号を認識したク
ロックによってバッファデータ選択部６からの出力デー
タをラッチするデータ保持部、例えばＤ−ＦＦである。
１０は前記ＷＲＰ３、ＲＤＰ４、記憶素子群５、および
バッファデータ選択部６によって構成されたハードウェ
アによるリングバッファである。 【０００６】図５は、Ｎ＋１個の記憶素子からなる記憶
素子群５の概略構成を示すものであり、各記憶素子は同
一の構成を有しているので、図には記憶素子ｍのみがこ
れらの代表として、具体的に開示されている。図におい
て、５ｍは複数の記憶素子のｍ番目の記憶素子、１１は
各記憶素子を区別する記憶素子番号（０〜Ｎ）が格納さ
れている記憶素子番号格納部であり、該記憶素子番号は
アドレスデータと対応している。１２は該記憶素子番号
と前記ＷＲＰ３の値とを比較する入力選定部、１５はＡ
ＮＤゲート１４からのＷＲＬＴ信号（書込みラッチ信
号）によってイネーブルにされ、前記バスからのデータ
ｄをラッチするデータ保持部である。 【０００７】次に、図６に示すタイムチャートを参照し
て、従来装置の動作を説明する。まず、図示されていな
いＣＰＵからバスを介して書込みサイクルの起動信号
が、メモリアクセス制御装置に入力されると、記憶制御
部からＢＵＦＷＲ信号がＷＲＰ３へ、ＢＵＦＲＤ信号が
ＲＤＰ４およびデータ保持部７へそれぞれ出力される。
最初に、前記ＷＲＰ３はＷＲＰ値＝０を記憶素子群５
へ、ＲＤＰ４はＲＤＰ値＝０をバッファデータ選択部６
へそれぞれ出力する。 【０００８】記憶素子０内の入力選定部１２は、ＷＲＰ
値＝０と記憶素子番号０とを比較し、その結果が一致す
ると、ＡＮＤゲート１４からＷＲＬＴ信号がデータ保持
部１５へ出力され、該データ保持部１５はイネーブルと
なり、サイクル“Ａ３”の時のクロック信号の立上がり
でバスからのデータｄ０をラッチする。次に、前記ＷＲ
Ｐ３がインクリメントされてＷＲＰ値＝１になると、記
憶素子１内の入力選定部１２から一致信号が出力される
ので、記憶素子１のデータ保持部１５はイネーブルとな
り、サイクル“Ａ４”の時のクロック信号の立上がりで
バスからのデータｄ１をラッチする。 【０００９】一方で、サイクル“Ａ４”の時はＲＤＰ値
＝０であるので、該バッファデータ選択部６は前記記憶
素子０の出力データ線０を選択し、データｄ０をデータ
保持部７へ出力する。また、該データ保持部７はＢＵＦ
ＲＤ信号がＨレベルの時にイネーブルとなり、前記サイ
クル“Ａ４”の時のクロック信号の立上がりでバッファ
データ選択部６からのデータｄ０をラッチしてメモリへ
出力する。この時、前記データｄ１はデータ保持部７へ
出力されず、記憶素子１のデータ保持部１５に保持され
ていることになる。 【００１０】以上のように、従来のリングバッファを用
いたメモリアクセス装置においては、バスからの最初の
書込みデータｄ０は、リングバッファへのデータの書込
みに対し、１クロック遅れてメモリへ読み出されるよう
になる。なお、図中のＲＡＳ，ＣＡＳ，ＷＥ等は周知の
ようにメモリ（ＤＲＡＭ）内のアドレスを指定し、該ア
ドレスにデ―タを格納する制御信号である。また、ＡＳ
はアドレスストローブ信号、ＡＣＫはアクノリッジ信号
である。 【００１１】 【発明が解決しようとする課題】上記のように、前記メ
モリアクセス装置では、ＣＰＵから書込みサイクルの起
動信号を受けると、一旦リングバッファにデータを書込
み、最初のデータが格納されるのを見計らってＤＲＡＭ
等のメモリへの書込みを行う。この時リングバッファに
データを格納するのに１クロック、また取り出すのに１
クロックかかり、最初のデータｄ０をＤＲＡＭに書き込
むまでに１クロックのデッドサイクルが生じるという問
題がある。 【００１２】また、ＤＲＡＭへの書込みサイクルは、リ
ングバッファ装着時と非装着時とを比較すると１クロッ
ク分タイミングを後にずらさなければならず、書込みサ
イクルの速度劣化が生じる。この様なメモリアクセス制
御装置は、バスからのアクセス速度は向上するが、メモ
リバスへのアクセスは常に遅延した状態になっていると
いう問題もある。 【００１３】本発明の目的は、前記した従来技術の問題
点を除去し、主記憶装置の速度緩衝用のリングバッファ
をハードウェアで実現し、バスのスループットを向上さ
せると共に、メモリへのアクセス速度を向上させた効率
の高いメモリアクセス制御装置を提供することにある。 【００１４】 【課題を解決するための手段】前記目的を達成するため
に、本発明は、リングバッファ内に設けられた識別可能
に固有の値が付加された複数個の記憶素子と、前記複数
個の記憶素子の中の１つに書込みを指示するライトポイ
ンタと、前記複数個の記憶素子の中の１つに読出しを指
示するリードポインタと、前記記憶素子内に設けられ
た、バスからのデータをラッチする第一のデータ保持
部、および該第一のデータ保持部で保持されたデータあ
るいはスルーした前記データの一方を選択する第一の出
力選択部と、前記記憶素子群から出力されたデータの１
つを選択し、メモリデータとして出力する第２の出力選
択部とを具備した点に特徴がある。 【００１５】 【作用】本発明によれば、第１のデータ保持部は、ライ
トポインタによって書込みを指示された時にバスからの
データをラッチし、第一の出力選択部は、前記ライトポ
インタ、記憶素子固有の値およびリードポインタの３者
が一致したときに、前記スルーしたデータを選択し、他
の場合は前記第一のデータ保持部で保持されたデータを
選択するようにしたので、書込みサイクルの起動時に、
記憶素子に対するデータの書込みと読出しとを同一クロ
ック内で実行することが可能になる。また、書込みと読
出しを個々に独立させて動作させることが可能になる。 【００１６】 【実施例】以下に図面を参照して本発明のメモリアクセ
ス制御装置の一実施例を詳細に説明する。図１は本発明
のメモリアクセス制御装置の一実施例の概略構成を示す
ブロック図である。 【００１７】図１において、１はメモリ９（ＤＲＡＭ）
に対するアドレス信号と、ＲＡＳ，ＣＡＳ，ＷＥ等の各
制御信号をＤＲＡＭの要求するタイミングで生成する記
憶制御部、２は行アドレス（Ｒｏｗ ａｄｄｒｅｓｓ）
と列アドレス（Ｃｏｌｕｍｎａｄｄｒｅｓｓ）とを切り
換えるマルチプレクサ（以下、ＭＵＸとする）である。
前記ＷＲＰ３はＢＵＦＷＲ信号が有効な時に入力してく
るクロック信号によりインクリメントされ、またＲＤＰ
４はＢＵＦＲＤ信号によりインクリメントされる。ただ
し、ＷＲＰ３およびＲＤＰ４は、それぞれ、２つ目のク
ロック信号およびＢＵＦＲＤ信号からカウントを開始す
るように構成されている。他の符号は前記図４と同一ま
たは同等物を示す。 【００１８】次に、前記記憶素子群５の概略の構成を図
２のブロック図を参照して説明する。図２において、１
３は記憶素子番号、ＷＲＰ３の値およびＲＤＰ４の値を
比較する出力選定部、１６はデータ保持部１５に保持さ
れているデータか、あるいはバス８からのデータを出力
選定部１３の比較結果によって選択し、出力する出力デ
ータ選択部であり、例えばＭＵＸにより構成される。１
７は前記データ保持部１５を介さずにバス８からのデー
タを出力データ選択部１６へ直接転送するスルーデータ
線である。他の符号は前記図５と同一または同等物を示
す。 【００１９】次に、図３に示すタイムチャートを参照し
て、本実施例の動作を説明する。まず、ＣＰＵからバス
８を介して書込みサイクルの起動信号が、メモリアクセ
ス制御装置に入力されると、記憶制御部１からＢＵＦＷ
Ｒ信号がＷＲＰ３へ、ＢＵＦＲＤ信号がＲＤＰ４および
データ保持部７へそれぞれ出力される。前記ＷＲＰ３は
ＷＲＰ値＝０を記憶素子群５へ、ＲＤＰ４はＲＤＰ値＝
０を該記憶素子群５およびバッファデータ選択部６へそ
れぞれ出力する。 【００２０】記憶素子０内の入力選定部１２は、ＷＲＰ
値＝０と記憶素子番号０とを比較し、その結果が一致す
ると、ＡＮＤゲート１４からＷＲＬＴ信号がデータ保持
部１５へ出力され、該データ保持部１５はイネーブルと
なり、サイクル“Ａ３”の時のクロック信号の立上がり
でバス８からのデータｄ０をラッチする。 【００２１】一方で、記憶素子０内の出力選定部１３
は、ＷＲＰ値＝０、ＲＤＰ値＝０および記憶素子番号０
とを比較し、その結果が一致すると、出力データ選択部
１６はスルーデータ線１７を選択し、バス８からのデー
タｄ０をバッファデータ選択部６へ出力する。この時、
バッファデータ選択部６はＲＤＰ値＝０であるので、記
憶素子０の出力データ線０を選択しており、該記憶素子
０からのデータｄ０を出力している。また、該データ保
持部７はＢＵＦＲＤ信号がＨレベルの時にイネーブルと
なり、前記サイクル“Ａ３”の時のクロック信号の立上
がりでバッファデータ選択部６からのデータｄ０をラッ
チしてメモリ９へ出力する。 【００２２】以上のようにして、本実施例では、サイク
ル“Ａ３”の時のクロック信号の立上がりのタイミング
で、データｄ０をリングバッファ１０に書き込むと同時
にメモリ９へ出力することができる。 【００２３】次に、前記ＷＲＰ３がインクリメントされ
てＷＲＰ値＝１になると、記憶素子１内の入力選定部１
２から一致信号が出力され、前記記憶素子０の時と同様
にデータ保持部１５はイネーブルとなり、サイクル“Ａ
４”の時のクロック信号の立上がりでバス８からのデー
タｄ１をラッチする。この時、ＢＵＦＲＤ信号はＬレベ
ルにあるので、データ保持部７はディセーブルであり、
新たなデータをラッチすることはない。 【００２４】次に、前記ＷＲＰ３がインクリメントされ
てＷＲＰ値＝２になると、記憶素子２内の入力選定部１
２から一致信号が出力され、前記記憶素子０，１の時と
同様にデータ保持部１５はイネーブルとなり、サイクル
“Ａ５”の時のクロック信号の立上がりでバス８からの
データｄ２をラッチする。 【００２５】一方で、前記ＲＤＰ４がインクリメントさ
れてＲＤＰ値＝１となり、バッファデータ選択部６は記
憶素子１の出力データを選択する。この時、記憶素子１
内の出力選定部１３は、ＷＲＰ値＝２、ＲＤＰ値＝１お
よび記憶素子番号１を比較する。この結果は不一致にな
るので、出力データ選択部１６はデータ保持部１５を選
択し、データ保持部１５内に保持されたデータｄ１をバ
ッファデータ選択部６へ出力する。また、この時ＢＵＦ
ＲＤ信号はＨレベルとなっているので該データ保持部７
はイネーブルとなり、前記サイクル“Ａ５”の時のクロ
ック信号の立上がりでバッファデータ選択部６からのデ
ータｄ１をラッチしてメモリ９へ出力する。以後は、前
記と同様の動作が行われるので、説明を省略する。 【００２６】以上のように、本実施例によれば、書込み
サイクルの最初のデータ対しては、データ保持部１５に
保持すると共に、バス８からのデータをそのままメモリ
９へ出力することができる。また、２番目以降のデータ
に対しては、ＷＲＰ値がインクリメントされるのに合わ
せて、該ＷＲＰ値と一致する記憶素子番号を持った記憶
素子内のデータ保持部１５に、バス８からのデータを順
次書き込み、ＢＵＦＲＤ信号がＨレベルになるタイミン
グに合わせて、バッファデ―タ選択部６によって選択さ
れた記憶素子からのデ―タをメモリ９へ出力することが
できる。 【００２７】 【発明の効果】以上の説明から明らかなように、本発明
によれば、書込みサイクル起動時は記憶素子に対してデ
ータの書込みと読出しとを同一クロック内で実行でき
る。このため、デッドサイクルが生じず、書込みサイク
ル起動時の初期の速度劣化を防止することができる。 【００２８】また、書込みと読出しを個々に独立させて
動作させることができる。このため、書込みと読出しの
動作を同時または並行して行うことができ、メモリへの
アクセスタイムを損なうことなくバッファリングによる
バススループットを向上させることができる。 【００２９】また、バッファの記憶素子の個数が増加し
ても、回路の増加量は線形に増加するだけで、極端に複
雑化することが無いので、リングバッファの記憶容量を
容易に増加させることができる。
に関し、特に速度緩衝用リングバッファを備えたメモリ
アクセス制御装置に関する。 【０００２】 【従来の技術】従来のメモリアクセス制御装置では、速
度緩衝用のバッファにＦＩＦＯメモリが使用されていた
が、該ＦＩＦＯメモリは読出し時にデータそのものをシ
フトする必要が生じ、バッファの容量が大きくなるとデ
ータのシフト量も多くなるため、ＤＲＡＭ等の容量の大
きなメモリに対するバッファとしては不適切であるとい
う問題があった。 【０００３】以上のような問題を解決するために、前記
ＦＩＦＯメモリの代わりにリングバッファを使用したメ
モリアクセス制御装置が提案されている。該メモリアク
セス制御装置のリングバッファは、複数個の記憶単位を
書込み／読出しをそれぞれ別々のポインタによって制御
するものであって、通常主記憶の一部分をこのリングバ
ッファエリアとして使用し、ポインタも含めてすべてソ
フトウェアによって管理されるものである。このような
リングバッファをハードウェアで構成したものが、特開
平５−１６５６０３号公報（以下、先行技術とする）に
開示されている。 【０００４】次に、前記先行技術を適用したメモリアク
セス制御装置（以下、従来装置とする）について、図４
〜６を参照して説明する。図４は従来装置のリングバッ
ファの概略構成を示すブロック図、図５は記憶素子群５
の概略構成を示すブロック図である。 【０００５】図４において、３は図示されていない記憶
制御部からのバッファへのデータの書込みを指示するＢ
ＵＦＷＲ信号を入力とし、バッファへ現在の書込み位置
を指示する書込みポインタ（以下、ＷＲＰとする）、４
はバッファからの読出しを指示するＢＵＦＲＤ信号を入
力とし、バッファへ現在の読出し位置を指示する読出し
ポインタ（以下、ＲＤＰとする）であり、該書込み位置
と読出し位置はＷＲＰ値とＲＤＰ値として出力される。
５は図示されていないバスからのデータｄを記憶する複
数個の記憶素子からなる記憶素子群、６は該記憶素子群
５からの複数個のデータからＲＤＰの値により、出力デ
ータを選択するバッファデータ選択部であり、これは例
えばマルチプレクサ（ＭＵＸ）により構成されている。
７は前記記憶制御部からのＢＵＦＲＤ信号を認識したク
ロックによってバッファデータ選択部６からの出力デー
タをラッチするデータ保持部、例えばＤ−ＦＦである。
１０は前記ＷＲＰ３、ＲＤＰ４、記憶素子群５、および
バッファデータ選択部６によって構成されたハードウェ
アによるリングバッファである。 【０００６】図５は、Ｎ＋１個の記憶素子からなる記憶
素子群５の概略構成を示すものであり、各記憶素子は同
一の構成を有しているので、図には記憶素子ｍのみがこ
れらの代表として、具体的に開示されている。図におい
て、５ｍは複数の記憶素子のｍ番目の記憶素子、１１は
各記憶素子を区別する記憶素子番号（０〜Ｎ）が格納さ
れている記憶素子番号格納部であり、該記憶素子番号は
アドレスデータと対応している。１２は該記憶素子番号
と前記ＷＲＰ３の値とを比較する入力選定部、１５はＡ
ＮＤゲート１４からのＷＲＬＴ信号（書込みラッチ信
号）によってイネーブルにされ、前記バスからのデータ
ｄをラッチするデータ保持部である。 【０００７】次に、図６に示すタイムチャートを参照し
て、従来装置の動作を説明する。まず、図示されていな
いＣＰＵからバスを介して書込みサイクルの起動信号
が、メモリアクセス制御装置に入力されると、記憶制御
部からＢＵＦＷＲ信号がＷＲＰ３へ、ＢＵＦＲＤ信号が
ＲＤＰ４およびデータ保持部７へそれぞれ出力される。
最初に、前記ＷＲＰ３はＷＲＰ値＝０を記憶素子群５
へ、ＲＤＰ４はＲＤＰ値＝０をバッファデータ選択部６
へそれぞれ出力する。 【０００８】記憶素子０内の入力選定部１２は、ＷＲＰ
値＝０と記憶素子番号０とを比較し、その結果が一致す
ると、ＡＮＤゲート１４からＷＲＬＴ信号がデータ保持
部１５へ出力され、該データ保持部１５はイネーブルと
なり、サイクル“Ａ３”の時のクロック信号の立上がり
でバスからのデータｄ０をラッチする。次に、前記ＷＲ
Ｐ３がインクリメントされてＷＲＰ値＝１になると、記
憶素子１内の入力選定部１２から一致信号が出力される
ので、記憶素子１のデータ保持部１５はイネーブルとな
り、サイクル“Ａ４”の時のクロック信号の立上がりで
バスからのデータｄ１をラッチする。 【０００９】一方で、サイクル“Ａ４”の時はＲＤＰ値
＝０であるので、該バッファデータ選択部６は前記記憶
素子０の出力データ線０を選択し、データｄ０をデータ
保持部７へ出力する。また、該データ保持部７はＢＵＦ
ＲＤ信号がＨレベルの時にイネーブルとなり、前記サイ
クル“Ａ４”の時のクロック信号の立上がりでバッファ
データ選択部６からのデータｄ０をラッチしてメモリへ
出力する。この時、前記データｄ１はデータ保持部７へ
出力されず、記憶素子１のデータ保持部１５に保持され
ていることになる。 【００１０】以上のように、従来のリングバッファを用
いたメモリアクセス装置においては、バスからの最初の
書込みデータｄ０は、リングバッファへのデータの書込
みに対し、１クロック遅れてメモリへ読み出されるよう
になる。なお、図中のＲＡＳ，ＣＡＳ，ＷＥ等は周知の
ようにメモリ（ＤＲＡＭ）内のアドレスを指定し、該ア
ドレスにデ―タを格納する制御信号である。また、ＡＳ
はアドレスストローブ信号、ＡＣＫはアクノリッジ信号
である。 【００１１】 【発明が解決しようとする課題】上記のように、前記メ
モリアクセス装置では、ＣＰＵから書込みサイクルの起
動信号を受けると、一旦リングバッファにデータを書込
み、最初のデータが格納されるのを見計らってＤＲＡＭ
等のメモリへの書込みを行う。この時リングバッファに
データを格納するのに１クロック、また取り出すのに１
クロックかかり、最初のデータｄ０をＤＲＡＭに書き込
むまでに１クロックのデッドサイクルが生じるという問
題がある。 【００１２】また、ＤＲＡＭへの書込みサイクルは、リ
ングバッファ装着時と非装着時とを比較すると１クロッ
ク分タイミングを後にずらさなければならず、書込みサ
イクルの速度劣化が生じる。この様なメモリアクセス制
御装置は、バスからのアクセス速度は向上するが、メモ
リバスへのアクセスは常に遅延した状態になっていると
いう問題もある。 【００１３】本発明の目的は、前記した従来技術の問題
点を除去し、主記憶装置の速度緩衝用のリングバッファ
をハードウェアで実現し、バスのスループットを向上さ
せると共に、メモリへのアクセス速度を向上させた効率
の高いメモリアクセス制御装置を提供することにある。 【００１４】 【課題を解決するための手段】前記目的を達成するため
に、本発明は、リングバッファ内に設けられた識別可能
に固有の値が付加された複数個の記憶素子と、前記複数
個の記憶素子の中の１つに書込みを指示するライトポイ
ンタと、前記複数個の記憶素子の中の１つに読出しを指
示するリードポインタと、前記記憶素子内に設けられ
た、バスからのデータをラッチする第一のデータ保持
部、および該第一のデータ保持部で保持されたデータあ
るいはスルーした前記データの一方を選択する第一の出
力選択部と、前記記憶素子群から出力されたデータの１
つを選択し、メモリデータとして出力する第２の出力選
択部とを具備した点に特徴がある。 【００１５】 【作用】本発明によれば、第１のデータ保持部は、ライ
トポインタによって書込みを指示された時にバスからの
データをラッチし、第一の出力選択部は、前記ライトポ
インタ、記憶素子固有の値およびリードポインタの３者
が一致したときに、前記スルーしたデータを選択し、他
の場合は前記第一のデータ保持部で保持されたデータを
選択するようにしたので、書込みサイクルの起動時に、
記憶素子に対するデータの書込みと読出しとを同一クロ
ック内で実行することが可能になる。また、書込みと読
出しを個々に独立させて動作させることが可能になる。 【００１６】 【実施例】以下に図面を参照して本発明のメモリアクセ
ス制御装置の一実施例を詳細に説明する。図１は本発明
のメモリアクセス制御装置の一実施例の概略構成を示す
ブロック図である。 【００１７】図１において、１はメモリ９（ＤＲＡＭ）
に対するアドレス信号と、ＲＡＳ，ＣＡＳ，ＷＥ等の各
制御信号をＤＲＡＭの要求するタイミングで生成する記
憶制御部、２は行アドレス（Ｒｏｗ ａｄｄｒｅｓｓ）
と列アドレス（Ｃｏｌｕｍｎａｄｄｒｅｓｓ）とを切り
換えるマルチプレクサ（以下、ＭＵＸとする）である。
前記ＷＲＰ３はＢＵＦＷＲ信号が有効な時に入力してく
るクロック信号によりインクリメントされ、またＲＤＰ
４はＢＵＦＲＤ信号によりインクリメントされる。ただ
し、ＷＲＰ３およびＲＤＰ４は、それぞれ、２つ目のク
ロック信号およびＢＵＦＲＤ信号からカウントを開始す
るように構成されている。他の符号は前記図４と同一ま
たは同等物を示す。 【００１８】次に、前記記憶素子群５の概略の構成を図
２のブロック図を参照して説明する。図２において、１
３は記憶素子番号、ＷＲＰ３の値およびＲＤＰ４の値を
比較する出力選定部、１６はデータ保持部１５に保持さ
れているデータか、あるいはバス８からのデータを出力
選定部１３の比較結果によって選択し、出力する出力デ
ータ選択部であり、例えばＭＵＸにより構成される。１
７は前記データ保持部１５を介さずにバス８からのデー
タを出力データ選択部１６へ直接転送するスルーデータ
線である。他の符号は前記図５と同一または同等物を示
す。 【００１９】次に、図３に示すタイムチャートを参照し
て、本実施例の動作を説明する。まず、ＣＰＵからバス
８を介して書込みサイクルの起動信号が、メモリアクセ
ス制御装置に入力されると、記憶制御部１からＢＵＦＷ
Ｒ信号がＷＲＰ３へ、ＢＵＦＲＤ信号がＲＤＰ４および
データ保持部７へそれぞれ出力される。前記ＷＲＰ３は
ＷＲＰ値＝０を記憶素子群５へ、ＲＤＰ４はＲＤＰ値＝
０を該記憶素子群５およびバッファデータ選択部６へそ
れぞれ出力する。 【００２０】記憶素子０内の入力選定部１２は、ＷＲＰ
値＝０と記憶素子番号０とを比較し、その結果が一致す
ると、ＡＮＤゲート１４からＷＲＬＴ信号がデータ保持
部１５へ出力され、該データ保持部１５はイネーブルと
なり、サイクル“Ａ３”の時のクロック信号の立上がり
でバス８からのデータｄ０をラッチする。 【００２１】一方で、記憶素子０内の出力選定部１３
は、ＷＲＰ値＝０、ＲＤＰ値＝０および記憶素子番号０
とを比較し、その結果が一致すると、出力データ選択部
１６はスルーデータ線１７を選択し、バス８からのデー
タｄ０をバッファデータ選択部６へ出力する。この時、
バッファデータ選択部６はＲＤＰ値＝０であるので、記
憶素子０の出力データ線０を選択しており、該記憶素子
０からのデータｄ０を出力している。また、該データ保
持部７はＢＵＦＲＤ信号がＨレベルの時にイネーブルと
なり、前記サイクル“Ａ３”の時のクロック信号の立上
がりでバッファデータ選択部６からのデータｄ０をラッ
チしてメモリ９へ出力する。 【００２２】以上のようにして、本実施例では、サイク
ル“Ａ３”の時のクロック信号の立上がりのタイミング
で、データｄ０をリングバッファ１０に書き込むと同時
にメモリ９へ出力することができる。 【００２３】次に、前記ＷＲＰ３がインクリメントされ
てＷＲＰ値＝１になると、記憶素子１内の入力選定部１
２から一致信号が出力され、前記記憶素子０の時と同様
にデータ保持部１５はイネーブルとなり、サイクル“Ａ
４”の時のクロック信号の立上がりでバス８からのデー
タｄ１をラッチする。この時、ＢＵＦＲＤ信号はＬレベ
ルにあるので、データ保持部７はディセーブルであり、
新たなデータをラッチすることはない。 【００２４】次に、前記ＷＲＰ３がインクリメントされ
てＷＲＰ値＝２になると、記憶素子２内の入力選定部１
２から一致信号が出力され、前記記憶素子０，１の時と
同様にデータ保持部１５はイネーブルとなり、サイクル
“Ａ５”の時のクロック信号の立上がりでバス８からの
データｄ２をラッチする。 【００２５】一方で、前記ＲＤＰ４がインクリメントさ
れてＲＤＰ値＝１となり、バッファデータ選択部６は記
憶素子１の出力データを選択する。この時、記憶素子１
内の出力選定部１３は、ＷＲＰ値＝２、ＲＤＰ値＝１お
よび記憶素子番号１を比較する。この結果は不一致にな
るので、出力データ選択部１６はデータ保持部１５を選
択し、データ保持部１５内に保持されたデータｄ１をバ
ッファデータ選択部６へ出力する。また、この時ＢＵＦ
ＲＤ信号はＨレベルとなっているので該データ保持部７
はイネーブルとなり、前記サイクル“Ａ５”の時のクロ
ック信号の立上がりでバッファデータ選択部６からのデ
ータｄ１をラッチしてメモリ９へ出力する。以後は、前
記と同様の動作が行われるので、説明を省略する。 【００２６】以上のように、本実施例によれば、書込み
サイクルの最初のデータ対しては、データ保持部１５に
保持すると共に、バス８からのデータをそのままメモリ
９へ出力することができる。また、２番目以降のデータ
に対しては、ＷＲＰ値がインクリメントされるのに合わ
せて、該ＷＲＰ値と一致する記憶素子番号を持った記憶
素子内のデータ保持部１５に、バス８からのデータを順
次書き込み、ＢＵＦＲＤ信号がＨレベルになるタイミン
グに合わせて、バッファデ―タ選択部６によって選択さ
れた記憶素子からのデ―タをメモリ９へ出力することが
できる。 【００２７】 【発明の効果】以上の説明から明らかなように、本発明
によれば、書込みサイクル起動時は記憶素子に対してデ
ータの書込みと読出しとを同一クロック内で実行でき
る。このため、デッドサイクルが生じず、書込みサイク
ル起動時の初期の速度劣化を防止することができる。 【００２８】また、書込みと読出しを個々に独立させて
動作させることができる。このため、書込みと読出しの
動作を同時または並行して行うことができ、メモリへの
アクセスタイムを損なうことなくバッファリングによる
バススループットを向上させることができる。 【００２９】また、バッファの記憶素子の個数が増加し
ても、回路の増加量は線形に増加するだけで、極端に複
雑化することが無いので、リングバッファの記憶容量を
容易に増加させることができる。
【図面の簡単な説明】
【図１】 本発明のメモリアクセス制御装置の一実施例
の概略構成を示すブロック図である。 【図２】 一実施例の記憶素子群の概略構成を示すブロ
ック図である。 【図３】 一実施例の動作を説明するためのタイムチャ
ートである。 【図４】 従来装置のリングバッファの概略構成を示す
ブロック図である。 【図５】 従来装置の記憶素子群の概略構成を示すブロ
ック図である。 【図６】 従来技術の動作を説明するためのタイムチャ
ートである。 【符号の説明】 １…記憶制御部、２…マルチプレクサ、３…書込みポイ
ンタ、４…読出しポインタ、５…記憶素子群、６…バッ
ファデータ選択部、７，１５…データ保持部、８…バ
ス、９…メモリ、１０…リングバッファ、１１…記憶素
子番号格納部、１２…入力選定部、１３…出力選定部、
１６…出力データ選択部。
の概略構成を示すブロック図である。 【図２】 一実施例の記憶素子群の概略構成を示すブロ
ック図である。 【図３】 一実施例の動作を説明するためのタイムチャ
ートである。 【図４】 従来装置のリングバッファの概略構成を示す
ブロック図である。 【図５】 従来装置の記憶素子群の概略構成を示すブロ
ック図である。 【図６】 従来技術の動作を説明するためのタイムチャ
ートである。 【符号の説明】 １…記憶制御部、２…マルチプレクサ、３…書込みポイ
ンタ、４…読出しポインタ、５…記憶素子群、６…バッ
ファデータ選択部、７，１５…データ保持部、８…バ
ス、９…メモリ、１０…リングバッファ、１１…記憶素
子番号格納部、１２…入力選定部、１３…出力選定部、
１６…出力データ選択部。
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 速度緩衝用のリングバッファを備え、バ
スからのメモリへのアクセス要求に応答してメモリを制
御するメモリアクセス制御装置において、 前記リングバッファ内に設けられた識別可能に固有の値
が付加された複数個の記憶素子と、 前記複数個の記憶素子の中の１つに書込みを指示するラ
イトポインタと、 前記複数個の記憶素子の中の１つに読出しを指示するリ
ードポインタと、 前記記憶素子内に設けられた、バスからのデータをラッ
チする第一のデータ保持部、および該第一のデータ保持
部で保持されたデータあるいはスルーした前記データの
一方を選択する第一の出力選択部と、 前記記憶素子群から出力されたデータの１つを選択し、
メモリデータとして出力する第２の出力選択部とを具備
し、 前記第一のデータ保持部は、前記ライトポインタによっ
て書込みを指示された時にバスからのデータをラッチ
し、前記第一の出力選択部は、前記ライトポインタ、記
憶素子固有の値およびリードポインタの３者が一致した
ときに、前記スルーしたデータを選択し、他の場合は前
記第一のデータ保持部で保持されたデータを選択するよ
うにしたことを特徴とするメモリアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18520894A JP3520570B2 (ja) | 1994-07-15 | 1994-07-15 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18520894A JP3520570B2 (ja) | 1994-07-15 | 1994-07-15 | メモリアクセス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0830434A JPH0830434A (ja) | 1996-02-02 |
| JP3520570B2 true JP3520570B2 (ja) | 2004-04-19 |
Family
ID=16166768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18520894A Expired - Fee Related JP3520570B2 (ja) | 1994-07-15 | 1994-07-15 | メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3520570B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4592944B2 (ja) * | 2000-12-19 | 2010-12-08 | Ｎｅｃエンジニアリング株式会社 | Ｃｐｕインターフェース回路 |
| JP2008008784A (ja) | 2006-06-29 | 2008-01-17 | Sakura Color Prod Corp | 溶存オゾン検知用インキ組成物及び溶存オゾン検知方法 |
-
1994
- 1994-07-15 JP JP18520894A patent/JP3520570B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0830434A (ja) | 1996-02-02 |
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